TWI844401B

TWI844401B - 反相器電路、半導體電路及其形成方法

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Publication number: TWI844401B
Application number: TW112123050A
Authority: TW
Inventors: 高韻峯; 姜慧如
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2023-04-26
Filing date: 2023-06-20
Publication date: 2024-06-01

Abstract

一種實施例的反相器電路可包括：閘極電極，形成於層間介電層之上；閘介電層，形成於閘極電極之上；第一導電型半導體層，形成於閘介電層之上；第二導電型半導體層，形成於閘介電層之上，且相對於第一導電型半導體層在側向上偏移；第一源極電極，形成為與第一導電型半導體層接觸；第二源極電極，形成為與第二導電型半導體層接觸；以及共用汲極電極，形成為與第一導電型半導體層及第二導電型半導體層接觸。第一導電型半導體層及第二導電型半導體層中的至少一者可包括金屬氧化物半導體及/或在後段製程(BEOL)製程中形成的多層結構，所述金屬氧化物半導體及/或所述多層結構可與例如電容器、電感器、電阻器及積體被動裝置等其他後段製程電路組件結合。

Description

反相器電路、半導體電路及其形成方法

本發明實施例是有關於積體電路及其形成方法，且特別是有關於一種反相器電路、半導體電路及其形成方法。

由於各種電子組件(例如，電晶體、二極體、電阻器、電感器、電容器等)的積體密度的持續提高，半導體行業已得以成長。在很大程度上，積體密度的該些改善來自於最小特徵尺寸(minimum feature size)的重複減小，此使得更多組件能夠被整合至給定面積中。在此方面，各別電晶體、內連線及相關結構已經變得愈來愈小，且持續需要開發半導體裝置及內連線的新材料、製程及設計，以使得能夠更進步。

由於由氧化物半導體製成的電晶體可在低溫下處理且因此可不損壞先前製作的裝置，因此由氧化物半導體製成的電晶體對於後段製程(back-end-of-line，BEOL)整合而言是一個頗具吸引力的選項。舉例而言，製作條件及技術可不損壞先前製作的前段製程(front-end-of-line，FEOL)及中段製程(middle end-of-line，MEOL)裝置。基於氧化物半導體系電晶體裝置的電路可更包括可在BEOL製程中製作的其他組件，例如電容器、電感器、電阻器及積體被動裝置。

依據本發明實施例，一種反相器電路，包括：閘極電極、閘介電層、第一導電型半導體層、第二導電型半導體層、第一源極電極、第二源極電極以及共用汲極電極。所述閘極電極，形成於層間介電層之上。所述閘介電層，形成於所述閘極電極之上。所述第一導電型半導體層，形成於所述閘介電層之上。所述第二導電型半導體層，形成於所述閘介電層之上，相對於所述第一導電型半導體層在側向上偏移並與所述第一導電型半導體層隔離。所述第一源極電極，形成為與所述第一導電型半導體層接觸。所述第二源極電極，形成為與所述第二導電型半導體層接觸。所述共用汲極電極，形成為與所述第一導電型半導體層及所述第二導電型半導體層接觸。

依據本發明實施例，一種半導體電路，包括閘極電極、p型金屬氧化物半導體層、n型金屬氧化物半導體層、第一源極電極、第二源極電極以及共用汲極電極。所述閘極電極，形成於層間介電層之上，使得所述閘極電極與所述層間介電層的水平界面平行。所述p型金屬氧化物半導體層，形成於所述閘極電極之上，使得所述p型金屬氧化物半導體層靠近所述閘極電極的水平表面。所述 n型金屬氧化物半導體層，形成於所述閘極電極之上，使得所述n型金屬氧化物半導體層靠近所述閘極電極的所述水平表面，且在側向上相對於所述p型金屬氧化物半導體層偏移並與所述p型金屬氧化物半導體層隔離。所述第一源極電極，形成為與所述p型金屬氧化物半導體層接觸。所述第二源極電極，形成為與所述n型金屬氧化物半導體層接觸。所述共用汲極電極，將所述p型金屬氧化物半導體層與所述n型金屬氧化物半導體層電性連接。

依據本發明實施例，一種形成半導體電路的方法，包括以下步驟。在層間介電層之上形成閘極電極。在所述閘極電極之上形成閘介電層。在所述閘介電層之上形成第一導電型半導體層。在所述閘介電層之上形成第二導電型半導體層，使得所述第二導電型半導體層在側向上相對於所述第一導電型半導體層偏移並與所述第一導電型半導體層隔離。形成與所述第一導電型半導體層接觸的第一源極電極。形成與所述第二導電型半導體層接觸的第二源極電極。形成與所述第一導電型半導體層及所述第二導電型半導體層接觸的共用汲極電極。

100:半導體結構

102:基底

104:半導體材料層

106:淺溝渠隔離結構

108:場效電晶體

110:源極電極

110a:源極/汲極電極/第一源極電極

110b:源極/汲極電極/第二源極電極

112:汲極電極/共用汲極電極/源極/汲極電極

114:半導體通道

116:閘極結構/閘極電極/背閘極電極

117:表面/水平表面

118:閘介電層

119a:第一通道層/平行導電通道/水平p通道層/p通道層/導電通道/平行p型通道層/p型通道層

119a1、119a2:平行導電通道/p型通道層

119b:第二通道層/平行導電通道/n型通道層/n通道層/水平n通道層/導電通道

119b1、119b2:n型通道層

120:閘極電極

122:閘極頂蓋介電質

124:介電閘極間隔件

126:源極側金屬半導體合金區

128:汲極側金屬半導體合金區

130:記憶陣列區

132:周邊區

134:CMOS電路系統

136:第一介電材料層/介電材料層/下部層級介電材料層/層間介電層

138:第一內連線層級介電材料層/介電材料層/下部層級介電材料層/層間介電層

140:第二內連線層級介電材料層/第二線及通孔層級介電材料層/介電材料層/下部層級介電材料層/層間介電層

142:裝置接觸通孔結構/金屬內連線結構/第一金屬內連線結構/電性內連線結構

144:第一金屬線結構/金屬內連線結構/第一金屬內連線結構/電性內連線結構

146:第一金屬通孔結構/金屬內連線結構/第一金屬內連線結構/電性內連線結構

148:第二金屬線結構/金屬內連線結構/第一金屬內連線結構/電性內連線結構

150:絕緣基質層/層間介電層

200、200d、200e:半導體電路/反相器電路

200b:半導體電路/反相器電路/CMOS反相器/等效電路

206a:第一導電型半導體層/p型金屬氧化物半導體層/p型半導體層

206a1、206a2:p型半導體層

206b:第二導電型半導體層/n型金屬氧化物半導體層/n型半導體層

206b1、206b2:n型半導體層

206La:第一氧化物半導體層

206Lb:第二氧化物半導體層

208:電壓供應器

210:接地電壓端子

212:輸入訊號端子

214:輸出訊號端子

216:pFET

218:nFET

220a:虛線箭頭/第一電流

220b:虛線箭頭/第二電流

222:通道長度

224a:第一通道寬度/通道寬度/源極寬度

224b:第二通道寬度/通道寬度/源極寬度

226:源極/汲極長度

228:源極/汲極厚度

230:厚度

231:寬度

232:閘極長度

233:閘極寬度

236:閘極厚度

238:閘極介電質厚度

240a:p型厚度

240b:n型厚度

300、400、500、600、700、800、900、1000、1100、 1200:中間結構

302:基底/層間介電層

304a:第一層間介電層/層間介電層

304b:第二層間介電層/層間介電層

304c:第三層間介電層/層間介電層

304d:第四層間介電層/層間介電層

306L:蝕刻終止層

308:圖案化光阻

702、703:通孔開口

1600:方法

1602、1604、1606、1608、1610、1612、1614:操作

B-B’、C-C’:橫截面

GND:接地/低電壓

VDD:源極電壓/高電壓

V_in:輸入訊號/訊號電壓

V_out:輸出訊號/輸出電壓/電壓

結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應注意，根據本行業中的標準慣例，各種特徵並未按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1是根據各種實施例的在形成互補金屬氧化物半導體(CMOS)電晶體、在下部層級介電材料層中形成第一金屬內連線結構及隔離介電層之後的第一結構的垂直剖視圖。

圖2A是根據各種實施例的可在BEOL製程中形成的半導體電路的三維立體圖。

圖2B是根據各種實施例的闡述圖2A所示半導體電路的示意性等效電路。

圖2C是根據各種實施例的圖2A所示半導體電路的又一三維立體圖，示出半導體電路的組件的各種尺寸。

圖3A是根據各種實施例的可用於形成半導體電路的中間結構的上視圖。

圖3B是根據各種實施例的圖3A所示中間結構的垂直剖視圖。

圖4A是根據各種實施例的可用於形成半導體電路的又一中間結構的上視圖。

圖4B是根據各種實施例的圖4A所示中間結構的垂直剖視圖。

圖5A是根據各種實施例的可用於形成半導體電路的又一中間結構的上視圖。

圖5B是根據各種實施例的圖5A所示中間結構的垂直剖視圖。

圖6A是根據各種實施例的可用於形成半導體電路的又一中間結構的上視圖。

圖6B是根據各種實施例的圖6A所示中間結構的垂直剖視圖。

圖7A是根據各種實施例的可用於形成半導體電路的又一中間結構的上視圖。

圖7B是根據各種實施例的圖7A所示中間結構的垂直剖視圖。

圖8A是根據各種實施例的可用於形成半導體電路的又一中間結構的上視圖。

圖8B是根據各種實施例的圖8A所示中間結構的垂直剖視圖。

圖9A是根據各種實施例的可用於形成半導體電路的又一中間結構的上視圖。

圖9B是根據各種實施例的圖9A所示中間結構的垂直剖視圖。

圖10A是根據各種實施例的可用於形成半導體電路的又一中間結構的上視圖。

圖10B是根據各種實施例的圖10A所示中間結構的垂直剖視圖。

圖11A是根據各種實施例的可用於形成半導體電路的又一中間結構的上視圖。

圖11B是根據各種實施例的圖11A所示中間結構的第一垂直剖視圖。

圖11C是根據各種實施例的圖11A所示中間結構的第二垂直剖視圖。

圖12A是根據各種實施例的可用於形成半導體電路的又一中間結構的上視圖。

圖12B是根據各種實施例的圖12A所示中間結構的第一垂直剖視圖。

圖12C是根據各種實施例的圖12A所示中間結構的第二垂直剖視圖。

圖13A是根據各種實施例的藉由參照圖3A至圖13C闡述的製程形成的半導體電路的上視圖。

圖13B是根據各種實施例的圖13A所示半導體電路的第一垂直剖視圖。

圖13C是根據各種實施例的圖13A所示半導體電路的第二垂直剖視圖。

圖14A是根據各種實施例的又一實施例半導體電路的上視圖，所述實施例半導體電路可藉由與以上參照圖3A至圖13C闡述的製程相似的製程來形成。

圖14B是根據各種實施例的圖14A所示半導體電路的第一垂直剖視圖。

圖14C是根據各種實施例的圖14A所示半導體電路的第二垂直剖視圖。

圖14D是根據各種實施例的圖14A所示半導體電路的三維立體圖。

圖15A是根據各種實施例的又一實施例半導體電路的上視圖，所述實施例半導體電路可藉由與上面參照圖3A至圖13C闡述的製程相似的製程來形成。

圖15B是根據各種實施例的圖15A所示半導體電路的第一垂直剖視圖。

圖15C是根據各種實施例的圖15A所示半導體電路的第二垂直剖視圖。

圖15D是根據各種實施例的圖15A所示半導體電路的三維立體圖。

圖16是示出根據各種實施例的形成半導體電路的方法的操作的流程圖。

以下揭露內容提供諸多不同的實施例或實例以實施所提供標的物的不同特徵。以下對組件及排列的具體實例進行闡述以簡化本揭露。當然，該些僅是實例並不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡明及清晰的目的，且自身並不表示所討論的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「在...之下(beneath)」、「在...下方(below)」、「下部的(lower)」、「在...上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。除了圖中所繪示的定向以外，所述空間相對性用語還旨在囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地作出解釋。除非另有明確陳述，否則具有相同參考編號的每一元件被假設具有相同的材料組成物且具有處於相同厚度範圍內的厚度。

本揭露的各種實施例提供在製造彈性、尺寸減少及短通道效應(short channel effect)減小的方面可具有優點的半導體電路及方法。在此方面，提供一種實施例半導體電路(例如，互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)反相器)，所述實施例半導體電路可在BEOL製程中形成且可與例如電容器、電感器、電阻器及積體被動裝置等其他BEOL電路組件結合。如此，所揭露的半導體電路可包含可在低溫下處理的材料。因此，此種半導體電路的製作可能不會損壞先前製作的裝置(例如，FEOL裝置及MEOL裝置)。此外，各種實施例半導體電路可包括在背閘極電極之上形成的雙導電通道(例如，在第一水平方向上被隔離氧化物隔開的p型通道與n型通道)。相對於不包括此種雙通道/背閘極配置的替代性結構，半導體電路可具有減小的尺寸。實施例半導體電路可允許更長的通道長度而不增大裝置尺寸，此可減輕短通道效應。

一種實施例反相器電路可包括：閘極電極，形成於層間介電層之上；閘介電層，形成於閘極電極之上；第一導電型半導體層，形成於閘介電層之上；第二導電型半導體層，形成於閘介電層之上，且相對於第一導電型半導體層在側向上偏移；第一源極電極，形成為與第一導電型半導體層接觸；第二源極電極，形成為與第二導電型半導體層接觸；以及共用汲極電極，形成為與第一導電型半導體層及第二導電型半導體層接觸。第一導電型半導體層及第二導電型半導體層中的至少一者可包括金屬氧化物半導體及/或在BEOL製程中形成的多層結構，所述金屬氧化物半導體及/或所述多層結構可與例如電容器、電感器、電阻器及積體被動裝置等其他BEOL電路組件結合。

在又一實施例中，一種半導體電路可包括：閘極電極，形成於層間介電層之上，使得閘極電極與層間介電層的水平界面平行；p型金屬氧化物半導體層，形成於閘極電極之上，使得p型金屬氧化物半導體層與閘極電極的水平表面相鄰；n型金屬氧化物半導體層，形成於閘極電極之上，使得n型金屬氧化物半導體層與閘極電極的水平表面相鄰，且相對於p型金屬氧化物半導體層在側向上偏移；第一源極電極，形成為與p型金屬氧化物半導體層接觸；第二源極電極，形成為與n型金屬氧化物半導體層接觸；以及共用汲極電極，將p型金屬氧化物半導體層與n型金屬氧化物半導體層電性連接。

一種形成半導體電路的實施例方法可包括：在層間介電層之上形成閘極電極；在閘極電極之上形成閘介電層；在閘介電層之上形成第一導電型半導體層；在閘介電層之上形成第二導電型半導體層，使得第二導電型半導體層相對於第一導電型半導體層在側向上偏移；形成與第一導電型半導體層接觸的第一源極電極；形成與第二導電型半導體層接觸的第二源極電極；以及形成與第一導電型半導體層及第二導電型半導體層接觸的共用汲極電極。

圖1示出根據各種實施例的半導體結構100。半導體結構100包括基底102，基底102可為半導體基底(例如市場上可購得的矽基底)。基底102可包括或至少在其上部部分處包括半導體材料層104。半導體材料層104可為塊狀半導體基底的表面部分，或者可為絕緣體上半導體(semiconductor-on-insulator，SOI)基底的頂部半導體層。在實施例中，半導體材料層104包含單晶半導體材料(例如單晶矽)。在實施例中，基底102可包括包含單晶矽材料的單晶矽基底。

可於半導體材料層104的上部部分中形成包含例如氧化矽等介電材料的淺溝渠隔離結構106。可於由淺溝渠隔離結構106的一部分在側向上包圍的每一區域內形成例如p型阱及n型阱等合適的經摻雜半導體阱。可於半導體材料層104的頂表面之上形成場效電晶體108。舉例而言，場效電晶體108中的每一者可包括源極電極110、汲極電極112、包括基底102的在源極電極110與汲極電極112之間延伸的表面部分的半導體通道114、以及閘極結構116。半導體通道114可包含單晶半導體材料。

每一閘極結構116可包括閘介電層118、閘極電極120、閘極頂蓋介電質122及介電閘極間隔件124。可在每一源極電極110上形成源極側金屬半導體合金區126，且可在每一汲極電極112上形成汲極側金屬半導體合金區128。形成於半導體材料層104的頂表面上的裝置可包括互補金屬氧化物半導體(CMOS)電晶體及可選的附加半導體裝置(例如電阻器、二極體、電容器等)，且被統稱為CMOS電路系統134。

圖1的半導體結構100可包括記憶陣列區130，在所述記憶陣列區130中可隨後形成記憶胞的陣列。第一示例性結構可更包括其中提供用於記憶體裝置的陣列的金屬配線的周邊區132。一般而言，CMOS電路系統134中的場效電晶體108可藉由相應組的金屬內連線結構電性連接至相應記憶胞的電極。

周邊區132中的裝置(例如，場效電晶體108)可提供對隨後欲形成的記憶胞的陣列進行操作的功能。具體而言，周邊區中的裝置可被配置成控制記憶胞的陣列的程式化操作、抹除操作及感測(讀取)操作。舉例而言，周邊區132中的裝置可包括感測電路系統及/或程式化電路系統。

CMOS電路系統134中的場效電晶體108中的一者或多者可包括半導體通道114，所述半導體通道114包含基底102中的半導體材料層104的一部分。在其中半導體材料層104包含單晶半導體材料(例如，單晶矽)的實施例中，CMOS電路系統134中的場效電晶體108中的每一者的半導體通道114可包括單晶半導體通道(例如，單晶矽通道)。在實施例中，CMOS電路系統134中的多個場效電晶體108可包括相應的節點，所述節點隨後電性連接至隨後欲形成的相應記憶胞的節點。舉例而言，CMOS電路系統134中的多個場效電晶體108可包括相應的源極電極110或相應的汲極電極112，所述源極電極110或汲極電極112隨後電性連接至隨後欲形成的相應記憶胞的節點。

在實施例中，CMOS電路系統134可包括程式化控制電路，所述程式化控制電路被配置成控制一組場效電晶體108的閘極電壓(所述閘極電壓可用於對相應的記憶胞(例如鐵電記憶胞)進行程式化)且控制隨後將形成的電晶體(例如薄膜電晶體)的閘極電壓。在此實施例中，程式化控制電路可被配置成提供第一程式化脈波，第一程式化脈波將所選擇的鐵電記憶胞中的相應的鐵電介電材料層程式化成第一極化狀態，在第一極化狀態中，鐵電介電材料層中的電性極化指向所選擇的鐵電記憶胞的第一電極，且程式化控制電路可被配置成提供第二程式化脈波，第二程式化脈波將所選擇的鐵電記憶胞中的鐵電介電材料層程式化成第二極化狀態，在第二極化狀態中，鐵電介電材料層中的電性極化指向所選擇的鐵電記憶胞的第二電極。

在實施例中，基底102可包括單晶矽基底，且場效電晶體108可包括單晶矽基底的相應部分作為半導電通道。本文中使用的「半導電(semiconducting)」元件是指電導率在1.0×10^-6西門子/公分(S/cm)至1.0×10⁵西門子/公分範圍內的元件。本文中使用的「半導體材料」是指在其中不存在電性摻雜劑的情況下電導率在1.0×10^-6西門子/公分至1.0×10⁵西門子/公分範圍內的材料，並且在適當摻雜有電性摻雜劑的情況下能夠產生電導率在1.0西門子/公分至1.0×10⁵西門子/公分範圍內的摻雜材料。

根據實施例，場效電晶體108可隨後電性連接至存取電晶體的汲極電極及閘極電極，所述存取電晶體包括將要形成於場效電晶體108上方的半導電金屬氧化物板。在實施例中，場效電晶體108的子集可隨後電性連接至汲極電極及閘極電極中的至少一者。舉例而言，場效電晶體108可包括第一字元線驅動器及第二字元線驅動器，所述第一字元線驅動器被配置成藉由隨後欲形成的下部層級金屬內連線結構的第一子集將第一閘極電壓施加至第一字元線，所述第二字元線驅動器被配置成藉由下部層級金屬內連線結構的第二子集將第二閘極電壓施加至第二字元線。此外，場效電晶體108可包括位元線驅動器及感測放大器，所述位元線驅動器被配置成將位元線偏置電壓施加至隨後欲形成的位元線，所述感測放大器被配置成在讀取操作期間偵測流經位元線的電流。

可隨後於基底102及其上的半導體裝置(例如，場效電晶體108)之上形成於介電材料層內形成的各種金屬內連線結構。在例示性實例中，介電材料層可包括例如可為對連接至源極及汲極的接觸結構進行環繞的層的第一介電材料層136(其有時被稱為接觸層級介電材料層)、第一內連線層級介電材料層138及第二內連線層級介電材料層140。金屬內連線結構可包括形成於第一介電材料層136中且接觸CMOS電路系統134的相應組件的裝置接觸通孔結構142、形成於第一內連線層級介電材料層138中的第一金屬線結構144、形成於第二內連線層級介電材料層140的下部部分中的第一金屬通孔結構146、以及形成於第二內連線層級介電材料層140的上部部分中的第二金屬線結構148。

介電材料層(136、138、140)中的每一者可包含介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃、非晶氟化碳、其多孔變體或其組合。金屬內連線結構(142、144、146、148)中的每一者可包含至少一種導電材料，所述導電材料可為金屬襯墊(例如，金屬氮化物或金屬碳化物)與金屬填充材料的組合。每一金屬襯墊可包含TiN、TaN、WN、TiC、TaC及WC，且每一金屬填充材料部分可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、TiN、其合金及/或其組合。

亦可使用在本揭露所涵蓋的範圍內的其他合適的金屬襯墊及金屬填充材料。在實施例中，第一金屬通孔結構146及第二金屬線結構148可藉由雙鑲嵌製程(dual damascene process)形成為整合式線及通孔結構。介電材料層(136、138、140)在本文中被稱為下部層級介電材料層。在下部層級介電材料層中形成的金屬內連線結構(142、144、146、148)在本文中被稱為下部層級金屬內連線結構。

儘管本揭露是使用其中記憶胞的陣列可形成於第二線及通孔層級介電材料層140之上的實施例進行闡述，但在本文中明確涵蓋其中記憶胞的陣列可形成於不同的金屬內連線層級處的實施例。

隨後可在其中形成有金屬內連線結構(142、144、146、148)的介電材料層(136、138、140)之上沈積薄膜電晶體的陣列及鐵電記憶胞的陣列(或其他類型的記憶胞)。在形成薄膜電晶體的陣列或鐵電記憶胞的陣列之前形成的一組所有介電材料層被統稱為下部層級介電材料層(136、138、140)。形成於下部層級介電材料層(136、138、140)內的一組所有金屬內連線結構在本文中被稱為第一金屬內連線結構(142、144、146、148)。一般而言，形成於至少一個下部層級介電材料層(136、138、140)內的第一金屬內連線結構(142、144、146、148)可形成於位於基底102中的半導體材料層104之上。

根據實施例，可隨後在金屬內連線層級中形成薄膜電晶體，所述薄膜電晶體上覆於包含下部層級介電材料層(136、138、140)及第一金屬內連線結構(142、144、146、148)的金屬內連線層級上。在實施例中，可於下部層級介電材料層(136、138、140)之上形成具有均勻厚度的平面介電材料層。平面介電材料層在本文中被稱為絕緣基質層150。絕緣基質層150可包含例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃或多孔介電材料等介電材料，且可藉由化學氣相沈積進行沈積。絕緣基質層150的厚度可介於自20奈米(即200埃)至300奈米(即3000埃)的範圍內，但亦可採用更小及更大的厚度。

一般而言，可於半導體裝置之上形成其中含有金屬內連線結構(例如，第一金屬內連線結構(142、144、146、148))的內連線層級介電層(例如，下部層級介電材料層(136、138、140))。絕緣基質層150可形成於內連線層級介電層之上。其他被動裝置可在BEOL製程中形成。舉例而言，各種電容器、電感器、電阻器及積體被動裝置可與其他BEOL裝置一起使用。

圖2A是可在BEOL製程中形成的半導體電路200的三維立體圖，且圖2B是根據各種實施例的闡述圖2A所示半導體電路200的示意性等效電路200b。如圖2A所示，半導體電路200可包括形成於層間介電層(未示出)之上的閘極電極116。舉例而言，半導體電路200可形成於絕緣基質層150(例如，參見圖1)之上或者形成於絕緣基質層150之上的一個或多個附加內連線層之上。半導體電路200可更包括：閘介電層118，形成於閘極電極116之上；第一導電型半導體層(例如，p型半導體層206a)，形成於閘介電層118之上；以及第二導電型半導體層(例如，n型半導體層206b)，形成於閘介電層118之上並相對於第一導電型半導體層206a在側向上偏移。

半導體電路200可更包括形成為與第一導電型半導體層206a接觸的第一源極電極110a及形成為與第二導電型半導體層206b接觸的第二源極電極110b。半導體電路200可更包括與第一導電型半導體層206a及第二導電型半導體層206b接觸的共用汲極電極112。半導體電路200可形成於具有水平界面的層間介電層(例如，參見圖1所示絕緣基質層150)之上。

如圖2A所示，閘極電極116可包括表面117，所述表面117與層間介電層150(例如，參見圖1)的水平界面平行且靠近第一導電型半導體層206a及第二導電型半導體層206b。第一導電型半導體層206a可包括靠近閘極電極116的表面117且在水平方向上(例如，與閘極電極116的表面117平行地)形成的第一通道層119a。相似地，第二導電型半導體層206b可包括與閘極電極116的表面117相鄰且在水平方向上形成的第二通道層119b。如此，半導體電路200可包括雙導電通道(119a、119b)及背閘極電極116，所述背閘極電極116可用於形成反相器電路200b，如以下參照圖2B更詳細闡述所示。

如圖2A所示，半導體電路200可包括在側向上環繞第一導電型半導體層206a及第二導電型半導體層206b的又一層間介電層(例如，圖7A至圖15C的第四層間介電層304d)，使得第一導電型半導體層206a與第二導電型半導體層206b藉由又一層間介電層304d而彼此電性絕緣。由於第四層間介電層304d將第一導電型半導體層206a與第二導電型半導體層206b隔離，因此第四層間介電層304d亦可被稱為隔離氧化物或隔離介電質。如圖2A所示，第一源極電極110a可電性連接至電壓供應器208(例如，可保持在源極電壓VDD)，且第二源極電極110b可連接至接地電壓端子210(例如，可保持在接地(GND)電壓)。閘極電極116可連接至輸入訊號(V_in)端子212，且共用汲極電極112可電性連接至輸出訊號(V_out)端子214。如此，半導體電路200可被配置為反相器電路200b，如圖2B所示。

圖2B是根據各種實施例的闡述圖2A所示半導體電路200的示意性等效電路200b。在此方面，p型半導體層206a可被配置成包括p通道金屬氧化物半導體場效電晶體(MOSFET)(即，pFET 216)的水平p通道層119a，而n型半導體層206可被配置成包括n通道MOSFET電晶體(即，nFET 218)的水平n通道層119b。因此，pFET 216可包括p型半導體層206a、第一源極電極110a、共用汲極電極112、閘介電層118及閘極電極116。相似地，nFET 218可包括n型半導體層206b、第二源極電極110b、共用汲極電極112、閘介電層118及閘極電極116。

參照圖2B，施加至輸入訊號端子212的低電壓導通pFET 216且關斷nFET 218。由於pFET 216的源極(即，第一源極電極110a)連接至具有高電壓VDD的電壓供應器208，因此輸出電壓V_out(即，共用汲極電極112處的電壓)將具有高電壓。相似地，置於輸入訊號端子212上的高電壓導通nFET 218且關斷pFET 216。由於nFET 218的源極(即，第二源極電極110b)連接至接地電壓端子210，因此輸出電壓V_out(即，共用汲極電極112處的電壓)將具有低電壓GND。以此方式，在V_in處施加的高輸入訊號被轉換成低輸出訊號V_out，且在V_in處施加的低輸入訊號被轉換成高輸出訊號V_out。如此，半導體電路200可被配置為反相器電路200b並作為反相器電路200b運作。

其上形成有半導體電路200的層間介電層(例如，參見圖1中的下部層級介電材料層(136、138、140))可包括一個或多個電性內連線結構(例如，參見圖1中的第一金屬內連線結構(142、144、146、148))，所述一個或多個電性內連線結構可電性連接至圖2A及圖2B所示半導體電路200。在此方面，第一源極電極110a、第二源極電極110b、共用汲極電極112及閘極電極116中的一者或多者可電性連接至在半導體電路200下方的一個或多個介電材料層(136、138、140)中形成的所述一個或多個電性內連線結構(142、144、146、148)。在其他實施例中，第一源極電極110a、第二源極電極110b、共用汲極電極112及閘極電極116中的一者或多者可電性連接至隨後將在半導體電路200上方形成的一個或多個電性內連線結構。

在一個或多個實施例中，p型半導體層206a及n型半導體層206b中的一或二者可包括金屬氧化物半導體。舉例而言，p型半導體層206a可包含NiO、SnO、Cu₂O等中的一者或多者，且n型半導體層206b可包含非晶矽、經Al₂O₅Zn₂摻雜的ZnO、InGaZnO、InGaO、InWO、InZnO、InSnO、Ga₂O₃、ZnO、GaO、 InO、In₂O₃、InZnO、ZnO、TiO_x及其合金中的一者或多者。在一些實施例中，n型半導體層206b可具有由In_xGa_yZn_zMO給出的組成物，其中0<x<1；0

y

1；0

z

1；以及M為Ti、Al、Ag、Ce及Sn中的一者。在其他實施例中，n型半導體層206b可包含氧、III族元素及V族元素的合金。在其他實施例中，p型半導體層206a及n型半導體層206b中的一者或多者可由具有多層結構的金屬氧化物半導體形成。

在一些實施例中，閘介電層118中的一者或多者可包含高介電常數(high-k)介電材料，且可包含氧化矽、氧化鋁、氧化鉿、氧化鉿鑭、氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鈦、氧化鉭、二氧化鉿-氧化鋁等中的一者或多者。如以下更詳細闡述所示，第一源極電極110a、第二源極電極110b及共用汲極電極112中的一者或多者可包含TiN、W、WN、WCN、Co、PdCo、Mo、Cu、TaN、Ti、Al等中的一者或多者。其他合適的導體材料可處於本揭露所涵蓋的範圍內。舉例而言，在一些實施例中，第一源極電極110a、第二源極電極110b及共用汲極電極112中的一者或多者可更包含W、Mo、Co、Pd、Ti及其混合物中的一者或多者的具有N及/或O或不具有N及/或O的一種或多種合金，所述合金藉由化學氣相沈積或藉由原子層沈積來沈積。

如上所述，p型半導體層206a可被配置成包括pFET 216裝置(例如，參見圖2B)的p通道層119a(例如，參見圖2A)，且n型半導體層206b可被配置成包括nFET 218裝置(例如，參見圖2B)的n通道層119b(例如，參見圖2A)。如此，在相應裝置(pFET 216、nFET 218)被啟用的例子中，電流可如圖2A中虛線箭頭(220a、220b)所示般流動。在此方面，當pFET 216被啟用(例如，藉由向閘極電極116施加低偏壓或零偏壓)時，正電荷載子(即，「電洞」)可自第一源極電極110a流向共用汲極電極112(例如，參見圖2A)，從而產生第一電流220a。相似地，當nFET 218被啟用(例如，藉由向閘極電極116施加高偏壓)時，負電荷載子(即電子)可自共用汲極電極112流向第二源極電極110b，但是，由於負電荷攜帶的電流與其運動相反，因此nFET 218中的電荷運動產生與在pFET 216中流動的第一電流220a處於相同的方向的第二電流220b。

圖2C是示出根據各種實施例的圖2A所示半導體電路200的組件的各種尺寸的又一三維立體圖。p型半導體層206a及n型半導體層206b中的每一者可具有相應的通道長度222及相應的通道寬度(224a、224b)。舉例而言，p型半導體層206a可具有第一通道寬度224a，而n型半導體層206b可具有第二通道寬度224b。在各種實施例中，通道長度222可具有大於10奈米的值。通道長度222的增加值可減輕短通道效應。然而，增加通道長度222可能使得驅動電流減小且使得半導體電路200的尺寸更大。因此，可對通道長度222進行最佳化以確定足夠大的值進而避免短通道效應，同時亦使半導體電路200的尺寸保持盡可能小。

根據各種實施例，相應的通道寬度(224a、224b)可各自具有大於10奈米的值。在一些實施例中，第一通道寬度224a可大約等於第二通道寬度224b。在其他實施例中，第一通道寬度224a與第二通道寬度224b可具有不同的值。舉例而言，在一些實施例中，選擇不同值的第一通道寬度224a與第二通道寬度224b可在以下方面具有優點：對相應的第一通道層119a及第二通道層119b的電性質進行微調，例如以補償不同的載子遷移率及/或調節相應的電流值。

第一源極電極110a及第二源極電極110b中的每一者可具有大約等於相應的通道寬度(224a、224b)的相應的源極寬度(224a、224b)，例如如圖2C所示。源極/汲極電極(110a、110b、112)中的每一者亦可具有其各自可具有大於5奈米(例如，5奈米至50奈米)的值的源極/汲極長度226及源極/汲極厚度228。又一層間介電層304d可具有大於5奈米(例如，大於5奈米且小於100奈米)的厚度230及可與源極寬度(224a、224b)相當的寬度231。閘極電極116可具有可各自大於10奈米且小於500奈米的閘極長度232及閘極寬度233。閘極電極116可具有可擁有大於5奈米且小於50奈米的值的閘極厚度236。閘極介電層118可具有大於2奈米且小於20奈米的閘極介電質厚度238。p型半導體層206a可具有p型厚度240a，且n型半導體層206b可具有n型厚度240b，p型厚度240a及n型厚度240b中的每一者可各自大於2奈米且小於50奈米。

圖3A是可用於形成半導體電路200的中間結構300的上視圖，且圖3B是根據各種實施例的圖3A所示中間結構300的垂直剖視圖。定義圖3B中的視圖的垂直平面由圖3A中的橫截面B-B’表示。如圖3A及圖3B所示，中間結構300可包括基底302、第一層間介電層304a、蝕刻終止層306L、第二層間介電層304b及圖案化光阻308。基底302可在BEOL製程中形成，且因此可形成於層間介電層(例如，圖1的層間介電層或絕緣基質層150)之上。舉例而言，基底302可包含未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃(例如，藉由分解四乙基正矽酸酯(tetraethylorthosilicate，TEOS)沈積而成)、有機矽酸鹽玻璃、氮氧化矽或碳化氮化矽。其他合適的介電材料亦處於本揭露所涵蓋的範圍內。可藉由共形沈積製程(例如化學氣相沈積製程)或自平坦化沈積製程(self-planarizing deposition process)(例如旋轉塗佈)來沈積基底302的介電材料。基底302的厚度可各自介於大約15奈米至大約60奈米(例如，大約20奈米至大約40奈米)的範圍內，但亦可使用更小及更大的厚度。

第一層間介電層304a可包括但不限於二氧化矽、氮化矽、氮氧化矽、氧化鉿、氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁或可各種其他絕緣結構(例如包括交替絕緣層的多層堆疊結構)。第一層間介電層304a可藉由共形沈積製程(例如，化學氣相沈積(CVD)、原子層沈積(ALD)、物理氣相沈積(PVD)、電漿增強化學氣相沈積(PECVD)等)或藉由自平坦化沈積製程(例如旋轉塗佈)來沈積。在此實例中，第一層間介電層304a可被形成為具有平坦頂表面及平坦底表面的平坦毯覆(即，未經圖案化的)層。可藉由平坦化製程、例如藉由化學機械平坦化(CMP)移除第一層間介電層304a的多餘部分。第一層間介電層304a的厚度可介於大約5奈米至大約50奈米(例如大約20奈米至大約40奈米)的範圍內，但其他實施例可包括更小及更大的厚度。

蝕刻終止層306L可包含蝕刻終止材料，例如氮化矽、碳化矽、氮化碳化矽或介電金屬氧化物(例如氧化鋁、氧化鈦、氧化鉭等)。可藉由共形沈積製程或非共形沈積製程來沈積蝕刻終止層306L。在實施例中，蝕刻終止層306L可藉由CVD、ALD或PVD沈積。蝕刻終止層306L的厚度可介於大約2奈米至大約20奈米(例如大約3奈米至大約12奈米)的範圍內，但亦可使用更小及更大的厚度。

可使用與以上參照第一層間介電層304a闡述的材料及製程相似的材料及製程在第一氧化物半導體層206La之上形成第二層間介電層304b。在此方面，第二層間介電層304b可為與第一層間介電層304a相同的材料。作為另外一種選擇，第一層間介電層304a與第二層間介電層304b可為不同的材料。第二層間介電層304b可包括但不限於二氧化矽、氮化矽、氮氧化矽、氧化鉿、氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁或各種其他絕緣結構(例如包括交替絕緣層的多層堆疊結構)。第二層間介電層304b可藉由共形沈積製程(例如，CVD、ALD、PVD、PECVD等)或藉由自平坦化沈積製程(例如旋轉塗佈)來沈積。可藉由平坦化製程(例如，藉由CMP)移除第二層間介電層304b的多餘部分。

圖案化光阻308可藉由沈積均勻的光阻層(未示出)然後使用微影技術對所述均勻的光阻層進行圖案化來形成。根據一些實施例，圖案化光阻308可在第二層間介電層304b之上被形成為週期性的矩形形狀的陣列。舉例而言，圖3A及圖3B的視圖可對應於週期性的矩形形狀的陣列的一個重複單元。然後可將圖案化光阻308用作罩幕以對第二層間介電層304b進行圖案化，如以下參照圖4A及圖4B更詳細闡述所示。

圖4A是可用於形成半導體電路200的又一中間結構400的上視圖，且圖4B是根據各種實施例的圖4A所示中間結構400的垂直剖視圖。定義圖4B中的視圖的垂直平面由圖4A中的橫截面B-B’表示。中間結構400可藉由以下方式自圖3A及圖3B所示中間結構300形成：使用圖案化光阻308及蝕刻製程對第二層間介電層304b進行圖案化，以在第二層間介電層304b中形成閘極開口(未示出)，將導電性材料沈積至閘極開口中藉此形成閘極電極116，並對所得結構進行平坦化。

導電性材料可包括金屬襯墊材料及金屬填充材料。金屬襯墊材料可包括導電金屬氮化物或導電金屬碳化物，例如Ti、Al、TiN、TiN/W、Ti/Al/Ti、TaN、W、Cu、WN、WCN、PdCo、TiC、TaC及/或WC。金屬襯墊材料的厚度可介於大約1奈米至大約10 奈米(例如，大約3奈米至大約8奈米)的範圍內，但亦可使用更小及更大的厚度。金屬填充材料可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、TiN、其合金及/或其組合。亦可使用處於本揭露所涵蓋的範圍內的其他合適的金屬襯墊材料及金屬填充材料。金屬填充材料的厚度可介於大約5奈米至大約500奈米(例如，大約20奈米至大約40奈米)的範圍內，但亦可使用更小及更大的厚度。金屬襯墊材料及金屬填充材料可藉由合適的沈積製程形成，沈積製程可包括CVD製程、PVD製程、ALD製程、電鍍製程等中的一者或多者。其他合適的沈積製程處於本揭露所涵蓋的範圍內。

然後，可藉由例如CMP等平坦化製程自包括第二層間介電層304b的頂表面的水平面上方移除導電材料的多餘部分，但可使用其他合適的平坦化製程。導電材料的剩餘部分形成閘極電極116。在一些實施例中，閘極電極116可藉由沈積W、Mo、Co、Pd、Ti及其混合物中的一者或多者的具有N及/或O或不具有N及/或O的一種或多種合金來形成，所述一種或多種合金藉由化學氣相沈積或藉由原子層沈積來沈積。

圖5A是可用於形成半導體電路200的又一中間結構500的上視圖，且圖5B是根據各種實施例的圖5A所示中間結構500的垂直剖視圖。定義圖5B中的視圖的垂直平面由圖5A中的橫截面B-B’表示。中間結構500可藉由以下方式自圖4A及圖4B所示中間結構400形成：在圖4A及圖4B所示中間結構400之上形成閘介電層118、第一氧化物半導體層206La、第三層間介電層304c 及圖案化光阻308。

閘介電層118可包含但不限於二氧化矽、氮化矽、氮氧化矽、氧化鉿、氧化鉿矽、氧化鉭、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁或各種其他絕緣結構(例如包括交替絕緣層的多層堆疊結構)。其他合適的介電材料亦處於本揭露所涵蓋的範圍內。在其他實施例中，閘介電層118可包括交替的多層結構(未示出)，所述交替的多層結構包含氧化矽及氮化矽。在其他實施例中，閘介電層118可包含鐵電材料。

閘介電層118可藉由任何合適的技術(例如ALD、CVD、PECVD、PVD等)形成。閘介電層118的厚度可介於大約2奈米至大約20奈米(例如大約5奈米至大約12奈米)的範圍內，但其他實施例可包括更小及更大的厚度。在沈積閘介電層118之後，可可選地對中間結構500進行回火。可選的回火製程可使用快速熱回火或爐回火製程(furnace annealing process)在介於200攝氏度至400攝氏度的範圍內的溫度下實行。回火可在氮氣、氧氣或其混合物的環境中實行。

第一氧化物半導體層206La可為第一導電型半導體層(例如包括但不限於NiO、SnO、Cu₂O等的p型半導電材料)，所述第一導電型半導體層可藉由任何合適的方法(例如ALD、CVD、PECVD、PVD等)形成。第一氧化物半導體層206La的厚度可介於大約2奈米至大約50奈米(例如大約5奈米至大約15奈米)的範圍內，但其他實施例可包括更小及更大的厚度。在沈積第一氧化物半導體層206La之後，可可選地對中間結構500進行回火。可選的回火製程可使用快速熱回火或爐回火製程在介於200攝氏度至400攝氏度的範圍內的溫度下實行。回火可在氮氣、氧氣或其混合物的環境中實行。在其他實施例中，第一氧化物半導體層206La可為n型半導電層。

可使用以上參照形成第一層間介電層304a及第二層間介電層304b闡述的材料及製程來形成第三層間介電層304c。在此方面，可藉由沈積層間介電層接著實行平坦化製程(例如，CMP)來移除位於第三層間介電層304c的頂表面上方的層間介電質的一部分來形成第三層間介電層304c。

圖案化光阻308亦可使用上述製程形成。在此方面，可在第三層間介電層304c的頂表面之上沈積均勻的光阻層(未示出)。然後可使用微影技術將均勻的光阻層圖案化，以形成圖案化光阻308。然後可使用圖案化光阻308作為罩幕以對第三層間介電層304c及第一氧化物半導體層206La進行圖案化，如以下參照圖6A及圖6B更詳細闡述所示。

圖6A是可用於形成半導體電路200的又一中間結構600的上視圖，且圖6B是根據各種實施例的圖6A所示中間結構600的垂直剖視圖。定義圖6B中的視圖的垂直平面由圖6A中的橫截面B-B’表示。中間結構600可藉由以下方式自圖5A及圖5B所示中間結構500形成：實行非等向性蝕刻製程，以移除第三層間介電層304c及第一氧化物半導體層206La的未被圖案化光阻308遮蔽的部分。所得的中間結構600包括以上參照圖2A及圖2C闡述的經圖案化的第一導電型半導體層206a以及第三層間介電層304c的剩餘部分。然後可藉由灰化或藉由利用溶劑溶解來移除圖案化光阻308。

圖7A是可用於形成半導體電路200的又一中間結構700的上視圖，且圖7B是根據各種實施例的圖7A所示中間結構700的垂直剖視圖。定義圖7B中的視圖的垂直平面由圖7A中的橫截面B-B’表示。中間結構700可藉由以下方式自圖6A及圖6B所示中間結構600形成：移除圖案化光阻308並在移除圖案化光阻308之後在中間結構600之上沈積第四層間介電層304d。

可使用以上參照形成第一層間介電層304a、第二層間介電層304b及第三層間介電層304c闡述的材料及製程來形成第四層間介電層304d。如圖所示，第四層間介電層304d可部分地或完全地環繞第一導電型半導體層206a。在此方面，在圖7A及圖7B的處理階段，第四層間介電層304d將第一導電型半導體層206a環繞(包封)。然而在平坦化製程(以下參照圖10A及圖10B闡述)之後，第四層間介電層304d可僅部分地環繞第一導電型半導體層206a。第四層間介電層304d可用於在進一步的處理操作期間保護第一導電型半導體層206a，如以下參照圖8A及圖8B更詳細闡述所示。

圖8A是可用於形成半導體電路200的又一中間結構800的上視圖，且圖8B是根據各種實施例的圖8A所示中間結構800 的垂直剖視圖。定義圖8B中的視圖的垂直平面由圖8A中的橫截面B-B’表示。中間結構800可藉由以下方式自圖7A及圖7B所示中間結構700形成：在中間結構600之上形成圖案化光阻308並實行非等向性蝕刻製程，以對中間結構700的未被圖案化光阻308遮蔽的部分進行蝕刻。如圖所示，非等向性蝕刻製程可產生通孔開口702。然後可移除圖案化光阻308(例如，藉由灰化或藉由利用溶劑溶解)。然後，可在所得結構之上沈積第二氧化物半導體層206Lb，藉此填充通孔開口702，如以下參照圖9A及圖9B更詳細闡述所示。

圖9A是可用於形成半導體電路200的又一中間結構900的上視圖，且圖9B是根據各種實施例的圖9A所示中間結構900的垂直剖視圖。定義圖9B中的視圖的垂直平面由圖9A中的橫截面B-B’表示。中間結構900可藉由以下方式自圖8A及圖8B所示中間結構800形成：在中間結構800之上形成第二氧化物半導體層206Lb，藉此填充通孔開口702。第二氧化物半導體層206Lb可為第二導電型半導體層，例如包括但不限於非晶矽、經Al₂O₅Zn₂摻雜的ZnO、InGaZnO、InGaO、InWO、InZnO、InSnO、Ga₂O₃、ZnO、GaO、InO、In₂O₃、InZnO、ZnO、TiO_x及其合金的n型半導電材料。其他合適的半導電材料亦處於本揭露所涵蓋的範圍內。舉例而言，在各種實施例中，第二氧化物半導體層206Lb可包括由In_xGa_yZn_zMO給出的組成物，其中0<x<1；0

y

1；0

z

1；以及M為Ti、Al、Ag、Ce及Sn中的一者。第二氧化物半導體層206Lb 可藉由任何合適的方法(例如ALD、CVD、PECVD、PVD等)形成。

第二氧化物半導體層206Lb的厚度可介於大約2奈米至大約50奈米(例如大約5奈米至大約15奈米)的範圍內，但其他實施例可包括更小及更大的厚度。在沈積第二氧化物半導體層206Lb之後，可可選地對中間結構900進行回火。可選的回火製程可使用快速熱回火或爐回火製程在介於200攝氏度至400攝氏度的範圍內的溫度下實行。回火可在氮氣、氧氣或其混合物的環境中實行。

圖10A是可用於形成半導體電路200的又一中間結構1000的上視圖，且圖10B是根據各種實施例的圖10A所示中間結構1000的垂直剖視圖。定義圖10B中的視圖的垂直平面由圖10A中的橫截面B-B’表示。中間結構1000可藉由以下方式自圖9A及圖9B所示中間結構900形成：實行平坦化製程(例如，CMP)，以移除第二氧化物半導體層206Lb的頂部部分及第四層間介電層304d的一部分，藉此暴露出p型半導體層206a及n型半導體層206b中的每一者的頂表面。在一些實施例中，在實行平坦化製程之前，可在中間結構900之上形成附加的層間介電層(未示出)。

圖11A是可用於形成半導體電路200的又一中間結構1100的上視圖，且圖11B是根據各種實施例的圖11A所示中間結構1100的垂直剖視圖。定義圖11B及圖11C中的視圖的垂直平面分別由圖11A中的橫截面B-B’及C-C’表示。中間結構1100可藉由以下方式自圖10A及圖10B所示中間結構1000形成：在圖10A及圖10B所示中間結構1000之上沈積附加的層間介電材料以增加第四層間介電層304d的厚度。

第四層間介電層304d可部分地或完全地環繞第一導電型半導體層206a及第二導電型半導體層206b。在此方面，在圖11A至圖11C的處理階段，第四層間介電層304d完全環繞第一導電型半導體層206a及第二導電型半導體層206b。第四層間介電層304d可用於在進一步的處理操作期間保護第一導電型半導體層206a及第二導電型半導體層206b，如以下參照圖12A至圖13C更詳細闡述所示。

圖12A是可用於形成半導體電路200的又一中間結構1200的上視圖，圖12B是圖12A所示中間結構1200的第一垂直剖視圖，且圖12C是根據各種實施例的圖12A所示中間結構1200的第二垂直剖視圖。定義圖12B及圖12C中的視圖的垂直平面分別由圖12A中的橫截面B-B’及C-C’表示。中間結構1200可藉由以下方式自圖11A至圖11C所示中間結構1100形成：在中間結構1100之上形成圖案化光阻308，並實行非等向性蝕刻製程來對中間結構1100的未被圖案化光阻308遮蔽的部分進行蝕刻。如圖所示，非等向性蝕刻製程可產生通孔開口703。隨後可在通孔開口703中沈積導電性材料，藉此形成第一源極電極110a、第二源極電極110b及共用汲極電極112，如以下參照圖13A至圖13C更詳細闡述所示。

圖13A是藉由參照圖3A至圖12C闡述的製程形成的半導體電路200的上視圖，圖13B是圖13A所示半導體電路200的第一垂直剖視圖，且圖13C是根據各種實施例的圖13A所示半導體電路200的第二垂直剖視圖。定義圖13B及圖13C中的視圖的垂直平面分別由圖13A中的橫截面B-B’及C-C’表示。半導體電路200可藉由以下方式自圖12A至圖12C所示中間結構1200形成：在通孔開口703中沈積導電性材料，移除圖案化光阻308(例如，藉由灰化或藉由利用溶劑溶解)，並藉由實行平坦化製程(例如，CMP)來移除導電材料的多餘部分並移除第四層間介電層304d的一部分。導電性材料的剩餘部分形成第一源極電極110a、第二源極電極110b及共用汲極電極112，如圖13A至圖13C所示。

導電性材料可包括金屬襯墊材料及金屬填充材料。金屬襯墊材料可包括導電金屬氮化物或導電金屬碳化物，例如Ti、Al、TiN、TiN/W、Ti/Al/Ti、TaN、W、Cu、WN、WCN、PdCo、TiC、TaC及/或WC。金屬襯墊材料的厚度可介於大約1奈米至大約10奈米(例如，大約3奈米至大約8奈米)的範圍內，但亦可使用更小及更大的厚度。金屬填充材料可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、TiN、其合金及/或其組合。亦可使用處於本揭露所涵蓋的範圍內的其他合適的金屬襯墊材料及金屬填充材料。金屬填充材料的厚度可介於大約5奈米至大約500奈米(例如，大約20奈米至大約40奈米)的範圍內，但亦可使用更小及更大的厚度。金屬襯墊材料及金屬填充材料可藉由合適的沈積製程形成，沈積製程可包括CVD製程、PVD製程、ALD製程、電鍍製程等中的一者或多者。其他合適的沈積製程處於本揭露所涵蓋的範圍內。

如上所述，可藉由例如CMP等平坦化製程自包括第四層間介電層304d的頂表面的水平面上方移除導電材料的多餘部分，但可使用其他合適的平坦化製程。導電材料的剩餘部分形成第二源極電極110b。在一些實施例中，第二源極電極110b可藉由沈積W、Mo、Co、Pd、Ti及其混合物中的一者或多者的具有N及/或O或不具有N及/或O的一種或多種合金來形成，所述一種或多種合金藉由化學氣相沈積或藉由原子層沈積來沈積。

各種其他實施例可包括具有附加數目的平行導電通道(119a、119b)的pFET 216及nFET 218。舉例而言，一些實施例可包括：pFET 216，具有數目P=1、2、3等個平行p型通道層119a；及nFET 218，具有數目N=1、2、3等個平行n型通道層119b。例如具有多個通道層的半導體電路200d及200e的實施例可在各種境況下允許附加的電路設計彈性。舉例而言，藉由形成具有相應數目(P，N)個p型通道層119a及n型通道層119b的半導體電路，可調整pFET 216及/或nFET 218的有效導通電阻(effective on-resistance)，以補償不同的材料性質(例如，p型半導體層206a及n型半導體層206b的不同載子遷移率)。

圖14A是具有附加數目的平行導電通道119a1、119a2、119b的又一實施例半導體電路200d的上視圖，平行導電通道119a1、119a2、119b可藉由與以上參照圖3A至圖13C闡述的製程相似的製程來形成，圖14B是圖14A所示半導體電路200d的第一垂直剖視圖，圖14C是圖14A所示半導體電路200d的第二垂直剖視圖，圖14D是根據各種實施例可在BEOL製程中形成的半導體電路200d的三維立體圖。定義圖14B及圖14C中的視圖的垂直平面分別由圖14A中的橫截面B-B’及C-C’表示。在實施例半導體電路200d中，兩個鄰近的p型半導體層(例如，參見圖14B及圖14C中的206a1及206a2)可共享共用第一源極電極110a及共用汲極電極112，而單個n型半導體層206b可電性連接至第二源極電極110b及共用汲極電極112。

參照圖14A至圖14D，在實施例半導體電路200d中，兩個鄰近的p型半導體層(例如，參見206a1及206a2)可共享共用第一源極電極110a及共用汲極電極112，而單個n型半導體層206b可電性連接至第二源極電極110b及共用汲極電極112。如此，圖14A至圖14D所示半導體電路200d可包括：pFET 216(例如，參見圖2B)，包括由所述兩個鄰近的p型半導體層(206a1、206a2)提供的兩個平行的p型通道層(參見圖14D，119a1、119a2)；以及nFET 218，可包括由單個n型半導體層206b提供的單個n型通道層119b。

圖15A是又一實施例半導體電路200e的上視圖，所述實施例半導體電路200e可藉由與以上參照圖3A至圖13C闡述的製程相似的製程形成，圖15B是圖15A所示半導體電路200e的第一垂直剖視圖，圖15C是圖15A所示半導體電路200e的第二垂直剖視圖，圖15D是根據各種實施例可在BEOL製程中形成的半導體電路200e的三維立體圖。定義圖15B及圖15C中的視圖的垂直平面分別由圖15A中的橫截面B-B’及C-C’表示。在實施例半導體電路200e中，單個p型半導體層206a可電性連接至第一源極電極110a及共用汲極電極112，而兩個鄰近的n型半導體層(例如，參見圖15B及圖15C中的206b1及206b2)可共享共用第二源極電極110b及共用汲極電極112。

圖15D是根據各種實施例的可在BEOL製程中形成的又一半導體電路200d的三維立體圖。在實施例半導體電路200e中，單個p型半導體層206a可電性連接至第一源極電極110a及共用汲極電極112，而兩個鄰近的n型半導體層(206b1及206b2)可共享共用第二源極電極110b及共用汲極電極112。如此，圖15A至圖15D的半導體電路200e可包括：pFET 216(例如，參見圖2B)，包括由單個p型半導體層206a提供的單個p型通道層119a；以及nFET 218，可包括由所述兩個鄰近的n型半導體層(206b1、206b2)提供的兩個平行的n型通道層(119b1、119b2)。

如圖所示，圖14A至圖14D的半導體電路200d可包括：pFET 216(例如，參見圖2B)，包括由所述兩個鄰近的p型半導體層(206a1、206a2)提供的兩個平行的p型通道層(119a1、119a2)；以及nFET 218，可包括由單個n型半導體層206b提供的單個n型通道層119b。作為另外一種選擇，圖15A至圖15D的半導體電路200e可包括：pFET 216(例如，參見圖2B)，包括由單個p型半導體層206a提供的單個p型通道層119a；以及nFET 218，可包括由所述兩個鄰近的n型半導體層(206b1、206b2)提供的兩個平行的n型通道層(119b1、119b2)。

各種其他實施例可包括具有附加數目的平行導電通道(119a、119b)的pFET 216及nFET 218。舉例而言，一些實施例可包括：pFET 216，具有數目P=1、2、3等個平行p型通道層119a；以及nFET 218，具有數目N=1、2、3等個平行n型通道層119b。在某些實施例中，p型通道層119a的數目可等於n型通道層119b的數目(即，P=N)。在其他實施例中，p型通道層119a的數目可不同於n型通道層119b的數目(即，P≠N)。例如具有多個通道層的半導體電路200d及200e的實施例可在各種境況下允許附加的電路設計彈性。舉例而言，藉由形成具有相應數目(P，N)的p型通道層119a及n型通道層119b的半導體電路，可調節pFET 216及/或nFET 218的有效導通電阻，以補償不同的材料性質(例如，p型半導體層206a及n型半導體層206b的不同載子遷移率)。

圖16是示出根據各種實施例的形成半導體電路(200、200b、200d、200e)的方法1600的操作的流程圖。在操作1602中，方法1600可包括在層間介電層(136、138、140、150、302、304a至304d)之上形成閘極電極116。在操作1604中，方法1600可包括在閘極電極116之上形成閘介電層118。在操作1606中，方法1600可包括在閘介電層118之上形成第一導電型半導體層(例如，p型半導體層206a)。在操作1608中，方法1600可包括在閘介電層118之上形成第二導電型半導體層(例如，n型半導體層206b)，使得第二導電型半導體層206b相對於第一導電型半導體層206a在側向上偏移並與第一導電型半導體層206a隔離。在操作1610中，方法1600可包括形成與第一導電型半導體層206a接觸的第一源極電極110a。在操作1612中，方法1600可包括形成與第二導電型半導體層206b接觸的第二源極電極110b。在操作1614中，方法1600可包括形成與第一導電型半導體層206a及第二導電型半導體層206b接觸的共用汲極電極112。

方法1600可更包括藉由實行以下操作將半導體電路(200、200b、200d、200e)配置為反相器電路200b：所述操作包括將第一源極電極110a電性連接至電壓供應器208(例如，保持在高電壓VDD)，並將第二源極電極110b電性連接至接地電壓端子210(例如，保持在GND)。方法1600可更包括將閘極電極116電性連接至輸入訊號端子212(具有訊號電壓V_in)並將共用汲極電極112電性連接至輸出訊號端子214(具有電壓V_out)。

方法1600可更包括：將第一導電型半導體層206a及第二導電型半導體層206b中的一者形成為包括n型半導體層206b，所述n型半導體層206b包含非晶矽、經Al₂O₅Zn₂摻雜的ZnO、InGaZnO、InGaO、InWO、InZnO、InSnO、Ga₂O₃、ZnO、GaO、InO、In₂O₃、InZnO、ZnO、TiO_x及其合金中的至少一者；以及將第一導電型半導體層206a及第二導電型半導體層206b中的另一者形成為包括p型半導體層206a，所述p型半導體層206a包含 NiO、SnO及Cu₂O中的至少一者。方法1600可更包括：將閘介電層118形成為包含氧化矽、氧化鋁、氧化鉿、氧化鉿鑭、氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鈦、氧化鉭及二氧化鉿-氧化鋁中的至少一者；將第一源極電極110a、第二源極電極110b及共用汲極電極112中的一者或多者形成為包含TiN、W、WN、WCN、Co、PdCo、Mo、Cu、TaN、Ti及Al中的一者或多者；以及形成部分地環繞第一導電型半導體層206a及第二導電型半導體層206b的又一層間介電層(136、138、140、150、302、304a至304d)，使得第一導電型半導體層206a與第二導電型半導體層206b藉由又一層間介電層(136、138、140、150、302、304a至304d)而彼此電性絕緣。

參照所有附圖並根據本揭露的各種實施例，提供一種反相器電路(200、200b、200d、200e)。反相器電路(200、200b、200d、200e)可包括：閘極電極116，形成於層間介電層(136、138、140、150、302)之上；閘介電層118，形成於閘極電極116之上；第一導電型半導體層206a，形成於閘介電層118之上；以及第二導電型半導體層206b，形成於閘介電層118之上並相對於第一導電型半導體層206a在側向上偏移。反相器電路(200、200b、200d、200e)可更包括：第一源極電極110a，形成為與第一導電型半導體層206a接觸；第二源極電極110b，形成為與第二導電型半導體層206b接觸；以及共用汲極電極112，形成為與第一導電型半導體層206a及第二導電型半導體層206b接觸。

在一些實施例中，層間介電層(136、138、140、150、302)可包括水平界面(例如，參見圖1)，閘極電極116可包括平行於層間介電層(136、138、140、150、302)的水平界面且靠近第一導電型半導體層206a及第二導電型半導體層206b的表面117，第一導電型半導體層206a可包括靠近閘極電極116的表面117且在水平方向上形成的第一通道層119a，且第二導電型半導體層206b可包括靠近閘極電極116的表面117且在水平方向上形成的第二通道層119b。

在其他實施例中，第一導電型半導體層206a可為p型半導體層206a，而第二導電型半導體層206b可為n型半導體層206b。第一源極電極110a可電性連接至電壓供應器208，第二源極電極110b可電性連接至接地電壓端子210，閘極電極116可電性連接至輸入訊號端子212，且共用汲極電極112可電性連接至輸出訊號端子214。在一些實施例中，p型半導體層206a及n型半導體層206b中的至少一者可包括金屬氧化物半導體。此外，p型半導體層206a及n型半導體層206b中的至少一者可包括包含多層結構的金屬氧化物半導體。

在一些實施例中，n型半導體層206b可包括包含氧、III族元素及V族元素的合金，或者n型半導體層206b可包含非晶矽、經Al₂O₅Zn₂摻雜的ZnO、InGaZnO、InGaO、InWO、InZnO、InSnO、Ga₂O₃、ZnO、GaO、InO、In₂O₃、InZnO、ZnO、TiO_x及其合金中的一者或多者。在其他實施例中，n型半導體層206b可包含由In_xGa_yZn_zMO給出的組成物，其中0<x<1；0

y

1；0

z

1；以及M為Ti、Al、Ag、Ce及Sn中的一者。在各種實施例中，p型半導體層206a可包含NiO、SnO及Cu₂O中的一者或多者或者其他p型金屬氧化物半導體層206a。

層間介電層(136、138、140、150、302)上可形成半導體電路(200、200b、200d、200e)，層間介電層可更包括一個或多個電性內連線結構(例如，參見圖1中的第一金屬內連線結構(142、144、146、148))，且第一源極電極110a、共用汲極電極112、第二源極電極110b及閘極電極116中的一者或多者可電性連接至所述一個或多個電性內連線結構(142、144、146、148)。在各種實施例中，閘介電層118可包含氧化矽、氧化鋁、氧化鉿、氧化鉿鑭、氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鈦、氧化鉭及二氧化鉿-氧化鋁中的一者或多者。

在一些實施例中，反相器電路(200、200b、200d、200e)可更包括：又一層間介電層304d，在側向上環繞第一導電型半導體層206a及第二導電型半導體層206b並將第一導電型半導體層206a與第二導電型半導體層206b隔離，使得第一導電型半導體層206a與第二導電型半導體層206b藉由又一層間介電層304d而彼此電性絕緣。在某些實施例中，第一源極電極110a、共用汲極電極112及第二源極電極110b中的一者或多者包含TiN、W、WN、WCN、Co、PdCo、Mo、Cu、TaN、Ti及Al中的一者或多者。第一源極電極110a、共用汲極電極及第二源極電極110b中的一者或多者可更包含W、Mo、Co、Pd、Ti及其混合物中的一者或多者的具有N及/或O或不具有N及/或O的一種或多種合金，所述一種或多種合金藉由化學氣相沈積或藉由原子層沈積來沈積。

在其他實施例中，可提供半導體電路(200、200b、200d、200e)。半導體電路(200、200b、200d、200e)可包括：閘極電極116，形成於層間介電層(136、138、140、150、302)之上，使得閘極電極116可與層間介電層(136、138、140、150、302)的水平界面平行；p型金屬氧化物半導體層206a，形成於閘極電極116之上，使得p型金屬氧化物半導體層206a可靠近閘極電極116的水平表面117；以及n型金屬氧化物半導體層206b，形成於閘極電極116之上，使得n型金屬氧化物半導體層206b可靠近閘極電極116的水平表面，且可相對於p型金屬氧化物半導體層206a在側向上偏移。半導體電路(200、200b、200d、200e)可更包括：第一源極電極110a，形成為與p型金屬氧化物半導體層206a接觸；第二源極電極110b，形成為與n型金屬氧化物半導體層206b接觸；以及共用汲極電極112，將p型金屬氧化物半導體層206a與n型金屬氧化物半導體層206b電性連接。

半導體電路(200、200b、200d、200e)可更包括：又一層間介電層304d，在側向上環繞p型金屬氧化物半導體層206a及n型金屬氧化物半導體層206b；以及閘介電層118，設置於閘極電極116與p型金屬氧化物半導體層206a之間及閘極電極116與n型金屬氧化物半導體層206b之間。在一些實施例中，閘介電層118 可包含氧化矽、氧化鋁、氧化鉿、氧化鉿鑭、氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鈦、氧化鉭及二氧化鉿-氧化鋁中的一者或多者。

在其他實施例中，n型金屬氧化物半導體層206b可包含非晶矽、經Al₂O₅Zn₂摻雜的ZnO、InGaZnO、InGaO、InWO、InZnO、InSnO、Ga₂O₃、ZnO、GaO、InO、In₂O₃、InZnO、ZnO、TiO_x及其合金中的一者或多者；p型金屬氧化物半導體層206a可包含NiO、SnO及Cu₂O中的一者或多者；以及第一源極電極110a、第二源極電極110b及共用汲極電極112中的一者或多者可包含TiN、W、WN、WCN、Co、PdCo、Mo、Cu、TaN、Ti、Al中的一者或多者以及W、Mo、Co、Pd、Ti及其混合物中的一者或多者的具有N及/或O或不具有N及/或O的合金。

本揭露的各種實施例提供在製造彈性、尺寸減少及短通道效應(short channel effect)減小的方面可具有優點的半導體電路(200、200b、200d、200e)及方法1600。在此方面，可提供一種實施例半導體電路(200、200b、200d、200e)(例如，CMOS反相器200b)，所述實施例半導體電路(200、200b、200d、200e)可在BEOL製程中形成且可與例如電容器、電感器、電阻器及積體被動裝置等其他BEOL電路組件結合。如此，實施例半導體電路(200、200b、200d、200e)可包含可在低溫下處理的材料。因此，此種半導體電路(200、200b、200d、200e)的製作可能不會損壞先前製作的裝置(例如，FEOL裝置及MEOL裝置)。此外，各種實施例半導體電路(200、200b、200d、200e)可包括在背閘極電極116之上形成的雙導電通道(例如，p型通道層119a及n型通道層119b)。相對於不包括此種雙通道/背閘極配置的替代性結構，半導體電路(200、200b、200d、200e)可具有減小的尺寸。實施例半導體電路(200、200b、200d、200e)可允許更長的通道長度而不增大裝置尺寸，此可減輕短通道效應。

在本發明的實施例中，所述層間介電層包括水平界面。所述閘極電極包括與所述層間介電層的所述水平界面平行且靠近所述第一導電型半導體層所述第二導電型半導體層的表面。所述第一導電型半導體層包括靠近所述閘極電極的所述表面的第一通道層。所述第二導電型半導體層包括靠近所述閘極電極的所述表面的第二通道層。在本發明的實施例中，所述第一導電型半導體層是p型半導體層，而所述第二導電型半導體層是n型半導體層。所述第一源極電極電性連接至電壓供應器，而所述第二源極電極電性連接至接地電壓端子。所述閘極電極電性連接至輸入訊號端子。所述共用汲極電極電性連接至輸出訊號端子。在本發明的實施例中，所述p型半導體層及所述n型半導體層中的至少一者包括金屬氧化物半導體。在本發明的實施例中，所述p型半導體層及所述n型半導體層中的至少一者包括金屬氧化物半導體，所述金屬氧化物半導體包括多層結構。在本發明的實施例中，所述n型半導體層包括包含氧、III族元素及V族元素的合金。在本發明的實施例中，所述n型半導體層包含非晶矽、經Al₂O₅Zn₂摻雜的ZnO、InGaZnO、InGaO、InWO、InZnO、InSnO、Ga₂O₃、ZnO、GaO、InO、In₂O₃、InZnO、ZnO、TiO_x及其合金中的一者或多者。在本發明的實施例中，所述n型半導體層包含由In_xGa_yZn_zMO給出的組成物，其中0<x<1。0

y

1。0

z

1。以及M為Ti、Al、Ag、Ce及Sn中的一者。在本發明的實施例中，所述p型半導體層包含NiO、SnO及Cu₂O中的一者或多者。在本發明的實施例中，所述層間介電層更包括一個或多個電性內連線結構，且其中所述第一源極電極、所述第二源極電極、所述共用汲極電極及所述閘極電極中的一者或多者電性連接至所述一個或多個電性內連線結構。在本發明的實施例中，所述閘介電層包含氧化矽、氧化鋁、氧化鉿、氧化鉿鑭、氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鈦、氧化鉭及二氧化鉿-氧化鋁中的一者或多者。在本發明的實施例中，所述的反相器電路，更包括在側向上環繞所述第一導電型半導體層及所述第二導電型半導體層的又一層間介電層，使得所述第一導電型半導體層與所述第二導電型半導體層藉由所述又一層間介電層而彼此電性絕緣。在本發明的實施例中，所述第一源極電極、所述第二源極電極及所述共用汲極電極中的一者或多者包含TiN、W、WN、WCN、Co、PdCo、Mo、Cu、TaN、Ti及Al中的一者或多者。在本發明的實施例中，所述第一源極電極、所述第二源極電極及所述共用汲極電極中的一者或多者更包含W、Mo、Co、Pd、Ti及其混合物中的一者或多者的具有N及/或O或不具有N及/或O的一種或多種合金，所述一種或多種合金藉由化學氣相沈積或藉由原子層沈積來沈積。

依據本發明實施例，一種半導體電路，包括閘極電極、p型金屬氧化物半導體層、n型金屬氧化物半導體層、第一源極電極、第二源極電極以及共用汲極電極。所述閘極電極，形成於層間介電層之上，使得所述閘極電極與所述層間介電層的水平界面平行。所述p型金屬氧化物半導體層，形成於所述閘極電極之上，使得所述p型金屬氧化物半導體層靠近所述閘極電極的水平表面。所述n型金屬氧化物半導體層，形成於所述閘極電極之上，使得所述n型金屬氧化物半導體層靠近所述閘極電極的所述水平表面，且在側向上相對於所述p型金屬氧化物半導體層偏移並與所述p型金屬氧化物半導體層隔離。所述第一源極電極，形成為與所述p型金屬氧化物半導體層接觸。所述第二源極電極，形成為與所述n型金屬氧化物半導體層接觸。所述共用汲極電極，將所述p型金屬氧化物半導體層與所述n型金屬氧化物半導體層電性連接。

在本發明的實施例中，所述的半導體電路，更包括又一層間介電層，在側向上環繞所述p型金屬氧化物半導體層及所述n型金屬氧化物半導體層以及閘介電層，設置於所述閘極電極與所述p型金屬氧化物半導體層之間以及所述閘極電極與所述n型金屬氧化物半導體層之間，其中所述閘介電層包含氧化矽、氧化鋁、氧化鉿、氧化鉿鑭、氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鈦、氧化鉭及二氧化鉿-氧化鋁中的一者或多者。在本發明的實施例中，所述n型金屬氧化物半導體層包含非晶矽、經Al₂O₅Zn₂摻雜的ZnO、InGaZnO、InGaO、InWO、InZnO、InSnO、Ga₂O₃、ZnO、GaO、InO、In₂O₃、InZnO、ZnO、TiO_x及其合金中的一者或多者，其中所述p型金屬氧化物半導體層包含NiO、SnO及Cu₂O中的一者或多者，且其中所述第一源極電極、所述第二源極電極及所述共用汲極電極中的一者或多者包含TiN、W、WN、WCN、Co、PdCo、Mo、Cu、TaN、Ti、Al中的一者或多者以及W、Mo、Co、Pd、Ti及其混合物中的一者或多者的具有N及/或O或不具有N及/或O的合金。

在本發明的實施例中，所述的形成半導體電路的方法，更包括藉由實行操作將所述半導體電路配置為反相器電路，所述操作包括：將所述第一源極電極電性連接至電壓供應器，且將所述第二源極電極電性連接至接地電壓端子。將所述閘極電極電性連接至輸入訊號端子。將所述共用汲極電極電性連接至輸出訊號端子。在本發明的實施例中，所述的形成半導體電路的方法，更包括：將所述第一導電型半導體層及所述第二導電型半導體層中的一者形成為包括n型半導體層，所述n型半導體層包含非晶矽、經Al₂O₅Zn₂摻雜的ZnO、InGaZnO、InGaO、InWO、InZnO、InSnO、Ga₂O₃、ZnO、GaO、InO、In₂O₃、InZnO、ZnO、TiO_x及其合金中的至少一者。將所述第一導電型半導體層及所述第二導電型半導體層中的另一者形成為包括p型半導體層，所述p型半導體層包含NiO、SnO及Cu₂O中的至少一者。將所述閘介電層形成為包含氧化矽、氧化鋁、氧化鉿、氧化鉿鑭、氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鈦、氧化鉭及二氧化鉿-氧化鋁中的至少一者。將所述第一源極電極、所述第二源極電極及所述共用汲極電極中的一者或多者形成為包含TiN、W、WN、WCN、Co、PdCo、Mo、Cu、TaN、Ti及Al中的一者或多者。形成部分地環繞所述第一導電型半導體層及所述第二導電型半導體層的又一層間介電層，使得所述第一導電型半導體層與所述第二導電型半導體層藉由所述又一層間介電層而彼此電性絕緣。

前述內容概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。