TWI841645B - 具有n型接點間改良電氣隔離作用之光子積體電路 - Google Patents

具有n型接點間改良電氣隔離作用之光子積體電路 Download PDF

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TWI841645B
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鮑德溫 達克特
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Abstract

本發明係關於一種光子積體電路，其包含經製造於具有一磊晶層堆疊之一半導體晶圓上的第一光電裝置及第二光電裝置，該磊晶層堆疊包含一n型磷化銦類接點層，該n型磷化銦類接點層具備至少一個選擇性p型摻雜管狀區以用於在該第一光電裝置及該第二光電裝置之各別n型接點區之間提供一電氣障壁，該第一光電裝置及該第二光電裝置係藉由經製造於包含磷化銦鎵砷之一非有意摻雜波導層中的一被動光波導以光學方式互連，該非有意摻雜波導層配置於該n型接點層之頂部上，其中該至少一個選擇性p型摻雜管狀區之一第一部分配置於在該第一光電裝置與該第二光電裝置之間的該被動光波導下方。 本發明亦係關於一種包含該光子積體電路之光電系統。

Description

具有N型接點間改良電氣隔離作用之光子積體電路
發明領域
本發明係關於一種光子積體電路，其具有該光子積體電路之第一光電裝置之N型接點與第二光電裝置之N型接點間改良電氣隔離作用。本發明進一步係關於包含該光子積體電路之光電系統。
發明背景
現代光子積體電路(PIC)變得愈來愈複雜，此係由於整合於單一光子晶片上的光及電功能之數目逐漸增加。用於PIC之大多數通用技術平台使用包含之磷化銦類(InP)材料之半導體晶圓。InP類技術提供將主動組件(例如光產生及/或光吸收光電裝置)及被動組件(例如光導引及/或光切換光電裝置)整合至單一光子晶片上之一個PIC中的可能性。
此項技術中已知之例示性PIC包含例如藉由被動光波導以光學方式互連的光產生、光吸收及光切換組件。光產生、光吸收及光切換組件中之各者需要至其各別n型摻雜或p型摻雜接點區之n型歐姆金屬接點及/或p型歐姆金屬接點。此項技術中已知的此PIC之缺點係其佔據區之減小被限制，此係因為不同光產生、光吸收及光切換組件的n型摻雜接點區之間的電氣隔離作用在此等組件經太接近配置在一起時係不充足的。此係由以下事實所引起：不管蝕刻掉個別光電裝置之間的過剩之n型摻雜InP類半導體材料以增加其各別n型摻雜接點區之間的電氣隔離作用的可能性如何，仍不可能移除在經配置以光學方式互連個別光電裝置的被動光波導下方之n型摻雜InP類半導體材料。其中個別光電裝置之間的過剩n型摻雜InP類半導體材料已被蝕刻掉以增加個別光電裝置之各別n型摻雜接點區之間的電氣隔離作用的此項技術中已知的此PIC之另一缺點係前述蝕刻步驟添加額外拓樸至包含PIC的光子晶片之表面。額外表面拓樸可對在光子晶片之處理期間的例如後續微影步驟具有負面影響。
基於上文，需要提供具有在其不同光電裝置之n型摻雜接點區之間的經改良電氣隔離作用的PIC，該等不同光電裝置係藉由被動光波導以光學方式互連，而不干擾藉由被動光波導提供的光學光路以實現光子晶片之進一步佔據區減小。
發明概要
提供光子積體電路(PIC)防止或至少減少與此項技術中已知之PIC相關聯的上文所提及及/或其他缺點中之至少一者係本發明之一個目的。
提供包含該PIC之光電系統亦係本發明之一個目的。
在隨附獨立及相關請求項中陳述本發明之態樣。來自相關請求項之特徵可按需要與來自獨立請求項之特徵組合且並不僅如申請專利範圍中明確地陳述。此外，所有特徵可由其他技術上等效特徵替換。
上文所提及之目標中之至少一者係藉由光子積體電路(PIC)來達成，該光子積體電路包含： - 一半導體晶圓，其具有一磊晶層堆疊，該磊晶層堆疊包含： •   包含磷化銦之一n型摻雜接點層或包含磷化銦之一非有意摻雜層，該非有意摻雜層包含至少兩個選擇性n型摻雜接點區，其中在該至少兩個選擇性n型摻雜接點區外部的該n型摻雜接點層或該非有意摻雜層包含經組配並經配置以在以下各者之間提供一第一電氣障壁的一第一選擇性P型摻雜管狀區： o              該n型摻雜接點層之一第一區域，其藉由該第一選擇性p型摻雜管狀區環繞，及該n型摻雜接點層之一第二區域，其配置於該第一選擇性p型摻雜管狀區外部；或 o              該非有意摻雜層之一第一選擇性n型摻雜接點區，其藉由該第一選擇性p型摻雜管狀區環繞，及該非有意摻雜層之一第二選擇性n型摻雜接點區，其配置於該第一選擇性p型摻雜管狀區外部；及 •   包含磷化銦鎵砷之一非有意摻雜波導層，其配置於該n型摻雜接點層或該非有意摻雜層之頂部上； - 一第一光電裝置，其配置於藉由該第一選擇性P型摻雜管狀區環繞的該n型摻雜接點層之該第一區域中或配置於藉由該第一選擇性P型摻雜管狀區環繞的該非有意摻雜層之該第一選擇性n型摻雜接點區中，該第一光電裝置包含配置於該第一區域內的該n型摻雜接點層上之一第一位置處或配置於該第一選擇性n型摻雜接點區上之一第一位置處的一第一n型歐姆金屬接點； - 一第二光電裝置，其配置於經配置於該第一選擇性P型摻雜管狀區外部的該n型摻雜接點層之該第二區域中或配置於經配置於該第一選擇性P型摻雜管狀區外部的該非有意摻雜層之該第二選擇性n型摻雜接點區中，該第二光電裝置包含配置於該第二區域內的該n型摻雜接點層上之一第二位置處或配置於該第二選擇性n型摻雜接點區上之一第二位置處的一第二n型歐姆金屬接點；及 一被動光波導，其包含該非有意摻雜波導層並經配置以用光學方式將該第一光電裝置與該第二光電裝置互連，其中該第一選擇性p型摻雜管狀區之一第一部分配置於在該第一光電裝置與該第二光電裝置之間的該被動光波導下方。
熟習此項技術者應瞭解根據本發明之PIC的包含磷化銦之n型摻雜接點層或包含磷化銦之非有意摻雜層具備包含第一選擇性p型摻雜管狀區的n-p-n障壁，其經組配並經配置以防止電荷載流子經由經配置於被動光波導下方的n型摻雜InP類接點層或非有意摻雜InP類層的部分在包含第一光電裝置之第一n型歐姆金屬接點的n型摻雜接點區與包含第二光電裝置之第二n型歐姆金屬接點的n型摻雜接點區之間洩漏，該被動光波導經配置於該第一光電裝置與該第二光電裝置之間以光學方式將其互連。以此方式，根據本發明之PIC受益於具備n型歐姆金屬接點之其不同光電裝置的n型摻雜接點區之間的改良之所謂電n隔離作用。此外，該第一選擇性p型摻雜管狀區之第一部分經組配以使得以光學方式互連第一及第二光電裝置的該被動光波導中之光損耗為最小。
基於上文，熟習此項技術者應瞭解根據本發明之PIC之光電裝置可比此項技術中已知的PIC之光電裝置彼此更接近地配置。因此，包含根據本發明之PIC的光子晶片之佔據區與包含此項技術中已知之PIC的光子晶片相比較可減小。此外，藉由提供第一選擇性p型摻雜管狀區，無非所要額外拓樸被添加至包含PIC的光子晶片之表面。
在根據本發明之光子積體電路之一實施例中，配置於該被動光波導之非有意摻雜波導層下方的該第一選擇性p型摻雜管狀區的至少該第一部分具有在其一徑向方向上的在1 µm至100 µm之間較佳地在2 µm至10 µm之間的厚度。此項技術中已知p型摻雜區應保持遠離被動光波導，此係因為其可引起額外光損耗。然而，已出乎意料地發現，藉由將第一選擇性p型摻雜管狀區之第一部分的該厚度保持在1 µm至100 µm之間(較佳地在2 µm至10 µm之間)，額外光損耗可保持最小。
在根據本發明之光子積體電路的一實施例中，該第一選擇性p型摻雜管狀區包含作為p型摻雜劑之鋅。鋅為InP類半導體材料中之最常用p型摻雜劑。鋅通常被添加至MOCVD製程以生長p型摻雜InP類層。此項技術中已知鋅能夠在接近或處於500℃至600℃之典型生長溫度的溫度下擴散通過InP類材料。因此，亦有可能在InP類層之生長已完成之後使用鋅擴散。在此項技術中，鋅擴散為光偵測器之製造中的熟知製程步驟。擴散深度可經很好控制且可達成高摻雜濃度。
在根據本發明之光子積體電路的一實施例中，該第一選擇性p型摻雜管狀區包含在1×1016 cm-3 至2×1018 cm-3 之間(較佳地小於或等於1×1017 cm-3 )的活性p型摻雜濃度。為了最佳電氣隔離作用效能，將活性p型摻雜濃度保持在1×1016 cm-3 至2×1018 cm-3 之間較佳地小於或等於1×1017 cm-3 可為有益的。然而，在根據本發明之PIC之半導體晶圓具有包含n型摻雜InP類接點層之磊晶層堆疊的情況下，p型摻雜濃度必須補償初始n型摻雜濃度以建立該第一選擇性p型摻雜管狀區。活性n型摻雜濃度可為大約5×1018 cm-3 以達成低電阻n型歐姆接觸。因此，達成可複製低p型摻雜濃度同時補償該高n型摻雜濃度可為一問題。
可替代地，根據本發明之PIC的半導體晶圓可具有包含一非有意摻雜InP類層之磊晶層堆疊，該非有意摻雜InP類層包含藉由n型摻雜劑之離子植入獲得的至少兩個選擇性n型摻雜接點區。在此情況下，非有意摻雜InP類層中之p型摻雜濃度不需要與n型摻雜InP類層之情況一樣高，此係因為p型摻雜劑僅僅需要補償可能已在該非有意摻雜InP類層之生長期間引入的任何非有意n型摻雜劑。該非有意摻雜InP類層之典型先前技術摻雜位準小於1×1017 cm-3 。
在根據本發明之光子積體電路的一實施例中，該光子積體電路包含一基體，該磊晶層堆疊之該n型摻雜接點層或該非有意摻雜層經配置於該基體之頂部上，該基體包含使用鐵原子補償以提供至少一半絕緣表面層的半絕緣磷化銦、p型摻雜磷化銦及n型摻雜磷化銦中的一者，該n型摻雜接點層或該非有意摻雜層配置於該至少一半絕緣表面層之頂部上，其中該第一選擇性P型摻雜管狀區經配置以在其一軸向方向上至少自該基體與該n型摻雜接點層或該非有意摻雜層之間的一第一邊界延伸至該n型摻雜接點層或該非有意摻雜層與該非有意摻雜波導層之間的一第二邊界。取決於p型摻雜劑之所選擇穿透深度，第一選擇性p型摻雜管狀區可經組配及經配置以在該第一邊界處或在超出該基體中之該第一邊界之預定距離處起始並在該第二邊界處終止。
在根據本發明之光子積體電路的一實施例中，該第一選擇性p型摻雜管狀區具備第一p型歐姆金屬接點。以此方式有可能例如出於偏壓目的電力地接觸第一選擇性p型摻雜管狀區。
在根據本發明之光子積體電路的一實施例中，一短路係配置於該第一p型歐姆金屬接點與該第一光電裝置之該第一n型歐姆金屬接點及該第二光電裝置之該第二n型歐姆金屬接點中的一者之間。以此方式，當PIC操作時，上文所提及之n隔離作用可經電力地控制。熟習此項技術者應瞭解可使用後端金屬層之金屬層建立該第一p型歐姆金屬接點與該第一及第二n型歐姆金屬接點中的一者之間的短路。在該第一p型歐姆金屬接點與該第一及第二n型歐姆金屬接點中之一者之間不存在短路情況下，上文所提及之n隔離作用浮動。
在根據本發明之光子積體電路的一實施例中，在該至少兩個選擇性n型摻雜接點區外部的該n型摻雜接點層或該非有意摻雜層包含一第二選擇性p型摻雜管狀區，該第二選擇性p型摻雜管狀區經配置於該第一選擇性p型摻雜管狀區之一預定距離處且經組配以環繞該第一選擇性p型摻雜管狀區以在以下各者之間提供一第二電氣障壁： - 該n型摻雜接點層之該第一區域，其藉由該第一選擇性p型摻雜管狀區及該第二選擇性p型摻雜管狀區兩者環繞，及該n型摻雜接點層之該第二區域，其配置於該第一選擇性p型摻雜管狀區及該第二選擇性p型摻雜管狀區兩者外部；或 - 該非有意摻雜層之該第一選擇性n型摻雜接點區，其藉由該第一選擇性p型摻雜管狀區及該第二選擇性p型摻雜管狀區兩者環繞，及該非有意摻雜層之該第二選擇性n型摻雜接點區，其經配置於該第一選擇性p型摻雜管狀區及該第二選擇性p型摻雜管狀區兩者外部； 其中該第二選擇性p型摻雜管狀區之一第二部分經配置於在該第一光電裝置與該第二光電裝置之間的該被動光波導下方，其中該第一選擇性p型摻雜管狀區及該第二選擇性p型摻雜管狀區中之至少一者包含作為p型摻雜劑之鋅，且其中該第一選擇性p型摻雜管狀區及該第二選擇性p型摻雜管狀區中之各者包含在1×1016 cm-3 至2×1018 cm-3 之間，較佳地小於或等於1×1017 cm-3 的一活性p型摻雜濃度。
藉由提供該第二選擇性p型摻雜管狀區，可達成在具備n型歐姆金屬接點的第一光電裝置的n型摻雜接點區與第二光電裝置的n型摻雜接點區之間的額外電氣障壁及因此其他改良之n隔離作用。
在根據本發明之光子積體電路的一實施例中，經配置於該被動光波導之非有意摻雜波導層下方的該第一選擇性p型摻雜管狀區之至少該第一部分及該第二選擇性p型摻雜管狀區之至少該第二部分各具有在其一徑向方向上的在1 µm至100 µm之間較佳地在2 µm至10 µm之間的厚度。已出乎意料地發現，藉由將第一選擇性p型摻雜管狀區之至少該第一部分的該厚度及第二選擇性p型摻雜管狀區之至少該第二部分的該厚度保持在1 µm至100 µm之間較佳地在2 µm至10 µm之間，該被動光波導中之額外光損耗可保持最小。
在根據本發明之光子積體電路的一實施例中，該光子積體電路包含一基體，該磊晶層堆疊之該n型摻雜接點層或該非有意摻雜層經配置於該基體之頂部上，該基體包含使用鐵原子補償以提供至少一半絕緣表面層的半絕緣磷化銦、p型摻雜磷化銦及n型摻雜磷化銦中的一者，該n型摻雜接點層或該非有意摻雜層配置於該至少一半絕緣表面層之頂部上，其中該第一選擇性P型摻雜管狀區及該第二選擇性P型摻雜管狀區中之至少一者經配置以在其一軸向方向上至少自該基體與該n型摻雜接點層或該非有意摻雜層之間的一第一邊界延伸至該n型摻雜接點層或該非有意摻雜層與該非有意摻雜波導層之間的一第二邊界。取決於p型摻雜劑之所選擇穿透深度，第一選擇性p型摻雜管狀區及第二選擇性p型摻雜管狀區中之至少一者可經組配及經配置以在該第一邊界處及/或在超出該基體中之該第一邊界之預定距離處起始，並在該第二邊界處終止。
在根據本發明之光子積體電路的一實施例中，該第一選擇性p型摻雜管狀區具備第一p型歐姆金屬接點及/或該第二選擇性p型摻雜管狀區具備第二p型歐姆金屬接點。以此方式，有可能例如出於偏壓目的電力地接觸第一選擇性p型摻雜管狀區及第二選擇性p型摻雜管狀區中之至少一者。
在根據本發明之光子積體電路的一實施例中，經配置於該第一選擇性P型摻雜管狀區與該第二選擇性P型摻雜管狀區之間的該n型摻雜接點層之一第三區域或經配置於該第一選擇性P型摻雜管狀區與該第二選擇性P型摻雜管狀區之間的該非有意摻雜層之一第三選擇性n型摻雜接點區具備一第三n型歐姆金屬接點，其中一短路經配置於以下各者中之至少一者之間： - 該第一p型歐姆金屬接點及該第一光電裝置之該第一n型歐姆金屬接點、該第二光電裝置之該第二n型歐姆金屬接點及該第三n型歐姆金屬接點中的一者；及 - 該第二p型歐姆金屬接點及該第一光電裝置之該第一n型歐姆金屬接點、該第二光電裝置之該第二n型歐姆金屬接點及該第三n型歐姆金屬接點中的一者。
以此方式，當操作PIC時可電力地控制藉由該第一選擇性p型摻雜管狀區提供之n隔離作用及/或藉由該第二選擇性p型摻雜管狀區提供之n隔離作用。熟習此項技術者應瞭解可使用後端金屬層之至少一個金屬層建立各別短路。在該第一p型歐姆金屬接點與該第一、第二及第三n型歐姆金屬接點中的一者之間不存在短路的情況下，藉由該第一選擇性p型摻雜管狀區提供的n隔離作用浮動。在類似方式中，若該第二p型歐姆金屬接點與該第一、第二及第三n型歐姆金屬接點中的一者之間不存在短路，則藉由該第二選擇性p型摻雜管狀區提供的n隔離作用浮動。因此，n隔離作用中之各者可電力地受控或浮動。
在根據本發明之光子積體電路的實施例中，磊晶層堆疊進一步包含： - 包含磷化銦之一p型摻雜包覆層，其配置於該非有意摻雜波導層之頂部上；及 - 包含砷化銦鎵之一p型摻雜接點層，其配置於該p型摻雜包覆層之頂部上，該p型摻雜接點層具有比該p型摻雜包覆層高的活性p型摻雜濃度；且 其中該p型摻雜接點層具備經組配及經配置成使得該P型摻雜接點層被阻斷的一凹陷且具備一第一p型摻雜接點區域及一第二p型摻雜接點區域，該凹陷具有在5 µm與200 µm之間的範圍內較佳地30 µm之一寬度，如在平行於該P型摻雜接點層與該P型摻雜包覆層之間的一第三邊界之一方向上所見。可藉由蝕刻掉具有在前述範圍中之寬度的該p型摻雜接點層之預定義部分而提供凹陷。預定義部分內的p型摻雜接點層經蝕刻掉至如在橫切於對應於該p型摻雜接點層之完整厚度的預定義部分之寬度的方向上所見的深度。
以此方式，根據本發明之PIC具備所謂的電p隔離作用，亦即在具備p型歐姆金屬接點之PIC的不同光電裝置內及/或之間的p型摻雜接點區之間的電氣隔離作用。
在根據本發明之光子積體電路的一實施例中，該凹陷經組配並經配置以延伸至該p型摻雜包覆層中直至距該p型摻雜包覆層與該非有意摻雜波導層之間的一第四邊界一預定義距離，距該第四邊界之該預定義距離係在0.5 µm與5 µm之間較佳地在1 µm與2 µm之間的範圍內。在此情況下，凹陷係藉由蝕刻掉具有在5 µm與200 µm之間的範圍內(較佳地30 µm)之寬度的預定義部分直至距該第四邊界之該預定義距離而提供，該預定義部分包含如在橫切於該預定義部分之寬度的方向上所見的完整p型摻雜接點層及p型摻雜包覆層的一部分。以此方式，根據本發明之PIC可具備改良之電p隔離作用。
根據本發明的另一態樣，提供包含根據本發明之光子積體電路的光電系統。根據本發明之PIC的實例為平衡光偵測器、雷射器至MZI調變器。此等PIC可有利地實施於諸如可調式光收發器或光相干收發器之光電系統中。
較佳實施例之詳細說明 圖1展示供在此項技術中已知之磷化銦類(InP)光子積體電路(PIC)中使用的典型波導結構48之示意性橫截面。典型波導結構48包含磊晶層堆疊2，該磊晶層堆疊包含固有或非有意摻雜磷化銦鎵砷(InGaAsP)波導層9，該波導層包夾於p型摻雜InP包覆層26與n型摻雜InP接點層3之間。波導結構48基本上形成在波導結構48之頂部與底部之間示意性指示的PIN二極體49。波導結構48經組配以當PIN二極體49在正向偏壓中操作時由於固有或非有意摻雜InGaAsP層9中之電子及電洞的重組而達成光產生。在PIN二極體49在反向偏壓中操作之情況下，波導結構48在所謂的光電二極體模式中操作，其中需要提取由於照射於PIN二極體49上的光之吸收而產生的電子及電洞。波導結構48亦可用於例如電光調變器中，其中固有或非有意摻雜InGaAsP波導層之折射率取決於反向偏壓之PIN二極體49上的電場而改變。
上文所提及之不同半導體層可磊晶生長於基體16上，該基體包含使用鐵原子補償以提供至少一半絕緣表面層的半絕緣磷化銦、p型摻雜磷化銦及n型摻雜磷化銦中的一者。在前述基體中之一者之頂部上，可使用金屬有機化學氣相沈積(MOCVD)、金屬有機氣相磊晶(MOVPE)及分子射束磊晶(MBE)中的一者生長該n型摻雜接點層3。
在於基體16上連續生長n型摻雜InP接點層3、固有或非有意摻雜InGaAsP波導層9、p型摻雜InP包覆層26及具有比p型摻雜InP包覆層26高的活性p型摻雜濃度之p型摻雜砷化銦鎵(InGaAs)接點層27之後，使用微影及蝕刻製程製造波導結構48。p型摻雜InGaAs接點層27具備p型歐姆金屬接點50且n型摻雜InP接點層3具備n型歐姆金屬接點51，該等金屬接點係使用金屬沈積製程而形成。
如圖1中所展示，已使用後續蝕刻製程移除在波導結構48外部之n型摻雜InP接點層3，籍此曝露基體16之表面。結果，n型歐姆金屬接點11已與經配置於同一基體16上的其他構建塊(圖中未示)之n型歐姆金屬接點電氣隔離。
圖2展示此項技術中已知的PIC之示意性俯視圖，該PIC包含作為第一光電裝置的非限制性實例之分佈式布拉格反射器(DBR)雷射器52、作為第二光電裝置的非限制性實例之馬赫-曾德爾調變器(MZM)53及作為第三光電裝置的非限制性實例之輸出監控器光電二極體(PD)54。DBR雷射器52、MZM 53及輸出監控器PD 54經由被動光波導14以光學方式互連。DBR雷射器52、MZM 53及輸出監控器PD 54包含圖1中展示其橫截面的波導結構48。熟習此項技術者應瞭解DBR雷射器52、MZM 53及輸出監控器PD 54的n型歐姆金屬接點51之完整電氣隔離作用不能分別藉由蝕刻掉此等組件之間的n型摻雜InP接點層3來達成，此係因為n型摻雜InP接點層3之位於被動光波導14之固有或非有意摻雜InGaAsP波導層9下方的部分不能被移除。為了建立分別在DBR雷射器52、MZM 53及輸出監控器PD 54之n型歐姆金屬接點之間的足夠電氣隔離作用，在此等光電裝置之間需要足夠距離。結果，難以減小圖2中所展示之已知PIC的佔據區。
另外，用於移除DBR雷射器52、MZM 53及輸出監控器PD 54之間的n型摻雜InP接點層3之額外蝕刻步驟可導致額外非所要表面拓樸。額外表面拓樸可對在PIC之處理期間的例如後續微影步驟具有負面影響。
此外，應注意當操作圖2中所展示之PIC時，DBR雷射器52的p型歐姆金屬接點50及n型歐姆金屬接點51在正向偏壓中操作，亦即在p型及n型歐姆金屬接點上的典型電壓降為大約0.7 V至2.0 V。操作DBR雷射器52、MZM 53及輸出監控器54之最容易的方式係將n型歐姆金屬接點連接至0 V並在p型歐姆金屬接點處產生可變偏壓，但在一些情況下將p型歐姆金屬接點連接至例如3.3 V之固定供應電壓並調節n型歐姆金屬接點之偏壓亦可係有益的。
通常藉由在MZM 53之兩個臂的p型歐姆金屬接點50之間施加差分射頻(RF)電壓來操作MZM 53。此差分偏壓始終需要低於n型歐姆金屬接點之偏壓，否則波導結構48之PIN二極體49不在反向偏壓中操作。實際上，為了高速操作，在MZM 53之各臂上的DC偏壓應在-5 V至-10 V範圍內。此可藉由添加負DC偏壓至RF電壓驅動器，或藉由將正偏壓置於n型歐姆金屬接點上來達成。自電觀點，後者較佳，此係因為其不僅移除偏壓T之要求，而且使高速接點之RF端接更容易，此係因為不需要DC阻擋電容器。
基於上文，熟習此項技術者應瞭解圖2中所展示之PIC的至少DBR雷射器52及MZM 53之各別n型歐姆金屬接點51被電氣隔離係有益的。因此，需要提供具有在藉由被動光波導以光學方式互連的其不同光電裝置之n型歐姆金屬接點之間的改良及理想完整電氣隔離作用的PIC。在本專利申請案的上下文中，PIC的不同光電裝置之n型歐姆金屬接點之間的電氣隔離作用被稱作n隔離作用。熟習此項技術者應瞭解根據本發明之經改良n隔離作用應例如在衰減方面可能少且較佳地一點也不影響互連不同光電裝置的被動光波導中之光信號。結果，根據本發明之經改良n隔離作用實現PIC之佔據區的進一步減小。
圖3展示包含具有磊晶層堆疊2之半導體晶圓的根據本發明之PIC 1之第一例示性非限制性實施例的示意性透視圖，該磊晶層堆疊包含包含磷化銦(InP)之n型摻雜接點層3。n型摻雜接點層3具備第一選擇性p型摻雜管狀電流阻擋區6。藉由熟習此項技術者將關於其他圖5A及圖5B瞭解當在三個維度中觀看時第一選擇性p型摻雜區6具有管狀的事實。
第一選擇性p型摻雜管狀區6經組配並經配置以提供在藉由第一選擇性p型摻雜管狀區6環繞的n型摻雜接點層3之第一區域7與經配置於第一選擇性p型摻雜管狀區6外部的n型摻雜接點層3之第二區域8之間的第一電氣障壁。磊晶層堆疊2進一步包含包含磷化銦鎵砷(InGaAsP)之一非有意摻雜波導層9，其配置於該n型摻雜接點層3之頂部上。PIC 1包含配置於藉由該第一選擇性p型摻雜管狀區6環繞的該n型摻雜接點層3之該第一區域7中的第一光電裝置10。第一光電裝置10包含經配置於該第一區域7內的該n型摻雜接點層3上之第一位置處的第一n型歐姆金屬接點11。PIC 1亦包含經配置於配置於該第一選擇性p型摻雜管狀區6外部的該n型摻雜接點層3之該第二區域8中的第二光電裝置12。第二光電裝置12包含經配置於該第二區域8內的該n型摻雜接點層3上之第二位置處的第二n型歐姆金屬接點13。PIC 1亦包含包含該非有意摻雜波導層9之被動光波導14。被動光波導14經配置以光學方式互連第一光電裝置10及第二光電裝置12。如圖3中可見，第一選擇性p型摻雜管狀區6之第一部分15經配置於在第一光電裝置10與第二光電裝置12之間的被動光波導14下方。
熟習此項技術者應瞭解與在圖2中所展示之已知PIC中達成的n隔離作用相比較，如圖3中所展示之PIC 1具有改良之n隔離作用。詳言之，經配置於被動光波導14下方的第一選擇性p型摻雜管狀區6之第一部分15防止電荷載流子經由配置於在第一光電裝置10與第二光電裝置12之間的被動光波導14下方的n型摻雜接點層3之部分在第一光電裝置10的第一n型歐姆金屬接點11與第二光電裝置12的第二n型歐姆金屬接點13之間洩漏。
此外，具有上文所提及之經改良n隔離作用的根據本發明之PIC 1不受使用習知蝕刻技術產生之將由不大理想n隔離作用引起的任何非所要額外表面拓樸影響。
圖4展示根據本發明之PIC 1之第二例示性非限制性實施例的示意性俯視圖，其中作為第一光電裝置10之非限制性實例的DBR雷射器52、作為第二光電裝置12之非限制性實例的MZM 53及輸出監控器PD 54經由被動光波導14以操作方式彼此連接。本發明提議提供具有選擇性p型摻雜區6(當在三個維度中觀看時具有管狀)的n型摻雜InP接點層3，而非蝕刻掉DBR雷射器52、MZM 53及輸出監控器PD 54之間的n型摻雜InP接點層3以儘可能好地建立n隔離作用。選擇性p型摻雜管狀區6環繞DBR雷射器52、MZM 53及輸出監控器PD 54而配置以藉由防止電荷載流子甚至經由n型摻雜InP接點層3之經配置於被動光波導14下方的部分分別在DBR雷射器52、MZM 53及輸出監控器PD 54之n型歐姆金屬接點之間洩漏而電氣隔離此等裝置之各別n型歐姆金屬接點。以此方式，與在圖2中所展示之已知PIC中達成的n隔離作用相比較，如圖4中所展示之PIC 1具有顯著改良之n隔離作用。應注意各別選擇性p型摻雜管狀區6之位於被動光波導14下方的部分經組配以使得被動光波導14之光損耗最小。此外，圖4中所展示的根據本發明之PIC 1不受使用習知蝕刻技術產生之將由不大理想n隔離作用引起的任何非所要額外表面拓樸影響。
儘管自圖2及圖4之比較並不顯而易見，但熟習此項技術者應瞭解圖4中所展示之PIC 1的DBR雷射器52、MZM 53及輸出監控器PD 54可能由於涉及選擇性p型摻雜管狀區6之經改良n隔離作用而彼此更接近配置。因此，如圖4中所展示的根據本發明之PIC 1的佔據區與圖2中所展示的先前技術PIC之佔據區相比較可減小。
將關於圖5A、圖5B、圖6及圖7論述根據本發明之PIC 1的磊晶層堆疊2且特定言之關於選擇性p型摻雜區6的其他細節。圖5A展示根據本發明之PIC 1的一部分之磊晶層堆疊2的第一例示性非限制性實施例的示意性橫截面圖。圖5A中所示之磊晶層堆疊2生長於一基體16上，該基體包含使用鐵(Fe)原子補償以提供至少一半絕緣表面層的半絕緣磷化銦(s.i.-InP)、p型摻雜磷化銦(p-InP)及n型摻雜磷化銦(n-InP)中的一者，n型摻雜接點層3係使用上文所提及的傳統磊晶技術MOCVD、MOVPE或MBE中之一者生長於該至少一半絕緣表面層之頂部上。n型摻雜接點層3具備圖3中展示的該第一選擇性p型摻雜管狀區6。應注意圖5A僅展示考慮圖3配置於第一光電裝置10與第二光電的裝置12之間並在圖3中展示的PIC 1之被動光波導14之非有意摻雜波導層9下方的第一選擇性p型摻雜管狀區6之分支之第一部分15的橫截面。
圖5A展示第一選擇性p型摻雜管狀區6之該分支的第一部分15自n型摻雜接點層3與非有意摻雜波導層9之間的第二邊界18橫越n型摻雜接點層3至基體16中至超出基體16與n型摻雜接點層3之間的第一邊界17一預定義距離。熟習此項技術者應瞭解取決於所選擇p型摻雜劑之穿透深度，選擇性p型摻雜管狀區6之該分支的第一部分15替代地可經組配並經配置以在該第一邊界17處起始並在該第二邊界18處終止。
此項技術中已知p型摻雜區應保持遠離被動光波導，此係因為其可引起額外光損耗。然而，已出乎意料地發現，藉由將第一選擇性p型摻雜管狀區6之該分支之第一部分15的厚度t保持在1 µm至100 µm之間(較佳地在2 µm至10 µm之間)，額外光損耗可保持最小。
第一選擇性p型摻雜管狀區6包含作為p型摻雜劑之鋅(Zn)。在n型摻雜InP接點層3已生長之後及在非有意摻雜波導層9生長之前，鋅原子係在500℃至600℃範圍內之溫度下使用擴散製程而配置在n型摻雜接點層3之預定義區域中。
為了最佳電氣隔離作用效能，根據本發明之PIC的第一選擇性p型摻雜管狀區6包含在1×1016 cm-3 至2×1018 cm-3 之間較佳地小於或等於1×1017 cm-3 的活性p型摻雜濃度。在n型摻雜InP接點層3之情況下，p型摻雜濃度必須補償初始n型摻雜濃度以建立該第一選擇性p型摻雜管狀區6。n型摻雜InP接點層3之活性n型摻雜濃度可為大約5×1018 cm-3 以達成低電阻n型歐姆金屬接點。因此，達成可複製低p型摻雜濃度同時補償該高n型摻雜濃度可為一問題。對此之補救將關於圖5B更詳細地論述。
圖5A中所展示之PIC 1的磊晶層堆疊2進一步包含包含磷化銦之配置於該非有意摻雜波導層9之頂部上的p型摻雜包覆層26，及包含砷化銦鎵之配置於該p型摻雜包覆層26之頂部上的p型摻雜接點層27。p型摻雜接點層27具有比該p型摻雜包覆層26高的活性p型摻雜濃度以允許形成低電阻p型歐姆金屬接點。
圖5A展示p型摻雜接點層27具備一凹陷28，該凹陷中斷p型摻雜接點層27並延伸至p型摻雜包覆層26中稍微超出p型摻雜接點層27與p型摻雜包覆層26之間的第三邊界31。以此方式，凹陷28提供具有第一p型摻雜接點區域29及第二p型摻雜接點區域30之p型摻雜接點層27。凹陷28具有在5 µm與200 µm之間的範圍內(較佳地30 µm)的一寬度，如在平行於第三邊界31的方向上所見。凹陷28可藉由蝕刻掉p型摻雜接點層27及在下方的p型摻雜包覆層26之預定義部分(具有在前述範圍中之寬度)而提供。以此方式，根據本發明之PIC 1具備所謂的電p隔離作用，亦即可為PIC 1之不同光電裝置之部分的第一p型摻雜接點區域29與第二p型摻雜接點區域30之間的電氣隔離作用。第一p型摻雜接點區域29及第二p型摻雜接點區域30可具備各別p型歐姆金屬接點。
如圖5A中可見，n型摻雜接點層3劃分成藉由第一選擇性p型摻雜管狀區6的該分支之第一部分15電氣隔離的第一區域7及第二區域8。p型摻雜接點層27劃分成藉由凹陷28及在凹陷28下方的p型摻雜包覆層26之相對高電阻性部分55電氣隔離的該第一p型摻雜接點區域29及該第二p型摻雜接點區域30。n型摻雜接點層3之第一區域7及p型摻雜接點層27之第一p型摻雜接點區域29形成可屬於PIC 1之第一光電裝置的第一二極體。n型摻雜接點層3之第二區域8及p型摻雜接點層27之第二p型摻雜接點區域30形成可屬於PIC 1之第二光電裝置的第二二極體。熟習此項技術者應瞭解該第一二極體及該第二二極體可在正向偏壓中或在反向偏壓中彼此電獨立地電操作。此外，儘管該第一及第二光電裝置之該第一及第二二極體相互電氣隔離，但其藉由光波導層9以光學方式互連。
該第一選擇性p型摻雜管狀區6之該分支的第一部分15可具備已僅在圖5A中示意性地指示的第一p型歐姆金屬接點19。上述情況適用於至n型摻雜接點層3之第一區域7的第一n型歐姆金屬接點11及至n型摻雜接點層3之第二區域8的第二n型歐姆金屬接點13。熟習此項技術者應瞭解至n型摻雜接點層3之第一區域7的第一n型歐姆金屬接點11、至n型摻雜接點層3之第二區域8的第二n型歐姆金屬接點13及至該第一選擇性p型摻雜管狀區6之該分支之第一部分15的第一p型歐姆金屬接點19落在圖5A中所展示之橫截面平面外部。在所展示平面中，其當然將已越過被動光波導層9。
不管至該第一選擇性p型摻雜管狀區6的該分支之第一部分15之第一p型歐姆金屬接點19的示意指示，熟習此項技術者應瞭解以此方式有可能例如出於偏壓目的電力地接觸該第一選擇性p型摻雜管狀區6的該分支之第一部分15。
舉例而言，有可能配置該第一p型歐姆金屬接點19與該第一n型歐姆金屬接點11之間或該第一p型歐姆金屬接點19與該第二n型歐姆金屬接點13之間的短路。以此方式，當PIC 1操作時，上文所提及之n隔離作用可經電力地控制。熟習此項技術者應瞭解可使用後端金屬層之金屬層建立該第一p型歐姆金屬接點19與該第一n型歐姆金屬接點11及第二n型歐姆金屬接點13中的一者之間的短路。當該第二二極體(其包含n型摻雜接點層3之第二區域8及p型摻雜接點層27之第二p型摻雜接點區域30)與至正連接至地的第二p型摻雜接點區域30之p型歐姆金屬接點反向偏置時，至該第一二極體之n型摻雜接點層3之該第一區域7的該第一n型歐姆金屬接點11與至該第一選擇性p型摻雜管狀區6的該分支之第一部分15的該第一p型歐姆金屬接點19之間的此外部配置短路可特定有利。在該第一p型歐姆金屬接點19與該第一n型歐姆金屬接點11及第二n型歐姆金屬接點13中之一者之間不存在短路情況下，上文所提及之n隔離作用浮動。
圖5B展示根據本發明之PIC 1之一部分的磊晶層堆疊2之第二例示性非限制性實施例的示意性橫截面圖。圖5B中所示之磊晶層堆疊2生長於一基體16上，該基體包含使用鐵(Fe)原子補償以提供至少一半絕緣表面層的半絕緣磷化銦(s.i.-InP)、p型摻雜磷化銦(p-InP)及n型摻雜磷化銦(n-InP)中的一者，非有意摻雜InP層4係使用上文所提及的傳統磊晶技術MOCVD、MOVPE或MBE中之一者生長於該至少一半絕緣表面層之頂部上。在生長非有意摻雜InP層4之後，其使用n型摻雜劑之離子植入而提供有第一選擇性n型摻雜接點區5a及第二選擇性n型摻雜接點區5b。兩個選擇性n型摻雜接點區5a、5b允許形成低電阻n型歐姆金屬接點。
在離子植入製程之後，在兩個選擇性n型摻雜接點區5a、5b之間的非有意摻雜InP層4的部分係使用上文所提及之鋅擴散製程而提供有該第一選擇性p型摻雜管狀區6。因為鋅原子擴散至非有意摻雜InP層中，因此p型摻雜濃度不需要與關於圖5A描述的n型摻雜InP層3之情況一樣高。在圖5B中所展示之磊晶層堆疊2的非有意摻雜層4之情況下，p型摻雜劑僅需要補償可能已在該非有意摻雜InP層4之生長期間引入的任何非有意n型摻雜劑。該非有意摻雜InP層4之典型先前技術摻雜位準小於1×1017 cm-3 。
應注意圖5B亦僅展示考慮圖3配置於第一光電裝置10與第二光電裝置12之間並在圖3中展示的PIC 1之被動光波導14之非有意摻雜波導層9下方的第一選擇性p型摻雜管狀區6之分支之第一部分15的橫截面。熟習此項技術者應瞭解關於第一選擇性p型摻雜管狀區6之該分支的第一部分15，可進行與上文關於圖5A所描述之觀察相同的觀察。
為清楚起見，應注意第一選擇性p型摻雜管狀區6經組配並經配置以提供在考慮圖3將由該第一選擇性p型摻雜管狀區6環繞的該第一選擇性n型摻雜接點區5a與接著將配置於該第一選擇性p型摻雜管狀區6外部的該第二選擇性n型摻雜接點區5b之間的第一電氣障壁。
如圖5B中可見，包含磷化銦鎵砷(InGaAsP)的非有意摻雜波導層9經配置於該非有意摻雜層4之頂部上。關於圖3，第一光電裝置10可經配置於藉由該第一選擇性p型摻雜管狀區6環繞的該第一選擇性n型摻雜接點區5a中。該第一光電裝置10包含可經配置於該第一選擇性n型摻雜接點區5a上之第一位置處的第一n型歐姆金屬接點11。第二光電裝置12可配置於經配置於該第一選擇性p型摻雜管狀區6外部的該第二選擇性n型摻雜接點區5b中。該第二光電裝置12包含經配置於該第二選擇性n型摻雜接點區5b上之第二位置處的第二n型歐姆金屬接點13。
類似於圖5A，應注意至該第一選擇性p型摻雜管狀區6之該分支之第一部分15的第一p型歐姆金屬接點19、至第一選擇性n型摻雜接點區5a之第一n型歐姆金屬接點11及至第二選擇性n型摻雜接點區5b之第二n型歐姆金屬接點13僅在圖5B中示意性地指示。熟習此項技術者應瞭解此等接點落在圖5B中所展示之橫截面平面外部。在所展示平面中，其當然將已越過被動光波導層9。
在如關於圖5A所描述的類似方式中，至該第一選擇性p型摻雜管狀區6之該分支之第一部分15的第一p型歐姆金屬接點19可用於電力地控制上文所提及之n隔離作用。
如圖5B中可見，非有意摻雜層4之第一選擇性n型摻雜接點區5a及非有意摻雜層4之第二選擇性n型摻雜接點區5b藉由第一選擇性p型摻雜管狀區6之該分支的第一部分15電氣隔離。p型摻雜接點層27劃分成藉由凹陷28及在凹陷28下方的p型摻雜包覆層26之相對高電阻性部分55電氣隔離的該第一p型摻雜接點區域29及該第二p型摻雜接點區域30。與圖5A中所展示之PIC相比，為了改良該第一p型摻雜接點區域29與該第二p型摻雜接點區域30之間的電氣隔離作用，凹陷28已進一步延伸至p型摻雜包覆層26中直至距p型摻雜包覆層26與非有意摻雜波導層9之間的第四邊界32預定義距離。距該第四邊界32之預定義距離可在0.5 µm與5 µm之間的範圍內，較佳地在1 µm與2 µm之間，以便不干擾被動光波導層9之光波導能力，例如不引入由於實施凹陷28之蝕刻引起的任何非所要光損耗。
在此情況下，凹陷28係藉由蝕刻掉具有在5 µm與200 µm之間的範圍內(較佳地30 µm)之寬度的預定義部分直至距該第四邊界32之該預定義距離而提供，該預定義部分包含如在橫切於該預定義部分之寬度的方向上所見的完整p型摻雜接點層27及p型摻雜包覆層26的一部分。以此方式，與圖5A中所展示之PIC 1相比，圖5B中所展示之PIC 1具備改良之電p隔離作用。
圖6展示根據本發明之PIC 1之第三例示性非限制性實施例的示意性透視圖。類似於圖3，圖6中所展示之PIC 1包含具有包含包含磷化銦(InP)之n型摻雜接點層3的磊晶層堆疊2的半導體晶圓。n型摻雜接點層3具備第一選擇性p型摻雜管狀電流阻擋區6及環繞第一選擇性p型摻雜管狀區6並以距其預定距離而配置的第二選擇性p型摻雜管狀電流阻擋區20。第二選擇性p型摻雜管狀區20包含一分支，該分支之第二部分21經配置於在該第一光電裝置10與該第二光電裝置12之間的該被動光波導14下方。熟習此項技術者應瞭解關於如圖6中所示之PIC的技術特徵的考慮因素與如圖3中所示之PIC相同。為清楚起見，此等考慮因素將並不重複。關於圖7，將描述與第二選擇性p型摻雜管狀區20相關的其他細節。
圖7展示根據本發明之PIC 1(例如圖6中所展示之PIC)之一部分的磊晶層堆疊2之第三例示性非限制性實施例的示意性橫截面圖。在圖7之橫截面圖中，第二選擇性p型摻雜管狀區20之第二部分21在被動光波導14之非有意摻雜波導層9下方以距第一選擇性p型摻雜管狀區6的第一部分15一預定距離配置於n型摻雜接點層3中。n型摻雜接點層3之第三區域23配置於第一選擇性p型摻雜區6之第一部分15與第二選擇性p型摻雜區20之第二部分21之間。熟習此項技術者應瞭解第二選擇性p型摻雜管狀區20提供在藉由該第一選擇性p型摻雜管狀區6及該第二選擇性p型摻雜管狀區20兩者環繞的n型摻雜接點層3之第一區域7與經配置於該第一選擇性p型摻雜管狀區6及該第二選擇性p型摻雜管狀區20兩者外部的該n型摻雜接點層3之第二區域8之間的第二電氣障壁。藉由提供該第二選擇性p型摻雜管狀區20，上文所提及之在具備n型歐姆金屬接點的第一光電裝置的n型摻雜接點區與第二光電裝置的n型摻雜接點區之間的n隔離作用可進一步得以改良。熟習此項技術者應瞭解包含經配置彼此環繞的多於兩個選擇性p型摻雜管狀電流阻擋區之PIC亦屬於本發明之範疇。可取決於特定應用需要的隔離作用之位準而需要經配置彼此環繞的多於兩個選擇性p型摻雜管狀區。
在圖7中所示之實施例中，第一選擇性p型摻雜管狀區6及第二選擇性p型摻雜管狀區20兩者包含作為p型摻雜劑的鋅，皆具有在1×1016 cm-3 至2×1018 cm-3 之間較佳地小於或等於1×1017 cm-3 的活性p型摻雜濃度。根據屬於本發明之範疇的其他例示性實施例，用於第一選擇性p型摻雜管狀區6及第二選擇性p型摻雜管狀區20之p型摻雜劑原子的類型可不同。上述情況適用於活性p型摻雜濃度。熟習此項技術者將知曉合適之p型摻雜劑原子及活性p型摻雜濃度。
應注意經配置於該被動光波導14之非有意摻雜波導層9下方的該第一選擇性p型摻雜管狀區6之至少第一部分15及該第二選擇性p型摻雜管狀區20之至少第二部分21各具有在1 µm至100 µm之間較佳地在2 µm至10 µm之間的厚度t。已出乎意料地發現，藉由將第一選擇性p型摻雜管狀區6之至少該第一部分15的該厚度t及第二選擇性p型摻雜管狀區20之至少該第二部分21的該厚度t保持在1 µm至100 µm之間較佳地在2 µm至10 µm之間，該被動光波導14中之非所要額外光損耗可保持最小。
熟習此項技術者應瞭解根據屬於本發明之範疇的磊晶層堆疊2之另一例示性實施例，第一選擇性p型摻雜管狀區6及第二選擇性p型摻雜管狀區20亦可經提供於生長於基體16上的非有意摻雜InP層之選擇性n型摻雜接點區之間。
此外，圖7展示該第一選擇性p型摻雜管狀區6之第一部分15及該第二選擇性p型摻雜管狀區20之第二部分21兩者自n型摻雜接點層3與非有意摻雜波導層9之間的第二邊界18超出基體16與n型摻雜接點層3之間的第一邊界17直至預定義距離延伸至基體16中。根據屬於本發明之範疇的其他例示性實施例，亦有可能該第一選擇性p型摻雜管狀區6及該第二選擇性p型摻雜管狀區20中的一者經配置以自該第二邊界18延伸直至該第一邊界17而另一者經配置以延伸超出該第一邊界17。
如上文關於圖5A及圖5B所描述，圖7示意性地展示選擇性p型摻雜管狀區6之第一部分15具備第一p型歐姆金屬接點19且第二選擇性p型摻雜管狀區20之第二部分21具備第二p型歐姆金屬接點22。以此方式，有可能例如出於偏壓目的，電力地接觸第一選擇性p型摻雜管狀區6之第一部分15及第二選擇性p型摻雜管狀區20之第二部分21。如上文所描述，接觸第一及第二選擇性p型摻雜區實現n隔離作用之電控制。
此外，圖7示意性地展示經配置於選擇性p型摻雜管狀區6之第一部分15與第二選擇性p型摻雜管狀區20之第二部分21之間的n型摻雜接點層3之第三區域23具備第三n型歐姆金屬接點25。熟習此項技術者應瞭解短路可配置於第一p型歐姆金屬接點19與第一n型歐姆金屬接點11、第二n型歐姆金屬接點13及第三n型歐姆金屬接點25中之一者之間，及/或第二p型歐姆金屬接點22與第一n型歐姆金屬接點11、第二n型歐姆金屬接點13及第三n型歐姆金屬接點25中之一者之間。
如關於圖5A及圖5B所描述，熟習此項技術者應瞭解如圖7中示意性地展示的各別n型歐姆金屬接點及p型歐姆金屬接點落在所展示橫截面平面外部。可使用後端金屬層之至少一個金屬層實施可在此等接點之間建立的各別短路。在該第一p型歐姆金屬接點19與該第一n型歐姆金屬接點11、第二n型歐姆金屬接點13及第三n型歐姆金屬接點25中的一者之間不存在短路的情況下，藉由該第一選擇性p型摻雜管狀區6提供的n隔離作用浮動。在類似方式中，若該第二p型歐姆金屬接點22與該第一n型歐姆金屬接點11、第二n型歐姆金屬接點13及第三n型歐姆金屬接點25中的一者之間不存在短路，則藉由該第二選擇性p型摻雜管狀區20提供的n隔離作用浮動。因此，n隔離作用中之各者可電力地受控或浮動。
圖8A至圖8D展示使用根據本發明之方法的第一例示性非限制性實施例製造的半導體晶圓56之第一例示性非限制性實施例的示意性橫截面圖。半導體晶圓56實現根據本發明之PIC的製造。
圖8A展示方法之第一實施例的第一及第二製程步驟之結果。在第一製程步驟中，提供基體16，其包含使用鐵(Fe)原子補償以提供至少一半絕緣表面層的半絕緣磷化銦(s.i.-InP)、p型摻雜磷化銦(p-InP)及n型摻雜磷化銦(n-InP)中的一者。在第二製程步驟中，包含磷化銦之n型摻雜接點層3係使用習知磊晶生長技術MOCVD、MOVPE及MBE中的任一者而生長於基體16之頂部上。
圖8B展示方法之第一實施例的第三、第四及第五製程步驟的結果。在第三製程步驟中，遮罩層34沈積於該n型摻雜接點層3之頂部上。遮罩層34包含氧化矽(SiOx )及氮化矽(SiNx )中之至少一者。在第四製程步驟中，之後為第一選擇性蝕刻製程的微影製程用於提供遮罩層34中之管狀凹陷以曝露n型摻雜接點層3的表面區域36。在圖8B之橫截面圖中，展示管狀凹陷之僅僅第一部分35。在第五製程步驟中，擴散製程用以經由曝露表面區域36擴散p型摻雜劑(諸如鋅(Zn)原子)至n型摻雜接點層3中。以此方式，第一選擇性p型摻雜管狀電流阻擋區6經提供於n型摻雜接點層3中，如例如已關於圖3及圖5A描述。第一選擇性p型摻雜管狀電流阻擋區6具有在1×1016 cm-3 至2×1018 cm-3 之間，較佳地小於或等於1×1017 cm-3 的活性p型摻雜濃度。藉由提供第一選擇性p型摻雜管狀電流阻擋區6，建立藉由第一選擇性p型摻雜管狀電流阻擋區6環繞的n型摻雜接點層3之一第一區域7及經配置於該第一選擇性p型摻雜管狀電流阻擋區6外部的n型摻雜接點層3之一第二區域8。在圖8B之橫截面圖中，展示第一選擇性p型摻雜管狀區6之僅僅第一部分15。熟習此項技術者應瞭解取決於特定應用所需要的電流阻擋之程度，可配置如已關於圖6及圖7描述彼此環繞的多個選擇性p型摻雜管狀電流阻擋區。
圖8C展示方法之第一實施例的第六製程步驟之結果。在第六製程步驟中，第二選擇性蝕刻製程用於自n型摻雜接點層3選擇性地移除遮罩層34之剩餘部分37。
圖8D展示方法之第一實施例的第七、第八及第九製程步驟之結果。在第七製程步驟中，包含磷化銦鎵砷(InGaAsP)之非有意摻雜波導層9磊晶生長於包含第一選擇性p型摻雜管狀區6的n型摻雜接點層3之頂部上。非有意摻雜波導層9使得能夠製造一被動光波導，該被動光波導實現在經製造於半導體晶圓56上的第一光電裝置與第二光電裝置之間的光通訊。第一光電裝置的n型歐姆金屬接點藉由第一選擇性p型摻雜管狀電流阻擋區6與第二光電裝置之n型歐姆金屬接點電氣隔離。
在第八製程步驟中，包含磷化銦(InP)之p型摻雜包覆層26磊晶生長於非有意摻雜波導層9之頂部上。在第九製程步驟中，包含砷化銦鎵(InGaAs)之p型摻雜接點層27磊晶生長於p型摻雜包覆層26之頂部上。p型摻雜接點層27具有比p型摻雜包覆層26高的活性p型摻雜濃度以允許形成低電阻p型歐姆金屬接點。
圖9A至圖9E展示使用根據本發明之方法的第二例示性非限制性實施例製造的半導體晶圓56之第二例示性非限制性實施例的示意性橫截面圖。半導體晶圓56實現根據本發明之PIC的製造。
圖9A展示該方法之第二實施例的第一製程步驟及第二製程步驟之結果。在第一製程步驟中，提供基體16，其包含使用鐵(Fe)原子補償以提供至少一半絕緣表面層的半絕緣磷化銦(s.i.-InP)、p型摻雜磷化銦(p-InP)及n型摻雜磷化銦(n-InP)中的一者。在第二製程步驟中，包含磷化銦之非有意摻雜層4係使用習知磊晶生長技術MOCVD、MOVPE及MBE中的任一者而生長於基體16之頂部上。
圖9B展示該方法之第二實施例的第三、第四及第五製程步驟之結果。在第三製程步驟中，第一遮罩層38沈積於非有意摻雜層4之頂部上且完全覆蓋該非有意摻雜層。第一遮罩層38包含氧化矽(SiOx )及氮化矽(SiNx )中之至少一者。在第四製程步驟中，之後為第一選擇性蝕刻製程的第一微影製程用於選擇性地移除第一遮罩層38之部分以曝露非有意摻雜層4之第一表面區域41及第二表面區域42。在第五製程步驟中，離子植入製程用以分別經由第一表面區域41及第二表面區域42將n型摻雜劑之離子植入至非有意摻雜層4中，以提供具有第一選擇性n型摻雜接點區5a及第二選擇性n型摻雜接點區5b的非有意摻雜層4。在第六製程步驟(圖中未示)中，第二選擇性蝕刻製程用於選擇性地移除第一遮罩層38之覆蓋在第一選擇性n型摻雜接點區5a與第二選擇性n型摻雜接點區5b之間的非有意摻雜層4之部分的剩餘部分。在第七製程步驟(圖中未示)中，基體16及包含第一選擇性n型摻雜接點區5a及第二選擇性n型摻雜接點區5b之非有意摻雜層4經受退火製程以修復由離子植入製程引起的任何晶體損壞。
圖9C展示方法之第二實施例的第八、第九及第十製程步驟之結果。在第八製程步驟中，第二遮罩層44沈積於包含第一選擇性n型摻雜接點區5a及第二選擇性n型摻雜接點區5b之非有意摻雜層4的頂部上。第二遮罩層44包含氧化矽(SiOx )及氮化矽(SiNx )中之至少一者。
在第九製程步驟中，之後為第三選擇性蝕刻製程的一第二微影製程用於提供第二遮罩層44中之管狀凹陷以曝露在第一選擇性n型摻雜接點區5a與第二選擇性n型摻雜接點區5b之間的非有意摻雜層4之一部分的表面區域46。曝露表面區域46經配置以環繞例如第一選擇性n型摻雜接點區5a。在圖9C之橫截面圖中，展示管狀凹陷之僅僅第一部分45。
在第十製程步驟中，擴散製程用以經由該表面區域46擴散p型摻雜劑(諸如鋅(Zn)原子)至在第一選擇性n型摻雜接點區5a與第二選擇性n型摻雜接點區5b之間的非有意摻雜層4之部分中以界定經配置以根據此實例環繞第一選擇性n型摻雜接點區5a的第一選擇性p型摻雜管狀電流阻擋區6。以此方式，第一選擇性p型摻雜管狀電流阻擋區6經提供於非有意摻雜層4中，如已例如關於圖3及圖5B所描述。第一選擇性p型摻雜管狀電流阻擋區6具有在1×1016 cm-3 至2×1018 cm-3 之間較佳地小於或等於1×1017 cm-3 的活性p型摻雜濃度。因為鋅原子擴散至非有意摻雜層中，因此p型摻雜濃度不需要與例如關於圖5A及圖8B描述的n型摻雜InP層3之情況一樣高。在圖9C中所展示之非有意摻雜層4之情況下，p型摻雜劑僅需要補償可能已在該非有意摻雜InP層4之生長期間引入的任何非有意n型摻雜劑。該非有意摻雜InP層4之典型先前技術摻雜位準小於1×1017 cm-3 。應注意，在圖9C之橫截面圖中，展示第一選擇性p型摻雜管狀區6之僅僅第一部分15。熟習此項技術者應瞭解取決於特定應用所需要的電流阻擋之程度，可配置如已關於圖6及圖7描述彼此環繞的多個選擇性p型摻雜管狀電流阻擋區。
圖9D展示方法之第二實施例的第十一製程步驟的結果。在第十一製程步驟中，第四選擇性蝕刻製程用於自包含第一選擇性n型摻雜接點區5a及第二選擇性n型摻雜接點區5b以及第一選擇性p型摻雜管狀區6的非有意摻雜層4選擇性地移除第二遮罩層44之剩餘部分47。
圖9E展示方法之第二實施例的第十二、第十三及第十四製程步驟之結果。在第十二製程步驟中，包含磷化銦鎵砷(InGaAsP)之非有意摻雜波導層9磊晶生長於包含第一選擇性n型摻雜接點區5a及第二選擇性n型摻雜接點區5b以及第一選擇性p型摻雜管狀區6的非有意摻雜層4之頂部上。非有意摻雜波導層9使得能夠製造一被動光波導，該被動光波導實現在經製造於半導體晶圓56上的第一光電裝置與第二光電裝置之間的光通訊。第一光電裝置的n型歐姆金屬接點藉由第一選擇性p型摻雜管狀電流阻擋區6與第二光電裝置之n型歐姆金屬接點電氣隔離。
在第十三製程步驟中，包含磷化銦(InP)之p型摻雜包覆層26磊晶生長於非有意摻雜波導層9之頂部上。在第十四製程步驟中，包含砷化銦鎵(InGaAs)之p型摻雜接點層27磊晶生長於p型摻雜包覆層26之頂部上。p型摻雜接點層27具有比p型摻雜包覆層26高的活性p型摻雜濃度以允許形成低電阻p型歐姆金屬接點。
圖10展示根據本發明之包含PIC 1的光電系統33之示意圖。根據本發明之光電的系統33可有利地在例如電信應用中應用。
本發明可概述為與包含經製造於具有磊晶層堆疊2之半導體晶圓上的第一光電裝置10及第二光電裝置12之光子積體電路1相關，該磊晶層堆疊包含n型磷化銦類接點層3，該n型磷化銦類接點層具備至少一個選擇性p型摻雜管狀區6以用於在該第一及第二光電裝置之各別n型接點區之間提供電氣障壁，該第一及第二光電裝置藉由經製造於包含磷化銦鎵砷之非有意摻雜波導層9中的被動光波導14以光學方式互連，該非有意摻雜波導層配置於該n型接點層之頂部上，其中該至少一個選擇性p型摻雜管狀區之第一部分15配置於在該第一光電裝置與該第二光電裝置之間的該被動光波導下方。本發明亦關於包含該光子積體電路之光電系統33。
熟習此項技術者將清楚，本發明之範疇不限於前述內容中論述的實例，而是在不偏離如由所附申請專利範圍所定義的本發明之範疇情況下可對其進行若干修正及修改。詳言之，可組合本發明之各種態樣的特定特徵。本發明之一態樣可藉由添加關於本發明之另一態樣所描述的特徵而有利地進一步增強。雖然已在圖式及描述中詳細說明並描述本發明，但此類說明及描述應視為僅僅說明性或例示性而非限制性的。
本發明不限於所揭示實施例。所揭示實施例之變化可由熟習此項技術者在實踐所主張發明時、根據圖式、實施方式及所附申請專利範圍之研究而理解並實現。在申請專利範圍中，詞「包含」不排除其他步驟或元件，且不定冠詞「一(a)」或「一(an)」不排除多個。在相互不同之附屬技術方案中敍述某些措施之純粹實情並不指示不能有利地使用此等措施之組合。申請專利範圍中之任何參考編號均不應視為限制本發明之範疇。
1:光子積體電路(PIC) 2:磊晶層堆疊 3:n型摻雜接點層 4:非有意摻雜層 5a:非有意摻雜層之第一選擇性n型摻雜接點區 5b:非有意摻雜層之第二選擇性n型摻雜接點區 6:第一選擇性p型摻雜管狀區 7:n型摻雜接點層之第一區域 8:n型摻雜接點層之第二區域 9:非有意摻雜波導層 10:第一光電裝置 11:第一n型歐姆金屬接點 12:第二光電裝置 13:第二n型歐姆金屬接點 14:被動光波導 15:第一選擇性p型摻雜管狀區之第一部分 16:基體 17:基體與n型摻雜接點層或非有意摻雜層之間的第一邊界 18:n型摻雜接點層或非有意摻雜層與非有意摻雜波導層之間的第二邊界 19:第一p型歐姆金屬接點 20:第二選擇性p型摻雜管狀區 21:第二選擇性p型摻雜管狀區之第二部分 22:第二p型歐姆金屬接點 23:n型摻雜接點層之第三區域 25:第三n型歐姆金屬接點 26:P型摻雜包覆層 27:P型摻雜接點層 28:p型摻雜接點層中之凹陷 29:第一p型摻雜接點區域 30:第二P型摻雜接點區域 31:P型摻雜接點層與P型摻雜包覆層之間的第三邊界 32:P型摻雜包覆層與非有意摻雜波導層之間的第四邊界 33:光電系統 34:遮罩層 35:遮罩層中之管狀凹陷的第一部分 36:n型摻雜接點層之曝露表面區域 37:遮罩層之剩餘部分 38:第一遮罩層 41:非有意摻雜層之曝露第一表面區域 42:非有意摻雜層之曝露第二表面區域 44:第二遮罩層 45:第二遮罩層中之管狀凹陷的第一部分 46:非有意摻雜層之曝露表面區域 47:第二遮罩層之剩餘部分 48:波導結構 49:PIN二極體 50:p型歐姆金屬接點 51:n型歐姆金屬接點 52:分佈式布拉格反射器(DBR)雷射器 53:馬赫-曾德爾調變器(MZM) 54:輸出監控光電二極體(PD) 55:p型摻雜包覆層之相對高電阻性部分 56:半導體晶圓
本發明之其他特徵及優勢藉助於光子積體電路(PIC)及包含此PIC之光電系統的例示性及非限制性實施例自本發明之描述將變得顯而易見。
熟習此項技術者應瞭解PIC及光電系統的所描述實施例實際上僅僅係例示性且並不視為以任何方式限制保護範疇。熟習此項技術者將認識到，PIC及光電系統的替代及等效實施例可經構想並減小以在不脫離本發明之保護範疇的情況下實踐。
將參考隨附圖頁上之圖式。該等圖式實際上為示意圖且因此未必按比例繪製。此外，相同參考編號表示相同或類似部分。在隨附圖頁上， 圖1展示供在此項技術中已知之磷化銦類(InP)光子積體電路(PIC)中使用的典型波導結構之示意性橫截面； 圖2展示此項技術中已知之PIC的示意性俯視圖，其中分佈式布拉格反射器(DBR)雷射器、馬赫-曾德爾調變器(MZM)及輸出監控器光電二極體(PD)經由被動光波導以操作方式彼此連接。DBR雷射器、MZM及輸出監控器PD包含其橫截面在圖1中展示的波導結構； 圖3展示根據本發明之PIC的第一例示性非限制性實施例的示意性透視圖； 圖4展示根據本發明之PIC之第二例示性非限制性實施例的示意性俯視圖，其中DBR雷射器、MZM及輸出監控器PD經由被動光波導以操作方式彼此連接； 圖5A展示根據本發明之PIC的一部分之磊晶層堆疊的第一例示性非限制性實施例的示意性橫截面圖； 圖5B展示根據本發明之PIC之一部分的磊晶層堆疊之第二例示性非限制性實施例的示意性橫截面圖； 圖6展示根據本發明之PIC之第三例示性非限制性實施例的示意性透視圖； 圖7展示根據本發明之PIC之一部分的磊晶層堆疊之第三例示性非限制性實施例的示意性橫截面圖； 圖8A至圖8D展示使用根據本發明之方法的第一例示性非限制性實施例製造的半導體晶圓之第一例示性非限制性實施例的示意性橫截面圖； 圖9A至圖9E展示使用根據本發明之方法的第二例示性非限制性實施例製造的半導體晶圓之第二例示性非限制性實施例的示意性橫截面圖；且 圖10展示根據本發明之包含PIC的光電系統之示意圖。
6:第一選擇性p型摻雜管狀區
14:被動光波導
50:p型歐姆金屬接點
51:n型歐姆金屬接點
52:分佈式布拉格反射器(DBR)雷射器
53:馬赫-曾德爾調變器(MZM)
54:輸出監控光電二極體(PD)

Claims (15)

  1. 一種光子積體電路，其包含：一半導體晶圓，其具有一磊晶層堆疊，該磊晶層堆疊包含：包含磷化銦之一n型摻雜接點層或包含磷化銦之一非有意摻雜層，該非有意摻雜層包含至少兩個選擇性n型摻雜接點區，其中在該至少兩個選擇性n型摻雜接點區外部的該n型摻雜接點層或該非有意摻雜層包含經組配並經配置以在以下各者之間提供一第一電氣障壁的一第一選擇性P型摻雜管狀區：該n型摻雜接點層之一第一區域，其藉由該第一選擇性p型摻雜管狀區環繞，及該n型摻雜接點層之一第二區域，其配置於該第一選擇性p型摻雜管狀區外部；或該非有意摻雜層之一第一選擇性n型摻雜接點區，其藉由該第一選擇性p型摻雜管狀區環繞，及該非有意摻雜層之一第二選擇性n型摻雜接點區，其配置於該第一選擇性p型摻雜管狀區外部；及包含磷化銦鎵砷之一非有意摻雜波導層，其配置於該n型摻雜接點層或該非有意摻雜層之頂部上；一第一光電裝置，其配置於藉由該第一選擇性P型摻雜管狀區環繞的該n型摻雜接點層之該第一區域中或配置於藉由該第一選擇性P型摻雜管狀區環繞的該非有意摻雜層之該第一選擇性n型摻雜接點區中，該第一光電裝置包含配置於該第一區域內的該n型摻雜接點層上之一第一位置處或配置於該第一選擇性n型摻雜接點區上之一第一位置處的一第一n型歐姆金屬接點；一第二光電裝置，其配置於經配置於該第一選擇性P型摻雜管狀區外部的該n型摻雜接點層之該第二區域中或配置於經配置於該第一選擇性P型摻雜管狀區外部的該非有意摻雜層之該第二選擇性n型摻雜接點區中，該第二光電裝置包含 配置於該第二區域內的該n型摻雜接點層上之一第二位置處或配置於該第二選擇性n型摻雜接點區上之一第二位置處的一第二n型歐姆金屬接點；及一被動光波導，其包含該非有意摻雜波導層並經配置以用光學方式將該第一光電裝置與該第二光電裝置互連，其中該第一選擇性p型摻雜管狀區之一第一部分配置於在該第一光電裝置與該第二光電裝置之間的該被動光波導下方。
  2. 如請求項1所述的光子積體電路，其中配置於該被動光波導之該非有意摻雜波導層下方的該第一選擇性P型摻雜管狀區之至少該第一部分在其一徑向方向上具有在1μm至100μm之間的一厚度。
  3. 如請求項1或2所述的光子積體電路，其中該第一選擇性p型摻雜管狀區包含作為p型摻雜劑之鋅。
  4. 如請求項1或2所述的光子積體電路，其中該第一選擇性p型摻雜管狀區包含在1×1016cm-3至2×1018cm-3之間的一活性p型摻雜濃度。
  5. 如請求項1或2所述的光子積體電路，其包含一基體，該磊晶層堆疊之該n型摻雜接點層或該非有意摻雜層配置於該基體之頂部上，該基體包含使用鐵原子補償以提供至少一半絕緣表面層的半絕緣磷化銦、p型摻雜磷化銦及n型摻雜磷化銦中的一者，該n型摻雜接點層或該非有意摻雜層配置於該至少一半絕緣表面層之頂部上，其中該第一選擇性P型摻雜管狀區經配置以在其一軸向方向上至少自該基體與該n型摻雜接點層或該非有意摻雜層之間的一第一邊界延伸至該n型摻雜接點層或該非有意摻雜層與該非有意摻雜波導層之間的一第二邊界。
  6. 如請求項1或2所述的光子積體電路，其中該第一選擇性p型摻雜管狀區具備一第一p型歐姆金屬接點。
  7. 如請求項6所述的光子積體電路，其中一短路係配置於該第一p型歐姆金屬接點與該第一光電裝置之該第一n型歐姆金屬接點及該第二光 電裝置之該第二n型歐姆金屬接點中的一者之間。
  8. 如請求項1所述的光子積體電路，其中在該至少兩個選擇性n型摻雜接點區外部的該n型摻雜接點層或該非有意摻雜層包含一第二選擇性p型摻雜管狀區，該第二選擇性p型摻雜管狀區經配置於該第一選擇性p型摻雜管狀區之一預定距離處且經組配以環繞該第一選擇性p型摻雜管狀區以在以下各者之間提供一第二電氣障壁：該n型摻雜接點層之該第一區域，其藉由該第一選擇性p型摻雜管狀區及該第二選擇性p型摻雜管狀區兩者環繞，及該n型摻雜接點層之該第二區域，其配置於該第一選擇性p型摻雜管狀區及該第二選擇性p型摻雜管狀區兩者外部；或該非有意摻雜層之該第一選擇性n型摻雜接點區，其藉由該第一選擇性p型摻雜管狀區及該第二選擇性p型摻雜管狀區兩者環繞，及該非有意摻雜層之該第二選擇性n型摻雜接點區，其經配置於該第一選擇性p型摻雜管狀區及該第二選擇性p型摻雜管狀區兩者外部；其中該第二選擇性p型摻雜管狀區之一第二部分經配置於在該第一光電裝置與該第二光電裝置之間的該被動光波導下方，其中該第一選擇性p型摻雜管狀區及該第二選擇性p型摻雜管狀區中之至少一者包含作為p型摻雜劑之鋅，且其中該第一選擇性p型摻雜管狀區及該第二選擇性p型摻雜管狀區中之各者包含在1×1016cm-3至2×1018cm-3之間的一活性p型摻雜濃度。
  9. 如請求項8所述的光子積體電路，其中經配置於該被動光波導之該非有意摻雜波導層下方的該第一選擇性p型摻雜管狀區之至少該第一部分及該第二選擇性p型摻雜管狀區之至少該第二部分各在其一徑向方向上具有1μm至100μm之間的一厚度。
  10. 如請求項8或9所述的光子積體電路，其包含一基體，該磊晶層堆疊之該n型摻雜接點層或該非有意摻雜層經配置於該基體之頂部上，該 基體包含使用鐵原子補償以提供至少一半絕緣表面層的半絕緣磷化銦、p型摻雜磷化銦及n型摻雜磷化銦中的一者，該n型摻雜接點層或該非有意摻雜層配置於該至少一半絕緣表面層之頂部上，其中該第一選擇性P型摻雜管狀區及該第二選擇性P型摻雜管狀區中之至少一者經配置以在其一軸向方向上至少自該基體與該n型摻雜接點層或該非有意摻雜層之間的一第一邊界延伸至該n型摻雜接點層或該非有意摻雜層與該非有意摻雜波導層之間的一第二邊界。
  11. 如請求項8或9所述的光子積體電路，其中該第一選擇性p型摻雜管狀區具備一第一p型歐姆金屬接點及/或該第二選擇性p型摻雜管狀區具備一第二p型歐姆金屬接點。
  12. 如請求項11所述的光子積體電路，其中經配置於該第一選擇性P型摻雜管狀區與該第二選擇性P型摻雜管狀區之間的該n型摻雜接點層之一第三區域或經配置於該第一選擇性P型摻雜管狀區與該第二選擇性P型摻雜管狀區之間的該非有意摻雜層之一第三選擇性n型摻雜接點區具備一第三n型歐姆金屬接點，其中一短路經配置於以下各者中之至少一者之間：該第一p型歐姆金屬接點與該第一光電裝置之該第一n型歐姆金屬接點、該第二光電裝置之該第二n型歐姆金屬接點及該第三n型歐姆金屬接點中的一者；及該第二p型歐姆金屬接點與該第一光電裝置之該第一n型歐姆金屬接點、該第二光電裝置之該第二n型歐姆金屬接點及該第三n型歐姆金屬接點中的一者。
  13. 如請求項1或2所述的光子積體電路，其中該磊晶層堆疊進一步包含：包含磷化銦之一p型摻雜包覆層，其配置於該非有意摻雜波導層之頂部上；及包含砷化銦鎵之一p型摻雜接點層，其配置於該p型摻雜包覆層之頂部上，該 p型摻雜接點層具有比該p型摻雜包覆層高的一活性p型摻雜濃度；且其中該p型摻雜接點層具備經組配及經配置成使得該P型摻雜接點層被阻斷的一凹陷且具備一第一p型摻雜接點區域及一第二p型摻雜接點區域，該凹陷具有在5μm與200μm之間的一範圍內之一寬度，如在平行於該P型摻雜接點層與該P型摻雜包覆層之間的一第三邊界之一方向上所見。
  14. 如請求項13所述的光子積體電路，其中該凹陷經組配並經配置以延伸至該p型摻雜包覆層中直至與該p型摻雜包覆層與該非有意摻雜波導層之間的一第四邊界相距一預定義距離，距該第四邊界之該預定義距離係在0.5μm與5μm之間的一範圍內。
  15. 一種光電系統，其包含如請求項1至14中任一項所述的一光子積體電路。
TW108146463A 2019-02-15 2019-12-18 具有n型接點間改良電氣隔離作用之光子積體電路 TWI841645B (zh)

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* Cited by examiner, † Cited by third party
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Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180090576A1 (en) 2014-02-18 2018-03-29 Samsung Electronics Co., Ltd. Laser device integrated with semiconductor optical amplifier on silicon substrate

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