TWI837539B

TWI837539B - 電子系統及電子裝置

Info

Publication number: TWI837539B
Application number: TW110141120A
Authority: TW
Inventors: 方偉騏; 尼克范; 林顥庭; 楊宇鈞
Original assignee: 智能資安科技股份有限公司
Priority date: 2021-11-04
Filing date: 2021-11-04
Publication date: 2024-04-01
Also published as: TW202319938A

Abstract

一種用於物理不可複製函數(PUF)熵來源與真隨機亂數產生器的可觸發電路，包括一個可以用取決於製造中變異與投入計數器電路之雜訊的競賽配置產生輸出狀態的亞穩態閂鎖PUF元件單元陣列。本技術作為單元電路會擷取偵測到的隨機位元狀態用於真亂數的產生，每次收到要求時都不同，並且能夠投入到會使用已測量電路之相當靜態位元模式的PUF復原系統，雖然每次都不同。

Description

電子系統及電子裝置

本發明係關於一種亂數產生器，特別是一種用於真亂數之產生與物理不可複製函數(PUF)熵來源(ENTROPY SOURCE)的電路與方法，以嵌入式系統安全的硬體電路為基礎。

傳統用於習知技術的技術基本上基於從半導體製造變異產生一個真亂數，此變異發生於單次作業期間，通常為上電週期，用於作為進行真亂數連續計算的真亂數種子之前，或用於作為裝置的單一隨機ID之前。

在產生一個單一ID的情形中，習知技術中的設備與方法使用一個額外的錯誤修正電路或亞穩態位元移除電路，以保證能成功復原附加在獨一無二裝置上的數位序列。

習知技術的主要缺點為缺少動態召喚或觸發數位序列隨機性來源的能力。

此外，由於在測量隨機物理不可複製函數(PUF)元件狀態時無法容錯，此系統若其目的為提供固定不可複製ID時，長期來看極不可靠。

而且，基於電壓偏壓和記憶體的技術取決於上電週期並且只執行一次，所以PUF電路的結果只能作為根種子，而無法直接作為私密金鑰的亂數，也不能按照要求在獨一無二ID的情形中接收。

為了克服習知技術的缺點，有必要設計一種PUF電路，能夠同時作為真亂數的來源和PUF的來源，同時具有靜態與動態熵，而且可獨立從編程、固定偏壓或上電週期動態地進行要求。

有鑑於此，本發明提供用於產生真亂數與物理不可複製函數(PUF)熵來源的電路與方法，以嵌入式系統安全的硬體電路為基礎。產生不可預期之真變數的能力是保證有效運用強固網路安全的支柱之一，基本上在於獲取真隨機數位簽名、加密金鑰之數位憑證的能力。此外，產生具有足夠靜態行為的熵隨機來源，以接收獨一無二裝置之附加數位簽名的能力也是另一項有效運用網路安全的支柱。

本發明的目標為真亂數的產生與PUF熵來源兩者，並與提供獨一無二憑證作為裝置固有數位序列的網路安全系統有關。

本發明的另一項目標為提供可按照要求，獨立由電壓偏壓、上電週期或偽亂數產生器演算法，也可能是PUF系統的輸入熵來源，產生任何大小的真亂數。

換言之，本發明預期為物理不可複製函數電路的一部分，作為獨特可復原ID的真亂數產生器，但也可作為分離的真亂數來源。

本發明的一項優點是本發明利用一種PUF熵來源和真亂數產生的電路設計。

本發明的另一項優點是本發明可按照要求動態觸發，只取決於觸發訊號(trigger signal)，而不需要特定的啟動程序。

本發明提供可依意願測量與收集的PUF熵來源和亂數輸出，而不需要為使用其他系統種子的任何結果提供緩衝。

本發明中不使用真亂數作為偽亂數產生器的種子。

本電路展現足夠的靜態熵與統計數據，以作為可靠的PUF熵來源使用，假設使用諸如錯誤修正編碼或曲線網路安全之類的額外PUF演算法。

本發明的電路為全數位式，以邏輯閘為基礎，可在單一製程節點技術下進行製造。

本揭露內容提供獲得可靠物理不可複製函數(PUF)資料輸入熵來源的系統與方法，同時將來自揭露的系統中之相同測量資料也使用於產生真隨機位元數位序列。在實施例中，PUF熵來源輸入對應於來自所測量PUF元件狀態之累計計數的狀態計數器與集極電路輸出。

在實施例中，PUF熵來源輸入在用於擷取一組隨機位元之前不會進行篩選或預處理。本發明背後的原理為其提供PUF演算法可靠來源的能力，同時又是存在於真實世界的足夠隨機性來源，即便每一PUF元件，無論結構是否基於記憶體，其設計可在隨時間丟出1或0作為輸出之間完美達到平衡，而且比起其他經過反覆觸發後的測量，實際上更有可能在統計上更偏向一個值。

然而，統計上丟出一個值而非其他值的趨勢會伴隨著各種0或1狀態的不同實際丟出計數。因此，從隨機性電路來源，已知隨時從任何元件觸發出一個值的能力，本發明能夠使用有相同結果的PUF元件狀態計數陣列，既可使用振盪值的最低有效位元產生亂數，又可作為能夠涵蓋獨一無二數位PUF身分或數位序列之PUF演算法的原始輸入。

揭露的發明可應用於建立電子裝置間的安全憑證。目前建議的網路安全實務同時需要真亂數產生器和獨一無二固有數位身分兩者，揭露的發明提供一個可靠的來源，可同時用於執行這些在積體電路上的功能。獨一無二的數位序列用於認證機制、金鑰交換演算法，而且真亂數用於隨機雜湊加鹽與私密加密金鑰的建立。前述密碼演算法和安全機制使用於裝置間的每一個安全管道，而且本發明的潛在應用十分廣泛，FIDO認證、點對點加密、加密錢包、自我加密記憶體、安全處理器或加密金鑰管理系統。

100:電路

110:觸發機構

120:PUF元件單元陣列

130:狀態計數器電路/集極電路

140:擷取器振盪元件

150:X LSB邏輯電路組合

160:PUF熵來源輸入

170:亂數

180:控制電路

210:RS閂鎖

310:PUF元件單元

320:PUF元件單元

330:PUF元件單元

340:PUF元件單元

350:PUF元件單元

360:PUF元件單元

400:系統

500:流程

600:程序

圖1展示本發明一實施例中用於產生一個可靠物理不可複製函數熵來源輸入以及一個真亂數產生器的系統，基於主動觸發機構(active trigger mechanism)上所激勵(excite)與測量的單一PUF元件單元陣列(a single array of PUF cell units)。

圖2A展示一種單一PUF元件單元設計選項的符號表示式、一組含連接的設置與重置訊號和閂鎖向前輸出(latch forward output)Q的設置/重置閂鎖(RS-latch)，根據本發明的實施例作為PUF元件單元輸出。

圖2B展示一種單一PUF元件單元設計選項的符號表示式，與圖2A設計相同，但使用反向RS閂鎖輸出Q-bar，根據本發明實施例作為PUF元件單元輸出。

圖3A展示一種圖2A或圖2B的PUF元件單元，根據本發明的實施例使用兩個NAND閘。

圖3B展示一種圖2A或圖2B的PUF元件單元，根據本發明的實施例使用兩個NAND閘和兩個緩衝閘。

圖3C展示一種圖2A或圖2B的PUF元件單元，根據本發明的實施例使用兩個NAND閘和兩個緩衝反向器閘(buffer inverter gate)。

圖3D展示一種圖2A或圖2B的PUF元件單元，根據本發明的實施例使用兩個NOR閘。

圖3E展示一種圖2A或圖2B的PUF元件單元，根據本發明的實施例使用兩個NOR閘和兩個緩衝閘。

圖3F展示一種圖2A或圖2B的PUF元件單元，根據本發明的實施例使用兩個NOR閘和兩個緩衝反向器閘。

圖4展示本發明之實施例中系統在各種可能實施方式下的電路架構；PUF元件單元陣列的PUF元件單元設計如圖3A、圖3B、圖3C、圖3D、圖3E或圖3F所示，並以圖2A的符號表示，根據本發明的實施例可變更為其反向對應的圖2B。

圖5展示一個流程圖，根據本發明的實施例，基於偵測到的非靜態PUF元件單元輸出結果上的任何組合運算，從狀態計數器電路與集極電路所得之統計邏輯輸出陣列(statistical logic outputs array)擷取隨機位元。

圖6展示一個圖5中一般亂數產生法的特殊程序和實施，根據本發明的實施例使用數個非靜態偵測到的PUF元件單元輸出結果的最低有效位元進行運算。

根據慣常的作業方式，圖中各種特徵與元件並未依實際比例繪製，其繪製方式是為了以最佳的方式呈現與本發明相關的具體特徵與元件。此外，在不同圖式間，以相同或相似的元件符號指稱相似的元件及部件。

為便貴審查委員能對本發明之目的、形狀、構造裝置特徵及其功效，做更進一步之認識與瞭解，茲舉實施例配合圖式，詳細說明如下。

以下揭露提供不同的實施例或示例，以建置所提供之標的物的不同特徵。以下敘述之成分以及排列方式的特定示例是為了簡化本公開，目的不在於構成限制；元件的尺寸和形狀亦不被揭露之範圍或數值所限制，但可以取決於元件之製程條件或所需的特性。例如，利用剖面圖描述本發明的技術特徵，這些剖面圖是理想化的實施例示意圖。因而，由於製造工藝和/公差而導致圖示之形狀不同是可以預見的，不應為此而限定。

再者，空間相對性用語，例如「下方」、「在...之下」、「低於」、「在...之上」以及「高於」等，是為了易於描述圖式中所繪示的元素或特徵之間的關係；此外，空間相對用語除了圖示中所描繪的方向，還包含元件在使用或操作時的不同方向。

本揭露內容說明一種電子電路與系統，能夠僅基於CMOS邏輯閘的實施與設計而產生統計邏輯輸出陣列，結合足夠的靜態熵作為物理不可複製函數(PUF)的輸入熵來源，以及足夠的動態熵作為真亂數產生器的來源，而不用額外的偽亂數產生器系統的輔助。

PUF良好熵來源的設計與整合，對於任何涉及網路安全議題的電子系統或電子系統網路而言，是眾多挑戰與需求之一。一個整合到電子系統裡的PUF具有的優點在於，能夠基於固有獨特半導體變異特徵獲取獨一無二數位身分與行為。

PUF系統的主要目標是自隨機性的來源、熵的來源接收一個獨一無二靜態數位序列，作為根本數位身分(root digital identity)，以便PUF系統獲取適當輸入後能使用或從中擷取獨一無二數位序列與亂數，同時抑制任何可能的預測。

在網路安全系統的有效運用中，所有安全協定與機制全基於特定的標準化密碼組，通常由金鑰交換演算法、認證演算法、加密及訊息認證碼演算法，例如但不限於ECDH、ECDSA、AES、RSA、SHA所組成。

能夠接收單一矽製造系統固有之數位獨特序列的整合PUF系統機構，可以獲取這些具有不可預測獨特序列的演算法和安全協定，而不會讓製造者、設計者或使用者得知，可防止這些需要由人或機器固定介入來儲存或設定之獨特識別碼外洩造成的資料庫網路攻擊。

固有可檢索(retrievable)的獨一無二數位身分可用於認證機制、網路識別或訊息認證演算法的輸入偏差，通常稱為鹽。的確，適合有效運用安全電子環境所需的密碼已標準化且固定，因此需要電子設計者手動或從本質上實現獨特性，以PUF讓這些標準的行為變成獨一無二。

此外，除了雜湊演算法以外的密碼組演算法由對稱與不對稱加密機制組成，即建立加密金鑰。

在用於每一種訊息應用程式、遠端連線、網路連線、網路識別、訊息認證及數位憑證與認證之金鑰交換演算法與認證演算法的案例中，會從源自於亂數產生器之私密加密金鑰推導出公開加密金鑰。

在對稱加密演算法的案例中，共享的加密金鑰會被安全地交換，而且也會被真亂數產生器獲取與產生。因此檢索(retrieving)獨一無二數位身分的PUF系統，即便更具挑戰性，也幾乎和擁有可靠與不可預測的真亂數產生器系統一樣重要。

在此揭露的發明中，會說明一種用於提供PUF機構與亂數產生器兩者的熵來源的動態系統，並與單一半導體CMOS技術整合。揭露的系統能夠提供熵的來源給獨立於電子裝置上電週期的目標系統。能夠以PUF以及亂數產生器提供獨一無數位身分的當今最新系統，係以上電週期期間的單次運算或單次觸發註冊序列為基礎。在檢索獨一無二數位身分的同時，可能只能依賴單次運算，亂數的產生必須依賴額外的偽隨機演算法到產生真亂數，不能動態重新使用其熵的來源。

本發明的獨特性與強項在於其可獨立於任何其他系統或上電順序而使用與再使用的能力，結果不會造成本發明之主控端電子系統的設計限制。本發明的設計只需要單一半導體CMOS製程，並且可以整合到任何標準處理器(CPU、MCU、GPU)或客製ASIC系統，而不用額外的設計成本，作為一種隨插即設計的整合子系統。

除了依賴單一半導體製程之動態熵來源的簡易性和低成本整合能力，本發明的動態特徵使其能夠成為一個獨立的子系統，意味著結合PUF系統檢索碼系統即可成為物理獨立積體電路的一部分，能夠整合到現有電子裝置之內，而不需要修改使用它的處理器的固有設計，並可大幅縮減掉目前可避免的新設計積體電路成本，尤其是CPU、MCU和GPU。

傳統的PUF元件單元使用各種類型的電路進行設計，SRAM單元、MRAM單元、保險絲電晶體、OTP或其他非揮發性記憶體結構，用於基於記憶體的PUF元件，但是也基於具有非特定輸出狀態、大部分基於閂鎖的迴路邏輯閘。

基於記憶體的PUF元件單元通常依賴上電時的隨機初始狀態值，隨機狀態值由半導體製程中奈米等級的變異隨機產生。

基於邏輯電路的PUF元件單元不需要依賴隨機上電狀態，但與基於記憶體的PUF元件單元類似，會依賴半導體製程中奈米等級的變異，而藉由隨機化的佈線密度、佈線通道、寄生、計時特性或其他相關製程中不可預測的佈線繪製與特性，隨機產生其輸出狀態。

PUF元件單元極少單獨使用，通常會結合其他相同PUF元件單元形成具有不可預測數位值輸出的結構。PUF元件單元結構通常設計成A列和B欄的陣列，具有每一元件間已定義的連接與交互作用、輸入觸發器(input trigger)與測量電路(state out measurement circuits)。

PUF元件陣單元列因此可以用在兩種目的上，復原或接收固定獨特對應數位序列，以及產生亂數，更精確地說，隨機位元。

然而，在目標為復原固定獨特序列的PUF系統中，理想的方式是讓隨機數位結果真正隨機並且對每一PUF元件單元陣列而言是獨一無二的，但實際上沒有變化或在時間中變化太多，使得固定的獨特對應數位序列維持可靠及不變。

另一方面，真亂數產生器對於在時間中會儘可能變化的PUF元件單元陣列更為偏好且更有效率。

得到可滿足兩種目的的可靠PUF元件單元陣列測量結果，需要讓PUF元件單元陣列結果於其靜態熵與其動態熵之間有良好的平衡，足夠動態而變成獨一無二，並且提供真亂數，但足夠靜態以保證可成功檢索獨一無二的數位序列或身分。

的確，在網路安全實務與系統中，最基本的要求是有真亂數的可靠來源，用於一次性密碼或私密金鑰的產生，但也要有可靠的獨一無二身分用於裝置識別與認證。

參考圖1，本圖展示本發明一實施例之系統，基於主動觸發機構上所激勵與測量之PUF元件單元的單一陣列，產生可靠物理不可複製函數熵來源輸入，以及真亂數產生器。

圖1中的系統與電路100包括一個觸發機構110、一個PUF元件單元陣列120、狀態計數器電路/集極電路130、一個擷取器振盪元件(extractor of oscillating cell)140、一個最低有效位元(XLSB)邏輯電路組合150、一個PUF熵來源輸入160、一個亂數170，及一個控制電路180。

圖1中所示的實施例包括一個系統與電路100，以單一PUF元件單元陣列為基礎，提供一個PUF獨特數位序列檢索系統的可靠來源，與PUF熵來源輸入，還有真亂數產生器的可靠來源。圖1中的控制電路180係指流程中任何型式的控制，可以是電路與硬體整合、軟體整合或混合兩者的形式，取決於本發明的主控端目標系統。圖1中的狀態計數器電路/集極電路130係指一種積體電路，可處理觸發機構110以獲得PUF元件單元陣列120的目標區間輸出結果。在測量過PUF元件單元陣列120之觸發區間的輸出之後，PUF元件單元狀態會被進行計數與記錄，以獲得重覆之PUF元件單元狀態測量的統計表。最終累計之計數狀態陣列、統計邏輯輸出陣列可作為PUF復原祕密演算法、PUF熵來源輸入160的輸入使用，並透過亂數產生器而經過處理以從中擷取隨機位元。從統計邏輯輸出陣列結果擷取隨機位元，依賴來自會在重覆測量後呈現振盪結果之PUF元件單元狀態計數的最低有效位元(LSB)的特定量。

參考圖2A，本圖展示一種單一PUF元件單元設計選項的符號表示式、一個具備連接的設置與重置訊號以及RS閂鎖向前輸出Q的設置/重置閂鎖210，根據本發明的實施例作為PUF元件單元輸出使用。圖2B展示一種單一PUF元件單元設計選項的符號表示式，與圖2A相同，但根據本發明的實施例使用反向RS閂鎖210輸出Q-bar作為PUF元件單元輸出。圖4展示本發明之實施例中系統400在各種可能實施方式下的電路架構。

PUF元件單元組織成一個陣列，如圖4所示，並設計成為具有連接到單一觸發輸入(trigger input)之設置與重置訊號的RS閂鎖210，圖2A及圖2B，。將設置與重置訊號兩者接線在一起，而且對於每一NAND或NOR閘沒有初始設置輸出值，RS閂鎖210就會變成亞穩態元件，具有不可預測的輸出對應到設置/重置連接上的脈衝訊號。

作為PUF元件單元輸出隨機狀態使用的輸出可能是非反向Q輸出或反向Q(Q-bar)。在圖2A於系統中使用的特定實施例中，永遠可以改變為其反向版本圖2B，兩種結構都被涵蓋且對本發明有效。

參考圖3A，本圖展示一種圖2A或2B的PUF元件單元310，根據本發明的實施例使用兩個NAND閘。圖3B展示一種圖2A或2B的PUF元件單元320，根據本發明的實施例使用兩個NAND閘及兩個緩衝閘。圖3C展示一種圖2A或2B的PUF元件單元330，根據本發明的實施例使用兩個NAND閘及兩個緩衝反向器閘。

每一PUF元件單元的設計可能如圖3A、圖3B、圖3C所述，使用NAND閘及具備Q及反向Q這兩種可用輸出的平衡蝴蝶形結構。這些基於NAND的蝴蝶形RS閂鎖與標準型基於NAND的RS閂鎖結構並無差異，除了設置與重置訊號兩者係連接到單一時脈訊號以外，也稱之為觸發器(trigger)。每一RS閂鎖係配備電位差電壓vdd-vss，且其各自的平衡設計應該在點格方塊內。緩衝或緩衝反向器可以加到RS閂鎖的輸出，作為特定電路設計案例中為了穩定性目的之設計的一部分，增進Q與Q-bar間的負載電路(load circuit)對稱性。

參考圖3D，本圖展示一種圖2A或2B的PUF元件單元340，根據本發明的實施例使用兩個NOR閘。圖3E展示一種圖2A或2B的PUF元件單元350，根據本發明的實施例使用兩個NOR閘和兩個緩衝閘。圖3F展示一種圖2A或2B的PUF元件單元360，根據本發明的實施例使用兩個NOR閘和兩個緩衝反向器閘。

在本發明其他實施例中，PUF元件單元的設計可能如圖3D、圖3E和圖3F所述，使用NOR閘取代NAND閘，並遵守基於NAND閘之蝴蝶形RS閂鎖的相同設計規定。

如前所述，為了獲得特定的亞穩態以及在製造後有50%丟出高位元狀態或低位元狀態的機率，每一RS閂鎖的實施例都需要儘可能設計成有對稱的內部結構。電路佈線中的每條通道和配線的設計方式都必須讓所使用的金屬層、線長與寬以及寄生(parasitic)都有其對稱的反向件，用於構成RS閂鎖的NAND或NOR閘。

兩條交叉蝴蝶形通道在佈線中應設計成物理上對稱，PUF元件單元陣列中未使用的輸出Q或Q-bar為了確保對稱性則不應移除，輸入設置與重置應該離觸發器或時脈輸出，還有每一NAND或NOR閘相同的距離，顯示與其他PUF元件單元內有相同的鏡射佈線特性。在使用緩衝及緩衝反向器的案例中，緩衝也必須遵守相同的平衡佈線設計需求，以維持亞穩態的相同機率。每一PUF元件單元的整體設計不管實際的標準型RS閂鎖設計為何，都應該根據交叉通道蝴蝶點及線基準遵守鏡射對稱佈線進行設計，作為RS閂鎖兩個重覆單體零件之間的鏡射對稱性。

在製造之後，每一PUF元件單元實際上在大多數情況下都傾向更偏向一種狀態，理想的50%亞穩態機率依然是無法達成的理論。

PUF元件單元陣列依賴每一PUF元件單元中的這種非理想亞穩態，而得以評估哪一個恆定偏壓狀態主導每一PUF元件單元，以產生PUF熵來源輸入，但也使用隨機非確定重覆測量以擷取隨機位元，因而得到亂數。

在圖3A、B、C、D、E、F中的可能PUF元件單元設計之一，PUF元件單元輸出測量的輸出訊號線可以變更為其對稱輸出的反向Q，此處並未繪出，因為對於該領域中具備常識的人而言，這只是微不足道的變更選項。

在圖4所述的實施例中，對應於圖1中所述系統的實施，圖2和圖3中所述的PUF元件單元安排成有特定欄數(columns)A和特定列數(rows)B的陣列；A和B至少為1，在可以有效傳遞可靠統計靜態特徵的合理數目內要儘可能地大，同時又具有真隨機性的可靠動態特徵。

PUF元件單元陣列的每一列都由數目為A的PUF元件單元構成，每一位於本列中的PUF元件單元都有其觸發器或時脈輸入連接到共用觸發器或時脈訊號，稱為激勵B訊號，B為列指標。激勵B訊號可描述為一種脈衝或時脈訊號，可為受到激勵的B列之每一PUF元件單元造成有亞穩態的結果。亞穩態的PUF元件單元輸出接著會逐欄收集，表示數目為A的輸出結果會如圖4所述具備位元結果(選擇的B,A)，對應於單一脈衝激勵B的結果。可以儘可能多激勵各列，脈衝激勵的數目稱為X。

如PUF元件單元陣列實施例中所描述，各列都各自激勵X次，以獲得最終單一列的計數統計數據。一旦達到定義的激勵脈衝數X，控制電路就可繼續進行另一個指標B的激勵和測量計數，針對另一個PUF元件單元陣列的列進行測量。在圖4所述的實施例中，每一激勵訊號係為一個系統時脈加上一次啟動一個激勵B訊號的組合，但這不是唯一可以實施以觸發與測量PUF元件單元陣列的方法。

每一B列元件的位元結果都會由識別哪一列正在被激勵的列選取控制電路向前送，並透過一個D正反器元件送到狀態計數器電路，以穩定偶發的無用亞穩態振盪。測量X次的列指標B之程序和順序由區塊控制電路進行控制。

最終PUF元件單元陣列結果會透過集極電路累計，對應控制電路會設定什麼作為激勵程序，而每一PUF元件單元結果會有完全偏位到0的值、完全偏位到1，所以X次激勵後就會是X的值，或是沒有偏位而有命名為Z的特定隨機計數值。

PUF元件單元陣列計數結果因此是一種由0、X和Z構成的陣列，稱為統計邏輯輸出陣列。此統計邏輯輸出陣列結果可直接用來作為PUF演算法的獨一無二數位簽名復原輸入。的確，雖然結果有特定的Z值數目，這些值絕大多數，例如90%，都非常接近0而非X以及反過來，代表大部分的Z值都可評估為0或X，而有更為靜態的PUF熵來源輸入，具有最小的數目或待修正錯誤的數目或待計算的數目。在這同時，這些相同的Z值是隨機位元產生器的可貴來源，因為即便更靠近X，精確值Z還是維持真隨機，而來自Z結果的特定數目之最低有效位元(LSB)可以是產生隨機位元的可靠來源。例如，如果激勵X的數目=256，等於234的Z結果就會被評估為靜態特徵比較接近X，但是完全相同的 PUF元件結果在另一次測量之後可能等於250或237，來自Z結果的LSB有不同的隨機位元可以使用，同時PUF熵來源輸入又被評估為偏向X。

在圖4所述的實施例中，控制電路、狀態計數器電路、集極電路和亂數產生器都不限於系統整合的單一形式，而且可以整合為硬體電路或軟體編程系統，PUF元件單元陣列包括受限於硬體實施目標的D-正反器最終單一位元輸出，獨立於半導體製程節點。

參考圖5，本圖展示本發明之實施例的流程500，基於偵測到的非靜態PUF元件單元結果上的任何組合運算，擷取來自PUF元件單元陣列計數結果(即統計邏輯輸出陣列)的隨機位元。圖6展示一個特殊的程序600和圖5中一般亂數產生方法的實施，根據本發明的實施例使用一種對數個非靜態已偵測到PUF元件單元結果之最低有效位元進行的運算。

在圖5和圖6中所述的實施例為從統計邏輯輸出陣列擷取隨機位元的程序與方法。圖5說明一種一般方法，而圖6則說明一種一般方法的特定實施。

因為PUF元件單元陣列的統計結果是基於邏輯電路，並且獨立於特定上電順序或電壓偏壓，但只與激勵脈衝訊號有關，所以具有可隨時在主控端裝置為各種目的和需求測量的優點。

圖4實施例中所述一新的PUF熵來源輸入的測量程序在圖5和圖6的方塊「統計邏輯輸出陣列」中以符號表示。

從由向量0、X和Z構成的統計邏輯輸出陣列結果，亂數產生器系統會忽略所有等於0或X的元件結果，而會掃描整個陣列或其特定部分，如果不需要掃描整個陣列的話。

在圖5中，「i」對應到待掃描的列指標，如圖4之B；而「j」則對應到待評估的PUF元件單元結果的欄指標，如圖4之A。如果確認亞穩態的電路掃描一個PUF元件單元指標的結果既不是0也不是X，而是一個特定的Z值的話，則可在跨越多個元件累計的「Z」結果之上執行組合運算，以擷取真隨機位元。當已產生目標位元數，程序就會中止，而新的完整統計邏輯輸出陣列結果即可藉由陣列迴路系統(array looping system)再次測量，如果尚未達到需要的隨機位元數目的話，則需要新的隨機位元。

在圖6所述的實施例中，說明一種可有效地擷取真隨機位元數的方法，作為一種圖5所述實施的實施方式。

在此實施例中，含0、X和Z結果的統計邏輯輸出陣列結果會依元件逐一進行掃描。Z元件結果待累計的數目設定為「m」，以及將每一Z元件結果待維持的LSB數目設定為「n」，稱為R元件。在圖6的實施例中，會維持從「n」個對應LSB中收集的「m」個Z元件結果。一旦收集了「n」個LSB的「m」個數目，就會對每「m」個Z元件的每一指數「n」的LSB執行數學加法。此加法的結果接著就會檢查是否結果為奇數或偶數，而得到最終隨機位元輸出。有了這個程序，在從「m」個Z元件中擷取「n」個LSB之後，以下面「m」個Z元件繼續進行此程序之前就會產生「n」個隨機位元輸出。

整體而言，此產生真亂數的方法不需要偽亂數產生器的協助即可產生無限多個隨機位元，因為所述的PUF元件陣列隨時可測量無限多次。這也表示同樣可無限多次投入PUF檢索演算法的輸入，免除儲存或維持單次測量PUF元件陣列結果的偶發性需要，因為該結果在大多數基於記憶體的PUF元件陣列中都必須利用偽亂數產生器的協助，才能夠提供基於來自其PUF元件來源之單一真亂數種子的無限多個亂數

上述實施例只用於展示整體，產生真亂數的本方法不需要偽亂數產生器的協助，即可產生無限多個隨機位元，因為所述PUF元件單元陣列隨時都可測量無限多次。這也表示同樣可以無限多次投入PUF檢索演算法的輸入，本發明的技術解決方案不止於此。

本發明提供一種電子系統，產生呈現靜態與動態數學熵兩者的數位輸入，以一次將兩者投入物理不可複製函數(PUF)系統與真亂數產生器系統。電子系統包括：控制電路、PUF元件單元陣列、列多工器電路(row multiplexer circuit)、D正反器電路(D-Flip Flop circuit)、狀態計數器電路(states counter circuit)、集極電路(collector circuit)、以及亂數產生器。控制電路包括數位邏輯閘，以串聯和並聯方式讓構成電子系統的不同區塊互連，並作為電子系統與外部電子裝置或系統之介面。PUF元件單元陣列設計成使用標準閘的對稱平衡設計的蝴蝶形RS閂鎖，且位於組合迴路模式中以確保亞穩態。PUF元件單元陣列包括複數個列與欄，每一列將該列每一PUF元件單元部件的共用設置/重置輸入連接在一起，其中每一PUF元件單元在製造之後針對觸發訊號輸出邏輯高位或邏輯低位係具有相同的機率。列多工器電路設置於PUF元件單元陣列的各欄內，其自PUF元件單元陣列選擇目前觸發的列，並藉由一使用列多工器電路的列選擇機構，將每一PUF元件單元目標的輸出邏輯準位傳送到D正反器閘電路(D-Flip Flop gates circuit)。D正反器電路(D-Flip Flop circuit)設置於每一PUF元件單元陣列的各欄內，其從單一列收集每一PUF元件單元結果。狀態計數器電路用於在每次觸發的亞穩態輸出後，記錄與計數每一PUF元件單元結果。集極電路用於記錄與累計PUF元件單元陣列的整個統計結果，並提供最終統計的PUF熵來源輸入，其用於作為一亂數產生器與一物理不可複製函數引擎的一輸入熵來源，以依照該控制電路之要求，獨立於該電子系統之目前用途或上電週期(power cycle)，同時擷取一固定數位指紋序列與亂數兩者。另外，亂數產生器使用偵測之亞穩態PUF元件單元結果，且使用特定數目的對應LSB結果，以產生真隨機位元。

在本發明具體實施例中，每一PUF元件單元設計係從使用NAND或NOR閘之具有連接在一起之設置與重置訊號的標準蝴蝶形RS閂鎖選擇，藉由在蝴蝶形交叉通道上啟動競賽條件以達成亞穩態，其中更進一步使用每一觸發的PUF元件單元的邏輯輸出，以形成統計邏輯輸出陣列。

在本發明具體實施例中，每一PUF元件單元在每一NAND或NOR閘和各自的輸出之間係使用額外的緩衝，以達成特定的亞穩態且增進Q與Q-bar間的負載電路(load circuit)對稱性與平衡，其中進一步使用每一觸發的PUF元件單元的邏輯輸出，形成統計邏輯輸出陣列。

在本發明具體實施例中，每一PUF元件單元在每一NAND或NOR閘和各自的輸出之間係使用額外的緩衝反向器，以達成特定的亞穩態且增進Q與Q-bar間的負載電路(load circuit)對稱性與平衡，其中進一步使用每一觸發的PUF元件單元的邏輯輸出，以形成統計邏輯輸出陣列。

在本發明具體實施例中，每一PUF元件單元的輸出係為RS閂鎖非反向輸出，以執行與PUF元件單元相同的功能。

在本發明具體實施例中，每一PUF元件單元的輸出係為RS閂鎖反向輸出，以執行與PUF元件單元相同的功能。

在本發明具體實施例中，每一PUF元件單元係設計成在使用反射對稱的半導體佈線中，按照使用之寬、長、寄生和佈線層，根據RS閂鎖蝴蝶形交叉通道基準線軸，以獲得對稱平衡的PUF元件單元設計，而達成輸出亞穩態，其針對觸發輸入訊號以輸出邏輯高位或邏輯低位具有儘可能接近於相同的機率。

在本發明具體實施例中，PUF元件單元陣列是多重PUF元件單元的複合體，其排列成在特定數目的列中每一PUF元件單元輸入觸發器係一起連接到共用之附加於列的輸入觸發器，以及有特定數目之定義每一列的PUF元件單元數目的欄，其中PUF元件陣列構成PUF元件單元的組合，以形成個別進行評估與測量的元件陣列，而獲得具有相同矩陣維度的最終數位陣列輸出結果。

在本發明具體實施例中，PUF元件單元陣列的列數和欄數最低為1以及為無限的個別最大值。

在本發明具體實施例中，控制電路一次管理PUF元件單元陣列每一列的輸入觸發器之一者，以及管理參數以選擇欲直行在單一列之測量的數目，以及選擇哪一列要根據預先定義的順序或外部控制的順序進行測量。

在本發明具體實施例中，每一PUF元件單元陣列觸發的列係由列多工器電路所選擇，以傳輸目標列之結果至各欄，並讓所有列觸發器和整體時脈值作為選擇性的輸入。

本發明更提供一種系統，其產生統計邏輯輸出陣列結果以作為亂數產生器系統與PUF系統引擎這兩者的輸入，以擷取靜態數位模式。系統包括狀態計數器電路以及集極電路。狀態計數器電路係用於每一時脈輸入，累計來自PUF元件單元陣列之目標觸發列的邏輯高位PUF元件單元輸入的計數。集極電路收集每一狀態計數器電路之最終向量輸出，並且從PUF元件單元陣列逐列重新產生整個統計邏輯輸出陣列結果，並且其中所有累計的列結果會構成計數的PUF元件單元之邏輯輸出的最終向量，對於製造的每一個不同矽晶片系統而言是獨一無二的。

在本發明具體實施例中，列多工器電路的輸出會經由用於狀態計數器電路之D正反器電路緩衝與傳輸，以將目標PUF元件單元的欄/列結果向前送到計數器電路。

在本發明具體實施例中，狀態計數器電路的輸出結果係由負責產生最終統計邏輯輸出陣列之集極電路所要求與控制，其對於製造的每一不同矽晶片系統而言是獨一無二的，而且並不連續相同。

在本發明具體實施例中，集極電路根據控制電路累計與緩衝PUF元件單元陣列的每一列結果。

在本發明具體實施例中，集極電路輸出一可以直接使用的統計邏輯輸出陣列，而不用任何資料處理作為PUF演算法固定數位序列復原的輸入，復原動作係針對展現用於目標系統應用之足夠靜態熵的PUF元件單元的特定實現施。

在本發明具體實施例中，集極電路將PUF元件單元陣列的統計計數結果，輸出到會處理此結果的亂數產生器引擎，以擷取特定數目的真隨機位元。

本發明更提供一種系統，其產生由累計的真隨機擷取位元所組成的真亂數。系統包括陣列迴路系統、電路、LSB選擇器、以及數學運算電路。陣列迴路系統用於檢查陣列的每一值，以從用於真隨機位元產生之單一PUF單元元件篩選有用的亞穩態計數值。電路檢查數值的亞穩態特性，並從用於真隨機位元產生之每一PUF單元元件篩選有用之亞穩態計數值。LSB選擇器藉由檢查相關的亞穩態之電路，從PUF元件單元計數之選擇的亞穩態計數結果維持特定數目之最低有效位元，以從相同PUF元件單元及下一個由陣列迴路系統管理的迴路中忽略儘可能多的靜態部分。數學運算電路使用特定累計數目的LSB選擇器位元以執行邏輯組合，以輸出隨機位元之最終向量。

在本發明具體實施例中，檢查亞穩態的電路具有手動定義的臨界值，以評估亞穩態並選擇或忽略PUF元件單元計數，其足以令其最低有效位元被選擇用於真隨機位元產生。

在本發明具體實施例中，LSB選擇器可以從亞穩態偵測到的值選擇任何預先定義的最低有效位元數目。

本發明更提供一種裝置，其包括陣列迴路系統、電路、LSB選擇器以及數學運算電路。陣列迴路系統檢查陣列的每一數值，並評估數值根據定義之臨界值是否適合用於真隨機位元產生。電路檢查數值的亞穩態特性，並在陣列迴路系統內執行目標評估。LSB選擇器，以確保從相同PUF元件單元之多重連續邏輯準位計數有足夠的隨機位元選擇。數學運算電路，取用選擇的LSB作為輸入，以擷取一或多個真隨機位元的目的而執行組合邏輯運算。

在本發明具體實施例中，數學運算電路對定義的亞穩態位元數目使用平行計算，以擷取相同定義數目之隨機位元。

雖然本發明已經參考較佳實施例進行詳細說明，那些具有普通技能的人應可了解本發明的技術解決方案可以修改，或以等效替代方式修改，而不偏離本發明之技術解決方案的精神和應用範圍。