TWI817678B - 資訊處理裝置 - Google Patents

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Abstract

本發明提供一種可穩定地向可移除記憶裝置供給電壓之資訊處理裝置。 本發明之資訊處理裝置具備：保持部，其可保持可移除記憶裝置；及電源電路，其用以向可移除記憶裝置供給第1電壓、及與第1電壓不同之第2電壓。電源電路具有複數個反饋配線。複數個反饋配線中之第1反饋配線經由保持部電性連接於可被供給第1電壓之複數個第1電源端子中之1個。複數個反饋配線中之第2反饋配線經由保持部電性連接於可與接地電壓連接之複數個電源接地端子中之1個。電源電路基於第1反饋配線之電壓及第2反饋配線之電壓，控制第1電壓。

Description

資訊處理裝置
本發明之實施方式係關於一種向可移除記憶裝置供給複數種電源之資訊處理裝置。
近年來，小型、高速且大容量之可移除記憶裝置正在開發當中。
例如，作為可移除記憶裝置，已知利用互相具有不同電壓之複數種電源而動作之可移除記憶裝置。
此種可移除記憶裝置經由插槽連接於主機，故而相較於球柵陣列(BGA，Ball Grid Array)型之記憶體裝置而言，更易受到電壓下降之影響。因此，追求一種可穩定地向可移除記憶裝置供給電壓之新技術之問世。
本發明之一實施方式提供一種可穩定地向可移除記憶裝置供給電壓之資訊處理裝置。
根據實施方式，資訊處理裝置具備：保持部，其可保持可移除記憶裝置；及電源電路，其用以向上述可移除記憶裝置供給第1電壓、及與上述第1電壓不同之第2電壓。上述可移除記憶裝置包含：複數個第1電源端子，其等分別可被供給上述第1電壓；複數個第2電源端子，其等分別可被供給上述第2電壓；及複數個電源接地端子，其等分別可連接於接地電壓。上述複數個第1電源端子相互電性連接。上述複數個第2電源端子相互電性連接。上述複數個電源接地端子相互電性連接。上述電源電路具有：第1配線，其連接於可輸出上述第1電壓之節點；第2配線，其連接於可輸出上述第2電壓之節點；接地配線，其連接於可輸出接地電壓之節點；及複數個反饋配線。於上述可移除記憶裝置保持於上述保持部之情形時，上述複數個反饋配線中之第1反饋配線經由上述保持部電性連接於上述複數個第1電源端子中之1個，上述第1配線經由上述保持部電性連接於上述複數個第1電源端子中之其他端子。於上述可移除記憶裝置保持於上述保持部之情形時，上述複數個反饋配線中之第2反饋配線經由上述保持部電性連接於上述複數個電源接地端子中之1個，上述接地配線經由上述保持部電性連接於上述複數個電源接地端子中之其他端子。於上述可移除記憶裝置保持於上述保持部之情形時，上述第2配線經由上述保持部電性連接於上述複數個第2電源端子中之至少1個。上述電源電路於上述可移除記憶裝置保持於上述保持部之情形時，基於上述第1反饋配線之電壓及上述第2反饋配線之電壓，控制上述第1電壓。
以下，參照圖式，對實施方式進行說明。
圖1係表示實施方式之資訊處理系統1之構成例之圖。如圖1所示，資訊處理系統1包含主機5(主機機器)及可移除記憶裝置10。可移除記憶裝置10可連接於作為主機5發揮作用之個人電腦、行動裝置等各種資訊處理裝置。於可移除記憶裝置10配設有複數個端子P，該等端子P經由主機5內之插槽與主機5內之印刷電路基板電性連接。
其次，參照圖2A、圖2B及圖2C，對實施方式之可移除記憶裝置10之外形形狀進行說明。圖2A係表示可移除記憶裝置10之一表面之俯視圖。圖2B係表示可移除記憶裝置10之側面之側視圖。圖2C係表示可移除記憶裝置10之另一表面之俯視圖。
於本說明書中，定義了X軸、Y軸及Z軸。X軸、Y軸及Z軸相互正交。X軸沿著可移除記憶裝置10之寬度。Y軸沿著可移除記憶裝置10之長度(高度)。Z軸沿著可移除記憶裝置10之厚度。
可移除記憶裝置10係可保持於主機5內之插槽、及可自主機5內之插槽拆下之記憶體裝置。可移除記憶裝置10例如藉由插入至主機5內之插槽中，而由該插槽保持。可移除記憶裝置10構成為利用自主機5供給之複數種電源而動作。複數種電源互相具有不同電壓。自主機5向可移除記憶裝置10分別供給之複數種電源、或用以自主機5向可移除記憶裝置10分別供給複數種電源之電源配線有時各被稱為電力軌(power rail)。
例如，於使可移除記憶裝置10按具有利用自主機5供給之2種電源而動作之電源構成之記憶體裝置來實現之情形時，自主機5內之第1主機電源向可移除記憶裝置10經由第1電力軌供給具有第1電壓之第1電源，並且自主機5內之第2主機電源向可移除記憶裝置10經由第2電力軌供給具有第2電壓之第2電源。
如圖2A所示，可移除記憶裝置10具備薄板狀之封裝體(本體)11。可移除記憶裝置10之本體11例如形成為沿著Y軸方向延伸之大致呈矩形之板狀。Y軸方向係可移除記憶裝置10之本體11之長邊方向。
本體11呈板狀，具有第1面21、第2面22及側面23。第1面21及第2面22形成為沿著Y軸方向延伸之大致呈四角形(矩形)之形狀。即，Y軸方向亦係第1面21及第2面22之長邊方向。
第1面21係朝向Z軸之正方向之大致平坦之面。第2面22位於第1面21之相反側，係朝向Z軸之負方向之大致平坦之面。
側面23設置於第1面21與第2面22之間，具有第1緣31、第2緣32、第3緣33、第4緣34、第1角部35、第2角部36、第3角部37及第4角部38。
第1緣31沿著X軸方向延伸，朝向Y軸之正方向。X軸方向係本體11、第1面21及第2面22之短邊方向，包含X軸之正方向與X軸之負方向。
第2緣32沿著Y軸方向延伸，朝向X軸之負方向。第3緣33位於第2緣32之相反側，沿著Y軸方向延伸，朝向X軸之正方向。第4緣34位於第1緣31之相反側，沿著X軸方向延伸，朝向Y軸之負方向。
第2緣32及第3緣33各自之長度大於第1緣31及第4緣34各自之長度。第1緣31及第4緣34形成大致呈矩形之記憶體裝置10之短邊，第2緣32及第3緣33形成大致呈矩形之可移除記憶裝置10之長邊(側邊)。
第1角部35係第1緣31與第2緣32之間之角部分，將第1緣31之X軸之負方向上之端與第2緣32之Y軸之正方向上之端連接。
第1角部35於第1緣31之X軸之負方向上之端與第2緣32之Y軸之正方向上之端之間呈直線狀延伸。藉由將第1緣31與第2緣32之角設定為所謂C1.1之倒角(亦稱為倒C角)，而設置第1角部35。換種表達方式而言，第1角部35係形成於第1緣31與第2緣32之間之倒角部C。
第2角部36係第1緣31與第3緣33之間之角部分，將第1緣31之X軸之正方向上之端與第3緣33之Y軸之正方向上之端連接。第2角部36於第1緣31之X軸之正方向上之端與第3緣33之Y軸之正方向上之端之間呈圓弧狀延伸。藉由將第1緣31與第3緣33之角設定為所謂R0.2之倒圓(亦稱為倒R角)，而設置第2角部36。如此，第1角部35之形狀與第2角部36之形狀便互不相同。
第3角部37將第2緣32之Y軸之負方向上之端與第4緣34之X軸之負方向上之端連接。第4角部38將第3緣33之Y軸之負方向上之端與第4緣34之X軸之正方向上之端連接。第3角部37及第4角部38皆與第2角部36同樣地呈圓弧狀延伸。
本體11、第1面21及第2面22之Y軸方向上之長度設定為約18±0.10 mm，X軸方向上之長度設定為約14±0.10 mm。即，Y軸方向上之第1緣31與第4緣34之間之距離設定為約18±0.1 mm，X軸方向上之第2緣32與第3緣33之間之距離設定為約14±0.10 mm。再者，本體11、第1面21及第2面22之X軸方向及Y軸方向之長度並不限於該例。
本體11之Z軸方向上之厚度設定為約1.4 mm±0.10 mm。即，Z軸方向上之第1面21與第2面22之間之距離設定為約1.4 mm±0.10 mm。
如圖2B所示，本體11進而具有傾斜部39。傾斜部39係第1面21與第1緣31之間之角部分，於第1面21之Y軸之正方向上之端與第1緣31之Z軸之正方向上之端之間呈直線狀延伸。
如圖2A所示，於可移除記憶裝置10之第1面21配設有複數個端子。複數個端子亦各被稱為外部連接端子。於圖2A中，複數個端子係以小矩形表示。雖未圖示，但其實亦可為正方形。
複數個端子例如配置成第1行R1、第2行R2及第3行R3三行。配置於第1行R1之端子群被稱為第1行端子群。第1行端子群例如包含複數個信號端子，該等信號端子用以收發按PCI Express(註冊商標)(PCIe)標準規定之2個信道(lane)之差動信號。與1個信道對應之信號端子包含被分配了接收差動信號對之2個端子、及被分配了發送差動信號對之2個端子。被分配了接收差動信號對之2個端子與被分配了發送差動信號對之2個端子隔著接地端子而鄰接，上述接地端子介置於被分配了接收差動信號對之2個端子與被分配了發送差動信號對之2個端子之間。即，被分配了差動信號對之任意2個端子皆被位於該2個端子之兩側之2個接地端子包圍。
第2行R2之端子群被稱為第2行端子群。第2行端子群例如包含電源接地端子、及可選信號用之若干信號端子。又，第2行端子群亦可包含為了與三電源構成對應而追加之1個電源端子。
第3行R3之端子群被稱為第3行端子群。第3行端子群包含被分配了按PCIe標準規定之邊帶信號(例如，重設信號PERST#、時脈請求信號CLKREQ#、參考時脈對CLKREF)之若干信號端子、被供給具有第1電壓之第1電源之1個以上第1電源端子、被供給具有與第1電壓不同之第2電壓之第2電源之1個以上第2電源端子、1個以上電源接地端子、及若干信號接地端子。
圖3表示可移除記憶裝置10之構成例。
如圖3所示，於可移除記憶裝置10之本體11之內部，設置有基板12、NAND(Not AND，反及)型快閃記憶體13、及控制NAND型快閃記憶體13之控制器14。NAND型快閃記憶體13及控制器14安裝於基板12之正面上。NAND型快閃記憶體13包含積層於基板12之正面上之複數個NAND型快閃記憶體裸片。
與基板12之正面為相反側之基板12之背面露出，作為第1面21發揮作用。於基板12之背面配置有圖2A中所說明之複數個端子。
NAND型快閃記憶體13與控制器14被以形成可移除記憶裝置10之主體(本體11)之方式成形之塑模樹脂40覆蓋且密封。
圖4係表示可移除記憶裝置10之外形形狀、及複數個端子之配置例之俯視圖。
如圖4所示，可移除記憶裝置10具有複數個端子P。端子P有時亦被稱為焊墊。於圖4中，例示出了可移除記憶裝置10具有32個端子P之情形，但端子P之數量終歸只是一例，並不限於該例。即，端子P之數量亦可少於32個，還可多於32個。複數個端子P配置於基板12之背面，露出於第1面21。於第2面22未設置端子P。第2面22例如可用作標印區(marking area)。
如圖4所示，配置於第1行R1之第1行端子群包含13個端子P101～端子P113，該等端子相互隔開間隔地沿著X軸方向排列在相較於第4緣34更靠近第1緣31之位置。端子P101～端子P113沿著第1緣31於X軸方向上排列在該第1緣31之附近。
配置於第2行R2之第2行端子群包含6個端子P114～端子P119，該等端子相互隔開間隔地沿著X軸方向排列在相較於第1緣31更靠近第4緣34之位置。端子P114～端子P116沿著第4緣34於X軸方向上排列在相較於第3緣33更靠近第2緣32之位置。端子P117～端子P119沿著第4緣34於X軸方向上排列在相較於第2緣32更靠近第3緣33之位置。換種表達方式而言，端子P114～端子P116配置於X軸方向上之可移除記憶裝置10及本體11之中心線(以單點鏈線表示)與第2緣32之間，端子P117～端子P119配置於X軸方向上之可移除記憶裝置10及本體11之中心線與第3緣33之間。屬於第2行端子群之端子P116與端子P117之間之間隔較屬於第2行端子群且於X軸方向上鄰接之其他端子間之間隔(具體為端子P114與端子P115之間隔、端子P115與端子P116之間隔、端子P117與端子P118之間隔、端子P118與端子P119之間隔)寬。
配置於第3行R3之第3行端子群包含13個端子P120～端子P132，該等端子相互隔開間隔地沿著X軸方向排列在相較於第1緣31更靠近第4緣34之位置。屬於行R3之端子P120～端子P132相較屬於行R2之端子P114～端子P119，排列在更靠近第4緣34之位置。
圖5係表示保持可移除記憶裝置10之插槽100之外形形狀、及複數個引線端子之配置例之俯視圖。
於插槽100，複數個引線端子104與可移除記憶裝置10之第1行端子群、第2行端子群及第3行端子群分別對應地，配置成行r1、行r2及行r3三行。引線端子有時亦被稱為彈簧引線。可移除記憶裝置10以第1面21朝向插槽100之複數個引線端子104之狀態配置於圖5之插槽100上。
於第1行r1配置有13個引線端子104。同樣地，於第2行r2配置有6個引線端子104，於第3行r3配置有13個引線端子104。
各引線端子104之一端包含與可移除記憶裝置10之對應之端子接觸之接觸部105。各接觸部105中，例如與可移除記憶裝置10之第1電源端子接觸之接觸部105作為插槽100側之第1電源端子發揮作用。又，各接觸部105中，例如與可移除記憶裝置10之第2電源端子接觸之接觸部105作為插槽100側之第2電源端子發揮作用。進而，各接觸部105中，例如與可移除記憶裝置10之電源接地端子接觸之接觸部105作為插槽100側之電源接地端子發揮作用。各引線端子104之另一端包含與印刷電路基板之焊腳(footprint)焊接之插槽基板連接部106。各引線端子104接著於插槽100之框架107。
插槽100之框架107具有第1緣111、第2緣112、第3緣113、第4緣114及連接部115。第1緣111、第2緣112、第3緣113、第4緣114相當於矩形形狀之框架107之上下左右之4邊。連接部115將第2緣112之中間附近與第3緣113之中間附近之間連接，以加固插槽100之框架107。
第1行r1之13個引線端子104接著於框架107之第1緣111。第2行r2之6個引線端子104接著於框架107之連接部115。連接部115之位置由第2行r2之配置決定。第3行r3之13個引線端子104接著於框架107之第4緣114。
圖6係表示可移除記憶裝置10保持於插槽100之狀態之側視圖。
插槽100可保持可移除記憶裝置10。作為插槽100之類型，例如可使用推彈(push-push)型、推挽(push-pull)型、鉸鏈(hinge)型等各種類型，此處，以鉸鏈型之插槽100作為一例進行說明。
蓋板120以作為鉸鏈部發揮作用之軸121為支點而旋動地安裝於框架107。於蓋板120被掀至打開位置之狀態下，將可移除記憶裝置10保持於蓋板120。藉由在蓋板120被掀至打開位置之狀態下，例如將可移除記憶裝置10插入至蓋板120中，而使可移除記憶裝置10保持於蓋板120。然後，關閉蓋板120，如此，如圖6所示，配置於可移除記憶裝置10之第1面21之各端子P與插槽100內之對應之引線端子104之接觸部105接觸。藉此，配置於可移除記憶裝置10之第1面21之各端子P經由引線端子104與配設於主機5內之印刷電路基板之配線電性連接。
如此，可移除記憶裝置10經由插槽100之引線端子104與主機5內之印刷電路基板電性連接。因此，與如球柵陣列(BGA)型之記憶體裝置般將各端子直接焊接於主機內之印刷電路基板之嵌入型之記憶體裝置相比，能配置於可移除記憶裝置10之端子之數量減少。由於此種端子數量之限制，每個電源各自之電源端子之數量亦受到限制。藉此，於可移除記憶裝置10中，存在流向1個電源端子之電流值變得相對較大之傾向。例如，於可移除記憶裝置10中，1個電源端子中所能流通之電流值之最大值設定為1.2 A。該值係考慮到了插槽100之安裝而決定，因此例如接點彈簧壓力、材質、接觸面之形狀等成為設計要素。例如，以使引線端子104中流通最大電流時接觸部105與插槽基板連接部106之間發生之降壓為十分小之特定電壓以下之方式，安裝插槽100。
又，可移除記憶裝置10之各端子P與插槽100之各接觸部105之間存在接觸電阻值。因接觸部105係引線端子104之一部分，故更嚴格而言，可移除記憶裝置10之各端子P與插槽100之各引線端子104之間存在接觸電阻值。因端子P與引線端子104之間並非藉由焊接而接著，故端子P與引線端子104之間之接觸電阻值成為相對較大之值。進而，主機5內之印刷電路基板上存在與主機電源連接之電源配線。自主機5向可移除記憶裝置10之各電源端子供給之電源之電壓值降低了由上述接觸電阻值、及上述電源配線之配線電阻值引起之電壓下降那麼多。端子P與引線端子104之間之接觸電阻值亦被作為裝置插槽之接觸電阻值來參考。嚴格而言，無論插槽100之接點長短如何，皆存在電阻成分。此處，將其包含於接觸電阻內來考慮，以簡化說明。
如上所述，接觸電阻值、配線電阻值、及此處流通之電流會導致電壓下降之發生，電壓下降使得向可移除記憶裝置10之各電源端子供給之電壓值降低，因此存在向各電源端子供給之電壓值與可移除記憶裝置10之動作所需的各電源之下限電壓值之間之容限變得相對較小的傾向。
其次，對可移除記憶裝置10之電源構成之例進行說明。
此處，對雙電源構成之可移除記憶裝置10，即利用雙電源而動作之可移除記憶裝置10進行說明。
圖7係表示利用雙電源而動作之可移除記憶裝置10的複數個電源端子與複數個電源接地端子之配置例之圖。於圖7中，例示出了被供給第1電源之電源端子之數量為3，被供給第2電源之電源端子之數量為3，返回電流用之電源接地端子之數量為5之情形。自第1電源端子供給之電源電流與自第2電源端子供給之電源電流之合計電流自電源接地端子返回至第1及第2電源電路。信號地線與電源地線為相同之電壓位準，且兩者電性連接，但構成為不向信號接地端子流通電源電流。被供給第1電源之電源端子之數量、被供給第2電源之電源端子之數量、及返回電流用之電源接地端子之數量並不限定於該例，被供給第1電源之電源端子之數量只要為1個以上即可，被供給第2電源之電源端子之數量亦只要為1個以上即可，進而返回電流用之電源接地端子之數量亦只要為1個以上即可。
第1電源(PWR_1)例如向第3行端子群內包含之3個端子，具體為端子P130、端子P131及端子P132供給。端子P130、端子P131及端子P132作為第1電源(PWR_1)用之電源端子發揮作用。端子P130、端子P131及端子P132於可移除記憶裝置10之內部相互電性連接。如上所述，向1個電源端子供給之電流值之最大值例如為1.2 A，因此能向第1電源(PWR_1)用之3個電源端子供給最大高達3.6 A之電流。
第2電源(PWR_2)例如向第3行端子群內包含之3個端子，具體為端子P126、端子P127及端子P128供給。端子P126、端子P127及端子P128作為第2電源(PWR_2)用之電源端子發揮作用。端子P126、端子P127及端子P128於可移除記憶裝置10之內部相互電性連接。如上所述，向1個電源端子供給之電流值之最大值例如為1.2 A，因此能向第2電源(PWR_2)用之3個電源端子供給最大高達3.6 A之電流。
第2行端子群內包含之4個端子，具體為端子P114、端子P115、端子P118及端子P119，與第3行端子群內包含之1個端子P124作為第1電源(PWR_1)及第2電源(PWR_2)中共通之電源接地(PGND)用之電源接地端子發揮作用。端子P114、端子P115、端子P118、端子P119及端子P124於可移除記憶裝置10之內部相互電性連接。如上所述，向1個電源端子供給之電流值之最大值例如為1.2 A，因此能向作為電源接地端子發揮作用之5個端子流通最大高達6.0 A之返回電流。再者，電源接地端子係區別於信號接地端子而設置。其意味著第1電源(PWR_1)之電流與第2電源(PWR_2)之電流之合計最大為6.0 A。
圖8係表示利用雙電源而動作之可移除記憶裝置10之電源電壓規格之圖。
第1電源(即，電力軌PWR_1)例如具有2.5 V電壓。2.5 V係第1電源(PWR_1)之電壓之標稱值(nominal value)，實際上，第1電源(PWR_1)具有與某電源變動率對應之允許電壓變動範圍(Voltage Range)。例如，具有2.5 V電壓之第1電源(PWR_1)之電壓之下限值(Minimum)設定為2.4 V，該第1電源(PWR_1)之電壓之上限值(Maximum)設定為2.7 V。該情形時，下限值(Minimum)與上限值(Maximum)並不相對於標稱值而對稱，下限側僅有0.1 V之容限，而上限側則有0.2 V之容限。
第2電源(即，電力軌PWR_2)例如具有1.2 V電壓。1.2 V係一般之記憶體裝置之介面用電源廣泛使用之電壓。1.2 V係第2電源(PWR_2)之電壓之標稱值(nominal value)，實際上，第2電源(PWR_2)具有與某電源變動率對應之允許電壓變動範圍(Voltage Range)。例如，具有1.2 V電壓之第2電源(PWR_2)之電壓之下限值(Minimum)設定為1.14 V，該第2電源(PWR_2)之電壓之上限值(Maximum)設定為1.26 V。該情形時，下限值(Minimum)與上限值(Maximum)相對於標稱值而對稱，下限側及上限側皆有0.06 V之容限。即，需較第1電源(PWR_1)之容限小得多，從而精度更高之電源。
圖9係表示利用雙電源而動作之可移除記憶裝置10之電源構成例之方塊圖。
可移除記憶裝置10中包含之NAND型快閃記憶體13包含NAND介面電路131、及被稱為NAND單元陣列之記憶單元陣列132。
NAND介面電路131執行自控制器14接收指令序列(讀指令序列、寫指令序列、抹除指令序列等)及資料之動作、基於所接收到之寫指令序列向NAND單元陣列寫入資料之動作、基於所接收到之讀指令序列自NAND單元陣列讀出資料之動作、基於所接收到之抹除指令序列以塊為單位抹除資料之動作、以及將狀態及讀出資料發送至控制器14之動作。
記憶單元陣列132包含複數個塊。複數個塊各自包含複數個頁。複數個塊各自為資料抹除動作之單位。複數個頁各自為資料寫入動作及資料讀出動作之單位。
具有2.5 V之第1電源(PWR_1)主要用作使記憶單元陣列132動作之電源。具有1.2 V之第2電源(PWR_2)主要用作使NAND介面電路131動作之電源。
控制器14具備包含類比電路之物理層(PHY-A)141、核心邏輯142、NAND介面電路143及LDO(Low drop output，低壓差)調節器144。
物理層(PHY-A)141經由PCIe串列匯流排與主機5進行通信。更詳細而言，物理層(PHY-A)141使用複數個信道(例如，2個信道)量之PCIe信號(每個信道2對差動信號)與主機5進行通信，且與主機5之間收發若干PCIe邊帶信號。
核心邏輯142包含用以執行控制器14之內部動作之各種邏輯。該核心邏輯142例如實施解釋及執行來自主機5之指令之處理、ECC(Error Correcting code，錯誤校正碼)編碼/解碼處理等。
NAND介面電路143係執行與NAND型快閃記憶體13之通信之介面電路。NAND介面電路143執行將指令序列(讀指令序列、寫指令序列、抹除指令序列等)及資料發送至NAND型快閃記憶體13之動作、以及自NAND型快閃記憶體13接收狀態及讀出資料之動作。
於圖9之電源構成中，具有2.5 V之第1電源(PWR_1)進而用以產生使物理層(PHY-A)141動作之內部電源、及使核心邏輯142動作之內部電源。
更詳細而言，2.5 V之第1電源(PWR_1)向LDO調節器144與DC(Direct Current，直流)/DC轉換器151兩者供給。LDO調節器144將2.5 V之第1電源(PWR_1)轉換成低於2.5 V之特定電壓(例如1.8 V)，將該轉換所得之特定電壓作為用以使物理層(PHY-A)141動作之內部電源供給至物理層(PHY-A)141。物理層(PHY-A)141為了類比電路，需穩定化之電源電壓，因此由適於使電壓穩定化之LDO調節器144供給電壓。由於消耗電流相對較少，故而儘管使用了LDO144，但損耗電力較小。DC/DC轉換器151將2.5 V之第1電源(PWR_1)轉換成低於2.5 V之另一特定電壓(例如0.8 V)，將該轉換所得之另一特定電壓作為用以使核心邏輯142動作之內部電源供給至核心邏輯142。核心邏輯142之電壓由控制器所採用之LSI(Large Scale Integration，大規模積體電路)技術決定，因以高頻率動作時需相對較大之消耗電流，故高效率之DC/DC轉換器151較為合適。
可移除記憶裝置10中自第1電源(PWR_1)消耗之消耗電流值係記憶單元陣列132之消耗電流值、核心邏輯142之消耗電流值、及物理層(PHY-A)141之消耗電流值之總和。因此，可移除記憶裝置10中自第1電源(PWR_1)消耗之消耗電流值與上述記憶單元陣列132、核心邏輯142及物理層(PHY-A)141各自之構成、以及可移除記憶裝置10之性能有關。
可移除記憶裝置10中自第2電源(PWR_2)消耗之消耗電流值係NAND型快閃記憶體13內之NAND介面電路131之消耗電流值與控制器14內之NAND介面電路143之消耗電流值之總和。因此，可移除記憶裝置10中自第2電源(PWR_2)消耗之消耗電流值與上述NAND介面電路131、143各自之構成、及可移除記憶裝置10之性能有關。
其次，對主機5之電源構成進行說明。主機電源中例如使用降壓型之開關調節器。以下，首先，參照圖10，對降壓型之開關調節器進行說明。
圖10係表示降壓型之開關調節器之構成例之圖。
降壓型之開關調節器將輸入電壓Vi轉換成低於該輸入電壓Vi之輸出電壓Vo後輸出。於降壓型之開關調節器中，自輸出側之測定點Pf引出反饋配線Wf，自電源接地側之測定點Pg引出反饋配線Wg。反饋配線Wf、Wg連接於分壓電路VD。分壓電路VD包含第1電阻Re1與第2電阻Re2串聯連接而成之串聯電路。分壓電路VD將輸出電壓Vo降低至反饋電壓Vfb後，將其輸出至開關控制電路SC。反饋電壓Vfb由輸出電壓Vo、及第1電阻Re1與第2電阻Re2之電阻比決定。開關控制電路SC比較自分壓電路VD輸出之反饋電壓Vfb與自基準電壓產生電路RG輸出之基準電壓Vref，基於該比較之結果，以使平均輸出電壓固定之方式，交替地打開/關閉控制第1開關SW1與第2開關SW2。第1開關SW1有時被稱為高側開關，第2開關SW2有時被稱為低側開關。
於第1開關SW1打開，第2開關SW2關閉之情形時，如單點鏈線之箭頭所示，自輸入側向輸出側流通經過第1開關SW1及輸出電感器Lo之電流。此時，於輸出電感器Lo中蓄存與電流相應之能量。再者，於第1開關SW1打開，第2開關SW2關閉之情形時，如單點鏈線之箭頭所示，自電源接地側向輸入側流通返回電流。返回電流之大小與自輸入側向輸出側流通之電流相同。若第1開關SW1切換成關閉，第2開關SW2切換成打開，則如虛線之箭頭所示，自電源接地側向輸出側流通經過第2開關SW2及輸出電感器Lo之電流。該電流藉由輸出電感器Lo中蓄存之能量之釋放而流通，並經時減少。於降壓型之開關調節器中，上述能量向輸出電感器Lo中之蓄存、及上述能量自輸出電感器Lo中之釋放連動於第1開關SW1與第2開關SW2之打開/關閉而交替地進行。
輸出電壓Vo可藉由第1開關SW1打開之期間與第2開關SW2打開之期間(換言之，第1開關SW1關閉之期間)之比而近似地確定。更詳細而言，輸出電壓Vo可基於式(1)而近似地確定。但該式係將開關SW1與開關SW2之兩端所產生之電壓設為零而簡化後之式子。
式(1)之第2項係被稱為工作比之項，藉由控制該工作比，輸出電壓Vo被控制為固定。
於降壓型之開關調節器中，為了控制上述工作比，自測定點Pf引出反饋配線Wf，自測定點Pg引出反饋配線Wg，監視輸出電壓Vo。反饋配線Wf、Wg中當然亦存在配線電阻，但由於連接端之分壓電路VD包含高電阻之第1電阻Re1與第2電阻Re2，故而電流幾乎不流向反饋配線Wf、Wg。即，反饋時，能使由反饋配線Wf之配線電阻Rf、及反饋配線Wg之配線電阻Rg引起之電壓下降小至可忽略不計之程度。據此，能精度良好地反饋輸出電壓Vo，從而能得當地控制上述工作比。再者，所謂由反饋配線Wf之配線電阻Rf、及反饋配線Wg之配線電阻Rg引起之電壓下降小得可忽略不計係指，即使測定點Pf、Pg遠離開關控制電路SC而配置，使得反饋配線Wf、Wg變得較長，對上述工作比之控制亦無影響。
圖11係表示圖10所示之第1開關SW1與第2開關SW2之打開/關閉、輸出電壓Vo及反饋電壓Vfb之關係之波形圖。於第1開關SW1打開，第2開關SW2關閉之情形時，輸出電壓Vo上升。因此，反饋電壓Vfb亦與輸出電壓Vo同樣地上升。比較反饋電壓Vfb與基準電壓Vref之大小關係後發現：由於反饋電壓Vfb相對於基準電壓Vref具有遲滯特性，故而當反饋電壓Vfb有了一定程度之上升時，第1開關SW1切換成關閉，第2開關SW2切換成打開，輸出電壓Vo下降。因此，反饋電壓Vfb亦與輸出電壓Vo同樣地下降。同樣地，由於反饋電壓Vfb相對於基準電壓Vref具有遲滯特性，故而當反饋電壓Vfb有了一定程度之下降時，第1開關SW2切換成關閉，第1開關SW1切換成打開，輸出電壓Vo上升。輸出電壓Vo藉由圖10所示之輸出電容器Co而平滑化，因此體現為包含少許電壓變動之漣波電壓波形。故而，反饋電壓Vfb亦與輸出電壓Vo同樣地體現為漣波電壓波形。為了實現上述打開/關閉控制之穩定動作，需一定程度之遲滯特性，其會產生漣波電壓。因此要以輸出電壓Vo之漣波電壓例如較圖8所示之電源電壓變動範圍小很多之方式設計電源電路。
圖12係表示向可移除記憶裝置10供給雙電源之比較例的主機電源PS-A之構成之圖。主機電源PS-A係具備供給具有2.5 V電壓之第1電源之第1主機電源PS1-A(電源_2.5 V)、及供給具有1.2 V電壓之第2電源之第2主機電源PS2-A(電源_1.2 V)之電源電路。第1主機電源PS1-A及第2主機電源PS2-A中使用降壓型之開關調節器。第1主機電源PS1-A之輸入電壓Vi1大於2.5 V，第2主機電源PS2-A之輸入電壓Vi2大於1.2 V。第2主機電源PS2-A之輸入電壓Vi2亦可與第1主機電源PS1-A之輸入電壓Vi1相同。再者，關於降壓型之開關調節器之基本構成及其動作原理，已參照圖10及圖11進行過說明，因此此處適當省略其詳細說明。
於圖12所示之構成中，第1主機電源PS1-A及第2主機電源PS2-A中之降壓型之開關調節器之反饋迴路於各主機電源內閉環。即，於第1主機電源PS1-A中，自第1主機電源PS1-A內之測定點Pf1引出輸出側之反饋配線Wf1，自第1主機電源PS1-A內之測定點Pg1引出電源接地側之反饋配線Wg1。同樣地，於第2主機電源PS2-A中，自第2主機電源PS2-A內之測定點Pf2引出輸出側之反饋配線Wf2，自第2主機電源PS2-A內之測定點Pg2引出電源接地側之反饋配線Wg2。
第1主機電源PS1-A基於來自輸出側之測定點Pf1與電源接地側之測定點Pg1之反饋，監視第1主機電源PS1-A之輸出電壓Vo1。第1主機電源PS1-A內之分壓電路VD1將第1主機電源PS1-A之輸出電壓Vo1降低至反饋電壓Vfb1後，將其輸出至開關控制電路SC1。開關控制電路SC1基於反饋電壓Vfb1、及自基準電壓產生電路RG1輸出之基準電壓Vref1，控制第1開關SW1a與第2開關SW2a之打開/關閉。據此，能基於來自輸出側之測定點Pf1與電源接地側之測定點Pg1之反饋，監視第1主機電源PS1-A之輸出電壓Vo1，例如以在基於第1主機電源PS1-A之輸出電壓Vo1而產生之反饋電壓Vfb1低於基準電壓Vref1時增加使第1開關SW1a打開之期間(換言之，增加使第2開關SW2a關閉之期間)，於該反饋電壓Vfb1高於基準電壓Vref1時增加使第1開關SW1a關閉之期間(換言之，增加使第2開關SW2a打開之期間)之方式，控制第1開關SW1a與第2開關SW2a之打開/關閉。最終，接近於上述式(1)所示之工作比。
同樣地，第2主機電源PS2-A基於來自輸出側之測定點Pf2與電源接地側之測定點Pg2之反饋，監視第2主機電源PS2-A之輸出電壓Vo2。第2主機電源PS2-A內之分壓電路VD2將第2主機電源PS2-A之輸出電壓Vo2降低至反饋電壓Vfb2後，將其輸出至開關控制電路SC2。開關控制電路SC2基於反饋電壓Vfb2、及自基準電壓產生電路RG2輸出之基準電壓Vref2，控制第1開關SW1b與第2開關SW2b之打開/關閉。據此，能基於來自輸出側之測定點Pf2與電源接地側之測定點Pg2之反饋，監視第2主機電源PS2-A之輸出電壓Vo2，例如以在基於第2主機電源PS2-A之輸出電壓Vo2而產生之反饋電壓Vfb2低於基準電壓Vref2時增加使第1開關SW1b打開之期間(換言之，增加使第2開關SW2b關閉之期間)，於該反饋電壓Vfb2高於基準電壓Vref2時增加使第1開關SW1b關閉之期間(換言之，增加使第2開關SW2b打開之期間)之方式，控制第1開關SW1b與第2開關SW2b之打開/關閉。
但要向可移除記憶裝置10中作為第1電源用之電源端子發揮作用之端子P130、端子P131及端子P132供給較輸出電壓Vo1低之電壓，低的量有由將第1主機電源PS1-A與插槽100連接之電源配線之配線電阻Ra、Rb、及插槽100之接觸電阻Rs引起之電壓下降那麼多。又，要向可移除記憶裝置10中作為第2電源用之電源端子發揮作用之端子P126、端子P127及端子P128供給較輸出電壓Vo2低之電壓，低的量有由將第2主機電源PS2-A與插槽100連接之電源配線之配線電阻Rc、Rd、及插槽100之接觸電阻Rs引起之電壓下降那麼多。此處，如上所述，僅提到了由配線電阻與接觸電阻引起之電壓下降，但其實更嚴格而言，進而會發生由與電源配線中流通之電流之時間性變化相應之配線電感引起之電壓下降。
即，儘管已基於來自第1主機電源PS1-A內之測定點Pf1、Pg1之反饋調整了第1主機電源PS1-A之輸出電壓Vo1，但因為未考慮到由上述配線電阻Ra、Rb與上述接觸電阻Rs引起之電壓下降，故而有可能未向可移除記憶裝置10之第1電源用之電源端子供給所希望之電壓(即，允許電壓變動範圍內之電壓)。同樣地，儘管已基於來自第2主機電源PS2-A內之測定點Pf2、Pg2之反饋調整了第2主機電源PS2-A之輸出電壓Vo2，但因為未考慮到由上述配線電阻Rc、Rd與上述接觸電阻Rs引起之電壓下降，故而有可能未向可移除記憶裝置10之第2電源用之電源端子供給所希望之電壓(即，允許電壓變動範圍內之電壓)。尤其是第2電源，因為其電壓值為1.2 V，且其允許電壓變動範圍小至±0.06 V，故而於圖12所示之構成中，未向可移除記憶裝置10之第2電源用之電源端子供給所希望之電壓之可能性更高。
以下，對能解決此種問題之構成進行說明。
圖13係表示向可移除記憶裝置10供給雙電源之實施方式的主機電源PS-B之構成例之圖。圖13之構成(例-1)應用於自供給具有2.5 V電壓之第1電源之第1主機電源PS1-B(電源_2.5 V)消耗之消耗電流值、及自供給具有1.2 V電壓之第2電源之第2主機電源PS2-B(電源_1.2 V)消耗之消耗電流值皆係2.0 A以下之情形。主機電源PS-B亦被稱為電源電路。第1主機電源PS1-B亦被稱為第1主機電源電路。第2主機電源PS2-B亦被稱為第2主機電源電路。再者，向可移除記憶裝置10之1個電源端子供給之電流值之標準上之最大值為1.2 A，但此處為了便於說明，考慮到容限而將向1個電源端子供給之安裝上之電流值之上限設為1.0 A來進行說明。
由於自第1主機電源PS1-B消耗之消耗電流值為2.0 A以下，且向1個電源端子供給之電流值之上限為1.0 A，故而第1電源用之電源端子只要為2個端子便足夠了。因此，於本構成中，使作為第1電源用之電源端子發揮作用之3個端子中之1個端子作為用以向第1主機電源PS1-B反饋供給至其他2個端子之電壓之反饋端子發揮作用。即，於本構成中，使該反饋端子作為第1主機電源PS1-B之輸出側之測定點發揮作用。作為第1電源用之電源端子發揮作用之3個端子中之剩餘2個端子經由插槽100連接於用以供給第1電源之電源配線(連接於能輸出2.5 V之節點之配線)。於圖13中，示出了如下情形：作為第1電源用之電源端子發揮作用之端子P130、端子P131及端子P132(可被供給2.5 V之端子P130、端子P131及端子P132)中，端子P130作為第1電源用之反饋端子發揮作用，端子P131及端子P132作為連接於用以供給第1電源之電源配線之端子發揮作用。再者，端子P131、端子P132亦可取代端子P130，作為第1電源用之反饋端子發揮作用。
與第1電源用之反饋端子即端子P130接觸之插槽100之引線端子104藉由反饋配線Wf1a連接於第1主機電源PS1-B內之分壓電路VD1。雖然反饋配線Wf1a較圖12所示之反饋配線Wf1長，但由於分壓電路VD1包含高電阻之負荷，故而電流幾乎不流向該反饋配線Wf1a。因此，由與端子P130接觸之插槽100之引線端子104(接觸部105)之接觸電阻Rs、及反饋配線Wf1a之配線電阻Rf1a引起之電壓下降小得可忽略不計，從而能精度良好地自端子P130向第1主機電源PS1-B反饋供給至端子P131及端子P132之電壓。
同樣地，由於自第2主機電源PS2-B消耗之消耗電流值為2.0 A以下，且向1個電源端子供給之電流值之上限為1.0 A，故而第2電源用之電源端子只要為2個端子便足夠了。因此，於本構成中，使作為第2電源用之電源端子發揮作用之3個端子中之1個端子作為用以向第2主機電源PS2-B反饋供給至其他2個端子之電壓之反饋端子發揮作用。即，於本構成中，使該反饋端子作為第2主機電源PS2-B之輸出側之測定點發揮作用。作為第2電源用之電源端子發揮作用之3個端子中之剩餘2個端子經由插槽100連接於用以供給第2電源之電源配線(連接於能輸出1.2 V之節點之配線)。於圖13中，示出了如下情形：作為第2電源用之電源端子發揮作用之端子P126、端子P127及端子P128(可被供給1.2 V之端子P126、端子P127及端子P128)中，端子P126作為第2電源用之反饋端子發揮作用，端子P127及端子P128作為連接於用以供給第2電源之電源配線之端子發揮作用。再者，端子P127、端子P128亦可取代端子P126，作為第2電源用之反饋端子發揮作用。
與第2電源用之反饋端子即端子P126接觸之插槽100之引線端子104藉由反饋配線Wf2a連接於第2主機電源PS2-B內之分壓電路VD2。雖然反饋配線Wf2a較圖12所示之反饋配線Wf2長，但由於分壓電路VD2包含高電阻之負荷，故而電流幾乎不流向該反饋配線Wf2a。因此，由與端子P126接觸之插槽100之引線端子104(接觸部105)之接觸電阻Rs、及反饋配線Wf2a之配線電阻Rf2a引起之電壓下降小得可忽略不計，從而能精度良好地自端子P126向第2主機電源PS2-B反饋供給至端子P127及端子P128之電壓。
進而，由於自第1主機電源PS1-B消耗之消耗電流值、及自第2主機電源PS2-B消耗之消耗電流值皆係2.0 A以下，只要能流通最大高達4.0 A之返回電流即可，故而第1主機電源PS1-B及第2主機電源PS2-B中共通之電源接地端子只要為4個端子便足夠了。因此，於本構成中，使作為電源接地端子發揮作用之5個端子中之1個端子作為電源接地用之反饋端子發揮作用。即，使該反饋端子作為電源接地側之測定點發揮作用。作為電源接地端子發揮作用之5個端子中之剩餘4個端子經由插槽100連接於用以流通返回電流之電源接地配線(連接於能輸出接地電壓之節點之配線)。於圖13中，示出了如下情形：作為電源接地端子發揮作用之端子P114、端子P115、端子P118、端子P119及端子P124(可連接於接地電壓之端子P114、端子P115、端子P118、端子P119及端子P124)中，端子P124作為電源接地用之反饋端子發揮作用，端子P114、端子P115、端子P118及端子P119作為連接於用以流通返回電流之電源接地配線之端子發揮作用。再者，端子P114、端子P115、端子P118及端子P119亦可取代端子P124，作為電源接地用之反饋端子發揮作用。
與電源接地用之反饋端子即端子P124接觸之插槽100之引線端子104藉由反饋配線Wg連接於第1主機電源PS1-B內之分壓電路VD1、及第2主機電源PS2-B內之分壓電路VD2。反饋配線Wg於插槽100之附近部位之節點N1處，分支成反饋配線Wg1a與反饋配線Wg2a。
反饋配線Wg1a連接於第1主機電源PS1-B內之分壓電路VD1。雖然反饋配線Wg1a較圖12所示之反饋配線Wg1長，但由於分壓電路VD1包含高電阻之負荷，故而電流幾乎不流向該反饋配線Wg1a。因此，由與端子P124接觸之插槽100之引線端子104(接觸部105)之接觸電阻Rs、及反饋配線Wg1a之配線電阻Rg1a引起之電壓下降小得可忽略不計，從而能精度良好地自端子P124向第1主機電源PS1-B反饋供給至端子P114、端子P115、端子P118及端子P119之電壓(接地電壓)。
反饋配線Wg2a連接於第2主機電源PS2-B內之分壓電路VD2。雖然反饋配線Wg2a較圖12所示之反饋配線Wg2長，但由於分壓電路VD2包含高電阻之負荷，故而電流幾乎不流向該反饋配線Wg2a。因此，由與端子P124接觸之插槽100之引線端子104(接觸部105)之接觸電阻Rs、及反饋配線Wg2a之配線電阻Rg2a引起之電壓下降小得可忽略不計，從而能精度良好地自端子P124向第2主機電源PS2-B反饋供給至端子P114、端子P115、端子P118及端子P119之電壓(接地電壓)。
再者，連接於第1主機電源PS1-B內之分壓電路VD1之反饋配線Wf1a與反饋配線Wg1a係一對反饋成對配線，較理想為如同差動成對配線般平行地引出。據此，能抑制同相雜訊。為了避免與輸出線圈Lo1感應耦合，而佈線至多層PCB(Printed Circuit Board，印刷電路基板)之其他層上來加以屏蔽，或拉開距離地佈線。同樣地，連接於第2主機電源PS2-B內之分壓電路VD2之反饋配線Wf2a與反饋配線Wg2a係一對反饋成對配線，較理想為如同差動成對配線般平行地引出。據此，能抑制同相雜訊。為了避免與輸出線圈Lo2感應耦合，而佈線至多層PCB之其他層上來加以屏蔽，或拉開距離地佈線。
第1主機電源PS1-B內之開關控制電路SC1以使對作為第1電源用之反饋端子發揮作用之端子P130與作為電源接地用之反饋端子發揮作用之端子P124之間施加之電壓固定之方式，控制第1開關SW1a與第2開關SW2a之打開/關閉，調整輸出電壓Vo1。換種表達方式而言，第1主機電源PS1-B內之開關控制電路SC1以使對反饋配線Wf1a與反饋配線Wg1a之間施加之電壓固定之方式，控制第1開關SW1a與第2開關SW2a之打開/關閉，調整輸出電壓Vo1，使對可移除記憶裝置10之第1電源用之電源端子與電源接地端子之間施加之電壓收斂於允許電壓變動範圍內。
同樣地，第2主機電源PS2-B內之開關控制電路SC2以使對作為第2電源用之反饋端子發揮作用之端子P126與作為電源接地用之反饋端子發揮作用之端子P124之間施加之電壓固定之方式，控制第1開關SW1b與第2開關SW2b之打開/關閉，調整輸出電壓Vo2。換種表達方式而言，第2主機電源PS2-B內之開關控制電路SC2以使對反饋配線Wf2a與反饋配線Wg2a之間施加之電壓固定之方式，控制第1開關SW1b與第2開關SW2b之打開/關閉，調整輸出電壓Vo2，使對可移除記憶裝置10之第2電源用之電源端子與電源接地端子之間施加之電壓收斂於允許電壓變動範圍內。
於以上所說明之圖13所示之構成(例-1)中，使可移除記憶裝置10之第1電源用之電源端子中之1個作為第1電源用之反饋端子發揮作用，使可移除記憶裝置10之第2電源用之電源端子中之1個作為第2電源用之反饋端子發揮作用，使可移除記憶裝置10之電源接地端子中之1個作為電源接地用之反饋端子發揮作用。使用其等，能向主機電源PS-B反饋實際供給至可移除記憶裝置10之第1電源電壓與第2電源電壓。即，能反饋受到了由電源配線之配線電阻Ra、Rb、Rc、Rd、及插槽100之接觸電阻Rs引起之電壓下降之影響之電壓，因此能以將由電源配線之配線電阻Ra、Rb、Rc、Rd、及插槽100之接觸電阻Rs引起之電壓下降消除之方式，調整輸出電壓Vo1、Vo2。從而，能穩定地向可移除記憶裝置10之第1電源用之電源端子與第2電源用之電源端子供給所希望之電壓(即，允許電壓變動範圍內之電壓)。
再者，於圖13所示之構成(例-1)中，反饋配線Wf1a與反饋配線Wg1a係與第1主機電源PS1-B相關之成對之反饋配線，因此亦被稱為第1反饋配線對。又，反饋配線Wf2a與反饋配線Wg2a係與第2主機電源PS2-B相關之成對之反饋配線，因此亦被稱為第2反饋配線對。於圖13所示之構成(例-1)中，反饋配線Wf1a亦被稱為第1反饋成對配線之電源側。反饋配線Wg1a亦被稱為第1反饋成對配線之接地側。反饋配線Wf2a亦被稱為第2反饋成對配線之電源側。反饋配線Wg2a亦被稱為第2反饋成對配線之接地側。又，於圖13所示之構成(例-1)中，第1開關SW1a及第1開關SW1b亦皆被稱為第1開關電路。第2開關SW2a及第2開關SW2b亦皆被稱為第2開關電路。
圖14係表示向可移除記憶裝置10供給雙電源之主機電源PS-C之構成例之圖。圖14之構成(例-2)應用於自供給具有2.5 V電壓之第1電源之第1主機電源PS1-C(電源_2.5 V)消耗之消耗電流值超過2.0 A，自供給具有1.2 V電壓之第2電源之第2主機電源PS2-C(電源_1.2 V)消耗之消耗電流值為2.0 A以下，自第1主機電源PS1-C消耗之消耗電流值與自第2主機電源PS2-C消耗之消耗電流值之合計為4.0 A以下之情形。主機電源PS-C亦被稱為電源電路。第1主機電源PS1-C亦被稱為第1主機電源電路。第2主機電源PS2-C亦被稱為第2主機電源電路。此處同樣地，為了便於說明，考慮到容限而將向1個電源端子供給之安裝上之電流值之上限設為1.0 A來進行說明。
儘管向1個電源端子供給之電流值之上限為1.0 A，但消耗電流值超過了2.0 A，因此第1電源用之電源端子需要3個端子。即，於本構成中，無法如圖13之構成(例-1)那般，使作為第1電源用之電源端子發揮作用之3個端子中之1個端子作為第1電源用之反饋端子發揮作用。因此，第1主機電源PS1-C中，於用以供給第1電源之電源配線上，且與作為第1電源用之電源端子發揮作用之端子P130、端子P131及端子P132接觸之插槽100之各引線端子104之附近部位，設置輸出側之測定點Pf1，並自該測定點Pf1引出反饋配線Wf1b。供設置輸出側之測定點Pf1之各引線端子104之附近部位係指，例如與各引線端子104連接之焊腳之附近，包含各引線端子104之插槽基板連接部106。
反饋配線Wf1b連接於第1主機電源PS1-C內之分壓電路VD1。雖然反饋配線Wf1b較圖12所示之反饋配線Wf1長，但由於分壓電路VD1包含高電阻之負荷，故而電流幾乎不流向該反饋配線Wf1b。因此，由反饋配線Wf1b之配線電阻Rf1b引起之電壓下降小得可忽略不計，從而能精度良好地向第1主機電源PS1-C反饋測定點Pf1之電壓。
再者，關於使第2電源用之電源端子中之1個端子作為第2電源用之反饋端子發揮作用之點、及使電源接地端子中之1個端子作為電源接地用之反饋端子發揮作用之點，與圖13所示之構成相同，因此此處省略其詳細說明。
第1主機電源PS1-C內之開關控制電路SC1以使對測定點Pf1與作為電源接地用之反饋端子發揮作用之端子P124之間施加之電壓固定之方式，控制第1開關SW1a與第2開關SW2a之打開/關閉，調整輸出電壓Vo1。換種表達方式而言，第1主機電源PS1-C內之開關控制電路SC1以使對作為一對反饋成對配線之反饋配線Wf1b與反饋配線Wg1a之間施加之電壓固定之方式，控制第1開關SW1a與第2開關SW2a之打開/關閉，調整輸出電壓Vo1，使對可移除記憶裝置10之第1電源用之電源端子與電源接地端子之間施加之電壓收斂於允許電壓變動範圍內。
又，第2主機電源PS2-C內之開關控制電路SC2以使對作為第2電源用之反饋端子發揮作用之端子P126與作為電源接地用之反饋端子發揮作用之端子P124之間施加之電壓固定之方式，控制第1開關SW1b與第2開關SW2b之打開/關閉，調整輸出電壓Vo2。
於以上所說明之圖14所示之構成(例-2)中，儘管無法反饋供給至作為第1電源用之電源端子發揮作用之端子P130、端子P131及端子P132之電壓，但自設置於與端子P130、端子P131及端子P132接觸之插槽100之各引線端子104之附近部位之測定點Pf1引出了反饋配線Wf1b，而向第1主機電源PS1-C反饋該測定點Pf1之電壓。
據此，能反饋受到了由用以供給第1電源之電源配線之配線電阻Ra引起之電壓下降之影響之電壓，因此能以將由該配線電阻Ra引起之電壓下降消除之方式，調整輸出電壓Vo1。該情形時，如上所述，無法反饋供給至作為第1電源用之電源端子發揮作用之端子P130、端子P131及端子P132之電壓，因此無法以將由與端子P130、端子P131及端子P132接觸之插槽100之接觸電阻Rs引起之電壓下降消除之方式，調整輸出電壓Vo1。但與端子P130、端子P131及端子P132接觸之插槽100之接觸電阻Rs係並聯連接，由該等接觸電阻Rs引起之電壓下降相較由電源配線之配線電阻Ra引起之電壓下降而言影響較小，因此只要能消除由上述配線電阻Ra引起之電壓下降，即可十分穩定地供給所希望之電壓(即，允許電壓變動範圍內之電壓)。又，鑒於只要向第1電源用之電源端子供給允許電壓變動範圍內之電壓即可，且具有2.5 V電壓之第1電源相較於具有1.2 V電壓之第2電源而言，允許電壓變動範圍之容限更大，故而只要能消除由上述配線電阻Ra引起之電壓下降便足夠了。
再者，對於自第2主機電源PS2-C輸出之輸出電壓Vo2，能與圖13所示之構成同樣地進行調整，因此此處省略其詳細說明。
又，於圖14所示之構成(例-2)中，反饋配線Wf1b與反饋配線Wg1a係與第1主機電源PS1-C相關之成對之反饋配線，因此亦被稱為第1反饋配線對。又，反饋配線Wf2a與反饋配線Wg2a係與第2主機電源PS2-C相關之成對之反饋配線，因此亦被稱為第2反饋配線對。於圖14所示之構成(例-2)中，反饋配線Wf1b亦被稱為第1反饋成對配線之電源側。反饋配線Wg1a亦被稱為第1反饋成對配線之接地側。反饋配線Wf2a亦被稱為第2反饋成對配線之電源側。反饋配線Wg2a亦被稱為第2反饋成對配線之接地側。又，於圖14所示之構成(例-2)中，第1開關SW1a及第1開關SW1b亦皆被稱為第1開關電路。第2開關SW2a及第2開關SW2b亦皆被稱為第2開關電路。
圖15係表示向可移除記憶裝置10供給雙電源之主機電源PS-D之構成例之圖。圖15之構成(例-3)應用於自供給具有2.5 V電壓之第1電源之第1主機電源PS1-D(電源_2.5 V)消耗之消耗電流值超過2.0 A，自供給具有1.2 V電壓之第2電源之第2主機電源PS2-D(電源_1.2 V)消耗之消耗電流值為2.0 A以下，自第1主機電源PS1-D消耗之消耗電流值與自第2主機電源PS2-D消耗之消耗電流值之合計超過4.0 A之情形。主機電源PS-D亦被稱為電源電路。第1主機電源PS1-D亦被稱為第1主機電源電路。第2主機電源PS2-D亦被稱為第2主機電源電路。此處同樣地，為了便於說明，考慮到容限而將向1個電源端子供給之安裝上之電流值之上限設為1.0 A來進行說明。
儘管向1個電源端子供給之電流值之上限為1.0 A，但消耗電流值超過了2.0 A，因此第1電源用之電源端子需要3個端子。即，於本構成中，與圖14之構成(例-2)同樣地，於用以供給第1電源之電源配線上，且與作為第1電源用之電源端子發揮作用之端子P130、端子P131及端子P132接觸之插槽100之各引線端子104之附近部位，設置輸出側之測定點Pf1，並自該測定點Pf1引出反饋配線Wf1b。
反饋配線Wf1b連接於第1主機電源PS1-D內之分壓電路VD1。雖然反饋配線Wf1b較圖12所示之反饋配線Wf1長，但由於分壓電路VD1包含高電阻之負荷，故而電流幾乎不流向該反饋配線Wf1b。因此，由反饋配線Wf1b之配線電阻Rf1b引起之電壓下降小得可忽略不計，從而能精度良好地向第1主機電源PS1-D反饋測定點Pf1之電壓。
又，由於自第1主機電源PS1-D消耗之消耗電流值與自第2主機電源PS2-D消耗之消耗電流值之合計超過4.0 A，故而電源接地端子需要5個端子。即，於本構成中，無法如圖13之構成(例-1)及圖14之構成(例-2)那般，使作為電源接地端子發揮作用之5個端子中之1個端子作為電源接地用之反饋端子發揮作用。因此，於電源接地用之電源配線上，且與作為電源接地端子發揮作用之端子P114、P115、P118、P119及端子P124接觸之插槽100之各引線端子104之附近部位，設置電源接地側之測定點Pg1，並自該測定點Pg1引出與第1主機電源PS1-D連接之電源接地側之反饋配線Wg1b、及與第2主機電源PS2-D連接之電源接地側之反饋配線Wg2b。供設置電源接地側之測定點Pg1之各引線端子104之附近部位係指，例如與各引線端子104連接之焊腳之附近，包含各引線端子104之插槽基板連接部106。
反饋配線Wg1b連接於第1主機電源PS1-D內之分壓電路VD1。雖然反饋配線Wg1b較圖12所示之反饋配線Wg長，但由於分壓電路VD1包含高電阻之負荷，故而電流幾乎不流向該反饋配線Wg1b。因此，由反饋配線Wg1b之配線電阻Rg1b引起之電壓下降小得可忽略不計，從而能精度良好地向第1主機電源PS1-D反饋測定點Pg1之電壓。
又，反饋配線Wg2b連接於第2主機電源PS2-D內之分壓電路VD2。雖然反饋配線Wg2b較圖12所示之反饋配線Wg長，但由於分壓電路VD2包含高電阻之負荷，故而電流幾乎不流向該反饋配線Wg2b。因此，由反饋配線Wg2b之配線電阻Rg2b引起之電壓下降小得可忽略不計，從而能精度良好地向第2主機電源PS2-D反饋測定點Pg1之電壓。
再者，關於使第2電源用之電源端子中之1個端子作為第2電源用之反饋端子發揮作用之點，與圖13及圖14所示之構成相同，因此此處省略其詳細說明。
第1主機電源PS1-D內之開關控制電路SC1以使對測定點Pf1與測定點Pg1之間施加之電壓固定之方式，控制第1開關SW1a與第2開關SW2a之打開/關閉，調整輸出電壓Vo1。換種表達方式而言，第1主機電源PS1-D內之開關控制電路SC1以使對作為一對反饋成對配線之反饋配線Wf1b與反饋配線Wg1b之間施加之電壓固定之方式，控制第1開關SW1a與第2開關SW2a之打開/關閉，調整輸出電壓Vo1，使對可移除記憶裝置10之第1電源用之電源端子與電源接地端子之間施加之電壓收斂於允許電壓變動範圍內。
又，第2主機電源PS2-D內之開關控制電路SC2以使對作為第2電源用之反饋端子發揮作用之端子P126與測定點Pg1之間施加之電壓固定之方式，控制第1開關SW1b與第2開關SW2b之打開/關閉，調整輸出電壓Vo2。換種表達方式而言，第2主機電源PS2-D內之開關控制電路SC2以使對作為一對反饋成對配線之反饋配線Wf2a與反饋配線Wg2b之間施加之電壓固定之方式，控制第1開關SW1b與第2開關SW2b之打開/關閉，調整輸出電壓Vo2，使對可移除記憶裝置10之第2電源用之電源端子與電源接地端子之間施加之電壓收斂於允許電壓變動範圍內。
於以上所說明之圖15所示之構成(例-3)中，無法反饋供給至作為第1電源用之電源端子發揮作用之端子P130、端子P131及端子P132之電壓、及供給至作為電源接地端子發揮作用之端子P114、端子P115、端子P118、端子P119及端子P124之電壓。
但自設置於與端子P130、端子P131及端子P132接觸之插槽100之各引線端子104之附近部位之測定點Pf1引出了反饋配線Wf1b，而向第1主機電源PS1-D反饋該測定點Pf1之電壓。又，自設置於與端子P114、端子P115、端子P118、端子P119及端子P124接觸之插槽100之各引線端子104之附近部位之測定點Pg1引出了反饋配線Wg1b、Wg2b，而向第1主機電源PS1-D與第2主機電源PS2-D反饋該測定點Pg1之電壓。
據此，於第1主機電源PS1-D中，能以將由電源配線之配線電阻Ra、Rb引起之電壓下降消除之方式，調整輸出電壓Vo1。該情形時，無法以將由與作為第1電源用之電源端子發揮作用之端子P130、端子P131及端子P132接觸之插槽100之接觸電阻Rs引起之電壓下降、及由與作為電源接地端子發揮作用之端子P114、端子P115、端子P118、端子P119及端子P124接觸之插槽100之接觸電阻Rs引起之電壓下降消除之方式，調整輸出電壓Vo1。但與第1電源用之電源端子接觸之插槽100之接觸電阻Rs、及與電源接地端子接觸之插槽100之接觸電阻Rs皆係並聯連接，由該接觸電阻Rs引起之電壓下降相較由電源配線之配線電阻Ra、Rb引起之電壓下降而言影響較小，因此只要能消除由上述配線電阻Ra、Rb引起之電壓下降，即可十分穩定地供給所希望之電壓(即，允許電壓變動範圍內之電壓)。又，鑒於只要向第1電源用之電源端子供給允許電壓變動範圍內之電壓即可，且具有2.5 V電壓之第1電源相較於具有1.2 V電壓之第2電源而言，允許電壓變動範圍之容限更大，故而只要能消除由上述配線電阻Ra、Rb引起之電壓下降便足夠了。
又，於第2主機電源PS2-D中，能以將由電源配線之配線電阻Rc、Rd引起之電壓下降、及由與作為第2電源用之電源端子發揮作用之端子P126、端子P127及端子P128接觸之插槽100之接觸電阻Rs引起之電壓下降消除之方式，調整輸出電壓Vo2。該情形時，無法以將由與作為電源接地端子發揮作用之端子P114、端子P115、端子P118、端子P119及端子P124接觸之插槽100之接觸電阻Rs引起之電壓下降消除之方式，調整輸出電壓Vo2。但與電源接地端子接觸之插槽100之接觸電阻Rs係並聯連接，由該接觸電阻Rs引起之電壓下降相較由電源配線之配線電阻Rc、Rd引起之電壓下降而言影響較小，因此只要能消除由上述配線電阻Rc、Rd引起之電壓下降，即可十分穩定地供給所希望之電壓(即，允許電壓變動範圍內之電壓)。
再者，於圖15所示之構成(例-3)中，反饋配線Wf1b與反饋配線Wg1b係與第1主機電源PS1-D相關之成對之反饋配線，因此亦被稱為第1反饋配線對。又，反饋配線Wf2a與反饋配線Wg2b係與第2主機電源PS2-D相關之成對之反饋配線，因此亦被稱為第2反饋配線對。於圖15所示之構成(例-3)中，反饋配線Wf1b亦被稱為第1反饋成對配線之電源側。反饋配線Wg1b亦被稱為第1反饋成對配線之接地側。反饋配線Wf2a亦被稱為第2反饋成對配線之電源側。反饋配線Wg2b亦被稱為第2反饋成對配線之接地側。又，於圖15所示之構成(例-3)中，第1開關SW1a及第1開關SW1b亦皆被稱為第1開關電路。第2開關SW2a及第2開關SW2b亦皆被稱為第2開關電路。
根據以上所說明之至少1個實施方式，主機電源PS-B、主機電源PS-C、主機電源PS-D能經由配置於可移除記憶裝置10之複數個端子P中之至少1個端子，被反饋實際供給至該端子之電壓，從而能基於該反饋調整輸出電壓。據此，與比較例之主機電源PS-A相比，能穩定地向可移除記憶裝置10供給所希望之電壓(允許電壓變動範圍內之電壓)。
已對本發明之若干實施方式進行了說明，但該等實施方式只是作為示例提出，並不欲限定發明之範圍。該等新穎之實施方式可採用其他各種方式來實施，於不脫離發明主旨之範圍內，可進行各種省略、替換、變更。該等實施方式及其變化包含於發明之範圍及主旨中，並且包含於申請專利範圍所記載之發明及其等同之範圍內。
[相關申請] 本申請享有以日本專利申請2022-013273號(申請日：2022年1月31日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1: 資訊處理系統 5: 主機機器 10: 可移除記憶裝置 11: 封裝體(本體) 12: 基板 13: NAND型快閃記憶體 14: 控制器 21: 第1面 22: 第2面 23: 側面 31: 第1緣 32: 第2緣 33: 第3緣 34: 第4緣 35: 第1角部 36: 第2角部 37: 第3角部 38: 第4角部 39: 傾斜部 40: 塑模樹脂 100: 插槽 104: 引線端子 105: 接觸部 106: 插槽基板連接部 107: 框架 111: 第1緣 112: 第2緣 113: 第3緣 114: 第4緣 115: 連接部 120: 蓋板 121: 軸 131, 143: NAND介面電路 132: NAND單元陣列(記憶單元陣列) 141: 物理層 142: 核心邏輯 144: LDO調節器 151: DC/DC轉換器 C: 倒角部 Co: 輸出電容器 Lo: 輸出電感器 Lo1, Lo2: 輸出線圈 N1: 節點 P, P101～P132: 端子 Pf, Pg: 測定點 PS1-A, PS1-B, PS1-C, PS1-D: 第1主機電源 PS2-A, PS2-B, PS2-C, PS2-D: 第2主機電源 PS-A, PS-B, PS-C, PS-D: 主機電源 r1, r2, r3: 行 R1: 第1行 R1: 第1電阻 R2: 第2行 R2: 第2電阻 R3: 第3行 Ra, Rb, Rc, Rd, Rf, Rg, Rf1a, Rf2a, Rg1a, Rg2a: 配線電阻 RG, RG1, RG2: 基準電壓產生電路 Rs: 接觸電阻 SC, SC1, SC2: 開關控制電路 SW1, SW1a, SW1b: 第1開關 SW2, SW2a, SW2b: 第2開關 VD, VD1, VD2: 分壓電路 Wf, Wg, Wf1a, Wf2a, Wg1a, Wg2a: 反饋配線
圖1係表示實施方式之資訊處理系統之構成例之圖。 圖2A係實施方式之可移除記憶裝置之第1面側之俯視圖。 圖2B係實施方式之可移除記憶裝置之側視圖。 圖2C係實施方式之可移除記憶裝置之第2面側之俯視圖。 圖3係表示實施方式之可移除記憶裝置之構成例之圖。 圖4係表示實施方式之可移除記憶裝置之外形形狀、及複數個端子之配置例之俯視圖。 圖5係表示保持實施方式之可移除記憶裝置之插槽之外形形狀、及複數個引線端子之配置例之俯視圖。 圖6係表示實施方式之可移除記憶裝置保持於插槽之狀態之側視圖。 圖7係表示利用雙電源而動作之實施方式之可移除記憶裝置的複數個電源端子與電源接地端子之配置例之圖。 圖8係表示利用雙電源而動作之實施方式之可移除記憶裝置的電源電壓規格之圖。 圖9係表示利用雙電源而動作之實施方式之可移除記憶裝置的電源構成例之方塊圖。 圖10係表示降壓型之開關調節器之構成例之圖。 圖11係表示圖10所示之第1開關與第2開關之打開/關閉、輸出電壓及反饋電壓之關係之波形圖。 圖12係表示向可移除記憶裝置供給雙電源之比較例的主機電源之構成例之圖。 圖13係表示向可移除記憶裝置供給雙電源之實施方式的主機電源之構成例之圖。 圖14係表示向可移除記憶裝置供給雙電源之實施方式的主機電源之另一構成例之圖。 圖15係表示向可移除記憶裝置供給雙電源之實施方式的主機電源之又一構成例之圖。
10: 可移除記憶裝置 100: 插槽 104: 引線端子 Lo1, Lo2: 輸出線圈 N1: 節點 P114, P115, P118, P119, P124, P126, P127, P128, P130, P131, P132: 端子 PS-B: 主機電源 PS1-B: 第1主機電源 PS2-B: 第2主機電源 R1: 第1電阻 R2: 第2電阻 R3: 第3行 Ra, Rb, Rc, Rd, Rf1a, Rf2a, Rg1a, Rg2a: 配線電阻 RG1, RG2: 基準電壓產生電路 Rs: 接觸電阻 SC1, SC2: 開關控制電路 SW1a, SW1b: 第1開關 SW2a, SW2b: 第2開關 VD1, VD2: 分壓電路 Wg, Wf1a, Wf2a, Wg1a, Wg2a: 反饋配線

Claims (10)

  1. 一種資訊處理裝置，其包含： 保持部，其可保持可移除記憶裝置；及 電源電路，其用以向上述可移除記憶裝置供給第1電壓、及與上述第1電壓不同之第2電壓； 上述可移除記憶裝置包含：複數個第1電源端子，其等分別可被供給上述第1電壓；複數個第2電源端子，其等分別可被供給上述第2電壓；及複數個電源接地端子，其等分別可連接於接地電壓；且上述複數個第1電源端子相互電性連接，上述複數個第2電源端子相互電性連接，上述複數個電源接地端子相互電性連接； 上述電源電路具有： 第1配線，其連接於可輸出上述第1電壓之節點；第2配線，其連接於可輸出上述第2電壓之節點；接地配線，其連接於可輸出接地電壓之節點；及複數個反饋配線； 於上述可移除記憶裝置保持於上述保持部之情形時，上述複數個反饋配線中之第1反饋配線經由上述保持部電性連接於上述複數個第1電源端子中之1個，上述第1配線經由上述保持部電性連接於上述複數個第1電源端子中之其他端子； 於上述可移除記憶裝置保持於上述保持部之情形時，上述複數個反饋配線中之第2反饋配線經由上述保持部電性連接於上述複數個電源接地端子中之1個，上述電源接地配線經由上述保持部電性連接於上述複數個電源接地端子中之其他端子； 於上述可移除記憶裝置保持於上述保持部之情形時，上述第2配線經由上述保持部電性連接於上述複數個第2電源端子中之至少1個； 上述電源電路於上述可移除記憶裝置保持於上述保持部之情形時，基於上述第1反饋配線之電壓及上述第2反饋配線之電壓，控制上述第1電壓。
  2. 如請求項1之資訊處理裝置，其中 於上述可移除記憶裝置保持於上述保持部之情形時，上述複數個反饋配線中之第3反饋配線經由上述保持部電性連接於上述複數個第2電源端子中之1個，上述第2配線經由上述保持部電性連接於上述複數個第2電源端子中之其他端子； 上述第2反饋配線經由上述保持部電性連接於上述複數個電源接地端子中之上述1個； 上述電源電路於上述可移除記憶裝置保持於上述保持部之情形時，基於上述第3反饋配線之電壓及上述第2反饋配線之電壓，控制上述第2電壓。
  3. 如請求項1之資訊處理裝置，其中 於上述可移除記憶裝置保持於上述保持部之情形時，上述第2配線經由上述保持部與上述複數個第2電源端子全體電性連接，上述複數個反饋配線中之第3反饋配線經由上述保持部與上述複數個第2電源端子中之全體電性連接； 上述第2反饋配線經由上述保持部電性連接於上述複數個電源接地端子中之上述1個； 上述電源電路於上述可移除記憶裝置保持於上述保持部之情形時， 基於上述第3反饋配線之電壓及上述第2反饋配線之電壓，控制上述第2電壓。
  4. 如請求項2或3之資訊處理裝置，其中 上述電源電路包含：上述第1反饋配線與上述第2反饋配線相互平行地延伸之第1部分；及上述第3反饋配線與上述第2反饋配線相互平行地延伸之第2部分。
  5. 如請求項1之資訊處理裝置，其中上述第1電源端子之數量為3，上述第2電源端子之數量為3，上述電源接地端子之數量為5。
  6. 如請求項1之資訊處理裝置，其中上述第2電壓高於上述第1電壓。
  7. 如請求項6之資訊處理裝置，其中上述第1電壓為1.2V，上述第2電壓為2.5V。
  8. 如請求項1之資訊處理裝置，其中 上述電源電路包含降壓型之開關調節器； 上述開關調節器具有：上述複數個反饋配線；分壓電路，其連接於上述複數個反饋配線；基準電壓產生電路，其產生基準電壓；開關控制電路，其連接於上述分壓電路及上述基準電壓產生電路；及第1開關電路及第2開關電路，其等由上述開關控制電路控制；且 上述分壓電路係：基於對上述第1反饋配線與上述第2反饋配線之間施加之電壓，產生反饋電壓； 上述開關控制電路係：基於上述反饋電壓及上述基準電壓，使用上述第1開關電路及上述第2開關電路，控制上述第1電壓。
  9. 一種資訊處理裝置，其包含： 複數個第1電源端子； 複數個第2電源端子； 複數個第1電源接地端子；及 電源電路，其具有可輸出第1電壓之第1節點、及可輸出與上述第1電壓不同之第2電壓之第2節點；且 上述電源電路具有：第1配線，其連接於上述第1節點；第2配線，其連接於上述第2節點；接地配線，其連接於可輸出接地電壓之節點；及複數個反饋配線； 上述複數個反饋配線中之第1反饋配線連接於上述複數個第1電源端子中之1個，上述第1配線連接於上述複數個第1電源端子中之其他端子； 上述複數個反饋配線中之第2反饋配線連接於上述複數個第1電源接地端子中之1個，上述接地配線連接於上述複數個第1電源接地端子中之其他端子； 上述電源電路係：基於上述第1反饋配線之電壓及上述第2反饋配線之電壓，控制上述第1電壓，上述第1反饋配線之電壓係基於上述複數個第1電源端子中之上述其他端子之電壓，上述第2反饋配線之電壓係基於上述複數個第1電源接地端子中之上述其他端子之電壓。
  10. 如請求項9之資訊處理裝置，其中 於上述資訊處理裝置與可移除記憶裝置連接之情形時，上述複數個第1電源端子各自與上述可移除記憶裝置之複數個第3電源端子分別連接，上述複數個第2電源端子之各自與上述可移除記憶裝置之複數個第4電源端子分別連接，上述複數個第1電源接地端子各自與上述可移除記憶裝置之複數個第2電源接地端子分別連接； 上述複數個第3電源端子於上述可移除記憶裝置內部，相互電性連接，上述複數個第4電源端子於上述可移除記憶裝置內部，相互電性連接，上述複數個第2電源接地端子於上述可移除記憶裝置內部相互電性連接。
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