TWI810387B - 整合人工神經網路與通用處理器電路之系統單晶片 - Google Patents

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雷斯特 Ａ 三世 弗斯特
伊莉莎白 Ｍ 魯德尼克
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Abstract

本發明揭示一種分析音訊或視訊輸入資料之電路系統及方法，其能夠偵測、分類及後處理一輸入資料串流之型樣。該電路系統可由一或多個數位處理器、一或多個可組態脈衝神經網路電路及用於選擇二維輸入資料之數位邏輯組成。該系統可使用該等神經網路電路來偵測及分類型樣且使用一或多個該等數位處理器來對該輸入資料執行進一步詳細分析且將一分析之結果傳訊至該系統之輸出。

Description

整合人工神經網路與通用處理器電路之系統單晶片
本文所揭示之實施例大體上係關於電子電路之技術領域。更特定言之，所揭示之實施例係關於能夠偵測及分類輸入信號(諸如數位視訊、射頻及音訊信號)之特定型樣之電子電路之系統。
如本技術中已知，音訊、射頻攔截系統及視訊監控系統必須在高輸入活動時段期間高效率處理大量資料；相同系統需要在輸入資料不改變或僅很少改變之時段期間使用非常少量功率來操作。此一系統之一節能實施方案應能夠在其輸入處偵測到活動程度且根據活動程度來適當調整其運算能力以消耗低能量來操作。
吾人關注執行二維資料之節能型樣匹配處理。實例包含多個時間間隔內之靜態成像及一維資料之型樣匹配。一維資料之實例包含射頻頻譜分析器瀑布圖，其中各線表示依據時間而變化之一較大頻譜上連續間隔之一組帶通濾波器之輸出量值。在音訊頻譜中，資料可為連續間隔之帶通濾波器隨時間之輸出量值。
針對影像偵測及影像分類任務(例如區分影像上之士兵、平民、動物等等)，將影像作為個別影像或作為視訊串流載入至一電腦系統 中，其由依序讀取之多個影像組成。影像通常編碼為像素之一矩形區塊。作為一實例，在RGB影像中，各像素由8個位元之「紅色」資料、8個位元之「綠色」資料及8個位元之「藍色」資料組成。三個色值之組合導致一像素之最終色彩及亮度。
隨時間之無線電頻譜資料可提供可識別一環境中之發射器之類型的一頻譜指紋。音訊指紋可識別所關注之聲學現象及揚聲器或口語現象以執行語音轉文字型應用。
在基於軟體之型樣匹配分類系統中，在通用處理器(CPU)核心或支援典型型樣匹配運算(諸如卷積)之專用可程式化硬體上執行演算法。
所有此等系統存在一主要缺點：系統之功耗較高，其歸因於處理器需要不斷操作(不管影像或頻譜內容隨時間之輸入串流是否具有所關注之任何內容(諸如一般為士兵或人))之事實。例如，當在夜晚期間使一攝影機對向一建築之一後門時：在整個晚上視訊串流上可看見少量人，總計一兩分鐘之影像串流值得分析，而系統需要整晚(例如8小時)操作。與連續操作相比，能夠僅在需要時接通系統可節省(1-(2分鐘)/(8小時))*100%=99.58%之能量。
本文揭示一種分析音訊或視訊輸入資料之電路系統及方法，其能夠偵測、分類及後處理一輸入資料串流之型樣。該電路系統可由一或多個數位處理器、一或多個可組態脈衝神經網路電路及用於選擇二維輸入資料之數位邏輯組成。該系統可使用該等神經網路電路來偵測及分類型樣且使用一或多個該等數位處理器來對該輸入資料執行進一步詳細分析 且將一分析之結果傳訊至該系統之輸出。
10:主輸入信號匯流排
12:輸入緩衝器區塊/輸入緩衝器
14:輸入匯流排
16:處理器子系統
18:雙向匯流排/匯流排信號
20:資料選擇電路/資料選擇區塊
22:匯流排/匯流排信號/控制匯流排信號
24:輸出匯流排/匯流排信號/輸入信號匯流排
26:神經網路/人工神經網路/神經網路區塊
28:匯流排信號/輸出信號匯流排
30:處理器/處理器核心
32:額外處理器
34:互連系統
36:記憶體區塊
38:其他系統組件
40:輸入/輸出(I/O)系統區塊/I/O系統
44:記憶體陣列
46:N*M個像素
48:2N*2M個緩衝器
50:4N*4M個緩衝器
52:N*M個資料緩衝器
54:數位轉類比轉換器(DAC)
55:信號
56:脈衝神經網路
57:信號
58:類比轉數位轉換器(ADC)
60:像素輸入
62:DAC
64:脈衝神經元電路
66:神經網路
68:脈衝神經元
70:脈衝神經元
72:輸出層神經元/脈衝神經元
74:連接/突觸
76:連接/突觸
78:類比轉數位轉換器電路
80:數位信號
82:電流源
84:導線/節點
86:開關
88:開關
90:電阻器/電阻元件
92:電阻器/電阻元件
94:節點
96:電晶體/節點
98:電晶體/節點
100:電晶體
102:電晶體
110:電晶體
112:電晶體
114:電流源
116:輸出節點/網/輸入/輸入節點/閘極電壓
118:電阻器
120:NMOS電晶體
122:NMOS電晶體
124:NMOS電晶體
126:NMOS電晶體
128:節點
130:電容器/電容
132:NMOS電晶體
134:電阻器
136:節點
138:電容器/電容
140:PMOS電晶體
142:PMOS電晶體
144:NMOS電晶體
146:NMOS電晶體
147:電阻器
148:節點
150:反相器電路/反相器
152:反相器電路/反相器
154:電壓源/恆定電壓
156:輸出節點
158:憶阻器
159:數位輸入信號
160:正反器
161:輸出信號「Scan-Out」/「Scan-Out」埠
162:「及」閘
164:「及」閘
168:電晶體
170:電晶體
172:電晶體
174:電晶體
176:電晶體
178:電晶體
179:節點
180:電晶體
182:電阻器
184:反相器電路/反相器
186:反相器
188:通路電晶體
190:通路電晶體
192:反相器電路/反相器
193:輸出信號「bit」
194:反相器電路/反相器
195:反相值「bit_bar」
196:電晶體
198:電晶體
200:電晶體
202:電晶體
204:電晶體
206:電晶體
208:電晶體
210:電晶體
212:電晶體
214:節點
216:電晶體
218:電晶體
220:輸入節點「V1」
222:輸入節點「V2」
232:電晶體
234:電晶體
240:電晶體
242:電晶體
248:電晶體
250:輸入「bit0」/電晶體
254:電阻/電阻器
256:電阻/電阻器
258:電阻/電阻器
260:電阻/電阻器
262:電阻/電阻器
264:電阻/電阻器
266:最高有效位元/節點
268:電晶體
270:電晶體
272:輸出「V1」
274:電晶體
276:電晶體
278:輸出「V2」
280:輸入信號
282:電晶體/處理器
284:電晶體
286:網
288:神經元電路/神經元
290:輸出
292:總是接通互連系統
294:總是接通處理器
296:額外處理器/組件
298:總是接通輸入/輸出電路/總是接通功率管理電路/總是接通I/O系統區塊/總是接通I/O系統
300:功率管理系統區塊/功率管理系統
302:記憶體/組件
304:其他輸入/輸出電路/組件
CLK:時脈信號
in:節點/輸入電壓
out:輸出節點
VDAC:電壓
VDD:供應電壓
VPROG:源電壓
圖1係本文所揭示之一實例性實施例之一高階方塊圖；圖2係來自圖1之一實例性處理器子系統之一圖式；圖3係以1：1、2：1及4：1之比例促進影像按比例縮小之來自圖1之資料選擇電路20之實例性功能性之一圖式；圖4係來自圖1之一實例性神經網路26之一電路圖；圖5係來自圖1之人工神經網路26之一可能實施方案之一詳細電路圖，人工神經網路26由4個N位元數位轉類比轉換器(ADC)電路、作為第一網路層之具有類比輸入之4個脈衝神經元、作為中間網路層之2個全連接脈衝神經元、作為網路之輸出層之1個全連接脈衝神經元及將脈衝信號轉換為一或多個位元之一數位輸出信號之1個類比轉數位轉換器電路(DAC)構成；圖6係來自圖5之數位轉類比轉換器電路62之一實例性單位元片之一圖式；圖7係在輸出節點116處加總其輸出電流之大量實例性單位元數位轉類比轉換器電路之一圖式；圖8係圖7之電流源114之一實例性電路實施方案；圖9係來自圖5之脈衝神經元68之一實例性電路實施方案；圖10係用於儲存神經網路權重之一實例性憶阻器程式化及讀出電路之一電路實施方案；圖11係一權重可程式化神經網路突觸之一實例性電路實施方案； 圖12係用於與圖11之突觸一起使用之一4位元基於階梯電路之數位轉類比轉換器之一實例性電路實施方案；圖13係來自圖5之一脈衝神經元68之一實例性電路實施方案，脈衝神經元68具有累積來自圖11之4個突觸之脈衝之4個輸入電路；及圖14係來自圖2之處理器系統之一功率管理實施方案之一實例性功率管理圖。
相關申請案之交叉參考
本申請案係基於及受益於2018年10月25日申請之美國專利申請案第62/750,584號之申請日。本申請案之全部內容以引用的方式併入本文中。
現參考圖1，其展示一主輸入信號匯流排10、一輸入緩衝器區塊12、一處理器子系統16、連接至處理器子系統16及實施例之主輸出之一雙向匯流排18、一資料選擇區塊20及一神經網路區塊26。
更詳細而言，仍參考圖1，輸入緩衝器12可用於緩衝匯流排10上之輸入資料之一連續或不連續串流且可允許處理器子系統16及資料選擇區塊20依不同於輸入匯流排10上之資料速率的一速率消耗此資料。輸入緩衝器12之輸出透過匯流排14連接至處理器子系統16及資料選擇區塊20之輸入；資料選擇區塊20之輸出匯流排24連接至神經網路區塊26，且神經網路區塊26之輸出透過匯流排28連接至處理器子系統。
仍參考圖1，處理器子系統16亦可透過匯流排22將控制信號發送至資料選擇區塊20。
圖2繪示圖1之處理器子系統16之一實例。此處理器子系統可由連接處理器30及一或多個選用額外處理器32與記憶體區塊36、其他系統組件38及I/O系統區塊40之一互連系統34組成。
仍參考圖2，可透過輸入匯流排14(其連接至互連系統34)及匯流排信號18、22及28來執行與圖1之其他組件之通信。
圖3繪示可自輸入緩衝器區塊12收集資料之資料選擇區塊20之一功能繪圖。圖3中所展示之實施例可由以下兩個主要組件組成：能夠儲存寬度*深度資料單元(諸如彩色影像像素資料)之一記憶體陣列44及能夠儲存N*M彩色影像像素資料之資料緩衝器52。記憶體陣列44可用於儲存一維及二維輸入資料，其取決於可處理之資料之類型。
仍參考圖3，資料選擇區塊可為發生於M個時間樣本處以產生一N*M頻譜時間遞增緩衝器52之射頻或音訊資料之一組之N個一維連續間隔帶通濾波器輸出量值。
圖3亦繪示將N*M個像素46、2N*2M個緩衝器48及4N*4M個緩衝器50之組合子取樣至一組之N*M個資料緩衝器52中之方法之一實例。資料緩衝器52之輸出可透過匯流排信號24連接至圖1之神經網路26。
熟習技術者應瞭解，可透過選擇多個演算法(諸如平均化2N*2M個資料之值)或藉由選擇2N*2M個緩衝器資料之最小值或最大值來執行資料緩衝器之子取樣，例如2N*2M緩衝器資料縮減至N*M緩衝器資料之子取樣，即，一2：1縮減取樣程序。
參考圖1，在一實例中，藉由處理器子系統16產生之控制匯流排信號22，一組特定像素或圖3之記憶體陣列44內之頻譜資料緩衝器可經選擇以由圖1之資料選擇20複製至圖3之N*M像素緩衝器52。
熟習成像資料之技術者應瞭解，一彩色影像像素(諸如以RGB格式編碼之一像素)由一個以上位元之資訊組成；就所謂之888 RGB影像資料而言，使用8個位元之紅色影像資料、8個位元之綠色影像資料及8個位元之藍色影像資料來編碼一單一影像像素之資料。熟習技術者應進一步瞭解，該等24個位元之組合可表示一單一影像像素之色彩及亮度。
現參考圖4，圖1之神經網路26之一實例可由一多位元數位轉類比轉換器(DAC)54、脈衝神經網路56及一類比轉數位轉換器(ADC)58組成。輸入信號匯流排24可連接至圖1之資料選擇區塊20且輸出信號匯流排28可連接至圖1之處理器子系統16。
熟習技術者應瞭解，信號55及57可為載送類比信號之匯流排系統且信號55及57之匯流排寬度可彼此不同。
圖5繪示來自圖1之人工神經網路26之一可能實施方案之一詳細電路圖，人工神經網路26由4個N位元數位轉類比轉換器(ADC)電路、作為第一網路層之具有類比輸入之4個脈衝神經元、作為中間網路層之2個全連接脈衝神經元、作為網路之輸出層之1個全連接脈衝神經元及將脈衝信號轉換為一或多個位元之一數位輸出信號之1個類比轉數位轉換器電路(DAC)構成。各由一或多個位元組成之大量輸入資料(例如影像像素)可連接至一多層神經網路66。在所繪示之實例中，展示4個脈衝神經元電路64，其等可充當網路之一輸入層神經元且可連接至中間網路層之一或多個脈衝神經元68及70。本技術中已知，網路層之間的連接74及76可實施加權函數(亦指稱權重)以將唯一權重賦予脈衝神經元64及神經元68及70之輸出之間的各連接。
神經元68及70之輸出可透過加權連接76連接至神經網路66 之一輸出層神經元72。脈衝神經元72之輸出可連接至一類比轉數位轉換器電路78，類比轉數位轉換器電路78在其輸出處提供一或多個位元之一數位信號80用於連接數位邏輯之消耗。
熟習技術者已知，可使用DAC 62之任何數目個像素輸入60。本技術中進一步已知，神經網路66可由任何數目個網路層及任何數目個連接神經元組成。本技術中亦已知，具有較高數目個網路層、較高數目個神經元及個別神經元之間的較高數目個連接之神經網路可允許儲存、偵測及分類一組較大型樣。
熟習技術者進一步已知，連接74及76指稱神經元之間的突觸或突觸連接。
現參考圖6中所展示之電路(其係一數位轉類比轉換器(DAC)之一單位元片之一實例)，一電流源82可透過開關86及88將導線84上之一恆定電流提供至兩個傳導路徑，開關86及88可由來自60之一單一輸入值「Bit」及其反相值「Bit bar」控制。若啟動開關86，則來自源82之電流可流動通過電阻器90而至電路之共同接地連接。相反地，若啟動開關88，則來自源82之電流可流動通過電阻器92而至節點94中。熟習技術者已知，反相信號(諸如「Bit bar」)可自非反相信號(諸如「Bit」)產生，其中(例如)一電路由至少一PMOS電晶體及至少一NMOS電晶體組成。
現參考圖7，其表示用於實施一N位元DAC之圖6中所展示之大量電路，其中N係1或大於1之一整數。可由反相輸入信號控制之開關86之輸出可經由電阻90連接至電路之共同接地節點。圖6節點94中及此處圖7中所展示之開關88(其可由非反相輸入信號(諸如「Bit 0」及「Bit N-1」控制)之輸出可透過網116連接且饋送至圖9中之脈衝神經元電路之輸入 116中。
熟習技術者已知，電阻器90及92可藉由加偏壓於電晶體閘極使得其充當具有恆定電阻之裝置來代以實施為大量電晶體。
圖7亦繪示一電流鏡電路之一實例，其可用作為DAC電路之單位元片之位元0、1至N-1之共同電流源。奈安培至微安培範圍內之一極小恆定電流可自電流源114汲取，可流動通過電晶體96及98。熟習技術者已知，場效電晶體(FET)(諸如FET 96及98)之兩個主要參數可為傳導通道之尺寸。尺寸可由通道之寬度「W」及通道之長度「L」界定。如熟習技術者進一步所知，描述通道尺寸之通常方式可藉由將通道之寬度與長度之比率界定為「W/L」。寬度增大可減小通道電阻，而通道之長度增大可增大通道電阻。
如圖7中所展示，電晶體對96及98可構建具有電晶體100及102之一電流鏡。在65nm CMOS技術中之一實例性實施方案中，節點96及98之電晶體寬度與長度之比率可為W/L=1，例如W=60nm且L=60nm。熟習技術者已知，若電晶體100及102之電晶體寬度與長度比經選擇為相同於電晶體96及98之電晶體寬度與長度比(W/L=1)，則通過節點84之所得電流可相同於通過源114之電流。
圖7亦繪示電晶體96及98亦可表示具有電晶體110及112之一電流鏡。作為一實例，若「N」經選擇為2，可實施一2位元數位轉類比轉換器。在該情況中，電晶體110及112之寬度與長度比可經選擇為W/L=2，使得流動通過電晶體110及112、位元1之開關88及電阻器92而至節點116之電流係流動通過電晶體100、102、位元0之開關88及電阻器92之電流量的兩倍。熟習技術者已知，此D/A電路可藉由添加具有W/L=2、 W/L=4等等之電晶體比之位元片直至達成數位輸入位元之所要數目來擴展至兩個以上輸入位元。作為一實例，使用8位元數位輸入資料，電晶體110及112之寬度與長度比可為W/L=128。熟習技術者亦已知，具有為用於設計中之最小寬度之p倍之一寬度W之任何電晶體可由各具有一寬度W/p之p個電晶體替換。
熟習技術者應瞭解，無論應用於N位元輸入之值如何，自電流源114汲取之總電流可恆定。
仍參考圖7之發明，電晶體96、98、100、102、110及112可實施為p通道金屬氧化物半導體場效電晶體(P-MOSFET或PMOS)電晶體。開關86及88可實施為p通道(PMOS)或n通道MOSFET(NMOS)或雙極電晶體。在一所要實施方案中，圖7中所繪示之所有電晶體可實施為PMOS電晶體。亦在所要實施方案中，電阻元件90及92可使用NMOS電晶體來實施。
仍參考圖7，自電流源114汲取之恆定電流可實現通過節點116之輸出電流之一準確高速調整且因此實現自DAC至連接至節點116之一脈衝神經元電路之準確及高速類比傳訊。無論N位元數位輸入資料如何，通過圖7之所有電阻元件90及92之恆定電流量之汲取可允許一平滑及連續電流在N個輸入之一或多者改變其值時流動通過節點116。
圖8繪示圖7中之電流源114之一實例性電路實施方案。熟習技術者已知，NMOS電晶體120、122、124及126之組合可實施一電流鏡，使得通過電阻器118之恆定電流「鏡像」於節點128上之輸出電流中。在其中可將VDD設定為1.8V之一實例性實施方案中，電阻器118可具有270MΩ之一值，且將電晶體之W/L比設定為2/1(例如W=240nm且 L=120nm)，如圖7中所展示，所使用之電流源114之所得恆定電流可為約5nA。
熟習技術者已知，圖8中之電阻器118可使用一PMOS電晶體來實施以減小實現作為一晶片佈局之部分之電流源所需之圖8之電路之面積。
現參考圖9，現提供可用於圖4之DAC 54、脈衝神經網路56及類比轉數位轉換器(ADC)58中之一脈衝神經元之一實例性電路描述。神經元電路可包含一輸入節點116、一電壓源154、將輸入連接至接地之一電容器130、將輸出節點156連接至輸入節點116之一電容器138、可使節點116放電至接地之一NMOS電晶體132及一電阻器134、由PMOS電晶體140及142、NMOS電晶體144及146及電阻器147組成之一比較器電路及兩個反相器電路150及152。
熟習技術者已知，由電晶體140、142、144、146及147組成之圖9之比較器電路可比較電晶體142之閘極電壓116與電晶體146之閘極處之恆定電壓154。若電晶體142之閘極電壓高於源154之電壓，則節點148上之電壓可增大至其中反相器150之輸出電壓可自約VDD減小至約零伏特之點。150之輸出電壓之變化可使反相器152之輸出電壓自約零伏特反相至VDD，其可產生類似於輸出節點156上之一脈衝的輸出波形之前半部。
熟習技術者亦已知，152之輸出電壓朝向VDD增大可引起電容器138充電，且此可進一步加速電容器130之充電且可使節點116上之電壓朝向VDD增大。熟習技術者進一步已知，增大節點136上之電壓可啟動電晶體132且可使電容器116放電通過電晶體132及電阻器134而朝向接 地，使得流動至輸入節點116中之電流可開始脈衝神經元電路之操作之一新循環，即，電容器130之充電、比較器中之臨限值比較及一脈衝輸出波形之整形可重新開始。
仍參考圖9，在一實例性實施方案中，供應電壓VDD可為1.8V，電壓源154之輸出電壓可為1.8V，電壓源154之輸出電壓可為0.65V，電阻器134及147可為500kΩ，電容130可為5fF，電容138可為2fF，PMOS電晶體140及144之電晶體寬度長度比可為W/L=2，NMOS電晶體142及146之W/L比可為W/L=1，NMOS電晶體132之W/L比可為W/L=1，反相器150之電晶體之寬度與長度比可為Wp/Lp=Wn/Ln=2，反相器152之電晶體之寬度與長度比可為Wp/Lp=1.5及Wn/Ln=1。
熟習技術者亦已知，具有約2.0至約2.5(取決於所使用之製造技術)之Wp/Lp除以Wn/Ln之寬度與長度比之一反相器可暴露對稱切換行為，即，反相器之輸出上之上升過渡波形可為輸出上之下降過渡波形之反相。熟習技術者亦已知，儘管數位邏輯可期望反相器電路之對稱切換行為，但可期望圖9之電路中之反相器150及152產生更類似於一脈衝之一不對稱輸出波形。
圖10繪示用於將一數位值掃描至一掃描鏈中、程式化一憶阻器使得其電阻可表示掃描輸入之數位值及程式化一數位儲存電路以表示儲存於憶阻器中之值之一電路之一實例。電路可由數位輸入信號159(諸如「Scan-In」、「CLK」、「Write」、「Set」及「Program」)及一輸出信號「Scan-Out」161組成。「Scan-In」及「CLK」用於將一值掃描至正反器160中，「Scan-Out」可連接至圖10之電路之另一例項，且「Program」可用於程式化一憶阻器158，且「Set」及「Write」可用於將儲存於憶阻器 158中之值傳送至一儲存電路中，儲存電路可由通路電晶體188及190及兩個反相器電路192及194組成。兩個反相器之輸出可連接至輸出信號「bit」193及其反相值「bit_bar」195。熟習技術者已知，掃描鏈可由多個正反器組成，其中鏈中之第一正反器之輸入可連接至系統級之一掃描輸入埠，鏈中之最後正反器之輸出可連接至系統級之一掃描輸出埠，且所有其他正反器「鏈接」於第一正反器與最後正反器之間。熟習技術者亦已知，藉由時脈信號「CLK」來掃描至掃描中之序列可儲存於系統上或系統外部，例如儲存於一外部記憶體中；此外，熟習技術者已知，掃描鏈之內容可自不是本文所討論之實施例之部分的一電腦上之手動計算或功能模擬導出。作為一實例，圖5之神經網路66可含有圖11之大量突觸74及76，其等之各者可利用圖10之電路之4個例項及圖12之電路之1個例項來組態一單一突觸電路。圖10之各電路之「Scan-Out」埠可連接至圖10之電路之另一例項之一「Scan-In」埠。熟習技術者已知，可任意選擇將圖10之電路之一例項之掃描埠連接至相同電路之另一例項之順序。熟習技術者亦已知，如本文所描述般構建之掃描鏈中之第一電路之「Scan-In」埠及掃描鏈之最後元件之「Scan-Out」埠可存取於電路階層之頂層處。使得一預定掃描向量可藉助於掃描時脈信號「CLK」來掃描至連接至掃描鏈之正反器160中。熟習技術者進一步已知，掃描向量之長度可為至少與連接至一掃描鏈之正反器160一樣多之位元。
仍參考圖10之發明，可藉由首先將一資料位元掃描至正反器160中且將輸入「Program」設定為1來程式化憶阻器158。若正反器160之輸出埠Q係邏輯1，則「及」閘162之輸出值可為1，電晶體172及174之閘極可為1，且一電流可自源電壓VPROG向下流動通過憶阻器158而至接 地且可將憶阻器158之電阻自一低值改變為一高值或反之亦然，其取決於所使用之憶阻器技術。若正反器160之輸出埠Q係邏輯0，則「及」閘164之輸出值可為1，電晶體168及170之閘極可為1，且一電流可自源電壓VPROG向上流動通過憶阻器158而至接地且可將憶阻器158之電阻自一高值改變為一低值或反之亦然，其取決於所使用之憶阻器技術。
熟習技術者已知，電晶體168、170、172及174可實施為PMOS電晶體而非NMOS電晶體，且憶阻器程式化電壓VPROG可高於供應電壓VDD。
仍參考圖10，可藉由將輸入「Set」設定為1來解譯由憶阻器158之一高電阻表示之邏輯值以因此啟動通過電晶體176、憶阻器158及電晶體178之一傳導路徑。節點179之電壓可傳輸通過電晶體180且可為反相器電路184之輸入電壓。當「Set」輸入係0時，電阻器182可汲取反相器184之輸入電壓朝向接地。熟習技術者已知，在完成圖10中之電路之程式化、設定及寫入任務之後，需要電阻器182避免反相器184之輸入處之一浮動電壓。
熟習技術者亦已知，憶阻器158之一高電阻狀態可導致更接近VDD而非接地之節點179上之一電壓以因此導致反相器184之輸入處之一較高電壓。熟習技術者進一步已知，憶阻器158之一低電阻狀態可導致反相器184之輸入處之一較低電壓。熟習技術者亦已知，可藉由將輸入「Program」設定為0來推斷憶阻器158之程式化。
除此之外或替代地，反相器184之輸出值可為反相器186之反相輸出值。
熟習技術者已知，圖10之電晶體188及190及反相器192及 194可一起表示一1位元靜態6電晶體記憶體「6T SRAM」單元之電路。熟習技術者亦已知，單位元之資料之儲存可由其他類型之記憶體單元(諸如一4電晶體2電阻器「4T2R」記憶體單元或一動態記憶體「DRAM」單元)完成。
熟習技術者亦已知，可藉由將輸入「Write」設定為1來程式化圖10之SRAM單元，其可促使反相器192及194儲存反相器184之值及反相器186之輸出處之反相值。熟習技術者進一步已知，反相器192及194由低於反相器184之驅動強度電晶體構成，使得反相器184及186之輸出值可促成反相器192及194之輸出處之邏輯值。
仍參考圖10，憶阻器電阻之讀出操作及至SRAM單元之寫入操作可藉由將輸入「Set」及「Write」改變為0來推斷。熟習技術者已知，反相器192及194之輸出值不會在電路切斷或一新寫入操作開始之前改變。輸出信號「bit」可連接至反相器194之輸出且輸出信號「bit_bar」可連接至反相器192之輸出。
在圖10之一實例性實施方案中，NMOS電晶體168、170、172、174、180、188及190之W/L比可為W/L=2，PMOS電晶體176可具有W/L=2之一比率，NMOS電晶體178可具有W/L=1之一比率，電阻器182可為5MEGΩ，且反相器184及186之驅動強度可為反相器192及194之驅動強度之4倍以允許促進程式化SRAM電路之耦合反相器192及194。
圖11繪示具有一可程式化傳送函數之一實例性跨導突觸之一詳細電路圖。節點「in」處之輸入電壓可轉換為通過輸出節點「out」之一輸出電流。可藉由將正電壓施加於輸入節點「V1」220或「V2」222來控制電路之增益，因此，電路可展現興奮或抑制行為。
仍參考圖11，熟悉技術者已知，電晶體196及198可表示一電流鏡，使得通過198之電流可為流動通過196之電流之一界定倍數，其取決於196及198之電晶體比W/L；電晶體204及206可在電阻模式中操作，即，充當電阻器；電晶體200及202可表示一差動對，其尾電流(即，通過200及202之電流之總和)可流動通過電晶體210。
熟習技術者進一步已知，零至數毫伏特之節點214上之一輸入電壓「in」可有效切斷電晶體208、210及212，使得只要輸入電壓保持於零與數毫伏特之間，則突觸電路可不消耗任何功率。
仍參考圖11，在一實例性實施方案中，PMOS電晶體196及198可具有W/L=4之W/L比，NMOS電晶體200及202之比率可為W/L=1，NMOS電晶體200及202之比率可具有W/L=2之比率，NMOS電晶體208及212可具有W/L=4之比率，NMOS電晶體210、216及218可具有W/L=1/6之比率。熟習技術者已知，其他寬度與長度比及其他電晶體類型可用於實施具有圖11之跨導突觸之特性之一電路。
圖12繪示使用一第四輸入位元來將DAC之輸出信號連接至兩個輸出272及278之一者同時將其他輸出連結至接地之一實例性基於階梯電路之3位元數位轉類比轉換器(DAC)之一詳細電路圖。熟習技術者已知，圖12之電路可經擴展以實施具有3個以上位元之一解析度之數位轉類比轉換器。
仍參考圖12，各對輸入(例如「bit3」及「bit3bar」)連接至圖10之基於憶阻器之組態電路之一例項之輸出「bit」及「bit_bar」。熟習技術者已知，吾人可使用最高數位(例如「bit3」)來識別一多位元信號之最高有效位元且可使用最低數位(例如「bit1」)來識別最低有效位元。 一多位元信號之1個位元(例如「bit0」)可用作為一符號位元以選擇可由圖12之電路控制之一突觸中之興奮或抑制行為。
仍參考圖12，輸入信號對可將節點VDD或接地連接至一「2R/R階梯DAC」之一輸入。熟習技術者已知，DAC之輸出可為最靠近最高有效位元266之節點，且對於至DAC之各輸入，除可利用兩個電阻器262及264之電阻器值2*R之數位輸入信號之最低有效位元之外，具有值R及2*R之一對電阻器(例如電阻器254及256)可添加至階梯。
仍參考圖12，輸入「bit0」250可連接至電晶體270及274之閘極；「bit0」上之一邏輯1可引起節點266上之電壓「VDAC」通過電晶體274而至輸出「V2」278；「bit0」上之一邏輯0可引起節點266上之電壓通過電晶體268而至輸出「V1」272。熟習技術者已知，圖12之電路需要各「bitXbar」輸入具有其各自「bitX」輸入之相反邏輯值；因此，若「bit0」係1，則「bit0bar」可為0且電晶體270可將輸出272連接至接地；若「bit0」係0，則「bit0bar」可為1且電晶體276可將輸出278連接至接地。
在一實例性實施方案中，圖12之電路中之所有電晶體可實施為NMOS電晶體，電晶體232、240及248之W/L比可為W/L=2，電晶體234、242、250、270及276之W/L比可為0.25，電晶體268及274之W/L比可為1，電阻254、258、262及264可為100MEGΩ，且電阻256及260可為50MEGΩ。熟習技術者已知，圖12之電晶體可代以由不同W/L比、PMOS電晶體或PMOS及NMOS電晶體實施。熟習技術者亦已知，電阻器254、256、258、260、262及264可代以使用NMOS或PMOS電晶體實施，同時達成圖12中之電路之一類似效能特性。
圖13繪示將多個輸入信號280組合於一神經元電路288之輸入處之一電路。熟習技術者已知，由電晶體282及284組成之各電路構建一電流鏡，使得流動通過各電晶體284而至網286中之電流可為流動通過各網280而至輸入處之電流之一倍數；熟習技術者進一步已知，將一電流用於圖13中之電路之各輸入防止部分或所有累積電流通過網286而「退回」至輸入280中且隨後影響可連接至輸入280之突觸電路。
仍參考圖13，網286上之累積電流可流動至神經元電路288中且神經元之輸出信號可連接至輸出290。
熟習技術者已知，圖13之神經元288可實施可在本發明之剩餘部分之說明書內操作之任何脈衝神經元電路。
在圖13所繪示之實施例之一實例性實施方案中，電晶體282及284可實施為PMOS電晶體，其中電晶體282之W/L比可為W/L=1，且電晶體284之比率可為1.5；神經元電路288可實施為圖9之神經元。
在圖1之處理器子系統16之另一實施例中，現參考圖14之電路圖，可實施處理器子系統以減少其功耗。熟習技術者已知，電腦系統執行之任務需要不同時間之不同運算效能。熟習技術者亦已知，可藉由在系統判定需要小於100%之運算能力來執行任務時使特定組件閒置來減少系統功耗。
仍參考圖14，圖1中之處理器子系統16之一功率管理版本可由一總是接通互連系統292、一總是接通處理器294、總是接通輸入/輸出電路298、總是接通功率管理電路298以及額外處理器296、一記憶體302及其他輸入/輸出電路304組成，其中組件296、302及304可受功率管理，即，該等組件可在無需用於即時運算及通信任務時設定成一無功率或 較低功率狀態。如本文所使用，一較低功率狀態意謂消耗比其標準操作狀態中操作時組件指定之功率少之功率。如本文所使用，標準操作狀態意謂依其指定時脈頻率操作、被供應其指定供應電壓及使用其全處理能力(即，無任何裝置切斷或進入一休眠狀態)。可藉由減小組件時脈頻率之方法、藉由減小供應至該等組件之一或多者之電壓及/或藉由切斷該等組件之部分或所有處理能力或將該等組件之部分或所有處理能力設定為一休眠狀態來實現較低功率狀態。所節省之功率可較顯著，其取決於組件及可如何應用此等方法。熟習技術者已知，記憶體302可由SRAM、DRAM、快閃記憶體或基於憶阻器之記憶體之一或多個例項構成。
仍參考圖14，一功率管理系統區塊300可自神經網路區塊26透過匯流排28接收控制信號，且一總是接通I/O系統區塊298可自一神經網路區塊26透過匯流排28接收控制信號且可透過匯流排22將控制信號發送至一資料選擇區塊20。
所揭示之實施例及原理之優點包含(但不限於)處理音訊、射頻及影像輸入資料串流之能力及偵測及分類此等輸入資料內之目標及/或訊跡之能力，同時系統操作可僅消耗最低可能功率量來執行資料處理任務；此外，可藉由暫時撤銷啟動圖14之一至所有處理器296來達成功率節省，而處理器296之功率狀態可由神經網路區塊26之輸出信號控制或由處理器294透過互連系統292控制。
再者，亦可藉由實施於功率管理系統300或處理器294中之控制降低圖14之一至所有處理器296之操作頻率來達成功率節省。
仍參考所揭示之實施例及原理之優點，使用一市售處理器之一實例，以一65nm技術製造之一單一ARM Cortex-M4處理器可消耗 40μW/Mhz，使得其可在依一250Mhz時脈頻率操作時消耗約10mW。熟習技術者已知，對(例如)等同於處理器282之三個處理器284斷電可使圖14中之處理器之功耗減少75%，例如自4*10mW至10mW。
在另一實施例中，圖1之神經網路26可使用數位邏輯來實施。因此，可無需數位轉類比轉換器54及類比轉數位轉換器58透過匯流排24及28連接神經網路26與圖1中所展示之電路。熟習技術者已知，電路之此修改會影響神經網路26之功耗。
在又一實施例中，圖1之處理器子系統16可使用圖2之一單一處理器核心30來實施。熟習技術者已知，使用一單一處理器會降低圖2中所展示之處理器子系統之運算能力。
在又一實施例中，可使用神經網路26之多個例項。熟習技術者已知，神經網路26之多個例項可減少處理一影像圖框或另一資料實體所需之時間且需要更改資料選擇區塊20之資料緩衝器52及改變I/O系統40或總是接通I/O系統298之邏輯。
如上文所闡述，所揭示之原理之一或多者包含：組合一或多個類比神經網路電路與一或多個單晶片處理器之一陣列；將數位視訊、無線電頻譜或音訊資料轉換為類比信號且將此刺激提供至類比神經網路；將數位視訊、無線電頻譜或音訊資料直接提供至處理器陣列中以在處理器陣列在作用中或由來自該神經網路之輸出信號啟動時進行條件處理；將神經網路之一或多個類比輸出轉換為數位信號且將此等信號發送 至處理器陣列；允許處理器陣列之一處理器決定提供至神經網路之資料是否應由處理器陣列處理；及只要神經網路未偵測到任何關注型樣，則使處理器陣列之一或多個處理器處於一低功耗狀態中。
儘管以上書面描述使一般技術者能夠製造及使用當前被視為其最佳模式之揭示內容，但一般技術者應理解及瞭解存在本文中之特定實施例、方法及實例之變動、組合及等效物。因此，本發明不應受限於上述實施例、方法及實例，而是受限於本發明之範疇及精神內之所有實施例及方法。
10:主輸入信號匯流排
12:輸入緩衝器區塊/輸入緩衝器
14:輸入匯流排
16:處理器子系統
18:雙向匯流排/匯流排信號
20:資料選擇電路/資料選擇區塊
22:匯流排/匯流排信號
24:輸出匯流排/匯流排信號/輸入信號匯流排
26:人工神經網路/神經網路區塊
28:匯流排信號/輸出信號匯流排

Claims (23)

  1. 一種處理資料之方法，其包括：儲存數位資料在二維記憶體中；子取樣該經儲存數位資料之一選擇及提供該經儲存數位資料之該選擇至至少一神經網路電路；使用該至少一神經網路電路來偵測該經儲存數位資料之至少一特性，其中至少一處理器電路之至少一部分在一較低功率或無功率狀態中，其中該較低功率狀態對應於其中由該至少一處理器電路之該至少一部分消耗之功率比其標準操作狀態所指定之功率少的一狀態；及回應於該偵測，對該至少一處理器電路供電以對該經儲存數位資料執行處理。
  2. 如請求項1之方法，其中該偵測包含2維型樣匹配。
  3. 如請求項1之方法，其中該處理包含影像偵測及影像分類。
  4. 如請求項1之方法，其中該處理包含用於識別發射器之頻譜分析。
  5. 如請求項1之方法，其中該處理包含卷積處理。
  6. 如請求項1之方法，其中該處理包含識別對話或口語現象。
  7. 如請求項1之方法，其中該處理包含識別物理現象之音跡。
  8. 如請求項2之方法，其進一步包括程式化該至少一神經網路電路中之權重以判定待偵測之一組型樣。
  9. 如請求項2之方法，其中該偵測包含將該經儲存數位資料之至少該選擇分類為數個影像及/或型樣類別。
  10. 如請求項1之方法，其進一步包括將該經儲存數位資料之至少該選擇轉換為類比信號及將該等類比信號應用於該至少一神經網路電路。
  11. 如請求項1之方法，其進一步包括將該至少一神經網路電路之類比輸出轉換為數位信號及將該等數位信號應用於該至少一處理器電路。
  12. 如請求項1之方法，其中該偵測包含評估該經儲存數位資料之至少該選擇以找到所關注之至少一目標或至少一訊跡或兩者。
  13. 如請求項1之方法，其中該處理包含偵測及分類所關注之至少一目標或至少一訊跡或兩者。
  14. 如請求項1之方法，其中該子取樣包括設定一1：1、2：1或4：1之取樣比例(factor)。
  15. 如請求項1之方法，其進一步包括使用可程式化儲存元件來程式化該至少一神經網路電路之一功能性。
  16. 如請求項15之方法，其進一步包括計算外部運算設備上之一組權重及將該組權重程式化至該等可程式化儲存元件中。
  17. 一種資料處理系統，其包括：一資料選擇區塊，其包括：至少一個二維記憶體經組態以儲存數位資料；及一子取樣電路經組態以讀取自多重記憶體位址且自該多重記憶體位址子取樣該經儲存數位資料之一選擇；至少一神經網路電路，其經構造及配置以接收該經儲存數位資料之該選擇且偵測該經儲存數位資料之至少一特性；及至少一處理器電路，其經構造及調適至一較低功率或無功率狀態中，直至該至少一神經網路電路偵測到該至少一特性且接著調適至一供電狀態中以對該經儲存數位資料執行處理，其中該較低功率狀態對應於其中由該至少一處理器電路消耗之功率比其標準操作狀態所指定之功率少的一狀態。
  18. 如請求項17之系統，其中該至少一神經網路電路及該至少一處理器電路位於一單一晶片上。
  19. 如請求項17之系統，其進一步包括經構造及配置以接收該經儲存數 位資料之至少該選擇且將該經儲存數位資料之至少該選擇輸出至該至少一神經網路電路及該至少一處理器電路之一緩衝器電路。
  20. 如請求項17之系統，其中該子取樣電路經組態以透過平均化、選擇最小讀取數值、或選擇最大讀取數值來結合讀取數值以子取樣該經儲存數位資料之該選擇。
  21. 如請求項20之系統，其中該至少一處理器控制該資料選擇電路。
  22. 如請求項17之系統，其進一步包括經構造及配置以將該經儲存數位資料之至少該選擇轉換為類比資料且將該類比資料應用於該至少一神經網路電路之一數位轉類比電路。
  23. 如請求項17之系統，其進一步包括經構造及調適以將至少一數值控制電路之一類比輸出轉換為一數位信號且將該數位信號應用於該至少一處理器電路之一類比轉數位電路。
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