TWI807822B

TWI807822B - 三態內容可定址記憶體

Info

Publication number: TWI807822B
Application number: TW111117631A
Authority: TW
Inventors: 呂函庭; 葉騰豪; 謝志昌
Original assignee: 旺宏電子股份有限公司
Priority date: 2022-05-11
Filing date: 2022-05-11
Publication date: 2023-07-01
Also published as: TW202345155A

Abstract

三態內容可定址記憶體，設置於堆疊式記憶體裝置中，包括第一記憶胞串以及第二記憶胞串。第一記憶胞串耦接在匹配線與第一源極線間，並接收多個第一字元線信號。第一記憶胞串具有第一記憶胞串選擇開關。第一記憶胞串選擇開關受控於第一搜尋信號。第二記憶胞串耦接在匹配線與第一源極線間，並接收多個第二字元線信號。第二記憶胞串具有第二記憶胞串選擇開關，第二記憶胞串選擇開關受控於第二搜尋信號。

Description

三態內容可定址記憶體

本發明是有關於一種三態內容可定址記憶體，且特別是有關於一種可提升搜尋頻寬的三態內容可定址記憶體。

在習知技術中，三態內容可定址記憶體可利用反或式的快閃記憶胞對來建構。反或式的快閃記憶胞對利用字元線或未原線來接收搜尋信號。這樣的架構需要較高的電壓來進行讀取操作。並且，在反或式的快閃記憶胞架構下的三態內容可定址記憶體中，當開啟較多的源極線開關時，判斷為不相符的記憶胞對，會使三態內容可定址記憶體中產生較大的電流，而在實際的電路運作中，這個過大的電流會被周邊的位元線以及源極線開關所箝制，並造成搜尋結果不正確的問題。

本發明提供多種三態內容可定址記憶體，可提高資料搜尋動作的頻寬。

本發明的三態內容可定址記憶體包括第一記憶胞串以及第二記憶胞串。第一記憶胞串耦接在匹配線與第一源極線間，並接收多個第一字元線信號。第一記憶胞串具有第一記憶胞串選擇開關；第一記憶胞串選擇開關受控於第一搜尋信號。第二記憶胞串耦接在匹配線與第一源極線間，並接收多個第二字元線信號。第二記憶胞串具有第二記憶胞串選擇開關，第二記憶胞串選擇開關受控於第二搜尋信號。

本發明的另一三態內容可定址記憶體包括多個記憶胞串對。記憶胞串對分別接收多個搜尋資料。各記憶胞串對包括第一記憶胞串以及第二記憶胞串。第一記憶胞串耦接在匹配線與第一源極線間，並接收多個第一字元線信號。第一記憶胞串具有第一記憶胞串選擇開關；第一記憶胞串選擇開關受控於第一搜尋信號。第二記憶胞串耦接在匹配線與第一源極線間，並接收多個第二字元線信號。第二記憶胞串具有第二記憶胞串選擇開關，第二記憶胞串選擇開關受控於第二搜尋信號。

基於上述，本發明的三態內容可定址記憶體，透過成對的第一記憶胞串以及第二記憶胞串來執行搜尋資料的搜尋動作。其中，第一記憶胞串以及第二記憶胞串分別利用第一記憶胞串選擇開關以及第二記憶胞串選擇開關來接收成對的第一搜尋信號以及第二搜尋信號。本發明的三態內容可定址記憶體可利用多個記憶胞串對來進行多筆的搜尋資料的搜尋動作，有效提升搜尋動作的頻寬。

請參照圖1，圖1繪示本發明一實施例的三態內容可定址記憶體的示意圖。三態內容可定址記憶體100包括記憶胞串110以及120。記憶胞串110以及120形成記憶胞串對。記憶胞串110耦接在匹配線ML與源極線CSL間，記憶胞串110具有多個記憶胞。記憶胞分別耦接多個字元線WL0a~WLna。記憶胞串110具有記憶胞串選擇開關SSW1以及源極線開關SLT1，其中記憶胞串110的多個記憶胞串接在記憶胞串選擇開關SSW1以及源極線開關SLT1間，透過記憶胞串選擇開關SSW1耦接至匹配線ML，並透過源極線開關SLT1耦接至源極線CSL。

另外，記憶胞串120耦接在匹配線ML與源極線CSL間，記憶胞串120具有多個記憶胞。記憶胞分別耦接多個字元線WL0b~WLnb。記憶胞串120具有記憶胞串選擇開關SSW2以及源極線開關SLT2，其中記憶胞串120的多個記憶胞串接在記憶胞串選擇開關SSW2以及源極線開關SLT2間，透過記憶胞串選擇開關SSW2耦接至匹配線ML，並透過源極線開關SLT2耦接至源極線CSL。

在本實施例中，記憶胞串選擇開關SSW1以及SSW2的控制端分別耦接至記憶胞串選擇線SSL1以及SSL1B，並分別接收搜尋信號SB1以及SB2。搜尋信號SB1以及SB2可根據搜尋資料SD1來產生。舉例來說明，若搜尋資料SD1為邏輯高準位或邏輯低準位，搜尋信號SB1以及SB2可以分別為互補的二邏輯準位，若搜尋資料SD1為外卡信號（或可忽略（don’t care））時，搜尋信號SB1以及SB2可以為相同的邏輯低準位。源極線開關SLT1、SLT2受控於控制信號GSL。

在其他實施例中，耦接至記憶胞串110的字元線WL0a~WLna與耦接至記憶胞串120的字元線WL0b~WLnb可以是相同的字元線。

在執行搜尋動作時，字元線WL0a~WLna的其中之一被設定為選中字元線，其中的選中字元線接收被致能的字元線信號，而其餘的非選中字元線則接收等於通過電壓的字元線信號。同樣的，字元線WL0b~WLnb的其中之一被設定為選中字元線，其中的選中字元線接收被致能的字元線信號，而其餘的非選中字元線則接收等於通過電壓的字元線信號。

在此同時，記憶胞串110根據選中記憶胞中的資料與搜尋信號SB1以產生第一比較結果，記憶胞串120則根據選中記憶胞中的資料與搜尋信號SB2以產生第二比較結果。而匹配線ML上的匹配信號則可根據第一比較結果與第二比較結果來決定。

在此請注意，記憶胞串110、120可設置在堆疊式的記憶胞陣列中，例如堆疊式的快閃記憶胞陣列中。

關於搜尋動作的實施細節，請參照圖2A至圖2F的本發明實施例的三態內容可定址記憶體的搜尋動作的示意圖。在本實施例中，記憶胞串110可根據所產生的第一比較結果，來決定是否在匹配線ML與源極線CSL間提供一第一電流。同樣的，記憶胞串120可根據所產生的第二比較結果，來決定是否在匹配線ML與源極線CSL間提供一第二電流。其中，在圖2A中，選中記憶胞SMC1的臨界電壓在高電壓狀態，選中記憶胞SMC2的臨界電壓則在低電壓狀態。也就是說，儲存在選中記憶胞SMC1的資料為邏輯高準位（H），而儲存在選中記憶胞SMC2的資料則為邏輯低準位（L）。當搜尋資料SD1為搜尋準位（”1”）時，搜尋信號SB1以及SB2可分別為邏輯高準位（H）以及邏輯低準位（L）。此時，記憶胞串選擇開關SSW2可被斷開使記憶胞串120被斷開而不提供上述的第二電流。記憶胞串選擇開關SSW1可被導通，因選中記憶胞SMC1所儲存的資料為邏輯高準位（H），記憶胞串110被切斷而不提供上述的第一電流。在本實施例中，選中記憶胞SMC1以及SMC2組合以儲存等於邏輯高準位(“1”)的儲存資料。

在本實施方式中，搜尋信號SB1以及SB2分別與選中記憶胞SMC1、SMC2所儲存的資料相符，因此搜尋動作的結果應為相符（match）。而基於記憶胞串110、120均不提供第一電流以及第二電流，耦接至匹配線ML的感測電路將不感測到電流並決定電流搜尋結果為相符。在其他實施例中，匹配線ML上的匹配信號的電壓準位不會改變。透過匹配線ML上的匹配信號的電壓準位沒有改變的狀態，可以判讀出此次的搜尋動作為相符。

附帶一提的，在搜尋動作前，可先使匹配線ML上的匹配信號被預充至一相對高的參考電壓值。在當搜尋動作中，記憶胞串110、120均不提供第一電流以及第二電流時，匹配線ML上的匹配信號可維持等於此參考電壓值。

在圖2B中，儲存在選中記憶胞SMC1的資料為邏輯高準位（H），而儲存在選中記憶胞SMC2的資料則為邏輯低準位（L）。當搜尋資料SD1為搜尋資料準位（”0”）時，搜尋信號SB1以及SB2可分別為邏輯低準位（L）以及邏輯高準位（H）。此時，記憶胞串選擇開關SSW1可被斷開而使記憶胞串110被斷開而不提供上述的第一電流。記憶胞串選擇開關SSW2可被導通，並因選中記憶胞SMC2所儲存的資料為邏輯低準位（L），記憶胞串120可提供上述的第二電流。在本實施例中，選中記憶胞SMC1以及SMC2組合以儲存等於邏輯高準位(“1”)的儲存資料。

在本實施方式中，搜尋信號SB1以及SB2分別與選中記憶胞SMC1、SMC2所儲存的資料不相符，因此搜尋動作的結果應為不相符（un-match）。耦接至匹配線ML的感測電路可感測到電流並決定電流搜尋結果為不相符。在其他實施例中，基於記憶胞串120可提供第二電流，匹配線ML上的匹配信號的電壓準位可被下拉至相對低的參考電壓值（例如等於接地電壓值）。透過匹配線ML上的匹配信號的電壓準位被拉低的狀態，可以判讀出此次的搜尋動作為不相符。

在圖2C中，選中記憶胞SMC1以及SMC2組合以儲存等於邏輯低準位(“0”)的儲存資料，其中選中記憶胞SMC1以及SMC2分別儲存為邏輯低準位(L)以及邏輯高準位(H)的資料。當搜尋資料SD1為搜尋資料準位（”1”）時，搜尋信號SB1以及SB2可分別為邏輯高準位（H）以及邏輯低準位（L）。此時，記憶胞串選擇開關SSW2可被斷開而使記憶胞串120被切斷且不提供上述的第二電流。記憶胞串選擇開關SSW1可被導通，並因選中記憶胞SMC1所儲存的資料為邏輯低準位（L），記憶胞串110可提供上述的第一電流。

在本實施方式中，搜尋信號SB1以及SB2分別與選中記憶胞SMC1、SMC2所儲存的資料不相符，因此搜尋動作的結果應為不相符（un-match）。耦接至匹配線ML的感測電路可感測到電流並決定電流搜尋結果為不相符。在其他實施例中，基於記憶胞串110可提供第一電流，匹配線ML上的匹配信號的電壓準位可被下拉至相對低的參考電壓值（例如等於接地電壓值）。透過匹配線ML上的匹配信號的電壓準位被拉低的狀態，可以判讀出此次的搜尋動作為不相符。

在圖2D中，選中記憶胞SMC1以及SMC2組合以儲存等於邏輯低準位(“0”)的儲存資料，其中選中記憶胞SMC1以及SMC2分別儲存為邏輯低準位(L)以及邏輯高準位(H)的資料。當搜尋資料SD1為搜尋資料準位（”0”）時，搜尋信號SB1以及SB2可分別為邏輯低準位（L）以及邏輯高準位（H）。此時，記憶胞串選擇開關SSW1可被斷開而使記憶胞串110被斷開且不提供上述的第一電流。記憶胞串選擇開關SSW2可被導通，且因選中記憶胞SMC2所儲存的資料為邏輯高準位（H），記憶胞串120被切斷而不提供上述的第二電流。

在本實施方式中，搜尋信號SB1以及SB2分別與選中記憶胞SMC1、SMC2所儲存的資料相符，因此搜尋動作的結果應為相符（match）。耦接至匹配線ML的感測電路將不感測到電流並決定電流搜尋結果為相符。在其他實施例中，基於記憶胞串110、120不提供第一電流以及第二電流，匹配線ML上的匹配信號的電壓準位維持等於相對高的參考電壓值。透過匹配線ML上的匹配信號的電壓準位未被拉低的狀態，可以判讀出此次的搜尋動作為相符。

在圖2E中，選中記憶胞SMC1以及SMC2組合以儲存等於任意的儲存資料準位。當搜尋資料SD1為外卡信號（X）時，搜尋信號SB1以及SB2可均為邏輯低準位（L）。此時，記憶胞串選擇開關SSW1、SSW2均被斷開而使記憶胞串110、120被切斷且不提供上述的第一電流以及第二電流。

在本實施方式中，無論選中記憶胞SMC1、SMC2所儲存的資料為何，搜尋動作的結果皆為相符（match）。耦接至匹配線ML的感測電路將不感測到電流並決定電流搜尋結果為相符。在其他實施例中，基於記憶胞串110、120不提供第一電流以及第二電流，匹配線ML上的匹配信號的電壓準位維持等於相對高的參考電壓值。透過匹配線ML上的匹配信號的電壓準位未被拉低的狀態，可以判讀出此次的搜尋動作為相符。

在圖2F中，選中記憶胞SMC1以及SMC2組合以儲存為外卡信號的儲存資料。此時選中記憶胞SMC1以及SMC2中均儲存等於邏輯高準位（H）的資料。而無論搜尋資料SD1為搜尋資料準位（”1”）、搜尋資料準位（”0”）或是外卡信號（X）（搜尋信號SB1以及SB2可為邏輯低準位（L）或邏輯高準位（H）），此時，記憶胞串110、120均不提供上述的第一電流以及第二電流。

在本實施方式中，無論搜尋信號SB1以及SB2為何種邏輯準位，搜尋動作的結果皆為相符。耦接至匹配線ML的感測電路將不感測到電流並決定電流搜尋結果為相符。在其他實施例中，基於記憶胞串110、120不提供第一電流以及第二電流，匹配線ML上的匹配信號的電壓準位維持等於相對高的參考電壓值。透過匹配線ML上的匹配信號的電壓準位未被拉低的狀態，可以判讀出此次的搜尋動作為相符。

三態內容可定址記憶體100的蓁質表可以參見下表1：

表1：

	SB1=H, SB2=L (搜尋資料 “1”)	SB1=L, SB2=H 搜尋資料“0”)	SB1=L, SB2=L (搜尋資料“X”)
SMC1=H SMC2=L (儲存資料 “1”)	相符 (無電流)	不相符 (有電流)	相符 (無電流)
SMC1=L SMC2=H (儲存資料“0”)	不相符 (有電流)	相符 (無電流)	相符 (無電流)
SMC1=H SMC2=H (儲存資料“X”)	相符 (無電流)	相符 (無電流)	相符 (無電流)

值得一提，在本發明實施例中，僅有在搜尋結果為不相符的狀態下，記憶胞串才提供電流。在搜尋結果為相符的狀態下，記憶胞串並不提供電流。因此，因搜尋結果為相符而產生的電流所發生的讀取干擾，在本實施例中不會發生。且在不相符狀態下的電流狀態，並不是設計者需要關心的事情。另外，本實施例中，針對記憶胞串中記憶胞所進行的讀取動作，與一般的單階儲存單元（Single Level Cell, SLC）的記憶胞的讀取方式相同，不會產生所謂的背圖像負載效應（Back-Pattern Loading Effect）。

此外，同樣基於本發明實施例中，僅有在搜尋結果為不相符的狀態下記憶胞串才提供電流的特性，進行多資料的搜尋動作的匹配狀態的判斷時，可針對記憶胞串所產生的電流的總和，來簡單的判斷出搜尋結果中為不相符的數量。

以下請參照圖3，圖3繪示本發明實施的三態內容可定址記憶體的另一實施方式的示意圖。在本實施方式中，三態內容可定址記憶體300包括多個記憶胞串對310以及320。記憶胞串對310包括記憶胞串311以及312，記憶胞串對320則包括記憶胞串321以及322。記憶胞串311、312、321、322耦接至相同的匹配線ML。其中，記憶胞串311、312用以針對搜尋資料SD1進行搜尋動作，記憶胞串321、322則用以針對搜尋資料SD2進行搜尋動作。在當記憶胞串311、312執行搜尋資料SD1的搜尋動作時，記憶胞串321、322則不執行動作，而在當記憶胞串321、322執行搜尋資料SD2的搜尋動作時，記憶胞串311、312則不執行動作。

在本實施方式中，當執行多個位元的搜尋動作時，可依據參考方向DZR1，依序進行多個搜尋資料SD1~SD2的搜尋動作。

值得注意的，在當針對搜尋資料SD1所執行的搜尋動作的結果為相符時，匹配線ML上的匹配信號的電壓值可以保持為不被下拉的狀態。如此一來，三態內容可定址記憶體300可快速的執行下一筆資料（搜尋資料SD2）的搜尋動作。而若針對搜尋資料SD2所執行的搜尋動作的結果為不相符時，匹配線ML上的匹配信號的電壓值可被下拉，三態內容可定址記憶體300則可以停止後續的搜尋動作。

本實施方式中的記憶胞串311、312、321、322的電路架構與前述實施例的記憶胞串的架構相同，此處不多贅述。

再者，記憶胞串對310、320可分別在不同的時間相位中接收多個搜尋資料SD1、SD2。

以下請參照圖4，圖4繪示本發明實施例的三態內容可定址記憶體的多相位搜尋動作的實施方式的示意圖。在圖4中，三態內容可定址記憶體400包括多個記憶胞串對410以及420。記憶胞串對410包括記憶胞串411以及412，記憶胞串對420則包括記憶胞串421以及422。記憶胞串411、412、421、422耦接至相同的匹配線ML。在本實施方式中，控制器430耦接至記憶胞串411、412、421、422，並用以提供搜尋資料SD1、SD2。

在本實施方式中，搜尋動作可透過多相位的方式來執行。其中，在第一相位PH1中，控制器430可提供搜尋資料SD1至記憶胞串411、412，並使記憶胞串411、412針對搜尋資料SD1執行搜尋動作。在第一相位PH1中，記憶胞串421、422並不執行搜尋動作，而可以為閒置的狀態。

接著，在第一相位PH1後的第二相位PH2中，控制器430則可提供搜尋資料SD2至記憶胞串421、422，並使記憶胞串421、422針對搜尋資料SD2執行搜尋動作。在第二相位PH2中，記憶胞串411、412並不執行搜尋動作，而可以為閒置的狀態。

在此請特別注意，在堆疊式的反及式快閃記憶架構中，記憶胞所接收的字元線信號的設定動作長耗去大量的時間，因此，本實施方式中，透過多相位的搜尋方式，可以不用重複的進行字元線信號的設定動作，就可以完成多個搜尋資料的搜尋動作，可有效提升資料搜尋的頻寬。

在另一方面，在本發明實施例中，控制器430所產生的搜尋資料SD1~SD2，可根據不同的搜尋模式來進行調整。當搜尋模式為精準搜尋模式時，控制器430可使所產生的搜尋資料SD1~SD2的每一者為精確的邏輯準位1或邏輯準位0。相對的，當搜尋模式為近似搜尋模式時，控制器430可使所產生的搜尋資料SD1~SD2中的至少其中之一為外卡信號。

在此，控制器430可設定特定的搜尋資料為外卡信號，或也可以隨機的選擇搜尋資料SD1~SD2中任意的一個或多個已為外卡信號，沒有特定的限制。

值得一提的，使用者可根據實際需求，來選擇使三態內容可定址記憶體400進入精準搜尋模式或近似搜尋模式，沒有固定的限制。

在此，控制器430可以為任意具有運算能力的控制邏輯電路，例如本領域通常知識者所熟知的記憶體控制電路，其硬體架構沒有任何的限制。

以下請參照圖5，圖5繪示本發明另一實施例的三態內容可定址記憶體的示意圖。三態內容可定址記憶體500包括多個記憶胞串對510、520以及頁緩衝器551。記憶胞串對510包括記憶胞串511以及512，記憶胞串對520則包括記憶胞串521以及522。記憶胞串511、512、521以及522的架構與圖1實施例的記憶胞串110、120相同，此處不多贅述。頁緩衝器551耦接至匹配線ML。頁緩衝器551中具有感測放大電路以及多層級的快取記憶元件。其中，感測放大電路用以感測匹配線ML上的匹配信號以判斷搜尋結果為相符或不相符。頁緩衝器551中的多層級的快取記憶元件分別用以儲存多個快取值以及一最終快取值。其中快取值對應三態內容可定址記憶體500在每一相位中所執行的搜尋動作的搜尋結果，最終快取值對應多個相位的搜尋動作的最終搜尋結果。

在本實施例中，在第一相位PH1的搜尋動作中，記憶胞串511、512可針對搜尋資料SD1進行搜尋動作，並將搜尋的結果儲存為第一個快取值L1。舉例來說明，快取值以及最終快取值可以皆具有為邏輯高準位的初始值。當第一相位PH1的搜尋動作中，記憶胞串511、512針對搜尋資料SD1進行搜尋動作的搜尋結果為相符，第一個快取值L1可以變更等於邏輯低準位。

以本實施例中，頁緩衝器551中記錄第一個快取值L1、第二個快取值L2以及最終快取值L3為範例。第二個快取值L2的初始植被設定在邏輯高準位。在第一個快取值L1被完成設定後，最終快取值L3可以針對第一個快取值L1以及第二個快取值L2進行邏輯運算來產生。其中，最終快取值L3可以由第一個快取值L1的反向，與第二個快取值L2進行邏輯及運算來產生。也就是說，當第一個快取值L1為邏輯低準位，且第二個快取值L2為邏輯高準位時，最終快取值L3可以為邏輯高準位。

在本實施例中，頁緩衝器551可根據最終快取值L3來設定第二個快取值L2，也就是說，在相位PH1中，第二個快取值L2維持等於邏輯高準位。

接著執行第二相位PH2的搜尋動作，其中記憶胞串521、522可針對搜尋資料SD2進行搜尋動作，並使第一個快取值L1等於新的搜尋的結果。當第一相位PH1的搜尋動作中，記憶胞串521、522針對搜尋資料SD2進行搜尋動作的搜尋動作為不相符，第一個快取值L1可以變更為邏輯高準位。

由於第一個快取值L1變更為邏輯高準位，根據頁緩衝器551所執行的邏輯運算，最終快取值L3可以變更為邏輯低準位。

接著，頁緩衝器551可根據最終快取值L3來設定第二個快取值L2，也就是說，在相位PH2中，第二個快取值L2可變更為等於邏輯低準位。

由上述說明可以得知，根據最終快取值L3是否為邏輯低準位，可以得知三態內容可定址記憶體500的多相位搜尋動作中，有無發生不相符的搜尋結果。當最終快取值L3維持為邏輯高準位時，表示三態內容可定址記憶體500的多相位搜尋動作中，並無發生不相符的搜尋結果。相對的，若最終快取值L3出現等於邏輯低準位的狀態，表示三態內容可定址記憶體500的多相位搜尋動作中，已發生不相符的搜尋結果。

以下請參照圖6，圖6繪示本發明圖5的三態內容可定址記憶體中的頁緩衝器的另一實施方式的示意圖。在本實施方式中，頁緩衝器551另包括計數器5511。計數器5511可接收第一個快取值L1，並針對多個搜尋動作中，發生第一個快取值L1等於一特定邏輯準位（為邏輯低準位或邏輯高準位）的次數進行計算。

當計數器5511針對多個搜尋動作中發生第一個快取值L1等於邏輯高準位的次數進行計算時，可以得知多個搜尋資料SD1、SD2與記憶胞串511~522中所儲存的資料（被搜尋的目標資料）相符合的數量，並可藉此計算出多個搜尋資料SD1、SD2與被搜尋的目標資料間的相似度ROUT。

相對的，當計數器5511針對多個搜尋動作中發生第一個快取值L1等於邏輯高準位的次數進行計算時，可以得知多個搜尋資料SD1、SD2與記憶胞串511~522中所儲存的資料（被搜尋的目標資料）相符合的數量，並可藉此計算出多個搜尋資料SD1、SD2與被搜尋的目標資料間的相異度。

計數器5511可應用任意形式的邏輯計數電路來實施，沒有一定的限制。

如果計數器5511的計數結果等於一預設的臨界值時，溢位事件可被觸發。當計數器5511的計數動作溢位時，針對目前的頁緩衝器551的搜尋動作可被停止以降低功率消耗。

在部分實施例中，如果對應頁緩衝器551的計數結果小於一預設的臨界值，可確定對應記憶胞中儲存的資料具有可靠度，且上述的儲存資料可被送至一記憶體及/或一處理器以進行後續的處理動作。

請重新參照圖5，在圖5的實施例中，三態內容可定址記憶體500可具有多條的匹配線，並設置分別對應多條的匹配線的多個頁緩衝器。以頁緩衝器的數量為N且每一頁緩衝器可搜尋M個搜尋資料為範例，三態內容可定址記憶體500的搜尋頻寬可以等於N*M / Tread，其中Tread為搜尋動作所需的計算時間。

請參照圖7，圖7繪示本發明實施例三態內容可定址記憶體的近似搜尋模式的實施方式的示意圖。在本實施例中，控制器（如圖4的控制器430）可藉由預定地或亂數地使至少一搜尋信號成為外卡信號（X）。在圖7中，搜尋信號SB-9及SB-25被選擇成為外卡信號（X），其餘的搜尋信號SB-1至SB-8、SB-10至SB-24以及SB-26至SB32的每一者被設定為邏輯狀態0或邏輯狀態1。對應搜尋信號SB-1至SB-32，具有邏輯1或0的輸入信號可根據搜尋資料的搜尋準位來被設定，並被輸入至對應不同群組Group1至Group4的三態內容可定址記憶胞中。頁緩衝器PB-1至PB-512分別包括多個計數器以計算發生不相符的次數。

本實施例的三態內容可定址記憶體可透過選擇頁緩衝器PB-1至PB-512中資料完全與在存在外卡信號的輸入信號相符（沒有產生電流）來產生最終相符結果。在這個情況下，完全相符的頁緩衝器（例如頁緩衝器PB-60）的計數結果等於0。

在其他實施例中，本實施例的三態內容可定址記憶體可透過使計數結果的計數值與預設的臨界值比較（例如等於2），來產生最終相符結果。如果各計數結果不大於2，各對應的頁緩衝器（例如頁緩衝器PB-1、PB-2、PB-60、PB-511以及PB-512）可符合要求。儲存在對應頁緩衝器PB-1、PB-2、PB-60、PB-511以及PB-512的記憶胞的資料可被送至一記憶體及/或一處理器以進行後續的處理動作。在搜尋信號中，外卡信號的數量以及用以比較計數結果的計數值的臨界值都可以由使用者來進行調整的。

綜上所述，本發明利用成對的記憶胞串以建構三態內容可定址記憶體，並利用記憶胞串中的記憶胞串選擇開關來接收搜尋信號。在這樣的條件下，本發明的三態內容可定址記憶體可在一次的字元線設定動作下，透過接收多筆的搜尋信號，來進行連續的多個搜尋資料的搜尋動作，有效提升三態內容可定址記憶體的資料搜尋的頻寬，提升電子裝置的工作效率。

100、300、400、500:三態內容可定址記憶體 110、120、311、312、321、322、411、412、421、422、511、512、521、522:記憶胞串 310、320、410、420、510、520:記憶胞串對 430:控制器 551:頁緩衝器 5511:計數器 CSL:源極線 DZR1:參考方向 Group1~Group4:群組 ML:匹配線 ROUT:相似度 SB1、SB2、SB1~SB-32:搜尋信號 SD1、SD2:搜尋資料 SLT1、SLT2:源極線開關 SSL1、SSL1B:記憶胞串選擇線 SSW1、SSW2:記憶胞串選擇開關 WL0a~WLna、WL0b~WLnb:字元線 SMC1、SMC2:選中記憶胞 PB-1~PB-512:頁緩衝器 PH1、PH2:相位

圖1繪示本發明一實施例的三態內容可定址記憶體的示意圖。圖2A至圖2F的本發明實施例的三態內容可定址記憶體的搜尋動作的示意圖。圖3繪示本發明實施的三態內容可定址記憶體的另一實施方式的示意圖。圖4繪示本發明實施例的三態內容可定址記憶體的多相位搜尋動作的實施方式的示意圖。圖5繪示本發明另一實施例的三態內容可定址記憶體的示意圖。圖6繪示本發明圖5的三態內容可定址記憶體中的頁緩衝器的另一實施方式的示意圖。圖7繪示本發明實施例三態內容可定址記憶體的近似搜尋模式的實施方式的示意圖。

100:三態內容可定址記憶體

110、120:記憶胞串

CSL:源極線

ML:匹配線

SB1、SB2:搜尋信號

SD1:搜尋資料

SLT1、SLT2:源極線開關

SSL1、SSL1B:記憶胞串選擇線

SSW1、SSW2:記憶胞串選擇開關

WL0a~WLna、WL0b~WLnb:字元線

Claims

一種三態內容可定址記憶體，包括：多個記憶胞串對，分別接收多個搜尋資料，各該記憶胞串對包括：一第一記憶胞串，耦接在一匹配線與一第一源極線間，並接收多個第一字元線信號，該第一記憶胞串具有一第一記憶胞串選擇開關，該第一記憶胞串選擇開關受控於一第一搜尋信號；以及一第二記憶胞串，耦接在該匹配線與該第一源極線間，並接收多個第二字元線信號，該第二記憶胞串具有一第二記憶胞串選擇開關，該第二記憶胞串選擇開關受控於一第二搜尋信號，其中該第一搜尋信號以及該第二搜尋信號根據對應的各該搜尋資料所產生。
如請求項1所述的三態內容可定址記憶體，其中各該搜尋資料被設定為第一邏輯準位、第二邏輯準位，或外卡信號。
如請求項2所述的三態內容可定址記憶體，當各該搜尋資料被設定為該第一邏輯準位或該第二邏輯準位時，對應的各該第一搜尋信號與各該第二搜尋信號互補，當各該搜尋資料被設定為該外卡信號時，對應的各該第一搜尋信號與各該第二搜尋信號均為該第一邏輯準位。
如請求項3所述的三態內容可定址記憶體，其中該些搜尋資料中的至少其中之一為該外卡信號。
如請求項4所述的三態內容可定址記憶體，更包括：一控制器，選擇該些搜尋資料中的至少其中之一為該外卡信號。
如請求項5所述的三態內容可定址記憶體，其中該控制器透過一隨機機制來選出該些搜尋資料中的至少其中之一為該外卡信號。
如請求項1所述的三態內容可定址記憶體，更包括：一頁緩衝器，耦接至各該記憶胞串對，該頁緩衝器記錄分層級的多個第一快取值以及一最終快取值，其中，該頁緩衝器中的該些第一快取值記錄對應各該搜尋資料的搜尋結果，該最終快取值記錄一最終搜尋結果。
如請求項7所述的三態內容可定址記憶體，其中該頁緩衝器針對該些第一快取值進行邏輯運算以產生該最終搜尋結果。
如請求項8所述的三態內容可定址記憶體，其中該頁緩衝器更包括：一計數器，用以計數該最終快取值等於一特定邏輯準位的次數。
如請求項1所述的三態內容可定址記憶體，其中該些第一字元線信號中的一第一選中字元線對應一第一選中記憶胞，該些第二字元線信號中的一第二選中字元線對應一第二選中記憶胞，該第一選中字元線根據該第一選中記憶胞中的資料與該第一搜尋信號以產生一第一比較結果，該第二選中字元線根據該第二選中記憶胞中的資料與該第二搜尋信號以產生一第二比較結果，該匹配線上的一匹配信號根據該第一比較結果與該第二比較結果來決定。