TWI798016B - 快閃記憶體控制器的控制方法、快閃記憶體控制器以及儲存裝置 - Google Patents

快閃記憶體控制器的控制方法、快閃記憶體控制器以及儲存裝置 Download PDF

Info

Publication number
TWI798016B
TWI798016B TW111108415A TW111108415A TWI798016B TW I798016 B TWI798016 B TW I798016B TW 111108415 A TW111108415 A TW 111108415A TW 111108415 A TW111108415 A TW 111108415A TW I798016 B TWI798016 B TW I798016B
Authority
TW
Taiwan
Prior art keywords
area
block
page count
data
count table
Prior art date
Application number
TW111108415A
Other languages
English (en)
Other versions
TW202240402A (zh
Inventor
許根富
林璟輝
Original Assignee
慧榮科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 慧榮科技股份有限公司 filed Critical 慧榮科技股份有限公司
Publication of TW202240402A publication Critical patent/TW202240402A/zh
Application granted granted Critical
Publication of TWI798016B publication Critical patent/TWI798016B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1009—Address translation using page tables, e.g. page table structures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0284—Multiple user address space allocation, e.g. using different base addresses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0615—Address space extension
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G06F12/0882—Page mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0631—Configuration or reconfiguration of storage systems by allocating resources to storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/0644—Management of space entities, e.g. partitions, extents, pools
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1056—Simplification
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7204—Capacity control, e.g. partitioning, end-of-life degradation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7205—Cleaning, compaction, garbage collection, erase control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7208—Multiple device management, e.g. distributing data over multiple flash devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)
  • Memory System (AREA)

Abstract

在一種快閃記憶體控制器的控制方法中，藉由根據來自主機裝置的解分配命令來建立一有效頁面計數表、一詳細有效頁面計數表及/或一區域有效頁面計數表，快閃記憶體控制器可以有效地且快速地判斷任一個區域是否都不具有任何有效資料，以使得快閃記憶體控制器可以建議主機裝置傳送一重置命令以重置該區域，此外，在接收到來自主機裝置得重置命令之後，快閃記憶體控制器可以利用一垃圾回收操作或直接地將對應於抹除區域的區塊放入至一備用區塊池中，以供進一步的使用。

Description

快閃記憶體控制器的控制方法、快閃記憶體控制器以及儲存 裝置
本發明係有關於快閃記憶體，且尤指快閃記憶體控制器以及相關控制方法。
在非揮發性記憶體主機控制器介面規範(non-volatile memory express,NVMe)中，一分區命名空間(zoned namespace)被標準化(standardize)，然而，由於上述分區命名空間以及其內的每一個區域皆是純粹地從主機裝置的觀點來看的，因此如何提供一種有效的記憶體管理方法來正確地並且快速地對主機裝置的命令進行適當的處理是一個重要議題。
因此，本發明的目的之一在於提供一種能夠根據來自主機裝置的解分配命令來有效地管理快閃記憶體模組的快閃記憶體控制器，以解決上述問題。
根據本發明一實施例，提供了一種快閃記憶體控制器的控制方法，其中快閃記憶體控制器係用以存取一快閃記憶體模組，快閃記憶體模組包含有 複數個區塊，以及該控制方法包含有：自一主機裝置接收一設置命令，其中設置命令將快閃記憶體模組的至少一部分配置成一分區命名空間，分區命名空間邏輯上包含有複數個區域，主機裝置對分區命名空間進行一基於區域的資料寫入操作，每一個區域具有一相同大小，對應於每一個區域的複數個邏輯位址係連續的，以及複數個邏輯位址在區域之間不重疊；將一第一區域的資料寫入至複數個第一區塊中；建立一區域-區塊映射表，其中區域-區塊映射表包含有關於第一區域、相對應的複數個第一區塊以及一共享區塊的資訊；基於寫入至複數個第一區塊的第一區域的資料來建立或更新一邏輯至實體位址映射表；自主機裝置接收一重置命令，其中重置命令指示重置第一區域；更新邏輯至實體位址映射表，以刪除對應於第一區域之邏輯位址的實體位址；直接地將複數個第一區塊放入至一備用區塊池中；藉由參考一有效頁面計數表來判斷共享區塊是否不具有任一個有效資料，其中有效頁面計數表記錄共享區塊以及相對應的有效頁面計數；以及倘若共享區塊被判斷不具有任一個有效資料的話，則將共享區塊放入至備用區塊池中。
根據本發明一實施例，提供了一種快閃記憶體控制器，其中快閃記憶體控制器係用以存取一快閃記憶體模組，快閃記憶體模組包含有複數個區塊，以及快閃記憶體控制器包含有用以儲存一程式碼的一唯讀記憶體、用以執行程式碼來控制快閃記憶體模組之存取的一微處理器以及一緩衝記憶體。微處理器係用以：自一主機裝置接收一設置命令，其中設置命令將快閃記憶體模組的至少一部分配置成一分區命名空間，分區命名空間邏輯上包含有複數個區域，主機裝置對分區命名空間進行一基於區域的資料寫入操作，每一個區域具有一相同大小，對應於每一個區域的複數個邏輯位址係連續的，以及複數個邏輯位址在區域之間不重疊；將一第一區域的資料寫入至複數個第一區塊中；建 立一區域-區塊映射表，其中區域-區塊映射表包含有關於第一區域、相對應的複數個第一區塊以及一共享區塊的資訊；基於寫入至複數個第一區塊的第一區域的資料來建立或更新一邏輯至實體位址映射表；自主機裝置接收一重置命令，其中重置命令指示重置第一區域；更新邏輯至實體位址映射表，以刪除對應於第一區域之邏輯位址的實體位址；直接地將複數個第一區塊放入至一備用區塊池中；藉由參考一有效頁面計數表來判斷共享區塊是否不具有任一個有效資料，其中有效頁面計數表記錄共享區塊以及相對應的有效頁面計數；以及倘若共享區塊被判斷不具有任一個有效資料的話，則將共享區塊放入至備用區塊池中。
根據本發明一實施例，提供了一種儲存裝置，其包含有一快閃記憶體模組以及一快閃記憶體控制器。快閃記憶體模組包含有複數個區塊，快閃記憶體控制器係用以存取快閃記憶體模組，快閃記憶體控制器係用以：自一主機裝置接收一設置命令，其中設置命令將快閃記憶體模組的至少一部分配置成一分區命名空間，分區命名空間邏輯上包含有複數個區域，主機裝置對分區命名空間進行一基於區域的資料寫入操作，每一個區域具有一相同大小，對應於每一個區域的複數個邏輯位址係連續的，以及複數個邏輯位址在區域之間不重疊；將一第一區域的資料寫入至複數個第一區塊中；建立一區域-區塊映射表，其中區域-區塊映射表包含有關於第一區域、相對應的複數個第一區塊以及一共享區塊的資訊；基於寫入至複數個第一區塊的第一區域的資料來建立或更新一邏輯至實體位址映射表；自主機裝置接收一重置命令，其中重置命令指示重置第一區域；更新邏輯至實體位址映射表，以刪除對應於第一區域之邏輯位址的實體位址；直接地將複數個第一區塊放入至一備用區塊池中；藉由參考一有效頁面計數表來判斷共享區塊是否不具有任一個有效資料，其中有效頁面計數表 記錄共享區塊以及相對應的有效頁面計數；以及倘若共享區塊被判斷不具有任一個有效資料的話，則將共享區塊放入至備用區塊池中。
總結來說，在本發明之快閃記憶體控制器的控制方法中，藉由根據來自主機裝置的解分配命令來建立一有效頁面計數表、一詳細有效頁面計數表及/或一區域有效頁面計數表，快閃記憶體控制器可以有效地且快速地判斷任一個區域是否都不具有任何有效資料，以使得快閃記憶體控制器可以建議主機裝置來傳送一重置命令，以重置該區域。此外，在接收到來自主機裝置的重置命令之後，快閃記憶體控制器可以利用一垃圾回收操作或直接地將對應於抹除區域的區塊放入至一備用區塊池中，以供進一步的使用。
100:電子裝置
110:主機裝置
120_1~120_N:儲存裝置
122:快閃記憶體控制器
124:快閃記憶體模組
212:微處理器
212C:程式碼
212M:唯讀記憶體
214:控制邏輯
216:緩衝記憶體
218:介面邏輯
232:編碼器
234:解碼器
240:動態隨機存取記憶體
200,B3,B7,B8,B12,B99,B6:區塊
202:浮閘電晶體
BL1~BL3:位元線
WL0,WL1,WL2,WL4,WL5,WL6:字元線
410_1,410_2:分區命名空間
420_1,420_2:一般儲存空間
600~608,1000~1008,1100~1106,1600~1608,1800~1810,2100~2108,2200~2208,2300~2308:步驟
800,1300:邏輯至實體位址映射表
900,1400:有效頁面計數表
1330:共享區塊表
1500:詳細有效頁面計數表
1700:區域有效頁面計數表
1900:區域有效頁面映射表
第1圖為依據本發明一實施例之電子裝置的示意圖。
第2圖為依據本發明一實施例之在儲存裝置中的快閃記憶體控制器的示意圖。
第3圖為依據本發明一實施例之在快閃記憶體模組中的區塊的示意圖。
第4圖為包含有一般儲存空間以及分區命名空間的快閃記憶體模組的示意圖。
第5圖為被劃分為多個區域的分區命名空間的示意圖。
第6圖為依據本發明一實施例之將來自主機裝置的資料寫入至分區命名空間的流程圖。
第7圖為被寫入至快閃記憶體模組中之區塊的區域資料的示意圖。
第8圖為依據本發明一實施例之邏輯至實體位址映射表的示意圖。
第9圖為依據本發明一實施例之有效頁面計數表的示意圖。
第10圖為依據本發明一實施例之快閃記憶體控制器的控制方法的流程圖。
第11圖為依據本發明另一實施例之將來自主機裝置的資料寫入至分區命名空間的流程圖。
第12圖為被劃分為多個區域的分區命名空間的示意圖。
第13圖為依據本發明一實施例之邏輯至實體位址映射表以及共享區塊表的示意圖。
第14圖為依據本發明一實施例之有效頁面計數表的示意圖。
第15圖為依據本發明一實施例之詳細有效頁面計數表的示意圖。
第16圖為依據本發明一實施例之快閃記憶體控制器的控制方法的流程圖。
第17圖為依據本發明一實施例之區域有效頁面計數表的示意圖。
第18圖為依據本發明一實施例之快閃記憶體控制器的控制方法的流程圖。
第19圖為依據本發明一實施例之區域有效頁面映射表的示意圖。
第20圖為依據本發明一實施例之更新區域有效頁面映射表的示意圖。
第21圖為依據本發明一實施例之快閃記憶體控制器的控制方法的流程圖。
第22圖為依據本發明一實施例之快閃記憶體控制器的控制方法的流程圖。
第23圖為依據本發明一實施例之快閃記憶體控制器的控制方法的流程圖。
第1圖為依據本發明一實施例之電子裝置100的示意圖。如第1圖所示，電子裝置100可包含有主機裝置110以及複數個儲存裝置120_1~120_N，每一個儲存裝置(例如儲存裝置120_1)可包含有快閃記憶體控制器122以及快閃記憶體模組124，在此實施例中，儲存裝置120_1~120_N的每一個儲存裝置可以是一固態硬碟(solid-state drive,SSD)或具有快閃記憶體模組的任何儲存裝置，主機裝置110可以是一中央處理單元(central processing unit,CPU)或可用以存取儲存裝置120_1~120_N的其它電子裝置或元件。電子裝置100可以是一伺服器、一個 人電腦、一膝上型(筆記型)電腦或任何可攜式電子裝置，應注意的是，雖然第1圖繪示了儲存裝置120_1~120_N，但是在某些實施例中，電子裝置100可能僅具有單一儲存裝置120_1。
第2圖為依據本發明一實施例之儲存裝置120_1的示意圖。如第2圖所示，快閃記憶體控制器122可包含有微處理器212、唯讀記憶體(read only memory,ROM)212M、控制邏輯(control logic)214、緩衝記憶體216以及介面邏輯(interface logic)218，唯讀記憶體212M可用以儲存程式碼212C，以及微處理器212可用以執行程式碼212C以控制快閃記憶體模組124的存取，控制邏輯214可包含有編碼器232以及解碼器234，其中編碼器232可用以編碼寫入至快閃記憶體模組124的資料，以產生相對應的檢查碼(check code；亦即錯誤校正碼(error correction code,ECC))，並且解碼器234可用以解碼自快閃記憶體模組124讀取的資料。
在一般情況中，快閃記憶體模組124可包含有複數個快閃記憶體晶片，並且每一個快閃記憶體晶片可包含有複數個區塊，快閃記憶體控制器122可對快閃記憶體模組124進行一基於區塊的抹除(erase)操作，此外，一區塊可記錄特定數量的頁面(page)，其中快閃記憶體控制器122可對快閃記憶體模組124進行一基於頁面的寫入操作。在此實施例中，快閃記憶體模組124可以是一3D反及閘型(3D-NAND type)快閃記憶體模組。
實際上，透過微處理器212執行程式碼212C，快閃記憶體控制器122可利用其本身內部的元件來進行許多控制操作，舉例來說，快閃記憶體控制器122可利用控制邏輯214來控制快閃記憶體模組124的存取(尤其是，至少一區塊或至少一頁面的存取)，利用緩衝記憶體216來進行所需的緩衝操作，以及利用 介面邏輯218來與主機裝置110進行通訊。緩衝記憶體216可藉由隨機存取記憶體(random access memory,RAM)來實現，舉例來說，緩衝記憶體216可以是一靜態隨機存取記憶體(static random access memory,SRAM)，但是本發明不以此為限。此外，快閃記憶體控制器122可耦接於動態隨機存取記憶體(dynamic random access memory,DRAM)240，應注意的是，動態隨機存取記憶體240可以一併被包含在快閃記憶體控制器122中，舉例來說，動態隨機存取記憶體240以及快閃記憶體控制器122可共存於同一個封裝(package)中。
在一實施例中，儲存裝置120_1可符合非揮發性記憶體主機控制器介面規範(non-volatile memory express,NVMe)，也就是說，介面邏輯218可符合一特定通訊規範，諸如外部組件互連(Peripheral Component Interconnect,PCI)規範或快速外部組件互連(Peripheral Component Interconnect Express,PCIe)規範，並且可根據該特定通訊規範來進行通訊，舉例來說，介面邏輯218可藉由一連結器來與主機裝置110進行通訊。
第3圖為依據本發明一實施例之在快閃記憶體模組124中的區塊200的示意圖，其中快閃記憶體模組124可以是一3D反及閘型快閃記憶體模組。如第3圖所示，區塊200可包含有複數個記憶體單元(memory cell)，諸如第3圖所示之浮閘電晶體(floating gate transistor)202或其它電荷捕捉元件(charge trapping component)，一3D反及閘型快閃記憶體架構可透過複數個位元線(bit line；在第3圖中僅繪示位元線BL1~位元線BL3)以及複數個字元線(word line；在第3圖中僅繪示字元線WL0~字元線WL2以及字元線WL4~字元線WL6)來形成，以第3圖中最上方平面為例，在字元線WL0上的所有浮閘電晶體形成至少一頁面、在字元線WL1上的所有浮閘電晶體形成至少另一頁面以及在字元線WL2上的所有 浮閘電晶體形成至少再另一頁面，以此類堆。此外，字元線WL0與頁面(例如邏輯頁面(logic page))之間的定義可以根據快閃記憶體之寫入方法而有所變化，詳細地來說，當利用單層單元(single-level cell,SLC)的方式來儲存資料時，在字元線WL0上的所有浮閘電晶體僅對應到單一邏輯頁面；當利用多層單元(multi-level cell,MLC)的方式來儲存資料時，在字元線WL0上的所有浮閘電晶體對應到兩個邏輯頁面；當利用三層單元(triple-level cell,TLC)的方式來儲存資料時，在字元線WL0上的所有浮閘電晶體對應到三個邏輯頁面；以及當利用四層單元(quad-level cell,QLC)的方式來儲存資料時，在字元線WL0上的所有浮閘電晶體對應到四個邏輯頁面。3D反及閘型快閃記憶體架構以及字元線與頁面之間的關係已為本領域具有通常知識者所熟知，為了簡潔起見，在此不再重複描述相關細節。
在此實施例中，主機裝置110可藉由傳送一設置命令集(settling command set；諸如一分區命名空間(zoned namespace)命令集)來將快閃記憶體模組124的至少一部分配置成一分區命名空間，請參照第4圖，主機裝置110可將一設置命令集傳送至快閃記憶體控制器122，以使得快閃記憶體模組124具有至少一分區命名空間(在此實施例中，以分區命名空間410_1以及分區命名空間410_2為例)以及至少一一般儲存空間(general storage space；在此實施例中，以一般儲存空間420_1以及一般儲存空間420_2為例)。分區命名空間410_1可被劃分成多個區域(zone)以供存取，並且主機裝置110必須在分區命名空間410_1中進行一基於邏輯區塊位址(logical block address,LBA)的資料寫入操作，一邏輯區塊位址(簡稱為邏輯位址)可代表一筆512位元組(byte)的資料或一筆4千位元組(kilobyte,KB)的資料，並且主機裝置110需要將資料連續地寫入至一區域中，具體來說，請參照第5圖，分區命名空間410_1可被劃分為多個區域(例如區域Z0~ 區域Z3)，其中每一個區域中的邏輯位址必須是連續的，以及區域之間不存在重疊邏輯位址(亦即一邏輯位址僅可存在於一區域中)，舉例來說，倘若每一個區域的大小是“x”個邏輯位址以及區域Z3的起始邏輯位址(starting logical address)是邏輯位址LBA_k的話，則區域Z3係用以利用邏輯位址LBA_k、邏輯位址LBA_(k+1)、邏輯位址LBA_(k+2)、邏輯位址LBA_(k+3)...以及邏輯位址LBA_(k+x-1)來儲存資料。在一實施例中，相鄰區域的邏輯位址亦可以是連續的，舉例來說，區域Z0係用以利用邏輯位址LBA_1~LBA_2000來儲存資料，區域Z1係用以利用邏輯位址LBA_2001~LBA_4000來儲存資料，區域Z2係用以利用邏輯位址LBA_4001~LBA_6000來儲存資料，區域Z3係用以利用邏輯位址LBA_6001~LBA_8000來儲存資料，以此類堆。此外，對應於一邏輯位址的資料量可以藉由主機裝置110來決定，舉例來說，對應於一邏輯位址的資料量可以是4千位元組。
此外，當資料被寫入至每一個區域時，該資料係根據該資料之複數個邏輯位址的順序來被寫入，詳細地來說，快閃記憶體控制器122可根據已寫入資料來設置一寫入點(write point)，以控制資料的寫入序列。假設區域Z1係用以利用邏輯位址LBA_2001~邏輯位址LBA_4000來儲存資料，在主機裝置110將對應於邏輯位址LBA_2001~邏輯位址LBA_2051的資料傳送至快閃記憶體控制器122之後，快閃記憶體控制器122可將寫入點設置至下一個邏輯位址LBA_2052，倘若主機裝置110隨後傳送屬於相同區域但不具有邏輯位址LBA_2052的資料的話(例如主機裝置110傳送具有邏輯位址LBA_3000的資料)，則快閃記憶體控制器122可拒絕資料寫入操作並且將寫入失敗的訊息回傳至主機裝置110；換句話說，僅當接收到的資料的邏輯位址與寫入點所指出的邏輯位址相同時，快閃記憶體控制器122才會允許資料寫入操作，此外，倘若在多個區域中的資料被交替 地寫入的話，每一個區域可具有自己的寫入點。
此外，非揮發性記憶體主機控制器介面規範提供了一解分配命令(deallocate command)，其係自主機裝置110傳送以要求刪除對應於一邏輯位址範圍的資料，並且非揮發性記憶體主機控制器介面規範另指出一快閃記憶體控制器可建議(recommend)主機裝置110來進行一重置命令(reset command)，以控制一區域自一滿狀態(full state)至一空狀態(empty state)，因此，以下實施例被提出，以使得快閃記憶體控制器122可有效地並且正確地建議主機裝置110來進行重置命令。
第6圖為依據本發明一實施例之將來自主機裝置110的資料寫入至分區命名空間410_1的流程圖。在此實施例中，假設對應於每一個區域的資料量大於在快閃記憶體模組124中的每一個實體區塊的大小，並且對應於每一個區域的資料量不是在快閃記憶體模組124中的每一個實體區塊的大小的整數倍。在步驟600中，流程開始，並且開啟主機裝置110與儲存裝置120_1的電源以及完成一初始化操作，主機裝置110藉由使用一分區命名空間命令集來為儲存裝置120_1之儲存區域的至少一部分設置基本設定(例如每一個區域的大小、區域的數量以及邏輯區塊位址大小)。在步驟602中，主機裝置110將一寫入命令以及相對應的資料傳送至快閃記憶體控制器122，其中上述資料是對應於一個或多個區域的資料，諸如對應於在第5圖所示之區域Z3中的邏輯位址LBA_k~邏輯位址LBA_(k+x-1)的資料。在步驟604中，快閃記憶體控制器122自快閃記憶體模組124選擇至少一區塊(例如一空白區塊(blank block)，亦即一備用區塊(spare block))，並且將來自主機裝置110的資料依序地寫入至該至少一區塊，由於主機裝置110所設置的區域的大小很難與實體區塊的大小相匹配，因此在主機裝置110將寫入 命令傳送至在區域Z3中的所有邏輯位址之後，主機裝置110要寫入的資料通常不可完全地填滿實體區塊的儲存空間，換句話說，對應於一區域的資料儲存容量通常不是用來儲存主機裝置110所寫入之資料的實體區塊的之大小的整數倍。在步驟606中，在將資料寫入至最後的區塊並且完成資料寫入之後，快閃記憶體控制器122將無效資料寫入至該最後的區塊的剩餘頁面中，或直接地將剩餘頁面保持空白，應注意的是，每一個區塊通常保留多個頁面來儲存系統管理資訊，其包含有一寫入時間表、一實體至邏輯映射表、錯誤校正碼的檢查位元(check bit)以及磁碟陣列同位(redundant array of independent disks parity,RAID parity)等等。上述剩餘的頁面代表在系統管理資訊以及主機裝置110要儲存的資料已經被寫入至最後的區塊後所剩餘的頁面。
舉例來說，請參照第7圖，假設對應於每一個區域的資料量係介於在快閃記憶體模組124中的兩個區塊以及三個區塊之間。因應主機裝置110針對區域Z1所傳送的寫入命令，快閃記憶體控制器122可依序地將區域Z1的資料寫入至區塊B3、區塊B7以及區塊B8，應注意的是，在一實施例中，主機裝置110針對區域Z1所傳送的寫入命令可包含有區域Z1的起始邏輯位址，以及快閃記憶體控制器122可將區域Z1的起始邏輯位址映射至實體區塊B3的起始實體儲存空間(例如第一實體頁面)，並且將對應於區域Z1之起始邏輯位址的資料儲存至實體區塊B3的起始實體儲存空間(例如第一實體頁面)。區塊B3、區塊B7以及區塊B8皆包含有頁面P1~頁面PM，並且自區塊B3的第一頁面P1開始至區塊B3的最後頁面PM，區域Z1中的資料根據邏輯位址來被依序地寫入。在區塊B3中的資料被寫入之後，繼續自區塊B7的第一頁面P1至區塊B7的最後頁面PM進行寫入操作，應注意的是，即使主機裝置110針對區域Z1中的邏輯位址繼續進行寫入操作，快閃記憶體控制器122仍可以選擇不連續的區塊B3以及區塊B7來儲存在邏輯位址中是 連續的資料，在區塊B7中的資料被寫入之後，資料被繼續地寫入至區塊B8的第一頁面P1直到區塊Z1之資料結束；此外，區塊B8的剩餘頁面保持空白或具有被寫入其中的無效資料。類似地，快閃記憶體控制器122可依序地將區域Z3的資料寫入至區塊B12、區塊B99以及區塊B6，其中區塊B12、區塊B99以及區塊B6皆包含有頁面P1~頁面PM，以及自區塊B12的第一頁面P1開始至區塊B12的最後頁面PM，區域Z3的資料根據邏輯位址來被依序地寫入。在區塊B12的資料被寫入之後，自區塊B99的第一頁面P1開始至區塊B99的最後頁面PM，資料被繼續地寫入，以及在區塊B99的資料被寫入之後，資料自區塊B6的第一頁面P1開始被繼續地寫入，直到區塊Z3的資料結束。此外，區塊B6的剩餘頁面保持空白或具有被寫入其中的無效資料，應注意的是，快閃記憶體控制器122可能不會為儲存著無效資料的實體頁面來建立一邏輯頁面至實體頁面映射關係，快閃記憶體控制器122通常會將具有空白實體頁面的實體區塊或具有無效資料之實體頁面的實體區塊設置為對應於每一個區域的最後部分，換句話說，快閃記憶體控制器122會將對應於區域之最後邏輯位址的資料儲存至具有空白頁面或無效資料的實體區塊中。
在步驟608中，快閃記憶體控制器122建立或更新一邏輯至實體(logical to physical,L2P)位址映射表，來記錄邏輯位址與實體位址之間的映射關係，以供分區命名空間410_1的後續資料讀取。第8圖為依據本發明一實施例之邏輯至實體位址映射表800的示意圖。邏輯至實體位址映射表800可包含有兩個欄位(field)，其中一欄位記錄區域的起始邏輯位址，以及另一欄位記錄區塊的實體區塊位址。請搭配參照第7圖以及第8圖，由於區域Z1的資料被依序地寫入至區塊B3、區塊B7以及區塊B8並且區域Z3的資料被依序地寫入至區塊B12、區塊B99以及區塊B6，因此邏輯至實體位址映射表800記錄區域Z1的起始邏輯位址 Z1_LBA_S、區塊B3的實體區塊位址PBA3、區塊B7的實體區塊位址PBA7以及區塊B8的實體區塊位址PBA8，並且記錄區域Z3的起始邏輯位址Z3_LBA_S、區塊B12的實體區塊位址PBA12、區塊B99的實體區塊位址PBA99以及區塊B6的實體區塊位址PBA6。舉例來說，假設區域Z1係用以儲存具有邏輯位址LBA_2001~邏輯位址LBA_4000的資料，區域Z3係用以儲存具有邏輯位址LBA_6001~邏輯位址LBA_8000的資料，區域Z1的起始邏輯位址Z1_LBA_S係邏輯位址LBA_2001，以及區域Z3的起始邏輯位址Z3_LBA_S係邏輯位址LBA_6001。應注意的是，只要能達到相同目的，則不必以固定順序來進行用以將資料自主機裝置110寫入至分區命名空間410_1的流程圖中的步驟，例如可以在步驟602之後進行步驟608，此為本領域具有通常知識者在本發明的教示下可以理解。應注意的是，在此實施例中，每一個實體區塊僅對應於單一區域，舉例來說，區塊B3、區塊B7以及區塊B8僅對應於區域Z1，以及區塊B12、區塊B99以及區塊B6僅對應於區域Z3，換句話說，一單一區塊僅儲存在一單一區域中的資料，舉例來說，區塊B3、區塊B7以及區塊B8僅儲存對應於區域Z1的資料，以及區塊B12、區塊B99以及區塊B6僅儲存對應於區域Z3的資料。
要注意的是，第8圖所示之邏輯至實體位址映射表800僅用於說明之用，本發明不限於此。在本發明的其它實施例中，邏輯至實體位址映射表可包含有每一個邏輯位址以及相對應的實體位址，或邏輯至實體位址映射表可包含有多個實體位址以及相對應的邏輯位址範圍。
此外，快閃記憶體控制器122可建立一有效頁面計數表，其記錄一區塊中有效頁面的數量，其中有效頁面代表資料不是舊資料(亦即快閃記憶體模組124不具有用以更新舊資料之有著相同邏輯位址的其它資料)。第9圖為依據本 發明一實施例之有效頁面計數表900的示意圖。如第9圖所示，假設有效頁面計數表900包含有在區域Z1以及區域Z3的資料完整地被寫入至快閃記憶體模組12之後的即時資訊，對應於區域Z1的實體區塊B3、實體區塊B7以及實體區塊B8的有效頁面計數分別為“128”、“128”以及“60”，以及對應於區域Z3的實體區塊B12、區塊B99以及區塊B6的有效頁面計數分別為“128”、“128”以及“60”。在一實施例中，有效頁面計數表900被暫時地儲存在緩衝記憶體216中。
接著，倘若快閃記憶體控制器122自主機裝置110接收到解分配命令以解分配對應於一邏輯位址範圍的資料的話，則微處理器212會更新邏輯至實體位址映射表以移除該邏輯位址範圍的資訊，以使得對應於該邏輯位址範圍的資料可以被視為無效資料，舉例來說，邏輯至實體位址映射表被更新以移除該邏輯位址範圍之相對應的實體位址，或邏輯至實體位址映射表被更新以指出該邏輯位址範圍不具有相對應的實體位址。之後，微處理器212基於對應於該邏輯位址範圍的頁面編號(page number)來更新有效頁面計數表900，舉例來說，倘若來自主機裝置110的解分配命令指示對應於區塊B3內30個頁面的資料的一邏輯位址範圍，則有效頁面計數表900被更新以使得區塊B3的有效頁面計數變為“98”。
此外，微處理器212可檢查有效頁面計數表900以及一區域-區塊映射表(zone-block mapping table)，以判斷任一個區域是否都不具有任何有效資料，其中該區域-區塊映射表可包含有關於每一個區域以及相對應的實體區塊的資訊。以第7圖為一範例，區域Z1對應於區塊B3、區塊B7以及區塊B8，以及區域Z3對應於區塊B12、區塊B99以及區塊B6。在一實施例中，邏輯至實體位址映射表800可作為該區域-區塊映射表，具體來說，倘若微處理器212偵測到對應於區域Z1的區塊B3、區塊B7以及區塊B8內不具有有效資料的話(亦即每一個區塊 B3、區塊B7以及區塊B8的有效頁面計數皆等於0)，則微處理器212可主動地通知主機裝置110以建議主機裝置110來進行一重置命令，以控制區域Z1自一滿狀態至一空狀態。僅於接受到重置命令之後，微處理器212才可抹除區塊B3、區塊B7以及區塊B8並且將區塊B3、區塊B7以及區塊B8設置為備用區塊(例如空白區塊)，以供儲存其它資料。
在一實施例中，快閃記憶體控制器122可另具有複數個暫存器(register)，其中每一個暫存器係用以儲存一區域的一重置區域建議屬性(reset zone recommended attribute)，以及該重置區域建議屬性用來指示快閃記憶體控制器122是否偵測到該區域內沒有有效資料，具體來說，倘若微處理器212偵測到對應於區域Z1的區塊B3、區塊B7以及區塊B8內不具有有效資料的話，則微處理器212可將對應於區域Z1的暫存器設置為“1”，以及一旦主機裝置110偵測到對應於區域Z1的暫存器具有數值“1”的話，則主機裝置110可考慮是否將一重置命令傳送至快閃記憶體控制器122。
在另一實施例中，倘若微處理器212偵測到對應於區域Z1的區塊B3、區塊B7以及區塊B8內不具有有效資料的話，則快閃記憶體控制器122可主動地為區域Z1將一區域描述符改變事件(zone descriptor changed event)傳送至主機裝置110，以建議主機裝置110傳送一重置命令以重置該區域。
第10圖為依據本發明一實施例之快閃記憶體控制器122的控制方法的流程圖。請搭配參照上述第6圖~第9圖的實施例，流程描述如下。
在步驟1000中，流程開始。
在步驟1002中，快閃記憶體控制器判斷是否自主機裝置接收到一解分配命令，如果是，進入步驟1004；如果否，回到步驟1002。
在步驟1004中，快閃記憶體控制器更新邏輯至實體位址映射表以及有效頁面計數表。
在步驟1006中，快閃記憶體控制器參考有效頁面計數表來判斷任一個區域是否都不具有任何有效資料，如果是，進入步驟1008；如果否，回到步驟1002。
在步驟1008中，快閃記憶體控制器建議主機裝置重送一重置命令，以重置不具有有效資料的區域。
第11圖為依據本發明另一實施例之將來自主機裝置110的資料寫入至分區命名空間410_1的流程圖。在此實施例中，假設對應於每一個區域的資料量係大於快閃記憶體模組124中每一個區塊的大小，並且對應於每一個區域的資料量不是快閃記憶體模組124中每一個區塊的大小的整數倍。在步驟1100中，流程開始，啟動主機裝置110以及儲存裝置120_1的電源以及完成初始化操作，主機裝置110藉由使用分區命名空間命令集來設置儲存裝置120_1以使其具有基本設定(例如每一個區域的大小、區域數量以及邏輯區塊位址大小)。在步驟1102中，主機裝置110將一寫入命令以及相對應的資料傳送至快閃記憶體控制器122，其中上述資料係對應於一個或多個區域的資料(例如對應於第5圖所示之區域Z3的邏輯位址LBA_k~邏輯位址LBA_(k+x-1)的資料)。在步驟1104中，快閃 記憶體控制器122自快閃記憶體模組124選擇至少一區塊(例如一空白區塊，亦即一備用區塊)，或選擇至少一空白區塊或至少一共享區塊(shared block)，以將資料自主機裝置110依序地寫入至該些區塊，舉例來說，請參照第12圖，假設對應於每一個區域的資料量係介於快閃記憶體模組124中的兩個區塊與三個區塊之間，以及快閃記憶體控制器122可將區域Z1的資料依序地寫入至區塊B3、區塊B7以及區塊B8中，其中區塊B3記錄區域Z1的第一部分資料Z1_0，區塊B7記錄區域Z1的第二部分資料Z1_1，以及區塊Z8記錄區域Z1的第三部分資料Z1_2。在此實施例中，由於所有儲存在區塊B3以及區塊B7中的資料皆是區域Z1中的資料，以及區域B8中僅部分頁面儲存區域Z1中的資料，因此為了利用區塊B8中剩餘的頁面，微處理器212可將區塊B8設置為一共享區塊，也就是說，區塊B8的剩餘頁面可用以儲存其它區域的資料。
請參照第12圖，快閃記憶體控制器122準備將區域Z3的資料寫入至分區命名空間410_1，由於共享區塊B8中具有一剩餘空間，因此微處理器212可選擇空白區塊B12、空白區塊B99以及共享區塊B8來儲存區域Z3中的資料，具體來說，快閃記憶體控制器122依序地將區域Z3的資料寫入至區塊B12、區塊B99以及區塊B8，其中區塊B12記錄區域Z3的第一部分資料Z3_0，區塊B99記錄區域Z3的第二部分資料Z3_1，以及區域B8記錄區域Z3的第三部分資料Z3_2。在此實施例中，所有區塊B12以及區塊B99所儲存的資料皆是區域Z3的資料，而區塊B8記錄區域Z1的第三部分資料Z1_2以及區域Z3的第三部分資料Z3_2，要注意的是，對於管理的方便來說，由於會增加透過快閃記憶體控制器122來建立邏輯至實體位址映射表的複雜度，因此快閃記憶體控制器122不會將任一個區域的第一資料儲存至共享區塊中，快閃記憶體控制器122將每一個區域的第一資料儲存在一專屬區塊(exclusive block；諸如區塊B3以及區塊B12)中，該些專屬區塊僅儲存 屬於相同區域的資料，因此它們被稱為專屬區塊。任一個區域的最後資料(其對應於該區域之最後邏輯位址的資料)會被儲存至一共享區塊(例如區塊B8)中，並且另一個區域的最後資料也會被儲存至該共享區塊中，在此實施例中，共享區塊儲存多個區域中的資料，換句話說，共享區塊儲存多個區域的最後資料，而專屬區塊僅儲存單一區域中的資料。
在步驟1106中，快閃記憶體控制器122建立或更新一邏輯至實體位址映射表，以記錄邏輯位址與實體位址之間的映射關係，並且建立一共享區塊表以供分區命名空間410_1的後續資料讀取。第13圖為依據本發明一實施例之邏輯至實體位址映射表1300以及共享區塊表1330的示意圖。邏輯至實體位址映射表1300可包含有兩個欄位，其中一欄位記錄邏輯位址，以及另一欄位記錄區塊的實體位址。請搭配參照第12圖以及第13圖，由於區域Z1的資料被依序地寫入至區塊B3、區塊B7以及區塊B8中，以及區域Z3的資料被依序地寫入至區塊B12、區塊B99以及區塊B8中，因此邏輯至實體位址映射表1300記錄區域Z1的起始邏輯位址Z1_LBA_S、區塊B3的實體區塊位址PBA3、區域Z1的邏輯位址(Z1_LBA_S+y)、區塊B7的實體區塊位址PBA7、區域Z1的邏輯位址(Z1_LBA_S+2*y)以及區塊B8的實體區塊位址PBA8，其中邏輯位址(Z1_LBA_S+y)可作為寫入至區塊B7之資料的第一邏輯位址(亦即第二部分資料Z1_1的第一邏輯位址)，以及邏輯位址(Z1_LBA_S+2*y)可作為寫入至區塊B8之資料的第一邏輯位址(亦即第三部分資料Z1_2的第一邏輯位址)。
類似地，邏輯至實體位址映射表1300記錄區域Z3的起始邏輯位址Z3_LBA_S、區塊B12的實體區塊位址PBA12、區域Z3的邏輯位址(Z3_LBA_S+y)、區塊B99的實體區塊位址PBA99、區域Z3的邏輯位址 (Z3_LBA_S+2*y)以及區塊B8的實體區塊位址PBA8，其中邏輯位址(Z3_LBA_S+y)可作為寫入至區塊B99之資料的第一邏輯位址(亦即第二部分資料Z3_1的第一邏輯位址，其對應於區塊B99之第一頁面P1的邏輯位址)，以及邏輯位址(Z3_LBA_S+2*y)可作為寫入至區塊B8之資料的第一邏輯位址(亦即第三部分資料Z3_2的第一邏輯位址)。應注意的是，上述“y”可代表有幾筆來自主機裝置110的有著不同邏輯位址的資料可被儲存至一區塊中，要注意的是，在主機裝置110設置區域大小以及區域數量之後，每一個區域的起始邏輯位址就被決定，以及每一個子區域的起始邏輯位址也被決定，諸如起始邏輯位址Z1_LBA_S、邏輯位址(Z1_LBA_S+y)、邏輯位址(Z1_LBA_S+2*y)、起始邏輯位址Z3_LBA_S、邏輯位址(Z3_LBA_S+y)以及邏輯位址(Z3_LBA_S+2*y)。因此，邏輯至實體位址映射表1300可另被簡化以具有一欄位，也就是說，僅具有實體區塊位址的一欄位，並且可以藉由該表的項目(entry)來代表邏輯位址欄位，而無需實際地儲存多個子區域的起始邏輯位址。
此外，共享區塊表1330可包含有兩個欄位，其中一欄位記錄邏輯位址，以及另一欄位記錄對應於邏輯位址的實體區塊位址以及實體頁面位址。在第13圖中，共享區塊表1330記錄區域Z1之第三部分資料Z1_2的第一邏輯位址(Z1_LBA_S+2*y)、相對應的實體區塊位址PBA8以及實體頁面位址P1，也就是說，對應於第三部分資料Z1_2中第一邏輯位址的資料被寫入至區塊B8的第一個頁面P1中，此外，共享區塊表1330記錄區域Z3之第三部分資料Z3_2的第一邏輯位址(Z3_LBA_S+2*y)、相對應的實體區塊位址PBA8以及實體頁面位址P61，換句話說，對應於第三部分資料Z3_2的中第一邏輯位址的資料被寫入至區塊B8的第六十一個頁面P61中。要注意的是，上述是假設區塊中每一個頁面僅可儲存單一邏輯位址的資料，然而，取決於在一頁面中可儲存多少筆具有不同邏輯位址 的資料，實際情況是可以被調整的。
此外，應注意的是，在寫入區域Z1以及區域Z3之資料的過程中，寫入操作可能並不會在區域Z1中的所有資料已經被寫入至分區命名空間410_1之後，才開始寫入區域Z3的資料，換句話說，在區域Z1中的資料還沒完整地被寫入時，快閃記憶體控制器122可能需要開始將區域Z3的資料寫入至分區命名空間410_1，因此，在本發明的另一實施例中，共享區塊表1330可能額外地包含有一完成指示符欄位(completion indicator field)，其係用以指示一區域的資料是否已經被完整地寫入至共享區塊中，微處理器212可參考對應於區域Z1的完成指示符來判斷是否可以將區域Z3中的資料寫入至區塊B8中。
要注意的是，第13圖所示之邏輯至實體位址映射表1300以及共享區塊表1330僅作為說明之用，在本發明的其它實施例中，邏輯至實體位址映射表1300以及共享區塊表1330可包含有每一個邏輯位址以及相對應的實體位址，或邏輯至實體位址映射表1300以及共享區塊表1330可包含有多個實體位址以及相對應的邏輯位址範圍。
此外，快閃記憶體控制器122可建立一有效頁面計數表，其記錄區塊內有效頁面的數量，其中有效頁面代表資料不是舊資料(亦即快閃記憶體模組124不具有用來更新舊資料之有著相同邏輯位址的其它資料)。第14圖為依據本發明一實施例之有效頁面計數表1400的示意圖。如第14圖所示，假設有效頁面計數表1400包含有在區域Z1之資料完整地被寫入至快閃記憶體模組124中之後的即時資訊，但是區域Z3的資料還沒有被完整地寫入區塊B8中。對應於區域Z1的區塊B3、區塊B7以及區塊B8的有效頁面計數分別為“128”、“128”以及“86”， 以及對應於區域Z3的區塊B12、區塊B99以及區塊B8的有效頁面計數分別為“128”、“128”以及“86”，其中區域Z1的第三部分資料Z1_2在區塊B8中具有60個頁面，以及區域Z3的第三部分資料Z3_2在區塊B8中暫時地具有26個頁面。在一實施例中，有效頁面計數表1400被暫時地儲存於緩衝記憶體126中。
此外，每一個共享區塊另具有一詳細(detailed)有效頁面計數表，其用以清楚地指示區域的有效頁面計數，第15圖為依據本發明一實施例之詳細有效頁面計數表1500的示意圖，其中詳細有效頁面計數表1500係供第12圖~第14圖的共享區塊B8來使用。如第15圖所示，詳細有效頁面計數表1500具有4個欄位：區域編號(zone number)、起始實體頁面位址(starting physical page address)、滿資訊(full information)以及有效頁面計數。起始實體頁面位址欄位記錄每一個區域的起始實體頁面位址，舉例來說，對應於區域Z1之第三部分資料Z1_2的頁面P1以及對應於區域Z3之第三部分資料Z3_2的頁面P61。滿資訊欄位記錄該區域的所有資料是否被完整地寫入至區塊B8，在此範例中，區域Z1的資料被完整地寫入至快閃記憶體模組124中，而區域Z3的資料還沒有被完整地寫入至區塊B8中。有效頁面計數欄位記錄每一個區域之目前的有效頁面計數，舉例來說，區域Z1之第三部分資料Z1_2的有效頁面計數是“60”，以及區域Z3之第三部分資料Z3_2的有效頁面計數是“26”。
接著，倘若快閃記憶體控制器122接收到來自主機裝置110的解分配命令以解分配對應於一邏輯位址範圍之資料的話，則微處理器212會更新邏輯至實體位址映射表以移除該邏輯位址範圍的資訊，使得對應於該邏輯位址範圍的資料可以被視為無效資料，舉例來說，邏輯至實體位址映射表被更新以移除該邏輯位址範圍之相對應的實體位址，或邏輯至實體位址映射表被更新以指出該 邏輯位址範圍不具有相對應的實體位址。之後，微處理器212基於對應於該邏輯位址範圍的頁面號碼來更新有效頁面計數表1400及/或詳細有效頁面計數表1500，舉例來說，倘若來自主機裝置110的解分配命令指示對應於區塊B8內30個頁面的資料的一邏輯位址範圍，以及該邏輯位址範圍對應於區域Z1的話，則有效頁面計數表1400被更新以使得區塊B8的有效頁面計數變為“56”，並且詳細有效頁面計數表1500被更新以使得區域Z1之第三部分資料Z1_2的有效頁面計數變為“30”。
此外，微處理器212可檢查有效頁面計數表1400、詳細有效頁面計數表1500以及一區域-區塊映射表，以判斷任一個區域是否都不具有任何有效資料，其中該區域-區塊映射表可包含有關於每一個區域與相對應的實體區塊的資訊，以第12圖為一範例，區域Z1對應於區塊B3、區塊B7以及區塊B8，以及區域Z3對應於區塊B12、區塊B99以及區塊B8，在一實施例中，邏輯至實體位址映射表1300可作為該區域-區塊映射表，具體來說，倘若微處理器212偵測到在對應於區域Z1的區塊B3以及區塊B7不具有有效資料(亦即區塊B3以及區塊B7的有效頁面計數皆等於0)，在區塊B8內的頁面P1~頁面P60不具有有效資料(亦即區域Z1之第三部分資料Z1_2的有效頁面計數係等於0)，並且詳細有效頁面計數表1500指示區域Z1的所有資料皆已經被完整地寫入至快閃記憶體模組124的話，則微處理器212可主動地通知主機裝置110來建議其進行一重置命令以控制區域Z1自一滿狀態至一空狀態。僅於接收到該重置命令之後，微處理器212才可抹除區塊B3以及區塊B7並且將區塊B3以及區塊B7設置為備用區塊(亦即空白區塊)，以供儲存其它資料，要注意的是，由於區塊B8具有區域Z3的資料，因此即使區域Z1被重置，區塊B8不可被釋放(release)以作為備用區塊。
要注意的是，為了避免錯誤地判斷一區域不具有任何有效資料，微處理器212可建議主機裝置110以僅於第15圖所示之滿資訊欄位指示該區域的所有資料已經完整地被寫入至快閃記憶體模組124中時才會進行一重置命令，具體來說，倘若主機裝置110傳送一個或多個解分配命令以解分配對應於區域Z3之所有已寫入資料的邏輯位址(例如邏輯位址對應於區塊B12與區塊B99內的所有頁面以及區塊B8的26個頁面)，但是第15圖所示之滿資訊欄位指示區域Z3的所有資料還沒有被完整地寫入至快閃記憶體模組124(亦即代表區域Z3的剩餘資料在一週期之後可以被寫入至區塊B8中)的話，則微處理器212不可建議主機裝置100來進行重置命令以重置區域Z3。
在一實施例中，快閃記憶體控制器122可另具有複數個暫存器，其中每一個暫存器係用以儲存一區域的一重置區域建議屬性，以及該重置區域建議屬性指示快閃記憶體控制器122是否偵測到該區域內沒有有效資料。在另一實施例中，倘若微處理器212偵測到在對應於區域Z1的區塊B3、區塊B7以及區塊B8內沒有有效資料的話，則快閃記憶體控制器122可以為區域Z1主動地將一區域描述符改變事件傳送至主機裝置110，以建議主機裝置110來傳送一重置命令以重置該區域。
第16圖為依據本發明一實施例之快閃記憶體控制器122的控制方法的流程圖。請搭配參照第11圖~第15圖的上述實施例，該流程描述如下。
在步驟1600中，流程開始。
在步驟1602中，快閃記憶體控制器判斷是否自主機裝置接收到一解 分配命令，如果是，進入步驟1604；如果否，回到步驟1602。
在步驟1604中，快閃記憶體控制器更新邏輯至實體位址映射表、有效頁面計數表及/或詳細有效頁面計數表。
在步驟1606中，快閃記憶體控制器參考有效頁面計數表以及詳細有效頁面計數表來判斷任一個區域是否都不具有任何有效資料，如果是，進入步驟1608；如果否，回到步驟1602。
在步驟1608中，快閃記憶體控制器建議主機裝置傳送一重置命令，以重置不具有有效資料的區域。
在第6圖~第10圖所示之實施例中，每一個區塊僅對應於單一區域，並且微處理器212檢查有效頁面計數表900以及一區域-區塊映射表來判斷任一個區域是否都不具有任何有效資料，以判斷是否建議主機裝置110傳送重置命令。在第11圖~第16圖所示之實施例中，由於一區塊可對應於多個區域，因此微處理器212檢查有效頁面計數表1400、詳細有效頁面計數表1500以及一區域-區塊映射表來判斷任一個區域是否都不具有任何有效資料，以判斷是否建議主機裝置110傳送重置命令。在另一實施例中，微處理器212可基於有效頁面計數表900或基於有效頁面計數表1400以及詳細有效頁面計數表1500來建立一區域有效頁面計數表，以便於判斷任一個區域是否都不具有任何有效資料。
第17圖為依據本發明一實施例之區域有效頁面計數表1700的示意圖。如第17圖所示，區域有效頁面計數表1700包含有關於每一個區域之有效頁 面計數的資訊，在此實施例中，當有效頁面計數表900被更新時，區域有效頁面計數表1700立即地被更新，或當有效頁面計數表1400及/或詳細有效頁面計數表1500被更新時，區域有效頁面計數表1700立即地被更新，舉例來說，倘若每一個區域的所有資料被寫入至快閃記憶體模組124的282個頁面，以及由於一第一解分配命令，有效頁面計數表900被更新以減少對應於區域Z1之有效頁面計數的話，則區域有效頁面計數表1700基於更新後的有效頁面計數表900而立即地被更新(例如區域Z1的有效頁面計數自“282”被更新為“100”)，接著，倘若由於一第二解分配命令，有效頁面計數表900另被更新以減少對應於區域Z1之有效頁面計數的話，區域有效頁面計數表1700基於更新後的有效頁面計數表900而立即地被更新(例如區域Z1的有效頁面計數自“100”被更新為“0”)，之後，微處理器212可基於區域有效頁面計數表1700來判斷任一個區域是否都不具有任何有效資料，而無需參考其它表(例如有效頁面計數表900或有效頁面計數表1400)。
第18圖為依據本發明一實施例之快閃記憶體控制器122的控制方法的流程圖。請搭配參照上述第17圖的實施例，該流程描述如下。
在步驟1800中，流程開始。
在步驟1802中，快閃記憶體控制器判斷是否自主機裝置接到一解分配命令，如果是，進入步驟1804；如果否，回到步驟1802。
在步驟1804中，快閃記憶體控制器更新邏輯至實體位址映射表、有效頁面計數表及/或詳細有效頁面計數表。
在步驟1806中，快閃記憶體控制器基於更新後的有效頁面計數表及/或更新後的詳細有效頁面計數表來更新區域有效頁面計數表。
在步驟1808中，快閃記憶體控制器參考區域有效頁面計數表來判斷任一個區域是否都不具有任何有效資料，如果是，進入步驟1810；如果否，回到步驟1802。
在步驟1810中，快閃記憶體控制器建議主機裝置傳送一重置命令，以重置不具有有效資料的區域。
在上述實施例中，倘若主機裝置110傳送一錯誤解分配命令的話，則有效頁面計數表900、有效頁面計數表1400以及區域有效頁面計數表1700可能會有錯誤，這將會導致微處理器212做出錯誤決定，舉例來說，倘若主機裝置110傳送一第一解分配命令，其指示一第一邏輯位址範圍，接著主機裝置110傳送一第二解分配命令，其指示與該第一邏輯位址範圍部分重疊的一第二邏輯位址範圍的話，則有效頁面計數的計算可能會有錯誤，為了解決此問題，區域有效頁面計數表可以被修改為具有一解分配命令歷史欄位(deallocate command history field)，以記錄每一個頁面的狀態。具體來說，請參照第19圖，第19圖為依據本發明一實施例之區域有效頁面映射表1900的示意圖。區域有效頁面映射表1900可包含有解分配命令歷史欄位，其中解分配命令歷史欄位可包含有複數個位元，以及每一個位元係用以指示一相對應之頁面的資料是有效的還是無效的。舉例來說，倘若一區域具有282個頁面的話，則解分配命令歷史欄位包含有282個位元，並且每一個位元對應於一頁面，倘若該位元係等於“1”的話，則代表相對應之頁面內的資料係有效的；以及倘若該位元係等於“0”的話，則代表相對應 之頁面內的資料是無效的。在第19圖所示之實施例中，由於區域Z1~區域Z3的所有資料被重新寫入至快閃記憶體模組124中，並且沒有接受到任何解分配命令，因此解分配命令歷史欄位的位元皆等於“1”，並且每一個區域Z1~區域Z3的有效頁面計數係等於“282”。
接著，倘若快閃記憶體控制器122自主機裝置110接收到一解分配命令，以解分配一邏輯位址範圍的話，則微處理器212可參考解分配命令內的該邏輯位址範圍來反轉(flip)解分配命令歷史欄位之相對應的位元，具體來說，請參照第20圖，倘若快閃記憶體控制器122自主機裝置110接收到一解分配命令，以解分配對應於100個頁面的一邏輯位址範圍的話，則微處理器212可以將解分配命令歷史欄位中對應於該100個頁面的位元自“1”更新成“0”。
要注意的是，可以僅基於來自主機裝置110的解分配命令來對區域有效頁面映射表1900進行更新，而無需參考有效頁面計數表900、有效頁面計數表1400以及詳細有效頁面計數表1500。
在第19圖所示之實施例中，用語“頁面”可以指示對應於一區塊的一實體頁面(例如16千位元組)或一邏輯位址單元(例如一邏輯區塊位址，4千位元組)的一邏輯位址範圍。
第21圖為依據本發明一實施例之快閃記憶體控制器122的控制方法的流程圖。請搭配參照上述第19圖以及第20圖的實施例，該流程描述如下。
在步驟2100中，流程開始。
在步驟2102中，快閃記憶體控制器判斷是否自主機裝置接收到一解分配命令，如果是，進入步驟2104；如果否，回到步驟2102。
在步驟2104中，快閃記憶體控制器基於該解分配命令的邏輯位址範圍來更新區域有效頁面計數表。
在步驟2106中，快閃記憶體控制器參考區域有效頁面計數表來判斷任一個區域是否都不具有任何有效資料，如果是，進入步驟2018；如果否，回到步驟2102。
在步驟2108中，快閃記憶體控制器建議主機裝置傳送一重置命令，以重置不具有有效資料的區域。
在第19圖~第21圖所示之實施例中，僅有區域有效頁面計數表係用來讓快閃記憶體控制器122判斷任一個區域是否都不具有任何有效資料，因此，當接收到解分配命令時，可能不會更新邏輯至實體位址映射表800、邏輯至實體位址映射表1300以及共享區塊表1330，也就是說，即使資料對應於解分配命令的邏輯位址範圍，儲存在區塊中的資料仍可以被讀取。此外，在接收到來自主機裝置110的重置命令之後，可以更新邏輯至實體位址映射表800、邏輯至實體位址映射表1300以及共享區塊表1330，也就是說，僅在判斷重置一個或多個區域之後，邏輯至實體位址映射表800、邏輯至實體位址映射表1300以及共享區塊表1330才會被更新，具體來說，第22圖為依據本發明一實施例之快閃記憶體控制器122的控制方法的流程圖。請搭配參照上述實施例，該流程描述如下。
在步驟2200中，流程開始。
在步驟2202中，快閃記憶體控制器自主機裝置接收一重置命令，其中該重置命令指示重置一特定區域。
在步驟2204中，快閃記憶體控制器基於該特定區域的邏輯位址範圍來更新邏輯至實體位址映射表，以第13圖所示之邏輯至實體位址映射表1300為一範例，倘若區域Z1被重置的話，則對應於邏輯位址Z1_LBA_S、邏輯位址Z1_LBA_S+y以及邏輯位址Z1_LBA_S+2y的實體位址被修正為無效資料，諸如“FFFF”。
在步驟2206中，快閃記憶體控制器將用來儲存該特定區域之資料的複數個區塊的至少一部分作為一垃圾回收(garbage collection)操作的候選區塊(candidate block)，以第12圖與第13圖為例，倘若區域Z1被重置的話，則區塊B3以及區塊B7是用以進行垃圾回收操作的候選區塊，並且由於區塊B8可能還儲存著區域Z3的資料，因此區塊B8不作為用以進行垃圾回收操作的候選區塊。
在步驟2208中，快閃記憶體控制器在一適當的時間中對候選區塊進行垃圾回收操作，以將候選區塊內的有效資料(如果有的話)移動至一個或多個備用區塊，並且再將候選區塊抹除以作為備用區塊(亦即空白(blank)區塊或空(empty)區塊)，以供儲存其它資料。
此外，在3D反及閘型快閃記憶體模組中，由於區塊內的記憶體單元 可能被快閃記憶體模組124內的操作(諸如對其它區塊進行的其它讀取操作或寫入操作)所影響，因此區塊內的記憶體單元的電壓位準可能會偏移(shift)。此外，倘若備用區塊被快閃記憶體模組124內的操作所影響的話，則備用區塊可能會變髒(dirty)，其導致隨後被寫入之資料的品質變差，為了解決此問題，此實施例提供了一種直接地將對應於重置區域的複數個區塊放入至備用區塊池(spare block pool)中(亦即該些區塊還沒被抹除並且仍具有先前所寫入的資料，其目前是無效資料)，並且倘若需要一個或多個備用區塊來儲存新資料的話，則快閃記憶體控制器122開始抹除該些區塊以及儲存新資料。藉由使用此控制方法，由於僅當該些區塊需要被使用時，該些區塊才會被抹除，因此準備儲存新資料的備用區塊相當乾淨(clean)，並且寫入的資料會具有較好的品質。鑑於以上所述，對應於重置區域的區塊被直接地放入至備用區塊池，而無需先對該些區塊進行垃圾回收操作。
具體來說，第23圖為依據本發明一實施例之快閃記憶體控制器122的控制方法的流程圖。請搭配參照以上實施例，該流程描述如下。
在步驟2300中，流程開始。
在步驟2302中，快閃記憶體控制器自主機裝置接收一重置命令，其中該重置命令指示重置一特定區域。
在步驟2304中，快閃記憶體控制器基於該特定區域的邏輯位址來更新邏輯至實體位址映射表，以第13圖所示之邏輯至實體位址映射表1300為一範例，倘若區域Z1被重置的話，則對應於邏輯位址Z1_LBA_S、邏輯位址 Z1_LBA_S+y以及邏輯位址Z1_LBA_S+2y的實體位址被修正為無效資料，諸如“FFFF”。
在步驟2306中，直接地將用來儲存該特定區域之資料的複數個區塊的至少一部分放入至一備用區塊池中，以第12圖與第13圖為例，倘若區域Z1被重置的話，則區塊B3以及區塊B7被放入至備用區塊池中，並且由於區塊B8可能還儲存著區域Z3的資料，因此區塊B8不會被放入至備用區塊池中。
在步驟2308中，僅當微處理器需要將新資料寫入至該複數個區塊的至少一部分時，才會抹除該複數個區塊的至少一部分。
總結來說，在本發明之快閃記憶體控制器的控制方法中，藉由根據來自主機裝置的解分配命令來建立一有效頁面計數表、一詳細有效頁面計數表及/或一區域有效頁面計數表，快閃記憶體控制器可以有效地且快速地判斷任一個區域是否都不具有任何有效資料，以使得快閃記憶體控制器可以建議主機裝置來傳送一重置命令，以重置該區域。此外，在接收到來自主機裝置的重置命令之後，快閃記憶體控制器可以利用一垃圾回收操作或直接地將對應於抹除區域的區塊放入至一備用區塊池中，以供進一步的使用。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
2300~2308:步驟

Claims (15)

  1. 一種快閃記憶體控制器的控制方法，其中該快閃記憶體控制器係用以存取一快閃記憶體模組，該快閃記憶體模組包含有複數個區塊，每一個區塊包含有複數個頁面，以及該控制方法包含有：自一主機裝置接收一設置命令，其中該設置命令將該快閃記憶體模組的至少一部分配置成一分區命名空間，該分區命名空間邏輯上包含有複數個區域，該主機裝置對該分區命名空間進行一基於區域的資料寫入操作，每一個區域具有一相同大小，對應於每一個區域的複數個邏輯位址係連續的，以及該複數個邏輯位址在該複數個區域之間不重疊；將一第一區域的資料寫入至複數個第一區塊中；建立一區域-區塊映射表，其中該區域-區塊映射表包含有關於該第一區域、相對應的該複數個第一區塊以及一共享區塊的資訊；基於寫入至該複數個第一區塊的該第一區域的該資料來建立一邏輯至實體位址映射表、一有效頁面計數表以及一詳細有效頁面計數表，其中該有效頁面計數表記錄該第一區域中所有區塊及其相對應的有效頁面計數，以及該詳細有效頁面計數表僅記錄該共享區塊及其相對應的有效頁面計數；自該主機裝置接收至少一解分配命令，其中每一個解分配命令包含有待解分配的一邏輯位址範圍；根據該至少一解分配命令的該邏輯位址範圍來分別更新該邏輯至實體位址映射表、該有效頁面計數表以及該詳細有效頁面計數表，以產生一更新後邏輯至實體位址映射表、一更新後有效頁面計數表以及一更新後詳細有效頁面計數表；根據該更新後有效頁面計數表來判斷對應於該第一區域的所有該資料是否 變得無效；倘若對應於該第一區域的所有該資料變得無效的話，則建議該主機裝置傳送一重置命令，其中該重置命令指示重置該第一區域；因應自該主機裝置接收該重置命令，更新該更新後邏輯至實體位址映射表，以刪除對應於該第一區域之邏輯位址的實體位址；直接地將該複數個第一區塊放入至一備用區塊池中；藉由參考該更新後詳細有效頁面計數表來判斷該共享區塊是否不具有任何有效資料；以及倘若該共享區塊被判定不具有任何有效資料的話，則將該共享區塊放入至該備用區塊池中。
  2. 如申請專利範圍第1項所述之控制方法，另包含有：僅當該複數個第一區塊的至少一部分需被用來儲存新資料時，才會抹除該複數個第一區塊。
  3. 如申請專利範圍第1項所述之控制方法，其中直接地將該複數個第一區塊放入至該備用區塊池中的步驟包含有：直接地將該複數個第一區塊放入至該備用區塊池中，而無需先對該複數個第一區塊進行一垃圾回收操作。
  4. 如申請專利範圍第1項所述之控制方法，其中直接地將該複數個第一區塊放入至該備用區塊池中的步驟包含有：直接地將該複數個第一區塊放入至該備用區塊池中，而無需先將該第一區域的該資料抹除。
  5. 如申請專利範圍第1項所述之控制方法，另包含有：基於該有效頁面計數表以及該詳細有效頁面計數表來建立一區域有效頁面計數表；根據該更新後有效頁面計數表以及該更新後詳細有效頁面計數表來更新該區域有效頁面計數表，以產生一更新後區域有效頁面計數表；根據該更新後區域有效頁面計數表來判斷對應於該第一區域的所有該資料是否變得無效；以及倘若對應於該第一區域的所有該資料變得無效的話，則建議該主機裝置傳送該重置命令。
  6. 一種快閃記憶體控制器，其中該快閃記憶體控制器係用以存取一快閃記憶體模組，該快閃記憶體模組包含有複數個區塊，每一個區塊包含有複數個頁面，以及該快閃記憶體控制器包含有：一唯讀記憶體，用以儲存一程式碼；一微處理器，用以執行該程式碼來控制該快閃記憶體模組的存取；以及一緩衝記憶體；其中該微處理器係用以：自一主機裝置接收一設置命令，其中該設置命令將該快閃記憶體模組的至少一部分配置成一分區命名空間，該分區命名空間邏輯上包含有複數個區域，該主機裝置對該分區命名空間進行一基於區域的資料寫入操作，每一個區域具有一相同大小，對應於每一個區域的複數個邏輯位址係連續的，以及該複數個邏輯位址在該複數個區域之間不重疊；將一第一區域的資料寫入至複數個第一區塊中； 建立一區域-區塊映射表，其中該區域-區塊映射表包含有關於該第一區域、相對應的該複數個第一區塊以及一共享區塊的資訊；基於寫入至該複數個第一區塊的該第一區域的該資料來建立一邏輯至實體位址映射表、一有效頁面計數表以及一詳細有效頁面計數表，其中該有效頁面計數表記錄該第一區域中所有區塊及其相對應的有效頁面計數，以及該詳細有效頁面計數表僅記錄該共享區塊及其相對應的有效頁面計數；自該主機裝置接收至少一解分配命令，其中每一個解分配命令包含有待解分配的一邏輯位址範圍；根據該至少一解分配命令的該邏輯位址範圍來分別更新該邏輯至實體位址映射表、該有效頁面計數表以及該詳細有效頁面計數表，以產生一更新後邏輯至實體位址映射表、一更新後有效頁面計數表以及一更新後詳細有效頁面計數表；根據該更新後有效頁面計數表來判斷對應於該第一區域的所有該資料是否變得無效；倘若對應於該第一區域的所有該資料變得無效的話，則建議該主機裝置傳送一重置命令，其中該重置命令指示重置該第一區域；因應自該主機裝置接收該重置命令，更新該更新後邏輯至實體位址映射表，以刪除對應於該第一區域之邏輯位址的實體位址；直接地將該複數個第一區塊放入至一備用區塊池中；藉由參考該更新後詳細有效頁面計數表來判斷該共享區塊是否不具有任何有效資料；以及倘若該共享區塊被判定不具有任何有效資料的話，則將該共享區塊放入至該備用區塊池中。
  7. 如申請專利範圍第6項所述之快閃記憶體控制器，另包含有：僅當該複數個第一區塊的至少一部分需被用來儲存新資料時，才會抹除該複數個第一區塊。
  8. 如申請專利範圍第6項所述之快閃記憶體控制器，其中直接地將該複數個第一區塊放入至該備用區塊池中的步驟包含有：直接地將該複數個第一區塊放入至該備用區塊池中，而無需先對該複數個第一區塊進行一垃圾回收操作。
  9. 如申請專利範圍第6項所述之快閃記憶體控制器，其中直接地將該複數個第一區塊放入至該備用區塊池中的步驟包含有：直接地將該複數個第一區塊放入至該備用區塊池中，而無需先將該第一區域的該資料抹除。
  10. 如申請專利範圍第6項所述之快閃記憶體控制器，另包含有：基於該有效頁面計數表以及該詳細有效頁面計數表來建立一區域有效頁面計數表；根據該更新後有效頁面計數表以及該更新後詳細有效頁面計數表來更新該區域有效頁面計數表，以產生一更新後區域有效頁面計數表；根據該更新後區域有效頁面計數表來判斷對應於該第一區域的所有該資料是否變得無效；以及倘若對應於該第一區域的所有該資料變得無效的話，則建議該主機裝置傳送該重置命令。
  11. 一種儲存裝置，包含有：一快閃記憶體模組，其中該快閃記憶體模組包含有複數個區塊，以及每一個區塊包含有複數個頁面；以及一快閃記憶體控制器，用以存取該快閃記憶體模組；其中該快閃記憶體控器係用以：自一主機裝置接收一設置命令，其中該設置命令將該快閃記憶體模組的至少一部分配置成一分區命名空間，該分區命名空間邏輯上包含有複數個區域，該主機裝置對該分區命名空間進行一基於區域的資料寫入操作，每一個區域具有一相同大小，對應於每一個區域的複數個邏輯位址係連續的，以及該複數個邏輯位址在該複數個區域之間不重疊；將一第一區域的資料寫入至複數個第一區塊中；建立一區域-區塊映射表，其中該區域-區塊映射表包含有關於該第一區域、相對應的該複數個第一區塊以及一共享區塊的資訊；基於寫入至該複數個第一區塊的該第一區域的該資料來建立一邏輯至實體位址映射表、一有效頁面計數表以及一詳細有效頁面計數表，其中該有效頁面計數表記錄該第一區域中所有區塊及其相對應的有效頁面計數，以及該詳細有效頁面計數表僅記錄該共享區塊及其相對應的有效頁面計數；自該主機裝置接收至少一解分配命令，其中每一個解分配命令包含有待解分配的一邏輯位址範圍；根據該至少一解分配命令的該邏輯位址範圍來分別更新該邏輯至實體位址映射表、該有效頁面計數表以及該詳細有效頁面計數表，以產生一更新後邏輯至實體位址映射表、一更新後有效頁面計數表以及一更新 後詳細有效頁面計數表；根據該更新後有效頁面計數表來判斷對應於該第一區域的所有該資料是否變得無效；倘若對應於該第一區域的所有該資料變得無效的話，則建議該主機裝置傳送一重置命令，其中該重置命令指示重置該第一區域；因應自該主機裝置接收該重置命令，更新該更新後邏輯至實體位址映射表，以刪除對應於該第一區域之邏輯位址的實體位址；直接地將該複數個第一區塊放入至一備用區塊池中；藉由參考該更新後詳細有效頁面計數表來判斷該共享區塊是否不具有任何有效資料；以及倘若該共享區塊被判定不具有任何有效資料的話，則將該共享區塊放入至該備用區塊池中。
  12. 如申請專利範圍第11項所述之儲存裝置，另包含有：僅當該複數個第一區塊的至少一部分需被用來儲存新資料時，才會抹除該複數個第一區塊。
  13. 如申請專利範圍第11項所述之儲存裝置，其中直接地將該複數個第一區塊放入至該備用區塊池中的步驟包含有：直接地將該複數個第一區塊放入至該備用區塊池中，而無需先對該複數個第一區塊進行一垃圾回收操作。
  14. 如申請專利範圍第11項所述之儲存裝置，其中直接地將該複數個第一區塊放入至該備用區塊池中的步驟包含有： 直接地將該複數個第一區塊放入至該備用區塊池中，而無需先將該第一區域的該資料抹除。
  15. 如申請專利範圍第11項所述之儲存裝置，另包含有：基於該有效頁面計數表以及該詳細有效頁面計數表來建立一區域有效頁面計數表；根據該更新後有效頁面計數表以及該更新後詳細有效頁面計數表來更新該區域有效頁面計數表，以產生一更新後區域有效頁面計數表；根據該更新後區域有效頁面計數表來判斷對應於該第一區域的所有該資料是否變得無效；以及倘若對應於該第一區域的所有該資料變得無效的話，則建議該主機裝置傳送該重置命令。
TW111108415A 2021-04-01 2022-03-08 快閃記憶體控制器的控制方法、快閃記憶體控制器以及儲存裝置 TWI798016B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163169222P 2021-04-01 2021-04-01
US63/169,222 2021-04-01
US17/581,998 2022-01-24
US17/581,998 US11809328B2 (en) 2021-04-01 2022-01-24 Control method of flash memory controller and associated flash memory controller and storage device

Publications (2)

Publication Number Publication Date
TW202240402A TW202240402A (zh) 2022-10-16
TWI798016B true TWI798016B (zh) 2023-04-01

Family

ID=83448064

Family Applications (4)

Application Number Title Priority Date Filing Date
TW111108409A TWI807674B (zh) 2021-04-01 2022-03-08 快閃記憶體控制器的控制方法、快閃記憶體控制器以及儲存裝置
TW112106639A TWI823784B (zh) 2021-04-01 2022-03-08 快閃記憶體控制器的控制方法、快閃記憶體控制器以及儲存裝置
TW111108415A TWI798016B (zh) 2021-04-01 2022-03-08 快閃記憶體控制器的控制方法、快閃記憶體控制器以及儲存裝置
TW112119909A TWI821151B (zh) 2021-04-01 2022-03-08 快閃記憶體控制器的控制方法、快閃記憶體控制器以及儲存裝置

Family Applications Before (2)

Application Number Title Priority Date Filing Date
TW111108409A TWI807674B (zh) 2021-04-01 2022-03-08 快閃記憶體控制器的控制方法、快閃記憶體控制器以及儲存裝置
TW112106639A TWI823784B (zh) 2021-04-01 2022-03-08 快閃記憶體控制器的控制方法、快閃記憶體控制器以及儲存裝置

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW112119909A TWI821151B (zh) 2021-04-01 2022-03-08 快閃記憶體控制器的控制方法、快閃記憶體控制器以及儲存裝置

Country Status (3)

Country Link
US (2) US11809328B2 (zh)
CN (2) CN115203065A (zh)
TW (4) TWI807674B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
LU102091B1 (en) * 2020-09-29 2022-03-29 Microsoft Technology Licensing Llc Zone hints for zoned namespace storage devices
US11809328B2 (en) * 2021-04-01 2023-11-07 Silicon Motion, Inc. Control method of flash memory controller and associated flash memory controller and storage device
US20240160562A1 (en) * 2022-11-10 2024-05-16 Western Digital Technologies, Inc. ZONE-BASED GARBAGE COLLECTION IN ZNS SSDs
CN115878051B (zh) * 2023-03-03 2023-06-09 浪潮电子信息产业股份有限公司 一种数据同步方法、数据同步系统、存储介质和电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110093653A1 (en) * 2004-06-30 2011-04-21 Super Talent Electronics, Inc. Memory address management systems in a large capacity multi-level cell (mlc) based flash memory device
TW201128648A (en) * 2010-02-05 2011-08-16 Phison Electronics Corp Memory management and writing method and rewritable non-volatile memory controller and storage system thereof
TW201413453A (zh) * 2012-09-20 2014-04-01 Silicon Motion Inc 資料儲存裝置以及快閃記憶體控制方法
CN111831576A (zh) * 2019-04-22 2020-10-27 爱思开海力士有限公司 包括多个存储数据的区域的存储器系统及其操作方法
US20200349065A1 (en) * 2019-05-02 2020-11-05 Silicon Motion, Inc. Data storage devices and data processing methods

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9323668B2 (en) 2011-06-10 2016-04-26 International Business Machines Corporation Deconfigure storage class memory command
TWI454911B (zh) 2011-10-12 2014-10-01 Phison Electronics Corp 資料寫入方法、記憶體控制器與記憶體儲存裝置
US20130254463A1 (en) * 2012-03-23 2013-09-26 Kabushiki Kaisha Toshiba Memory system
US20190012260A1 (en) * 2015-08-04 2019-01-10 Hitachi, Ltd. Flash memory package and storage system including flash memory package
JP6765321B2 (ja) 2017-02-28 2020-10-07 キオクシア株式会社 メモリシステムおよび制御方法
TWI672590B (zh) 2017-06-27 2019-09-21 慧榮科技股份有限公司 資料儲存裝置
US10877898B2 (en) * 2017-11-16 2020-12-29 Alibaba Group Holding Limited Method and system for enhancing flash translation layer mapping flexibility for performance and lifespan improvements
US11726679B2 (en) * 2019-11-05 2023-08-15 Western Digital Technologies, Inc. Applying endurance groups to zoned namespaces
JP7346311B2 (ja) * 2020-01-16 2023-09-19 キオクシア株式会社 メモリシステム
US11200162B2 (en) * 2020-04-28 2021-12-14 Western Digital Technologies, Inc. Condensing logical to physical table pointers in SSDs utilizing zoned namespaces
KR20220059259A (ko) * 2020-11-02 2022-05-10 에스케이하이닉스 주식회사 메모리 시스템 및 그 동작 방법
US11809328B2 (en) * 2021-04-01 2023-11-07 Silicon Motion, Inc. Control method of flash memory controller and associated flash memory controller and storage device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110093653A1 (en) * 2004-06-30 2011-04-21 Super Talent Electronics, Inc. Memory address management systems in a large capacity multi-level cell (mlc) based flash memory device
TW201128648A (en) * 2010-02-05 2011-08-16 Phison Electronics Corp Memory management and writing method and rewritable non-volatile memory controller and storage system thereof
TW201413453A (zh) * 2012-09-20 2014-04-01 Silicon Motion Inc 資料儲存裝置以及快閃記憶體控制方法
CN111831576A (zh) * 2019-04-22 2020-10-27 爱思开海力士有限公司 包括多个存储数据的区域的存储器系统及其操作方法
US20200349065A1 (en) * 2019-05-02 2020-11-05 Silicon Motion, Inc. Data storage devices and data processing methods

Also Published As

Publication number Publication date
TWI821151B (zh) 2023-11-01
TWI807674B (zh) 2023-07-01
TW202324116A (zh) 2023-06-16
TWI823784B (zh) 2023-11-21
CN115203065A (zh) 2022-10-18
TW202340960A (zh) 2023-10-16
US11809328B2 (en) 2023-11-07
TW202240401A (zh) 2022-10-16
TW202240402A (zh) 2022-10-16
CN115576860A (zh) 2023-01-06
US20220318133A1 (en) 2022-10-06
US20220318157A1 (en) 2022-10-06

Similar Documents

Publication Publication Date Title
US10997065B2 (en) Memory system and operating method thereof
TWI828085B (zh) 快閃記憶體控制器的控制方法、快閃記憶體控制器以及儲存裝置
TWI798016B (zh) 快閃記憶體控制器的控制方法、快閃記憶體控制器以及儲存裝置
US20140075100A1 (en) Memory system, computer system, and memory management method
TWI775268B (zh) 儲存裝置、快閃記憶體控制器及其控制方法
US9619380B2 (en) Data writing method, memory control circuit unit and memory storage apparatus
TWI808384B (zh) 儲存裝置、快閃記憶體控制器及其控制方法
TWI806508B (zh) 快閃記憶體控制器的控制方法、快閃記憶體控制器以及儲存裝置
TW202026883A (zh) 快閃記憶體控制器、管理快閃記憶體模組的方法及相關的電子裝置
TWI844891B (zh) 儲存裝置、快閃記憶體控制器及其控制方法
TW202028984A (zh) 管理快閃記憶體模組的方法及相關的快閃記憶體控制器與電子裝置
TWI821152B (zh) 儲存裝置、快閃記憶體控制器及其控制方法
TWI811130B (zh) 用以存取一快閃記憶體模組的方法、快閃記憶體控制器以及電子裝置
TWI787627B (zh) 電子裝置、快閃記憶體控制器及其存取方法
TWI781886B (zh) 管理快閃記憶體模組的方法及相關的快閃記憶體控制器與電子裝置
CN118672938A (zh) 快闪存储器控制器的控制方法、快闪存储器控制器以及储存装置
TW202205087A (zh) 管理快閃記憶體模組的方法及相關的快閃記憶體控制器與電子裝置