TWI786812B - 具有蜿蜒導電特徵的半導體元件結構及其製備方法 - Google Patents

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Abstract

本揭露提供一種具有蜿蜒導電特徵的半導體元件結構及其製備方法。該半導體元件結構具有一導電墊，設置在一半導體基底中；以及一第一遮罩層，設置在該半導體基底上。該半導體元件結構亦具有一第二遮罩層，設置在該第一遮罩層上。該第一遮罩層與該第二遮罩層包含不同材料。該半導體元件結構還具有一導電特徵，穿經該第一遮罩層與該第二遮罩層以連接到該導電墊。在頂視圖中，該導電特徵具有一蜿蜒圖案。

Description

具有蜿蜒導電特徵的半導體元件結構及其製備方法
本申請案主張2021年3月10日申請之美國正式申請案第17/197,770號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件結構及其製備方法。特別是有關於一種具有蜿蜒導電特徵的半導體元件結構及其製備方法。
對於許多現代應用，半導體元件是不可或缺的。隨著電子科技的進步，半導體元件的尺寸變得越來越小，於此同時提供較佳的功能以及包含較大的積體電路數量。由於半導體元件的規格小型化，實現不同功能的半導體元件之不同型態與尺寸規模，整合(integrated)並封裝(packaged)在一單一模組中。再者，許多製造步驟執行於各式不同型態之半導體裝置的整合(integration)。
然而，該等半導體元件的製造與整合包含許多複雜步驟與操作。在該等半導體元件中的整合變得越加複雜。該等半導體元件之製造與整合的複雜度中的增加可造成多個缺陷。據此，有持續改善該等半導體元件之製造流程的需要，以便對付該等缺陷並可加強其效能。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件結構。該半導體元件結構包括一導電墊，設置在一半導體基底中；以及一第一遮罩層，設置在該半導體基底上。該半導體元件結構亦包括一第二遮罩層，設置在該第一遮罩層上。該第一遮罩層與該第二遮罩層包含不同材料。該半導體元件結構還包括一導電特徵，穿經該第一遮罩層與該第二遮罩層以連接到該導電墊。在一頂視圖中，該導電特徵具有一蜿蜒圖案。
在一實施例中，該第二遮罩層包含具有sp3鍵結的一類鑽石(diamond-like)碳材料。在一實施例中，該第二遮罩層摻雜有碳。在一實施例中，該導電特徵還包括一導電層；以及一阻障層，將該導電層與該導電墊、該第一遮罩層以及該第二遮罩層分隔開。
在一實施例中，該導電特徵的該蜿蜒圖案包括一第一線段以及一第二線段，在頂視圖中沿著一第一方向延伸；以及一連接段，在頂視圖中沿著一第二方向延伸且實體連接該第一線段與該第二線段，其中該連接段沿著該第一方向具有一寬度，且該第一線段與該第二線段之間的一最短距離小於該連接斷肢開該寬度的兩倍。在一實施例中，該第一方向垂直於該第二方向，且在頂視圖中，該連接段的一邊緣大致對準該第一線段的一邊緣以及該第二線段的一邊緣。
本揭露之另一實施例提供一種半導體元件結構。該半導體元件結構包括一導電墊，設置在一半導體基底中；以及一第一遮罩層，設置在該半導體基底上。該半導體元件結構亦包括一第二遮罩層，設置在該第一遮罩層上；以及一導電特徵，設置在該第一遮罩層與該第二遮罩層中，且電性連接到該導電墊。該導電特徵具有一連接段，沿著一第一方向延伸；以及一第一線段以及一第二線段，沿著一第二方向延伸。該第一線段與該第二線段藉由該連接段而實體連接，且該連接段的一邊緣大致對準該第一線段的一邊緣以及該第二線段的一邊緣。
在一實施例中，該第一方向垂直於該第二方向。在一實施例中，該第一方向與該第二方向平行於該導電特徵的一上表面。在一實施例中，該連接段沿著該第二方向具有一寬度，且在該第一線段與該第二線段之間的一最短距離小於該連接段之該寬度的兩倍。在一實施例中，該第一遮罩層包含氮化矽或氮氧化矽，該第二遮罩層包含具有sp3鍵結的一類鑽石碳材料，且該第二遮罩層摻雜有碳。
本揭露之另一實施例提供一種半導體元件結構的製備方法。該製備方法包括形成一導電墊在一半導體基底中；以及形成一第一遮罩層在該半導體基底上並覆蓋該導電墊。該製備方法亦包括形成一第二遮罩層在該第一遮罩層上；以及執行一植入製程以將一摻雜物質引入到該第二遮罩層中。該製備方法還包括在該植入製程執行之後，形成一開孔結構在該第一遮罩層與該第二遮罩層中，以暴露該導電墊。在頂視圖中，該開孔結構具有一蜿蜒圖案。此外，該製備方法包括以一導電特徵填滿該開孔結構。
在一實施例中，在該植入製程執行之前，該第一遮罩層與該第二遮罩層包含不同材料。在一實施例中，在該植入製程執行之前，該第二遮罩層包含具有sp3鍵結的一類鑽石碳材料。在一實施例中，該摻雜物質包含碳。在一實施例中，以該導電特徵填滿該開孔結構包括沉積一阻障層以加襯該開孔結構且在該第二遮罩層上延伸；形成一導電層在該開孔結構的一餘留部分中以及在該阻障層上；以及在該阻障層與該導電層上執行一平坦化製程，直到該第二遮罩層暴露為止。
在一實施例中，該開孔結構的該蜿蜒圖案包括一第一線段以及一第二線段，相互平行延伸；以及一連接段，實體連接該第一線段與該第二線段，其中該連接段的一邊緣大致對準該第一線段的一邊緣以及該第二線段的一邊緣。在一實施例中，該連接段的一延伸方向垂直於該第一線段的一延伸方向；以及其中該連接段沿著該第一線段的該延伸方向具有一寬度，且該第一線段與該第二線段之間的一最短距離小於該連接段之該寬度的兩倍。在一實施例中，該製備方法還包括形成一介電抗反射塗佈(DARC)層在該第二遮罩層上；以及形成一圖案化遮罩在該介電抗反射塗佈層上，其中該開孔結構的製作技術包含使用該圖案化遮罩當作一遮罩執行一蝕刻製程，且在該導電特徵形成之前，移除該圖案化遮罩與該介電抗反射塗佈層。在一實施例中，在該介電抗反射塗佈層形成之後，執行一植入製程。
本揭露提供一半導體元件結構及其製備方法的一些實施例。在一些實施例中，該半導體元件結構具有一第一遮罩層與一第二遮罩層，設置在一半導體基底上；以及一導電特徵，穿經該第一遮罩層與該第二遮罩層以連接到位在該半導體基底中的一導電墊。在頂視圖中，該導電特徵具有一蜿蜒圖案，並執行一植入製程以在形成該半導體元件結構時將一摻雜物質(例如碳)引入該第二遮罩層中，藉此降低該第二遮罩層的應力。因此，可改善元件效能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1是頂視示意圖，例示本揭露一些實施例的一半導體元件結構100。圖2是剖視示意圖，例示本揭露一些實施例沿圖1之剖線A-A’的半導體元件結構100。請參考圖1及圖2，半導體元件結構100包括一導電墊103，設置在一半導體基底101中；一第一遮罩層105，設置在半導體基底101上；以及一第二遮罩層107’，設置在第一遮罩層105上。第二遮罩層107’在文中亦視為一摻雜第二遮罩層107’。
在一些實施例中，半導體元件結構100亦包括一導電特徵137，設置在第一遮罩層105與第二遮罩層107’中。在一些實施例中，導電特徵137穿經第一遮罩層105與第二遮罩層107’以連接到導電墊103。在一些實施例中，導電特徵137實體且電性連接到導電墊103。再者，導電特徵137具有一導電層135以及一阻障層133，而阻障層133將導電層135與導電墊103、半導體基底101、第一遮罩層105以及第二遮罩層107’分隔開。
應當理解，在圖1的頂視圖中，導電特徵137具有一蜿蜒(或彎折)圖案。在一些實施例中，導電特徵137的蜿蜒圖案具有相互名行延伸的一第一線段137a與一第二線段137b，以及一連接段137c，而連接段137c在第一線段137a與第二線段137b之間延伸。舉例來說，第一線段137a與第二線段137b沿著X方向延伸，而連接段137c則沿著Y方向延伸且實體連接第一線段137a與第二線段137b。在一些實施例中，X方向垂直於Y方向，且X方向與Y方向均平行於導電特徵137的上表面。
在圖1中表示第一線段137a、連接段137c以及第二線段137b之各邊界的多個虛線則用於使本揭露明確。在第一線段137a、連接段137c以及第二線段137b之間並不存在明顯的界面。在一些實施例中，連接段137c沿著X方向具有一寬度w，且在第一線段137a與第二線段137b之間的一最短距離d小於連接段137c之寬度w的兩倍。在一些實施例中，最短距離d在Y方向上。
此外，如圖1之頂視圖所示，依據一些實施例，第一線段137a的邊緣E1大致對準第二線段137b的邊緣E2與連接段137c的邊緣E3。在本揭露的內容中，字詞「大致地(substantially)」意指較佳者為至少90%，更佳者為95%，再更佳者為98%，且最佳者為99%。
圖3是流程示意圖，例示本揭露一些實施例的半導體元件結構(例如半導體元件結構100)之製備方法10，且製備方法10包括步驟S11、S13、S15、S17、S19、S21、S23以及S25。圖4是流程示意圖，例示本揭露一些實施例的半導體元件結構(例如半導體元件結構100)之製備方法30，且製備方法30包括步驟S31、S33、S35、S37、S39、S41、S43以及S45。圖3的步驟S11到步驟S25以及圖4的步驟S31到步驟S45結合下列圖式進行詳細說明。
圖5是頂視示意圖，例示本揭露一些實施例在半導體元件結構100形成期間的中間階段。圖6是剖視示意圖，例示本揭露一些實施例形成沿圖5之剖線A-A’的半導體元件結構100的一中間階段。如圖5及圖6所示，提供半導體基底101，且導電墊103形成在半導體基底101中。對應的步驟說明在如圖3所示之製備方法10中的步驟S11。
半導體基底101可為一積體電路(IC)晶片的一部分，其包括各式不同的被動與主動電子元件，例如電阻器、電容器、電感器、二極體、p型場效電晶體(pFETs)、n型場效電晶體(nFETs)、金屬氧化物半導體場效電晶體(MOSFETs)、互補金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)電晶體、高壓電晶體、高頻電晶體、鰭式場效電晶體(FinFETs)、其他適合的IC元件或其組合。
取決於IC製造階段，半導體基底101可包括個式不同材料層(例如介電層、半導體層及/或導電層)，經配置以形成IC特徵(例如摻雜區、絕緣特徵、閘極特徵、源極/汲極特徵、內連接特徵、其他特徵或其組合)。為了清楚起見，已經簡化半導體基底101。應當理解，額外的特徵可加入到半導體基底101中，且在其他實施例中，如下列所描述的一些特徵可被取代、改良或去除。
在一些實施例中，導電墊103的上表面暴露在半導體基底101的上表面上。導電墊103可包含一導電材料，例如銅(Cu)、鎢(W)、鋁(Al)、鈦(Ti)、鉭(Ta)、金(Au)、銀(Ag)或其組合。此外，導電墊103的製作技術可包含蝕刻半導體基底101以形成一開孔；沉積一導電材料在該開孔中且在半導體基底101的上表面上；以及執行一平坦化製程以移除該導電材料在該開孔外側的多餘部分。
圖7是頂視示意圖，例示本揭露一些實施例在半導體元件結構100形成期間的中間階段。圖8是剖視示意圖，例示本揭露一些實施例形成沿圖7之剖線A-A’的半導體元件結構100的一中間階段。如圖7及圖8所示，第一遮罩層105形成在半導體基底101上並覆蓋導電墊103的上表面，且第二遮罩層107形成在第一遮罩層105上。對應的步驟說明在如圖3所示之製備方法10中的步驟S13及步驟S15。
在一些實施例中，第一遮罩層105包含一介電材料，例如氮化矽、氮氧化矽或其組合，而第一遮罩層105的製作技術包含一沉積製程，例如一化學氣相沉積(CVD)製程、一物理氣相沉積(PVD)製程、一旋轉塗佈製程或其他可應用的製程。再者，在一些實施例中，第二遮罩層107包含一含碳材料，例如具有sp3鍵結的一類鑽石碳材料，且形成第二遮罩層107的製程類似於或同於形成第一遮罩層105的製程。在一些實施例中，第一遮罩層105與第二遮罩層107包含不同材料。
圖9是剖視示意圖，例示本揭露一些實施例在半導體元件結構100形成期間執行一植入製程110的中間階段。在一些實施例中，在第二遮罩層107(請參考圖8)直接執行植入製程110，以將一摻雜物質引入到第二遮罩層107中。對應的步驟說明在如圖3所示之製備方法10中的步驟S17。
在一些實施例中，植入到第二遮罩層107中的該摻雜物質包含碳。藉由植入摻雜物(例如碳)在第二遮罩層107內側，可降低第二遮罩層107的應力，並可改善最終結構的元件效能。在植入製程110執行之後，即獲得(摻雜)第二遮罩層107’。
圖10是頂視示意圖，例示本揭露一些實施例在半導體元件結構100形成期間的中間階段。圖11是剖視示意圖，例示本揭露一些實施例形成沿圖10之剖線A-A’的半導體元件結構100的一中間階段。如圖10及圖11所示，一介電抗反射塗佈(DARC)層113形成在(摻雜)第二遮罩層107’上，且一圖案化遮罩115形成在DARC層113上。對應的步驟說明在如圖3所示之製備方法10中的步驟S19及步驟S21。
在一些實施例中，DARC層113包含氧化矽、氮化矽、氮氧化矽或其組合，且DARC層113的製作技術包含一沉積製程，例如一CVD製程、一PVD製程、一旋轉塗佈製程或其他可應用的製程。再者，可調整DARC層113的成分與厚度以提供最小反射以及在接下來的微影製程期間所運用之多個預定波長的高對比度。
此外，圖案化遮罩115具有一開孔結構120。在一些實施例中，在圖10的頂視圖中，開孔結構120具有一蜿蜒(或彎折)圖案。在一些實施例中，開孔結構120的蜿蜒圖案具有相互平行的一第一線段120a與第二線段120b，以及在第一線段120a與第二線段120b之間延伸的一連接段120c。
舉例來說，第一線段120a與第二線段120b沿著X方向延伸，而連接段120c沿著Y方向延伸且實體連接第一線段120a與第二線段120b。在一些實施例中，X方向垂直於Y方向，且X方向與Y方向均平行於半導體基底101的上表面。再者，在一些實施例中，連接段120c沿著X方向具有一寬度w，且第一線段120a與第二線段120b之間的一最短距離d小於連接段120c之寬度w的兩倍。在一些實施例中，最短距離d在Y方向上。
圖12是頂視示意圖，例示本揭露一些實施例在半導體元件結構100形成期間的中間階段。圖13是剖視示意圖，例示本揭露一些實施例形成沿圖12之剖線A-A’的半導體元件結構100的一中間階段。如圖12及圖13所示，使用圖案化遮罩115當作一遮罩執行一蝕刻製程，以便形成一開孔結構130，進而暴露導電墊103與半導體基底101。對應的步驟說明在如圖3所示之製備方法10中的步驟S23。
在一些實施例中，蝕刻製程為一濕蝕刻製程、一乾蝕刻製程或其組合。在一些實施例中，開孔結構130在圖案化遮罩115的開孔結構120下並穿經DARC層113、(摻雜)第二遮罩層107’以及第一遮罩層105。在一些實施例中，在圖12的頂視圖中，開孔結構130具有一蜿蜒(或彎折)圖案，其類似於圖案化遮罩115的開孔結構120。在一些實施例中，開孔結構130的蜿蜒結構具有相互平行延伸的一第一線段130a與一第二線段130b，以及在第一線段130a與第二線段130b之間延伸的一連接段130c。
舉例來說，第一線段130a與第二線段130b沿著X方向延伸，而連接段130c沿著Y方向延伸且實體連接第一線段130a與第二線段130b。在一些實施例中，X方向垂直於Y方向，且X方向與Y方向均平行於半導體基底101的上表面。再者，在一些實施例中，連接段130c沿著X方向具有一寬度w，且第一線段130a與第二線段130b之間的一最短距離d小於連接段130c之寬度w的兩倍。在一些實施例中，最短距離d在Y方向上。
圖14是頂視示意圖，例示本揭露一些實施例在半導體元件結構100形成期間的中間階段。圖15是剖視示意圖，例示本揭露一些實施例形成沿圖14之剖線A-A’的半導體元件結構100的一中間階段。如圖14及圖15所示，依據一些實施例，移除圖案化遮罩115與DARC層113。
在一些實施例中，使用一灰化(ashing)製程、一濕蝕刻製程或其他可應用的移除製程以移除圖案化遮罩115與DARC層113。在移除圖案化遮罩115與DARC層113之後，開孔結構130具有第一線段130a、第二線段130b以及連接段130c的一餘留部分則是餘留在第一遮罩層105與第二遮罩層107’中。此外，如圖14的頂視圖所示，依據一些實施例，開孔結構130之第一線段130a的邊緣E1大致對準開孔結構130之第二線段130b的邊緣E2以及開孔結構130之連接段130c的邊緣E3。
圖16是頂視示意圖，例示本揭露一些實施例在半導體元件結構100形成期間的中間階段。圖17是剖視示意圖，例示本揭露一些實施例形成沿圖16之剖線A-A’的半導體元件結構100的一中間階段。如圖16及圖17所示，形成阻障層133以加襯開孔結構130且在第二遮罩層107’上延伸，而導電層135形成在阻障層133上。在一些實施例中，導電層135藉由阻障層133而與第二遮罩層107’、第一遮罩層105、導電墊103以及半導體基底101分隔開。
在一些實施例中，阻障層133包含鈦、氮化鈦(TiN)、鉭、氮化鉭(TaN)、鈷鎢(CoW)、其他可應用的材料或其組合，且阻障層133的製作技術包含一沉積製程，例如一CVD製程、一PVD製程、一ALD製程、一金屬有機化學氣相沉積(MOCVD)製程、一噴濺製程、一鍍覆製程或其他可應用的製程。在一些實施例中，導電層135包含銅、鎢、鋁、鈦、鉭、金、銀或其組合，或其他可應用的導電材料。用於形成導電層135的一些製程類似於或相同於用於形成阻障層133的製程，且在文中不再重複其詳細說明。
請往回參考圖1及圖2，在導電層135形成之後，在阻障層133與導電層135上執行一平坦化製程，直到第二遮罩層107’暴露為止，以便形成導電特徵137而填滿開孔結構130。對應的步驟說明在如圖3所示之製備方法10中的步驟S25。在一些實施例中，平坦化製程為一化學機械研磨(CMP)製程。
在形成導電特徵137之後，即獲得半導體元件結構100。再者，例如碳的一摻雜物質藉由植入製程110(請參考圖9)而被引入到第二遮罩層107中。因此，可降低第二遮罩層107的應力，其改善整體元件效能。
圖18是頂視示意圖，例示本揭露一些實施例在接著圖7及圖8之步驟之後的半導體元件結構100的中間階段。圖19是剖視示意圖，例示本揭露一些實施例形成沿圖18之剖線A-A’的半導體元件結構100的一中間階段。如圖18及圖19所示，依據一些實施例，在第二遮罩層107藉由一植入製程進行摻雜之前，形成DARC層113以覆蓋第二遮罩層107。對應的步驟說明在如圖4所示之製備方法00中的步驟S37。應當理解，如圖4所示之製備方法30的步驟S31、S33以及S35分別相同於如圖3所示之製備方法10的步驟S11、S13以及S15，且在文中不再重複其詳細說明。
圖20是剖視示意圖，例示本揭露一些實施例在圖18及圖19的步驟之後的半導體元件結構形成期間執行一植入製程210的中間階段。在一些實施例中，執行植入製程210以將一摻雜物質引入到第二遮罩層107中。對應的步驟說明在如圖4所示之製備方法00中的步驟S39。
在一些實施例中，植入製程210的該摻雜物質穿經DARC層113而到達第二遮罩層107，以便獲得(摻雜)第二遮罩層107’。在一些實施例中，植入到第二遮罩層107中的該摻雜物質包含碳。
藉由植入摻雜物(例如碳)在第二遮罩層107內側，可降低第二遮罩層107的應力，並可改善最終結構的元件效能。接在步驟S39之後，如圖4所示之製備方法30的步驟S41、S43以及S45則分別相同於如圖3所示之製備方法10的步驟S21、S23以及S25，且在文中不再重覆其詳細說明。
本揭露提供半導體元件結構100及其製備方法的一些實施例。在一些實施例中，半導體元件結構100包括第一遮罩層105與(摻雜)第二遮罩層107，設置在半導體基底101上；以及導電特徵137，穿經第一遮罩層105與(摻雜)第二遮罩層107以連接到位在半導體基底101中的導電墊103。再者，在製備半導體元件100中，執行一植入製程(例如植入製程110或210)以將一摻雜物質(例如碳)引入到第二遮罩層107，藉此降低第二遮罩層107的應力。因此，可改善元件效能。
本揭露之一實施例提供一種半導體元件結構。該半導體元件結構包括一導電墊，設置在一半導體基底中；以及一第一遮罩層，設置在該半導體基底上。該半導體元件結構亦包括一第二遮罩層，設置在該第一遮罩層上。該第一遮罩層與該第二遮罩層包含不同材料。該半導體元件結構還包括一導電特徵，穿經該第一遮罩層與該第二遮罩層以連接到該導電墊。在一頂視圖中，該導電特徵具有一蜿蜒圖案。
本揭露之另一實施例提供一種半導體元件結構。該半導體元件結構包括一導電墊，設置在一半導體基底中；以及一第一遮罩層，設置在該半導體基底上。該半導體元件結構亦包括一第二遮罩層，設置在該第一遮罩層上；以及一導電特徵，設置在該第一遮罩層與該第二遮罩層中，且電性連接到該導電墊。該導電特徵具有一連接段，沿著一第一方向延伸；以及一第一線段以及一第二線段，沿著一第二方向延伸。該第一線段與該第二線段藉由該連接段而實體連接，且該連接段的一邊緣大致對準該第一線段的一邊緣以及該第二線段的一邊緣。
本揭露之另一實施例提供一種半導體元件結構的製備方法。該製備方法包括形成一導電墊在一半導體基底中；以及形成一第一遮罩層在該半導體基底上並覆蓋該導電墊。該製備方法亦包括形成一第二遮罩層在該第一遮罩層上；以及執行一植入製程以將一摻雜物質引入到該第二遮罩層中。該製備方法還包括在該植入製程執行之後，形成一開孔結構在該第一遮罩層與該第二遮罩層中，以暴露該導電墊。在頂視圖中，該開孔結構具有一蜿蜒圖案。此外，該製備方法包括以一導電特徵填滿該開孔結構。
本揭露的一些實施例具有許多有利的特徵。藉由執行一植入製程以將一摻雜物質(例如碳)引入到圍繞導電特徵的遮罩層中，即可降低遮罩層的應力，其改善整體元件效能。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
10:製備方法 100:半導體元件結構 101:半導體基底 103:導電墊 105:第一遮罩層 107:第二遮罩層 107’:第二遮罩層 110:植入製程 113:介電抗反射塗佈層 115:圖案化遮罩 120:開孔結構 120a:第一線段 120b:第二線段 120c:連接段 130:開孔結構 130a:第一線段 130b:第二線段 130c:連接段 133:阻障層 135:導電層 137:導電特徵 137a:第一線段 137b:第二線段 137c:連接段 210:植入製程 30:製備方法 d:距離 E1:邊緣 E2:邊緣 E3:邊緣 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S23:步驟 S25:步驟 S31:步驟 S33:步驟 S35:步驟 S37:步驟 S39:步驟 S41:步驟 S43:步驟 S45:步驟 w:寬度 X:方向 Y:方向
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。 圖1是頂視示意圖，例示本揭露一些實施例的一半導體元件結構。 圖2是剖視示意圖，例示本揭露一些實施例沿圖1之剖線A-A’的半導體元件結構。 圖3是流程示意圖，例示本揭露一些實施例的半導體元件結構之製備方法。 圖4是流程示意圖，例示本揭露一些實施例的半導體元件結構之製備方法。 圖5是頂視示意圖，例示本揭露一些實施例在半導體元件結構形成期間形成一導電墊的中間階段。 圖6是剖視示意圖，例示本揭露一些實施例形成沿圖5之剖線A-A’的半導體元件結構的一中間階段。 圖7是頂視示意圖，例示本揭露一些實施例在半導體元件結構形成期間形成一第一遮罩層以及一第二遮罩層在一半導體基底上的中間階段。 圖8是剖視示意圖，例示本揭露一些實施例形成沿圖7之剖線A-A’的半導體元件結構的一中間階段。 圖9是剖視示意圖，例示本揭露一些實施例在半導體元件結構形成期間執行一植入製程的中間階段。 圖10是頂視示意圖，例示本揭露一些實施例在半導體元件結構形成期間形成一介電抗反射塗佈(DARC)層以及一圖案化遮罩在第二遮罩層上的中間階段。 圖11是剖視示意圖，例示本揭露一些實施例形成沿圖10之剖線A-A’的半導體元件結構的一中間階段。 圖12是頂視示意圖，例示本揭露一些實施例在半導體元件結構形成期間形成一開孔結構在第一遮罩層與第二遮罩層中的中間階段。 圖13是剖視示意圖，例示本揭露一些實施例形成沿圖12之剖線A-A’的半導體元件結構的一中間階段。 圖14是頂視示意圖，例示本揭露一些實施例在半導體元件結構形成期間移除DARC層與圖案化遮罩的中間階段。 圖15是剖視示意圖，例示本揭露一些實施例形成沿圖14之剖線A-A’的半導體元件結構的一中間階段。 圖16是頂視示意圖，例示本揭露一些實施例在半導體元件結構形成期間形成一阻障層以及一導電層在開孔結構中以及在第二遮罩層上的中間階段。 圖17是剖視示意圖，例示本揭露一些實施例形成沿圖16之剖線A-A’的半導體元件結構的一中間階段。 圖18是頂視示意圖，例示本揭露一些實施例在半導體元件結構形成期間形成一DARC層在第二遮罩層上的中間階段。 圖19是剖視示意圖，例示本揭露一些實施例形成沿圖18之剖線A-A’的半導體元件結構的一中間階段。 圖20是剖視示意圖，例示本揭露一些實施例在半導體元件結構形成期間執行一植入製程的中間階段。
100:半導體元件結構 103:導電墊 107’:第二遮罩層 133:阻障層 135:導電層 137:導電特徵 137a:第一線段 137b:第二線段 137c:連接段 d:距離 E1:邊緣 E2:邊緣 E3:邊緣 w:寬度 X:方向 Y:方向

Claims (9)

  1. 一種半導體元件結構的製備方法，包括：形成一導電墊在一半導體基底中；形成一第一遮罩層在該半導體基底上並覆蓋該導電墊；形成一第二遮罩層在該第一遮罩層上；執行一植入製程以將一摻雜物質引入到該第二遮罩層中；在該植入製程執行之後，形成一開孔結構在該第一遮罩層與該第二遮罩層中，以暴露該導電墊，其中在頂視圖中，該開孔結構具有一蜿蜒圖案；以及以一導電特徵填滿該開孔結構。
  2. 如請求項1所述之半導體元件結構的製備方法，其中在該植入製程執行之前，該第一遮罩層與該第二遮罩層包含不同材料。
  3. 如請求項1所述之半導體元件結構的製備方法，其中在該植入製程執行之前，該第二遮罩層包含具有sp3鍵結的一類鑽石碳材料。
  4. 如請求項1所述之半導體元件結構的製備方法，其中該摻雜物質包含碳。
  5. 如請求項1所述之半導體元件結構的製備方法，其中以該導電特徵填滿該開孔結構包括： 沉積一阻障層以加襯該開孔結構且在該第二遮罩層上延伸；形成一導電層在該開孔結構的一餘留部分中以及在該阻障層上；以及在該阻障層與該導電層上執行一平坦化製程，直到該第二遮罩層暴露為止。
  6. 如請求項1所述之半導體元件結構的製備方法，其中該開孔結構的該蜿蜒圖案包括：一第一線段以及一第二線段，相互平行延伸；以及一連接段，實體連接該第一線段與該第二線段，其中該連接段的一邊緣大致對準該第一線段的一邊緣以及該第二線段的一邊緣。
  7. 如請求項5所述之半導體元件結構的製備方法，其中該連接段的一延伸方向垂直於該第一線段的一延伸方向；以及其中該連接段沿著該第一線段的該延伸方向具有一寬度，且該第一線段與該第二線段之間的一最短距離小於該連接段之該寬度的兩倍。
  8. 如請求項1所述之半導體元件結構的製備方法，還包括：形成一介電抗反射塗佈層在該第二遮罩層上；以及形成一圖案化遮罩在該介電抗反射塗佈層上，其中該開孔結構的製作技術包含使用該圖案化遮罩當作一遮罩執行一蝕刻製程，且在該導電特徵形成之前，移除該圖案化遮罩與該介電抗反射塗佈層。
  9. 如請求項8所述之半導體元件結構的製備方法，其中在該介電抗反射塗佈層形成之後，執行一植入製程。
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