TWI786755B - 半導體之製造方法 - Google Patents

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劉永進
陳裕文
張浚威
郭景森
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Abstract

本文描述一種半導體之製造方法。製造方法中提到的植入遮罩形成技術包括藉由非微影術技術提高植入遮罩中圖案的初始深寬比，其可包括在植入遮罩上形成抗硬化層。可藉由光學微影術技術將圖案形成為初始深寬比，初始深寬比降低或最小化在圖案形成期間圖案塌陷的可能性。接著，在植入遮罩上形成抗硬化層以提高圖案的高度且減小圖案的寬度，這提高了圖案的開口或溝槽的高度與開口或溝槽的寬度之間的深寬比。這樣，植入遮罩中的圖案可以降低或最小化圖案形成期間圖案塌陷的可能性的方式形成為超高深寬比。

Description

半導體之製造方法
本揭露關於一種半導體之製造方法。
數位相機及其他光學成像裝置採用影像感測器。影像感測器將光學影像轉換為可表示為數位影像的數位資料。影像感測器包括像素感測器陣列及支援邏輯。陣列中的像素感測器係用於量測入射光的單元裝置，且支援邏輯有助於量測的讀出。光學成像裝置中常用的影像感測器的一種類型係背照式(backside illumination，BSI)影像感測器。BSI影像感測器製造可低成本、小尺寸、及高度整合地整合至半導體製程中。此外，BSI影像感測器可具有低工作電壓、低功耗、高量子效率、及低讀出噪聲，且可允許隨機存取。
根據本揭露的一些實施例中，一種半導體之製造方法包括以下步驟。在一基板上方的一光阻劑層中形成一圖案，其中該圖案包括穿過該光阻劑層的複數個溝槽；在該光阻劑層上執行一抗硬化操作，以使一硬化層形成在該光 阻劑層的一頂表面上及該些溝槽的多個側壁上；及在執行該抗硬化操作之後，執行一離子植入操作，以使用該圖案作為一植入遮罩在該基板中形成一或多個隔離井。
根據本揭露的一些實施例中，一種半導體之製造方法包括以下步驟。穿過一基板上方的一光阻劑層形成複數個溝槽，在該光阻劑層的一頂表面上及該些溝槽的多個側壁上使用一全氟化合物執行一表面處理操作，其中該全氟化合物與該光阻劑層反應以在該光阻劑層的該頂表面上及該些溝槽的多個側壁上形成一硬化層，且其中相對於該光阻劑層的一碳密度，該硬化層的一碳密度更大；及在執行該表面處理操作之後，執行一離子植入操作，以使用該光阻劑層及該些溝槽作為一植入遮罩在該基板中形成複數個隔離井。
根據本揭露的一些實施例中，一種半導體之製造方法包括以下步驟。穿過一基板上方的一光阻劑層形成複數個溝槽，其中複數個溝槽的一高度與複數個溝槽的一寬度之間的一深寬比等於或小於8；在形成該些溝槽之後，將該些溝槽的該深寬比提高至等於或大於10；在提高該深寬比且使用該光阻劑層之後，執行一離子植入操作以基於該些溝槽在該基板中形成複數個隔離井；在該基板中及該些隔離井上方形成一隔離結構；在該些隔離井之間及該隔離結構之間形成包括在一像素陣列中的複數個像素感測器的複數個光電二極體；在該些光電二極體上方形成複數個濾色區；及在該些濾色區上方形成一微透鏡層。
AA:線
H1~3:高度
T1:厚度
W1~3:寬度
100:環境
102:沉積工具
104:曝光工具
106:顯影劑工具
108:蝕刻工具
110:平坦化工具
112:電鍍工具
114:離子植入工具
116:晶圓/晶片傳輸工具
200:像素陣列
202:像素感測器
204:隔離井
300:像素陣列
302a~c:像素感測器
304:基板
306:光電二極體
308:隔離井
310:隔離結構
312:ARC
314:介電層
316:金屬層
318:網格結構
320a~c:濾色區
322:微透鏡層
400:實例實施
402:光阻劑層
404:圖案
406:硬化層
408:植入遮罩
410:離子
412:開口
414:開口
500:裝置
510:匯流排
520:處理器
530:記憶體
540:儲存組件
550:輸入組件
560:輸出組件
570:通信組件
600:製程
610:方塊
620:方塊
630:方塊
700:製程
710:方塊
720:方塊
730:方塊
800:製程
810:方塊
820:方塊
830:方塊
840:方塊
850:方塊
860:方塊
870:方塊
本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。
第1圖係可實施本文描述的系統及/或方法的實例環境的圖。
第2圖及第3圖係本文描述的實例像素感測器的圖。
第4A圖至第4O圖係本文描述的實例實施的圖。
第5圖係第1圖的一或多個裝置的實例組件的圖。
第6圖至第8圖係與形成隔離井有關的實例製程的流程圖。
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了方便用於描述如諸圖中圖示的一個元件 或特徵與另一(多個)元件或(多個)特徵的關係的描述，在本文中可使用空間相對術語，諸如「在……下面」、「在……之下」、「下部」、「在……之上」、「上部」及類似者。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。裝置可另外定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述符可類似地加以相應解釋。
隔離井可用於在像素陣列中相鄰像素感測器的光電二極體之間提供電隔離。隔離井可藉由離子植入形成。植入遮罩可經圖案化以界定待在其中形成隔離井的基板中的位置。在植入遮罩中形成圖案可能會出現一些問題。舉例而言，可用於形成高深寬比隔離井的高深寬比植入遮罩在清洗植入遮罩期間可能遭受強毛細管作用。這裡，毛細管作用使清洗劑被吸入植入遮罩中的開口或溝槽中。當植入遮罩經乾燥時，植入遮罩中的開口或溝槽中的清洗劑可對植入遮罩施加應力，且若植入遮罩係高深寬比(例如，若開口或溝槽的高度與開口或溝槽的寬度之間的深寬比在約8之上)，則可導致植入遮罩中的圖案塌陷。
本文描述的一些實施提供了用於植入遮罩形成的技術，以減少及/或最小化在形成植入遮罩期間植入遮罩的塌陷及/或其他故障。本文描述的技術可用於提高植入遮罩的深寬比，其使能超高深寬比的植入遮罩(例如，在結構之間具有約10或更大的深寬比的開口的植入遮罩)的形成。超高深寬比隔離遮罩可用於形成具有類似深寬比的超高深 寬比隔離井，這使能包括隔離井的像素感測器的尺寸減小至次微米尺寸(例如，寬度或直徑)。這使能像素陣列及包括像素感測器的互補金屬氧化物(complementary metal oxide，CMOS)影像感測器中的尺寸減小，且使能像素陣列中的像素感測器的密度增大，這進一步提高了像素陣列的效能。
如本文所描述，可藉由在光阻劑層中形成圖案來形成植入遮罩。圖案可包括複數個溝槽(及/或其他類型的開口)，其在溝槽的高度與溝槽的寬度之間具有等於或小於約8的初始深寬比。接著，進行抗硬化操作以在圖案上及溝槽的側壁上共形地形成抗硬化層。抗硬化操作可包括使用共形地沉積在圖案上及溝槽的側壁上的全氟化合物來執行表面處理操作。全氟化合物可局部且部分地與光阻劑層的材料交聯，從而形成硬化的碳基外殼作為光阻劑層上的抗硬化層。
抗硬化層的形成將植入遮罩圖案中溝槽的初始深寬比自等於或小於約8提高至約10或更大的最終深寬比。以這種方式，植入遮罩經由光學微影術初始形成為相對較低的深寬比(這降低了植入遮罩中的塌陷及其他圖案缺陷的可能性)，且經由非微影術技術提高了植入遮罩的深寬比。此外，抗硬化層的提高的硬度(例如，相對於光阻劑層的硬度)可藉由提高植入遮罩在離子植入操作期間阻擋或抵抗離子植入至光罩層中的能力來進一步降低圖案中塌陷的可能性。
因此，抗硬化層的形成可與光學微影術技術結合使用，以形成超高深寬比植入遮罩，而非僅經由使用光學微影術技術形成超高深寬比植入遮罩。這提高了圖案品質(例如，提高了圖案解析度且減少了圖案缺陷)，使能使用超高深寬比植入遮罩形成的隔離井的深寬比的提高，使能隔離井的全井容量(full well capacity，FWC)的提高，及/或使能隔離井的更深植入。
第1圖係實例環境100的圖，其中可實現本文描述的系統及/或方法。如第1圖中所示，環境100可包括複數個半導體處理工具102~114及晶圓/晶片傳輸工具116。複數個半導體處理工具102~114可包括沉積工具102、曝光工具104、顯影劑工具106、蝕刻工具108、平坦化工具110、電鍍工具112，離子植入工具114、及/或另一類型的半導體處理工具。包括在實例環境100中的工具可包括在半導體潔淨室、半導體代工、半導體處理設施、及/或製造設施、以及其他實例中。
沉積工具102係一種半導體處理工具，其包括半導體處理腔室及一或多個能夠將各種類型的材料沉積至基板上的裝置。在一些實施中，沉積工具102包括能夠在諸如晶圓的基板上沉積光阻劑層的旋塗工具。在一些實施中，沉積工具102包括化學氣相沉積(chemical vapor deposition，CVD)工具，諸如電漿增強CVD(plasma-enhanced CVD，PECVD)工具、高密度電漿CVD(high-density plasma CVD，HDP-CVD)工具、 次大氣壓CVD(sub-atmospheric CVD，SACVD)工具、原子層沉積(atomic layer deposition，ALD)工具、電漿增強原子層沉積(plasma-enhanced atomic layer deposition，PEALD)工具、或另一類型的CVD工具。在一些實施中，沉積工具102包括物理氣相沉積(physical vapor deposition，PVD)工具，諸如濺射工具或另一類型的PVD工具。在一些實施中，實例環境100包括複數種類型的沉積工具102。
曝光工具104係半導體處理工具，其能夠將光阻劑層曝光於輻射源，諸如紫外光(ultraviolet light，UV)源(例如，深紫外光源、極紫外光(extreme UV light，EUV)源、及/或類似者)、x射線源、電子束(electron beam，e-beam)源、及/或類似者。曝光工具104可將光阻劑層曝光於輻射源以將圖案自光罩轉移至光阻劑層。圖案可包括用於形成一或多個半導體裝置的一或多個半導體裝置層圖案、可包括用於形成半導體裝置的一或多個結構的圖案、可包括用於蝕刻半導體裝置的各個部分的圖案、及/或類似者。在一些實施中，曝光工具104包括掃描器、步進器、或類似類型的曝光工具。
顯影劑工具106係一種半導體處理工具，其能夠顯影已曝光於輻射源的光阻劑層，從而顯影自曝光工具104轉移至光阻劑層的圖案。在一些實施中，顯影劑工具106藉由移除光阻劑層的未曝光部分來顯影圖案。在一些實施中，顯影劑工具106藉由移除光阻劑層的經曝光部分 來顯影圖案。在一些實施中，顯影劑工具106藉由使用化學顯影劑溶解光阻劑層的經曝光或未曝光部分來顯影圖案。
蝕刻工具108係一種半導體處理工具，其能夠蝕刻基板、晶圓、或半導體裝置的各種類型的材料。舉例而言，蝕刻工具108可包括濕式蝕刻工具、乾式蝕刻工具、及/或類似者。在一些實施中，蝕刻工具108包括用蝕刻劑填充的腔室，且基板在腔室中置放特定時間段以移除基板的一或多個部分的特定量。在一些實施中，蝕刻工具108可使用電漿蝕刻或電漿輔助蝕刻來蝕刻基板的一或多個部分，其可涉及使用電離氣體來各向同性或定向蝕刻該一或多個部分。
平坦化工具110係一種半導體處理工具，其能夠拋光或平坦化晶圓或半導體裝置的各個層。舉例而言，平坦化工具110可包括化學機械平坦化(chemical mechanical planarization，CMP)工具及/或拋光或平面化經沉積或經電鍍材料的層或表面的另一類型的平坦化工具。平坦化工具110可利用化學及機械力的組合(例如，化學蝕刻及無磨料拋光)來拋光或平坦化半導體裝置的表面。平坦化工具110可結合拋光墊及扣環(例如，其直徑通常大於半導體裝置的直徑)利用研磨性及腐蝕性化學漿料。拋光墊及半導體裝置可藉由動態研磨頭壓在一起，且藉由扣環固定就位。動態研磨頭可以不同的旋轉軸旋轉，以移除材料且均衡半導體裝置的任何不規則形貌，使半導 體裝置係平的或平面的。
電鍍工具112係一種半導體處理工具，其能夠用一或多種金屬來電鍍基板(例如，晶圓、半導體裝置、及/或類似者)或其一部分。舉例而言，電鍍工具112可包括銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、複合材料或合金(例如，錫銀、錫鉛、及/或類似者)電鍍裝置、及/或一或多種其他類型的導電材料、金屬及/或類似類型的材料的電鍍裝置。
離子植入工具114係一種半導體處理工具，其能被夠將離子植入基板。離子植入工具114可在電弧室中自源材料(諸如氣體或固體)產生離子。源材料可被提供至電弧室中，且在陰極與電極之間放電電弧電壓以產生含有源材料離子的電漿。一或多個萃取電極可用於自電弧室中的電漿中萃取離子且加速離子以形成離子束。離子束可指向基板，使得離子被植入基板的表面之下。
晶圓/晶片傳輸工具116包括行動機器人、機器手臂、電車或軌道車、高架起重機傳輸(overhead hoist transport，OHT)系統、自動物料搬運系統(automated materially handling system，AMHS)、及/或用於在半導體處理工具102~114之間及/或往返於諸如晶圓機架、儲存室、及/或類似者的其它位置的傳輸晶圓及/或晶片的另一類型的裝置。在一些實施中，晶圓/晶片傳輸工具116可係程式化裝置，其用以行進特定路徑及/或可半自主地或自主地操作。
第1圖中所示裝置的數目及配置係作為一或多個實例提供的。在實踐中，可存在額外的裝置、更少的裝置、不同的裝置、或與第1圖中所示的這些不同配置的裝置。此外，第1圖中所示的兩個或以上的裝置可在單個裝置內實施，或第1圖中所示的單個裝置可實施為多個、分散式裝置。額外地或替代地，環境100的一組裝置(例如，一或多個裝置)可執行被描述為由環境100的另一組裝置執行的一或多個功能。
第2圖示出了像素陣列200的由上而下視圖。在一些實施中，像素陣列200可包括在影像感測器中。影像感測器可包括互補金屬氧化物半導體(CMOS)影像感測器、背照式(BSI)CMOS影像感測器、正照式(front side illuminated，FSI)CMOS影像感測器、或另一類型的影像感測器。如第2圖中所示，像素陣列200可包括複數個像素感測器202。如第2圖中進一步所示，像素感測器202可配置成網格。在一些實施中，像素感測器202係方形的(如第2圖中的實例中所示)。在一些實施中，像素感測器202包括其他形狀，諸如圓形、八角形、菱形、及/或其他形狀。
像素感測器202可用以感測及/或累積入射光(例如，指向像素陣列200的光)。舉例而言，像素感測器202可吸收及累積光電二極體中的入射光的光子。光子在光電二極體中的累積可產生表示入射光的強度或亮度的電荷(例如，較大的電荷量可對應於較大的強度或亮度，且較 低的電荷量可對應於較低的強度或亮度)。
在一些實施中，像素感測器202的尺寸(例如，寬度或直徑)約為1微米。在一些實施中，像素感測器202的尺寸(例如，寬度或直徑)小於約1微米。在這些實例中，像素感測器202可被稱為次微米像素感測器。次微米像素感測器可減小像素陣列200中的像素感測器節距(例如，相鄰像素感測器之間的距離)，這可使能像素陣列200中提高的像素感測器密度(這可提高像素陣列200的效能)。
像素感測器202可藉由包括在像素陣列200中的一或多個隔離井204經電隔離及光隔離。隔離井204可包括像素陣列200的基板的複數個互連摻雜區。摻雜區可藉由離子植入用各種類型的離子(例如，p型離子、n型離子)摻雜。隔離井204可包括在像素感測器202的周邊，使得隔離井204圍繞像素感測器202，如第2圖中所示。如上所示，像素陣列200可包括在BSI CMOS影像感測器中。在這些實例中，隔離井204可自像素陣列200的背面形成。
像素陣列200可電連接至影像感測器的後工序(back-end-of-line，BEOL)金屬化堆疊(未示出)。BEOL金屬化堆疊可將像素陣列200電連接至控制電路系統，控制電路系統可用於量測像素感測器202中的入射光的累積並將量測轉換為電信號。
如上所示，第2圖係作為實例提供的。其他實例 可不同於關於第2圖的描述。
第3圖係本文描述的實例像素陣列300的圖。在一些實施中，像素陣列300被組態為及/或實施像素感測器202且包括在像素陣列200中。在一些實施中，像素陣列300可包括在影像感測器中。影像感測器可係CMOS影像感測器、BSI CMOS影像感測器、或另一類型的影像感測器。
如第3圖中所示，像素陣列300可包括複數個相鄰的像素感測器，諸如像素感測器302a~302c。在一些實施中，像素感測器302a~302c被組態為包括在像素陣列200中的像素感測器202。在一些實施中，像素感測器302a~302c包括各種形狀的像素感測器，諸如方形像素感測器、八角形像素感測器、另一形狀的像素感測器、或其組合。像素陣列300可包括比第3圖中所示數量更大數量或更小數量的像素感測器。
像素感測器302可形成在基板304中，基板304可包括半導體晶片基板、半導體晶圓、或其中可形成半導體像素的另一類型的基板。在一些實施中，基板304由矽(silicon，Si)、包括矽的材料、諸如砷化鎵(gallium arsenide，GaAs)的III-V化合物半導體材料、絕緣體上矽(silicon on insulator，SOI)、或能夠自入射光的光子產生電荷的另一類型的半導體材料形成。
各個像素感測器302可包括光電二極體306。光電二極體306可包括基板304的區，該區用複數種類型的 離子摻雜以形成p-n接合區或PIN接合(例如，p型部分、本質(或無摻雜)型部分、及n型部分之間的接合)。舉例而言，基板304可用n型摻雜劑摻雜以形成光電二極體306的第一部分(例如，n型部分)，及用p型摻雜劑摻雜以形成光電二極體306的第二部分(例如，p型部分)。光電二極體306可用以吸收入射光的光子。光子的吸收使得光電二極體306由於光電效應而累積電荷(稱為光電流)。在這裡，光子轟擊光電二極體306，導致光電二極體306的電子的發射。電子的發射導致電子電洞對的形成，其中電子向光電二極體306的陰極遷移，且這些電洞向陽極遷移，從而產生光電流。
像素陣列300可包括複數個區以在像素感測器302之間提供電隔離及/或光隔離。像素陣列300可包括基板304中的複數個隔離井308。隔離井308可包括單元p井區(cell p-well region，CPW)、深p井區(deep p-well region，DPW)、及/或另一類型的摻雜區。隔離井308可圍繞像素感測器302的光電二極體306。各個隔離井308可包括p+摻雜矽材料或另一p+摻雜材料、n+摻雜矽材料或另一n+摻雜材料、及/或另一類型的摻雜材料。
隔離井308(或其子集)可藉由使用由本文描述的一或多種植入遮罩形成技術形成的植入遮罩的一或多個離子植入操作形成。植入遮罩形成技術可使能隔離井308形成為隔離井308的高度(H1)與隔離井308的寬度(W1)之間的高深寬比(或超高深寬比)。作為實例，植入遮罩 形成技術可使能隔離井308形成為約10或更大的深寬比，以達成更大的隔離井高度(H1)及/或更小的隔離井寬度(W1)，這可為隔離井308提供提高的全井容量(FWC)及/或提高的隔離效能。隔離井308的高度(H1)的實例範圍包括約1800奈米至約2100奈米，以提供足夠的光隔離及/或電隔離且減少對基板304的損壞。一個實例，隔離井308的寬度(W1)範圍包括約180奈米至約210奈米，以提供足夠的光隔離及/或電隔離且減少對基板304的損壞。然而，高度(H1)、寬度(W1)、及/或深寬比的其他值在本揭露的範疇內。
隔離結構310(例如，深溝槽隔離(deep trench isolation，DTI)結構、淺溝槽隔離(shallow trench isolation，STI)結構)可包括在隔離井308上方的基板304中。隔離結構310可包括一或多個向下延伸至基板304且類似於隔離井308圍繞光電二極體306的溝槽。隔離結構310可提供像素感測器302與一或多個相鄰像素感測器302之間的光隔離，以減少像素感測器302與一或多個相鄰像素感測器302之間的光串擾量。特別地，隔離結構310可吸收、折射、及/或反射入射光，這可減少行進穿過像素感測器302進入相鄰像素感測器302且由相鄰像素感測器302吸收的入射光的量。隔離結構310可包括一或多種介電材料，諸如氧化矽(silicon oxide，SiOx)(例如，二氧化矽(silicon dioxide，SiO2))、氧化鉿(hafnium oxide，HfOx)、氧化鉿矽(hafnium silicon oxide，HfSiOx)、氧化鋁(aluminum oxide，AlxOy)、及/或另一種氧化物材料。
抗反射塗層(antireflective coating，ARC)312可包括在基板304上方及/或上、隔離結構310上方及/或上、及/或光電二極體306上方及/或上。ARC 312可包括用於減少朝向光電二極體306投射的入射光的反射的適合的材料。舉例而言，ARC 312可包括含氮材料及/或另一類型的材料。
介電層314可包括在ARC 312上方及/或上。介電層314可包括有機材料、氧化物、氮化物、及/或另一類型的介電材料，諸如氧化矽(SiOx)(例如，二氧化矽(SiO2))、氧化鉿(HfOx)、氧化鉿矽(HfSiOx)、氧化鋁(AlxOy)、氮化矽(silicon nitride，SixNy)、氧化鋯(zirconium dioxide，ZrOx)、氧化鎂(magnesium oxide，MgOx)、氧化釔(yttrium oxide，YxOy)、氧化鉭(tantalum oxide，TaxOy)、氧化鈦(titanium oxide，TiOx)、氧化鑭(lanthanum oxide，LaxOy)、氧化鋇(barium oxide，BaOx)、碳化矽(silicon carbide，SiC)、氧化鑭鋁(lanthanum aluminum oxide，LaAlOx)、氧化鍶(strontium oxide，SrO)、氧化鋯矽(zirconium silicon oxide，ZrSiOx)、及/或氧化鈣(calcium oxide，CaO)、以及其他實例。
金屬層316可包括在介電層314上方及/或上。金屬層316可包括金屬材料，諸如鎢(tungsten，W)、 銅(copper，Cu)、鋁(aluminum，Al)、鈷(cobalt，Co)、鎳(nickel，Ni)、鈦(titanium，Ti)、鉭(tantalum，Ta)、另一類型的導電材料、及/或包括前述的一或多種的合金。金屬層316可用以反射入射光的一部分以減少光串擾。
網格結構318可包括在ARC 312上方及/或上、隔離結構310上方、及/或基板304上方。網格結構318可包括由經蝕刻以形成行的一或多個層形成的複數個互連行。網格結構318可包括在像素感測器302之上且可圍繞像素感測器302的周邊。網格結構318可用以與隔離結構310及隔離井308結合以提供光隔離及額外串擾減少。
在一些實施中，網格結構318包括介電層314及金屬層316，且可被稱為金屬網格或複合金屬網格(composite metal grid，CMG)。金屬層316可用以反射及/或吸收入射光以減少相鄰像素感測器302之間的光串擾。在一些實施中，金屬層316自網格結構318中省略，且網格結構318可被稱為氧化物網格、介電網格、或盒內濾色器(color filter in a box，CIAB)網格、以及其他實例。
各自的濾色區320可包括在由網格結構318圍繞的區域中。舉例而言，濾色區320a可形成在像素感測器302a的光電二極體306上方的網格結構318的行之間，濾色區320b可形成在像素感測器302b的光電二極體306上方的網格結構318的行之間，濾色區320c可形成 在像素感測器302c的光電二極體306上方的網格結構318的行之間、以及諸如此類。濾色區320的折射率相對於網格結構318的折射率可更大，以提高濾色區320的側壁與網格結構318的側壁之間的介面處的濾色區320中全內反射的可能性，這可提高像素感測器302的量子效率。
各個濾色區320可用以過濾入射光，以允許特定波長的入射光傳至相關聯像素感測器302的光電二極體306。舉例而言，包括在像素感測器302a中的濾色區320a可為像素感測器302a過濾紅光(且因此，像素感測器302a可係紅色像素感測器)，包括在像素感測器302b中的濾色區320b可為像素感測器302b過濾綠光(且因此，像素感測器302b可係綠色像素感測器)，包括在像素感測器302c中的濾色區320c可為像素感測器302c過濾藍光(且因此，像素感測器302c可係藍色像素感測器)、以及諸如此類。
藍色濾波區可允許接近450奈米波長的入射光分量通過濾色區320且阻擋其他波長者通過。綠色濾波區可允許接近550奈米波長的入射光分量通過濾色區320且阻擋其他波長者通過。紅色濾波區可允許接近650奈米波長的入射光分量通過濾色區320且阻擋其他波長者通過。黃色濾波區可允許接近580奈米波長的入射光分量通過濾色區320且阻擋其他波長者通過。
在一些實施中，濾色區320可係非判別或非濾波的，其可形成白像素感測器。非判別或非濾波濾色區320 可包括允許所有波長的光傳入相關聯的光電二極體306的材料(例如，為了判定總亮度以提高影像感測器的光靈敏度)。在一些實施中，濾色區320可係NIR帶通濾色區，其可定義近紅外(near infrared，NIR)像素感測器。NIR帶通濾色區320可包括允許NIR波長範圍內的入射光的部分傳至相關聯的光電二極體306同時阻擋可見光通過的材料。
微透鏡層322可包括在濾色區320之上及/或上。微透鏡層322可包括像素感測器302中的各者各自的微透鏡。舉例而言，微透鏡可形成為將入射光朝向像素感測器302a的光電二極體306聚焦，另一微透鏡可形成為將入射光朝向像素感測器302b的光電二極體306聚焦，另一微透鏡可形成為將入射光朝向像素感測器302c的光電二極體306聚焦、以及諸如此類。
如上所示，第3圖係作為實例提供的。其他實例可不同於關於第3圖的描述。
第4A圖至第4O圖係本文描述的實例實施400的圖。實例實施400可係形成像素陣列300的實例製程或方法。實例實施400可包括用於形成像素陣列300的隔離井308的植入遮罩形成技術。結合第4A圖至第4O圖描述的植入遮罩形成技術可減少及/或防止用於形成隔離井308的植入遮罩的圖案塌陷及/或其他類型的故障。因此，結合第4A圖至第4O圖描述的植入遮罩形成技術可允許遮罩的圖案形成為提高的深寬比(例如，等於及/或大於約10)， 這可使能超高深寬比植入井(例如，等於及/或大於約10)的形成及/或可使能像素感測器尺寸(或像素感測器節距)減小至次微米尺寸。
如第4A圖中所示，像素感測器302(例如，像素感測器302a、像素感測器302b、像素感測器302c、以及諸如此類)可形成在基板304中。基板304可包括矽基板、由包括矽的材料形成的基板、諸如砷化鎵(GaAs)基板的III-V化合物半導體基板、絕緣體上矽(SOI)基板、或能夠自入射光的光子產生電荷的另一類型的基板。
第4B圖圖示了像素陣列300的由上而下視圖及沿著線AA的橫截面圖。如第4B圖中所示，光阻劑層402可形成在基板304上方及/或上。光阻劑層402可包括光阻劑材料。沉積工具102可藉由旋塗技術、或另一沉積技術沉積光阻劑材料，從而形成光阻劑層402。
第4C圖圖示了像素陣列300的另一由上而下視圖及沿著線AA的另一橫截面圖。如第4C圖中所示，可藉由移除光阻劑層402的複數個部分在光阻劑層402中形成圖案404。可藉由將光阻劑層402曝光於輻射源(例如，使用曝光工具104)且移除光阻劑層402的經曝光部分或未曝光部分(例如，使用顯影劑工具106)來形成圖案404。以這種方式，圖案404穿過光阻劑層402(例如，自光阻劑層402的頂表面穿過光阻劑層402至光阻劑層402的底表面)形成至基板304。如第4C圖中進一步所示，圖案404可包括網格形狀。
網格可包括在光阻劑層402中的不同位置處相交的複數個溝槽。沉積工具102可穿過光阻劑層402形成為初始寬度(W2)在約200奈米至約260奈米的範圍內的溝槽，以減少及/或最小化溝槽中導致圖案404塌陷的毛細管作用。然而，初始寬度(W2)的其他值在本揭露的範疇內。此外，沉積工具102可穿過光阻劑層402形成為約1微米至約2微米的高度(H2)的溝槽，以減少及/或最小化圖案404的塌陷的可能性。然而，高度(H2)的其他值在本揭露的範疇內。
第4D圖圖示了像素陣列300的另一由上而下視圖及沿著線AA的另一橫截面圖。如第4D圖中所示，硬化層406可形成在光阻劑層402的頂表面上方及/或上以及光阻劑層402上的圖案404的溝槽的側壁上。為了形成硬化層406，可在光阻劑層402的頂表面上及溝槽的側壁上執行抗硬化操作。抗硬化操作可提高光阻劑層402的頂表面及溝槽的側壁的硬度，這可減少在離子植入操作期間對光阻劑層402的頂表面及溝槽的側壁的損壞以形成隔離井308。
抗硬化操作可包括使用全氟化合物在光阻劑層402的頂表面及溝槽的側壁上執行表面處理操作。全氟化合物可包括包括碳氟鍵及碳碳鍵的化合物，諸如氟化碳(fluorinated carbon，CxFy)、氟化烴(fluorinated hydrocarbon，CxHFy)、及/或另一類型的全氟化合物。沉積工具102可使用PECVD技術及/或另一CVD技術將 全氟化合物沉積至光阻劑層402的頂表面及溝槽的側壁上。全氟化合物可接觸光阻劑層402的頂表面及溝槽的側壁，且可與光阻劑層402的材料反應，且可局部地及部分地與光阻劑層402的材料交聯以形成硬化層406。
硬化層406可包括碳基外殼，由於全氟化合物中的碳，相對於光阻劑層402的材料的碳密度，碳基外殼具有更大的碳密度。更大的碳密度提高了光阻劑層402的頂表面及溝槽的側壁的硬度，這可減少在離子植入操作期間對光阻劑層402的頂表面及溝槽的側壁的損壞，以形成隔離井308。
如第4D圖中進一步所示，硬化層406可具有在約10奈米至約30奈米範圍內的厚度(T1)，以減小圖案404的溝槽的初始寬度，從而將溝槽的高度(H3)與寬度(W3)之間的深寬比提高至等於或大於約10。以這種方式，溝槽的提高的深寬比可用於將隔離井308形成為超高深寬比。硬化層406可將圖案404的溝槽的寬度減小至在約180奈米至約230奈米範圍內的寬度(W3)，從而使能隔離井308形成為超高深寬比。然而，寬度(W3)的其他值在本揭露的範疇內。沉積工具102可在約30秒至約120秒範圍內的持續時間執行抗硬化操作(例如，藉由沉積全氟化合物)以達成硬化層406的約10奈米至約30奈米範圍內的厚度(T1)。然而，其他持續時間在本揭露的範疇內。溝槽的高度(H3)可在約1000奈米至約3000奈米範圍內，以達成溝槽的約10或更大的深寬比。
如第4E圖中的橫截面圖中所示，可基於植入遮罩408(例如，其可包括光阻劑層402、硬化層406、及圖案404)在基板304中形成隔離井308。舉例而言，離子植入工具114可藉由穿過植入遮罩408的圖案404中的溝槽將離子410(例如，p型離子、n型離子)植入基板304中來摻雜基板304的複數個部分。離子植入工具114可使用諸如硼、磷的源材料、及/或另一類型的源材料來產生離子，且可使用高能植入製程(例如，在500,000電子伏(electron-volts，eV)下及/或不同的能階下)來植入離子。
離子植入工具114可使用植入遮罩408將隔離井308形成為隔離井308的高度(H1)與隔離井308的寬度(W1)之間的高深寬比(或超高深寬比)。舉例而言，離子植入工具114可將隔離井308形成為約10或更大的深寬比，以達成更大的隔離井高度(H1)及/或更小的隔離井寬度(W1)，這可為隔離井308提供提高的全井容量及/或提高的隔離效能。
如第4F圖中的橫截面圖所示，光阻劑層402及硬化層406的剩餘部分可自基板304移除。可使用各種技術移除光阻劑層402及硬化層406的剩餘部分，諸如選擇性蝕刻、灰化(例如，電漿灰化)、及/或光阻劑剝離、以及其他實例。
如第4G圖中的橫截面圖所示，可在隔離井308上方的基板304中形成複數個開口412。沉積工具102 可在基板304上形成光阻劑層，曝光工具104可將光阻劑層曝光於輻射源以圖案化光阻劑層，顯影劑工具106可顯影且移除光阻劑層的部分以曝光圖案，且蝕刻工具108可蝕刻基板304的部分以形成開口412。蝕刻工具108可將開口412向下蝕刻至基板304中(例如，自基板304的頂表面)直至隔離井308或其附近。在一些實施中，在蝕刻工具108蝕刻基板304之後，光阻劑移除工具移除光阻劑層的剩餘部分(例如，使用化學剝離器、電漿灰化器、及/或另一技術)。
如第4H圖中的橫截面圖所示，開口412可用氧化物材料及/或另一類型的介電材料填充以形成隔離結構310。沉積工具102可使用各種PVD技術、CVD技術及/或ALD技術(諸如濺射、PECVD、HDP-CVD、SACVD、及/或PEALD、以及其他實例)在開口412中沉積氧化物材料。在一些實施中，平坦化工具110在沉積氧化物材料之後平坦化氧化物材料。
如第4I圖中的橫截面圖所示，一或多個半導體處理工具可在基板304中形成複數個光電二極體306。舉例而言，離子植入工具114可使用離子植入技術摻雜在隔離結構310的溝槽之間及隔離井308之間的基板304的部分，以形成複數個像素感測器302(例如，像素感測器302a~302c)的各自的光電二極體306。基板304可用複數種類型的離子摻雜以形成各個光電二極體306的p-n接合。舉例而言，基板304可用n型摻雜劑摻雜以形成光 電二極體306的第一部分(例如，n型部分)，及用p型摻雜劑摻雜以形成光電二極體306的第二部分(例如，p型部分)。在一些實施中，使用諸如擴散的另一技術來形成光電二極體306。
如第4J圖中的橫截面圖所示，ARC 312可形成在基板304上方及/或上、光電二極體306上方及/或上、及隔離結構310上方及/或上。沉積工具102可使用CVD技術、PVD技術、ALD技術、或上面結合第1圖描述的另一類型的沉積技術來沉積ARC 312。平坦化工具110可在沉積ARC 312之後平坦化ARC 312。
如第4K圖中的橫截面圖所示，介電層314可形成在ARC 312上方及/或上。沉積工具102可使用CVD技術、PVD技術、ALD技術、或上面結合第1圖描述的另一類型的沉積技術來沉積介電層314。平坦化工具110可在沉積介電層314之後平坦化介電層314。
如第4L圖中的橫截面圖所示，金屬層316可形成在介電層314上方及/或上。沉積工具102可使用CVD技術、PVD技術、ALD技術、或另一類型的沉積技術來沉積金屬層316的材料，電鍍工具112可使用電鍍操作、或其組合來沉積金屬層316的材料。平坦化工具110可在沉積金屬層316之後平坦化金屬層316。
如第4M圖中的橫截面圖所示，金屬層316的部分及介電層314的部分可經移除以形成穿過金屬層316且穿過介電層314的開口414。金屬層316的剩餘部分及介 電層314的部分可形成網格結構318。可藉由用光阻劑塗佈金屬層316(例如，使用沉積工具102)；藉由將光阻劑曝光於輻射源(例如，使用曝光工具104)、移除光阻劑的經曝光部分或未曝光部分(例如，使用顯影劑工具106)在光阻劑中形成圖案；及基於光阻劑中的圖案，蝕刻穿過金屬層316至介電層314的一部分中及/或穿過介電層314(例如，使用蝕刻工具108)來形成開口414。
如第4N圖中的橫截面圖所示，可在網格結構318之間的開口414中形成像素陣列300中的像素感測器302的各者各自的濾色區320。舉例而言，可在像素感測器302a的光電二極體306之上的開口414中形成濾色區320a，可在像素感測器302b的光電二極體306之上的開口414中形成濾色區320b，可在像素感測器302c的光電二極體306之上的開口414中形成濾色區320c、以及諸如此類。各個濾色區320可形成在網格結構318之間以減少相鄰像素感測器302之間的混色。半導體處理工具(例如，沉積工具102)可使用各種PVD技術、CVD技術及/或ALD技術(諸如濺射、PECVD、HDP-CVD、SACVD、或PEALD)沉積濾色區320。
如第4O圖中的橫截面圖所示，包括複數個微透鏡的微透鏡層322形成在濾色區320的上方及/或上以及網格結構318的上方及/或上。微透鏡層322可包括像素陣列300中包括的像素感測器302的各者各自的微透鏡。舉例而言，微透鏡可形成在像素感測器302a的濾色區320a 上方及/或上、微透鏡可形成在像素感測器302b的濾色區320b上方及/或上、微透鏡可形成在像素感測器302c的濾色區320c上方及/或上、以及諸如此類。
如上所示，第4A圖至第4O圖係作為實例提供的。其他實例可不同於關於第4A圖至第4O圖的描述。
第5圖係裝置500的實例組件的圖。在一些實施中，半導體處理工具102~114及/或晶圓/晶片傳輸工具116中的一或多者可包括一或多個裝置500及/或裝置500的一或多個組件。如第5圖中所示，裝置500可包括匯流排510、處理器520、記憶體530、儲存組件540、輸入組件550、輸出組件560、及通信組件570。
匯流排510包括在裝置500的組件之間使能有線及/或無線通信的組件。處理器520包括中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位信號處理器、現場可程式閘陣列，應用特定積體電路、及/或另一類型的處理組件。處理器520以硬體、韌體、或硬體及軟體的組合實施。在一些實施中，處理器520包括能夠經程式化以執行功能的一或多個處理器。記憶體530包括隨機存取記憶體、唯讀記憶體、及/或另一類型的記憶體(例如，快閃記憶體、磁記憶體、及/或光記憶體)。
儲存組件540儲存與裝置500的操作有關的資訊及/或軟體。舉例而言，儲存組件540可包括硬碟驅動器、磁碟驅動器、光碟驅動器、固態磁碟驅動器、光碟、多樣化數位光碟、及/或另一類型的非暫時性電腦可讀媒體。輸 入組件550使能裝置500接收輸入，諸如使用者輸入及/或讀出輸入。舉例而言，輸入組件550可包括觸控螢幕、鍵盤、小鍵盤、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統組件、加速計、陀螺儀、及/或致動器。輸出組件560使能裝置500提供輸出，諸如經由顯示器、揚聲器、及/或一或多個發光二極體。通信組件570使能裝置500與其他裝置通信，諸如經由有線連接及/或無線連接。舉例而言，通信組件570可包括接收器、發送器、收發器、數據機、網路介面卡、及/或天線。
裝置500可執行本文描述的一或多個製程。舉例而言，非暫時性電腦可讀媒體(例如，記憶體530及/或儲存組件540)可儲存指令組(例如，一或多個指令、代碼、軟體碼、及/或程式碼)以由處理器520執行。處理器520可執行指令組以執行本文描述的一或多個製程。在一些實施中，由一或多個處理器520執行指令組使得一或多個處理器520及/或裝置500執行本文描述的一或多個製程。在一些實施中，可使用固線式電路系統代替指令或與指令結合來執行本文描述的一或多個製程。因此，本文描述的實施不限於體硬體電路系統及軟體的任何特定組合。
第5圖中所示組件的數目及配置係作為實例提供的。裝置500可包括額外的組件、較少的組件、不同的組件、或與第5圖中所示組件不同配置的組件。額外地或替代地，裝置500的組件組(例如，一或多個組件)可執行被描述為由裝置500的另一組件組執行的一或多個功能。
第6圖係與形成隔離井相關的實例製程600的流程圖。在一些實施中，第6圖的一或多個製程方塊可由一或多個半導體處理工具(例如，半導體處理工具102~114中的一或多者)執行。額外地或替代地，第6圖的一或多個製程方塊可由裝置500的一或多個組件執行，諸如處理器520、記憶體530、儲存組件540、輸入組件550、輸出組件560、及/或通信組件570。
如第6圖中所示，製程600可包括在基板上方的光阻劑層中形成圖案，其中圖案包括穿過光阻劑層的複數個溝槽(方塊610)。舉例而言，如上所述，半導體處理工具102~114中的一或多者可在基板304上方的光阻劑層402中形成圖案404。在一些實施中，圖案404包括穿過光阻劑層402的複數個溝槽。
如第6圖所示，製程600可包括在光阻劑層上執行抗硬化操作，以使硬化層形成在光阻劑層的頂表面上及複數個溝槽的側壁上(方塊620)。舉例而言，如上所述，半導體處理工具102~114中的一或多者可在光阻劑層402上執行抗硬化操作，以使硬化層406形成在光阻劑層402的頂表面上及複數個溝槽的側壁上。
如第6圖中進一步所示，製程600可包括在執行抗硬化操作之後執行離子植入操作，以使用圖案作為植入遮罩在基板中形成一或多個隔離井(方塊630)。舉例而言，如上所述，在執行抗硬化操作之後，半導體處理工具102~114中的一或多者可執行離子植入操作，以使用圖案 404作為植入遮罩408在基板304中形成一或多個隔離井(例如，隔離井204及/或308)。
製程600可包括額外實施，諸如下文描述的及/或結合本文別處描述的一或多個其他製程的任何單一實施或實施的任何組合。
在第一實施中，一或多個隔離井包括在像素陣列(例如，200及/或300)中，且一或多個隔離井在像素陣列中的相鄰像素感測器(例如，像素感測器202及/或302)之間提供光隔離。在第二實施中，單獨或結合第一實施，相對於光阻劑層402的碳密度，硬化層406的碳密度更大。在第三實施中，單獨或結合第一及第二實施中的一或多者，在光阻劑層402中形成圖案404包括形成圖案404，使得複數個溝槽的高度(H2)與複數個溝槽的寬度(W2)之間的深寬比等於或小於約8。在第四實施中，單獨或結合第一至第三實施中的一或多者，硬化層406的形成提高深寬比至等於或大於約10。
在第五實施中，單獨或結合第一至第四實施中的一或多者，在形成硬化層406之後，複數個溝槽中的溝槽的寬度(W3)在約180奈米至約230奈米範圍內。在第六實施中，單獨或結合第一至第五實施中的一或多者，在形成硬化層406之前，溝槽的寬度(W2)在約230奈米至約260奈米範圍內。在第七實施中，單獨或結合第一至第六實施中的一或多者，執行抗硬化操作包括執行抗硬化操作約30秒至約120秒的持續時間。
儘管第6圖示出了製程600的實例方塊，但在一些實施中，製程600可包括額外的方塊、更少的方塊、不同的方塊、或與第6圖中描繪的這些不同配置的方塊。額外地或替代地，製程600的兩個或以上方塊可平行執行。
第7圖係與隔離井形成相關聯的實例製程700的流程圖。在一些實施中，第7圖的一或多個製程方塊可由一或多個半導體處理工具(例如，半導體處理工具102~114中的一或多者)執行。額外地或替代地，第7圖的一或多個製程方塊可由裝置500的一或多個組件執行，諸如處理器520、記憶體530、儲存組件540、輸入組件550、輸出組件560、及/或通信組件570。
如第7圖中所示，製程700可包括穿過基板上方的光阻劑層形成複數個溝槽(方塊710)。舉例而言，如上所述，半導體處理工具102~114中的一或多者可穿過基板304上方的光阻劑層402形成複數個溝槽。
如第7圖中進一步所示，製程700可包括在光阻劑層的頂表面上及複數個溝槽的側壁上使用全氟化合物執行表面處理操作(方塊720)。舉例而言，如上所述，半導體處理工具102~114中的一或多者可在光阻劑層402的頂表面上及複數個溝槽的側壁上使用全氟化合物執行表面處理操作。在一些實施中，全氟化合物與光阻劑層402反應以在光阻劑層402的頂表面上及複數個溝槽的側壁上形成硬化層406。在一些實施中，相對於光阻劑層402的碳密度，硬化層406的碳密度更大。
如第7圖中進一步所示，製程700可包括在執行表面處理操作之後執行離子植入操作，以使用光阻劑層及複數個溝槽作為植入遮罩在基板中形成複數個隔離井(方塊730)。舉例而言，在執行表面處理操作之後，半導體處理工具102~114中的一或多者可執行離子植入操作以使用光阻劑層402及複數個溝槽作為植入遮罩408在基板304中形成複數個隔離井(例如，隔離井204及/或308)。
製程700可包括額外實施，諸如下文描述的及/或結合本文別處描述的一或多個其它製程的任何單一實施或實施的任何組合。
在第一實施中，全氟化合物包括氟化碳(CxFy)或氟化烴(CxHFy)中的至少一者。在第二實施中，單獨或結合第一實施，使用全氟化合物執行表面處理操作包括藉由PECVD操作將全氟化合物沉積至光阻劑層402的頂表面上及複數個溝槽的側壁上。在第三實施中，單獨或結合第一及第二實施中的一或多者，複數個隔離井圍繞包括在像素陣列(例如，像素陣列200及/或300)中的複數個像素感測器(例如，像素感測器202及/或302)。
在第四實施中，單獨或結合第一至第三實施中的一或多者，全氟化合物局部且部分地與光阻劑層402交聯以形成硬化層406。在第五實施中，單獨或結合第一至第四實施中的一或多者，硬化層406的厚度在約10奈米至約30奈米範圍內。在第六實施中，單獨或結合第一至第五實施中的一或多者，硬化層406的形成將複數個溝槽的高度 (H3)與複數個溝槽的寬度(W3)之間的深寬比提高至等於或大於約10。
儘管第7圖示出了製程700的實例方塊，但在一些實施中，製程700可包括額外的方塊、更少的方塊、不同的方塊、或與第7圖中描繪的這些不同配置的方塊。額外地或替代地，製程700的兩個或以上方塊可平行執行。
第8圖係與隔離井形成相關聯的實例製程800的流程圖。在一些實施中，第8圖的一或多個製程方塊可由一或多個半導體處理工具(例如，半導體處理工具102~114中的一或多者)執行。額外地或替代地，第8圖的一或多個製程方塊可由裝置500的一或多個組件執行，諸如處理器520、記憶體530、儲存組件540、輸入組件550、輸出組件560、及/或通信組件570。
如第8中所示，製程800可包括穿過基板上方的光阻劑層形成複數個溝槽(方塊810)。舉例而言，如上所述，半導體處理工具102~114中的一或多者可穿過基板304上方的光阻劑層402形成複數個溝槽。在一些實施中，複數個溝槽的高度(H2)與複數個溝槽的寬度(W2)之間的深寬比等於或小於約8。
如第8圖中進一步所示，製程800可包括在形成複數個溝槽之後，將複數個溝槽的深寬比提高至等於或大於約10(方塊820)。舉例而言，如上所述，半導體處理工具102~114中的一或多者可在形成複數個溝槽之後將複數個溝槽的深寬比提高至等於或大於約10。
如第8圖中進一步所示，製程800可包括在提高深寬比且使用光阻劑層之後執行離子植入操作以基於複數個溝槽在基板中形成複數個隔離井(方塊830)。舉例而言，如上所述，半導體處理工具102~114中的一或多者可在提高深寬比且使用光阻劑層402之後執行離子植入操作以基於複數個溝槽在基板304中形成複數個隔離井(例如，隔離井204及/或308)。
如第8圖中進一步所示，製程800可包括在基板中及複數個隔離井上方形成隔離結構(方塊840)。舉例而言，如上所述，半導體處理工具102~114中的一或多者可在基板304中及複數個隔離井上方形成隔離結構310。
如第8圖中進一步所示，製程800可包括在複數個隔離井之間及隔離結構之間形成包括在像素陣列中的複數個像素感測器的複數個光電二極體(方塊850)。舉例而言，如上所述，半導體處理工具102~114中的一或多者可在複數個隔離井之間及隔離結構310之間形成包括在像素陣列(例如，像素陣列200及/或300)中的複數個像素感測器(例如，像素感測器202及/或302)的複數個光電二極體306。
如第8圖中進一步所示，製程800可包括在複數個光電二極體上方形成複數個濾色區(方塊860)。舉例而言，如上所述，半導體處理工具102~114中的一或多者可在複數個光電二極體306上方形成複數個濾色區 320。
如第8圖中進一步所示，製程800可包括在複數個濾色區上方形成微透鏡層(方塊870)。舉例而言，如上所述，半導體處理工具102~114中的一或多者可在複數個濾色區320上方形成微透鏡層322。
製程800可包括額外實施，諸如下文描述的及/或結合本文別處描述的一或多個其他製程的任何單一實施或實施的任何組合。
在第一實施中，提高複數個溝槽的深寬比包括在複數個溝槽的側壁上形成碳基外殼(例如，硬化層406)。在第二實施中，單獨或結合第一實施，碳基外殼在離子植入操作期間保護側壁。在第三實施中，單獨或結合第一及第二實施中的一或多者，形成碳基外殼包括在複數個溝槽的側壁上沉積全氟化合物，其中全氟化合物與光阻劑層402交聯以形成碳基外殼。在第四實施中，單獨或結合第一至第三實施中的一或多者，碳基外殼的厚度(T1)在約10奈米至約30奈米範圍內。
儘管第8圖示出了製程800的實例方塊，但在一些實施中，製程800可包括額外的方塊、更少的方塊、不同的方塊、或與第8圖中描繪的這些不同配置的方塊。額外地或替代地，製程800的兩個或以上方塊可平行執行。
以這種方式，本文描述的植入遮罩形成技術包括藉由非微影術技術提高植入遮罩中圖案的初始深寬比，其可包括在植入遮罩上形成抗硬化層。可藉由光學微影術技術 將圖案形成為初始深寬比，初始深寬比降低或最小化在圖案形成期間圖案塌陷的可能性。接著，在植入遮罩上形成抗硬化層以提高圖案的高度且減小圖案的寬度，這提高了圖案的開口或溝槽的高度與開口或溝槽的寬度之間的深寬比。這樣，植入遮罩中的圖案可以降低或最小化圖案形成期間圖案塌陷的可能性的方式形成為超高深寬比。
如上文更詳細地描述的，本文描述的一些實施提供了一種半導體之製造方法。製造方法包括在基板上方的光阻劑層中形成圖案，其中圖案包括穿過光阻劑層的複數個溝槽。製造方法包括在光阻劑層上執行抗硬化操作以使硬化層形成在光阻劑層的頂表面上及複數個溝槽的側壁上。製造方法包括在執行抗硬化操作之後執行離子植入操作，以使用圖案作為植入遮罩在基板中形成一或多個隔離井。在一些實施例中，該一或多個隔離井包括在一像素陣列中；及其中該一或多個隔離井在該像素陣列中的多個相鄰像素感測器之間提供光隔離。在一些實施例中，相對於該光阻劑層的一碳密度，該硬化層的一碳密度更大。在一些實施例中，在該光阻劑層中形成該圖案之步驟包含以下步驟。形成該圖案，使得該些溝槽的一高度與該些溝槽的一寬度之間的一深寬比等於或小於約8。在一些實施例中，該硬化層的形成將該深寬比提高至等於或大於約10。在一些實施例中，在該硬化層形成之後，該些溝槽中的一溝槽的一寬度在約180奈米至約230奈米的一範圍內。在一些實施例中，在該硬化層形成之前，該溝槽的該寬度在約230奈 米至約260奈米的一範圍內。在一些實施例中，執行該抗硬化操作之步驟包含以下步驟。執行該抗硬化操作約30秒至約120秒的一範圍內的一持續時間。
如上文更詳細地描述的，本文描述的一些實施提供了一種半導體之製造方法。製造方法包括穿過基板上方的光阻劑層形成複數個溝槽。製造方法包括使用全氟化合物在光阻劑層的頂表面上及複數個溝槽的側壁上執行表面處理操作，其中全氟化合物與光阻劑層反應以在光阻劑層的頂表面上及複數個溝槽的側壁上形成硬化層，且其中相對於光阻劑層的碳密度，硬化層的碳密度更大。製造方法包括在執行表面處理操作之後執行離子植入操作，以使用光阻劑層及複數個溝槽作為植入遮罩在基板中形成複數個隔離井。在一些實施例中，該全氟化合物包含以下各者中的至少一者：一氟化碳(CxFy)，或一氟化烴(CxHFy)。在一些實施例中，使用該全氟化合物執行該表面處理操作之步驟包含以下步驟。藉由一電漿增強化學氣相沉積操作將該全氟化合物沉積至該光阻劑層的該頂表面上及該些溝槽的該些側壁上。在一些實施例中，該些隔離井圍繞包括在一像素陣列中的複數個像素感測器。在一些實施例中，該全氟化合物局部且部分地與該光阻劑層交聯以形成該硬化層。在一些實施例中，該硬化層的一厚度在約10奈米至約30奈米的一範圍內。在一些實施例中，該硬化層的形成將該些溝槽的一高度與該些溝槽的一寬度之間的一深寬比提高至等於或大於約10。
如上文更詳細地描述的，本文描述的一些實施提供了一種半導體之製造方法。製造方法包括穿過基板上方的光阻劑層形成複數個溝槽，其中複數個溝槽的高度與複數個溝槽的寬度之間的深寬比等於或小於約8。製造方法包括在形成複數個溝槽之後將複數個溝槽的深寬比提高至大於或等於約10。製造方法包括在提高深寬比且使用光阻劑層之後執行離子植入操作以基於複數個溝槽在基板中形成複數個隔離井。製造方法包括在基板中及在複數個隔離井上方形成隔離結構。製造方法包括在複數個隔離井之間及隔離結構之間形成包括在像素陣列中的複數個像素感測器的複數個光電二極體。製造方法包括在複數個光電二極體上方形成複數個濾色區。製造方法包括在複數個濾色區上方形成微透鏡層。在一些實施例中，提高該些溝槽的該深寬比之步驟包含以下步驟。在該些溝槽的多個側壁上形成一碳基外殼。在一些實施例中，該碳基外殼在該離子植入操作期間保護該些側壁。在一些實施例中，形成該碳基外殼之步驟包含以下步驟。在該些溝槽的該些側壁上沉積一全氟化合物，其中該全氟化合物與該光阻劑層交聯以形成該碳基外殼。在一些實施例中，該碳基外殼的一厚度在約10奈米至約30奈米的一範圍內。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程 及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。
600:製程
610:方塊
620:方塊
630:方塊

Claims (10)

  1. 一種半導體之製造方法，其包含以下步驟：在一基板上方的一光阻劑層中形成一圖案，其中該圖案包括穿過該光阻劑層的複數個溝槽，其中該些溝槽的一高度與該些溝槽的一寬度之間的一深寬比等於或小於8；在該光阻劑層上執行一抗硬化操作，以使一硬化層形成在該光阻劑層的一頂表面上及該些溝槽的多個側壁上；及在執行該抗硬化操作之後，執行一離子植入操作，以使用該圖案作為一植入遮罩在該基板中形成一或多個隔離井。
  2. 如請求項1所述之製造方法，其中該一或多個隔離井包括在一像素陣列中；及其中該一或多個隔離井在該像素陣列中的多個相鄰像素感測器之間提供光隔離。
  3. 如請求項1所述之製造方法，其中該硬化層的形成將該深寬比提高至等於或大於10。
  4. 如請求項1所述之製造方法，其中執行該抗硬化操作之步驟包含以下步驟：執行該抗硬化操作30秒至120秒的一範圍內的一持續時間。
  5. 一種半導體之製造方法，其包含以下步驟：穿過一基板上方的一光阻劑層形成複數個溝槽，其中該些溝槽的一高度與該些溝槽的一寬度之間的一深寬比等於或小於8；在該光阻劑層的一頂表面上及該些溝槽的多個側壁上使用一全氟化合物執行一表面處理操作，其中該全氟化合物與該光阻劑層反應以在該光阻劑層的該頂表面上及該些溝槽的多個側壁上形成一硬化層，且其中相對於該光阻劑層的一碳密度，該硬化層的一碳密度更大；及在執行該表面處理操作之後，執行一離子植入操作，以使用該光阻劑層及該些溝槽作為一植入遮罩在該基板中形成複數個隔離井。
  6. 如請求項5所述之製造方法，其中使用該全氟化合物執行該表面處理操作之步驟包含以下步驟：藉由一電漿增強化學氣相沉積操作將該全氟化合物沉積至該光阻劑層的該頂表面上及該些溝槽的該些側壁上。
  7. 如請求項5所述之製造方法，其中該些隔離井圍繞包括在一像素陣列中的複數個像素感測器。
  8. 如請求項5所述之製造方法，其中該全氟化合物局部且部分地與該光阻劑層交聯以形成該硬化層。
  9. 一種半導體之製造方法，其包含以下步驟：穿過一基板上方的一光阻劑層形成複數個溝槽，其中該些溝槽的一高度與該些溝槽的一寬度之間的一深寬比等於或小於8；在形成該些溝槽之後，將該些溝槽的該深寬比提高至等於或大於10；在提高該深寬比且使用該光阻劑層之後，執行一離子植入操作以基於該些溝槽在該基板中形成複數個隔離井；在該基板中及該些隔離井上方形成一隔離結構；在該些隔離井之間及該隔離結構之間形成包括在一像素陣列中的複數個像素感測器的複數個光電二極體；在該些光電二極體上方形成複數個濾色區；及在該些濾色區上方形成一微透鏡層。
  10. 如請求項9所述之製造方法，其中提高該些溝槽的該深寬比之步驟包含以下步驟：在該些溝槽的多個側壁上形成一碳基外殼。
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