TWI758359B - 具有銅合金濺鍍晶種層及高密度互連件之封裝體基體 - Google Patents

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Abstract

本文揭示出具有帶有含有銅合金之濺鍍晶種層之高密度互連件之積體電路（IC）封裝體基體以及相關結構、裝置及方法。例如，在一些實施例中，封裝體基體可包括一第一介電層、配置在該第一介電層上之一濺鍍晶種層，其中該晶種層包括一銅合金、配置在該晶種層上之一圖案化傳導層、及在該圖案化傳導層上方之一第二介電層。

Description

具有銅合金濺鍍晶種層及高密度互連件之封裝體基體 發明領域
實施例係有關於半導體裝置的製造。更具體地，該等實施例係有關於具有帶有含有一銅合金之一濺鍍晶種層之高密度互連件之一封裝體基體。
發明背景
半導體晶粒通常經由一封裝體基體連接到更大的電路板，諸如主機板及其他類型的印刷電路板(PCB)。封裝體基體通常具有兩組連接點，第一組用於連接到晶粒或複數個晶粒，封裝密度較小之第二組用於連接到PCB。封裝體基體通常由多個有機絕緣或介電層及多個圖案化電氣傳導層的交替序列所組成，在絕緣層之間形成跡線。延伸通過該等絕緣層之電氣傳導通孔電氣互連該等傳導層。積體電路技術的不斷進步已導致對具有更高電氣性能、更高路由安排密度及更高散熱能力之封裝體基體的需求。
依據本發明之一實施例，係特地提出一種積 體電路封裝體基體，包含：一第一介電層；形成在該第一介電層上之一濺鍍晶種層，其中該晶種層包含一銅合金；形成在該晶種層上之一圖案化傳導層；以及形成在該第一介電層及該圖案化傳導層上之一第二介電層。
100:積體電路總成
102:(積體電路)封裝體基體
104、106、108、1505:晶粒
110、1602:電路板
112:第二層級互連件(SLI)
114、116:第一層級互連件(FLI)、區域
118:區域
200:封裝體基體
201:示意圖
202、205、302、1202、1306:介電層
203、402:光阻層
204、304:晶種層
206:銅跡線
207:在第一濺鍍步驟期間所沉積之濺鍍銅合金晶種層
208:抗光蝕劑
209:在第二濺鍍步驟期間所產生之濺鍍銅合金晶種層的粗糙化表面
300、400、500、600、700、800、900、1000、1100、1200、1300:總成
602:傳導材料、傳導材料層
802:第二光阻層
804:通路開口、傳導通孔開口
902、1610:通路
1204:傳導通孔
1302:濺鍍晶種層
1304:傳導材料層
1405、1410、1415、1420、1425、1430、1435、1440、1445、1450、1455:步驟
1500:IC裝置
1501:晶圓
1502:基體
1503:傳導路徑
1504:裝置層
1506:(第一)互連件層
1508:(第二)互連件層
1510:(第三)互連件層
1519:層間介電(ILD)堆疊
1520:源極及/或汲極(S/D)區域
1522:閘極
1524:S/D接點
1526:介電材料
1528:互連件結構
1528a:溝槽結構
1528b:通路結構
1534:焊料阻劑材料
1536:接合襯墊
1540:電晶體
1600:IC裝置總成
1604:中介層
1606:矽通路(TSV)
1608:金屬互連件
1614:嵌入式裝置
1616、1618、1622、1628、1630:耦接組件
1620、1624、1626、1632:IC封裝體
1634:層疊封裝體結構
1636:中介層上封裝體結構
1640:第一面
1642:第二面
1700:運算裝置
1702:處理裝置
1704:記憶體
1706:顯示裝置
1708:音訊輸出裝置
1710:其他輸出裝置
1712:通訊晶片
1714:電池/電力電路系統
1718:全球定位系統(GPS)裝置
1720:其他輸入裝置
1722:天線
1724:音訊輸入裝置
tCu:最終銅跡線厚度
tDFR:阻劑厚度
tplatedCu:電鍍銅跡線厚度
tseed:晶種層厚度
WCu:最終銅跡線寬度
WDFR:阻劑寬度
WplatedCu:電鍍銅跡線寬度
本文所述之實施例透過實例的方式闡示而不是限制在隨附圖式的圖中，其中相似的參考標號表示類似的特徵。此外，一些常規細節已被省略，以免與本文所述之發明概念混淆。
圖1是根據各種實施例之具有包括一個或多個晶粒之積體電路封裝體基體之積體電路總成的橫截面圖。
圖2A是根據各種實施例之具有高密度互連件層之封裝體基體的橫截面圖示，其顯示出相較於最終傳導跡線寬度之初始傳導跡線寬度。
圖2B是根據各種實施例之包括銅合金之粗糙化濺鍍晶種層的橫截面圖示。
圖3~13是根據各種實施例之在具有含有銅合金之濺鍍晶種層之封裝體基體中形成高密度互連件層的實例程序的橫截面圖。
圖14A及圖14B是根據各種實施例之在具有含有銅合金之濺鍍晶種層之封裝體基體中形成高密度互連件層的實例方法的程序流程圖。
圖15A及15B是可與本文所揭示之IC結構的 任何實施例一起使用之晶圓及晶粒的俯視圖。
圖15C是可與本文所揭示之IC結構的任何實施例一起使用之IC裝置的橫截面側視圖。
圖16是可包括本文所揭示之IC結構的任何實施例之IC裝置總成的橫截面側視圖。
圖17是可包括本文所揭示之IC結構的任何實施例之一實例運算裝置的方塊圖。
本發明概括提出具有高密度互連件之多晶片基體以及相關結構、裝置及方法。更具體地說，本發明提出了具有具包括銅合金之濺鍍晶種層之高密度互連件之積體電路封裝體基體。在此方面，本發明的實施例能夠實現具有互連密度大於大約每mm 100IO之高密度互連件。
在以下描述中，討論了許多細節以提供對本發明的實施例的更全面解釋。然而，對於本領域技術人員而言顯而易見的是，可在沒有這些具體細節的情況下實施本發明的實施例。在其它情況下，為了避免模糊本發明的實施例，公知的結構及裝置係以方塊圖形式顯示，而不是詳細地示出。
在整個說明書中，以及在申請專利範圍中，用語「連接」是指直接連接，諸如在沒有任何中間裝置的情況下，在連接之東西間之電氣、機械、或磁性連接。用語「耦接」是指直接或間接連接，諸如在連接之東西間之直接電氣、機械、或磁性連接，或者透過一個或多個被動 或主動中間裝置之間接連接。用語「電路」或「模組」可指被佈置來與彼此協作以提供一期望功能之一個或多個被動及/或主動組件。用語「信號」可指至少一個電流信號、電壓信號、磁性信號、或資料/時鐘信號。「一」、「一個」及「該」的含義包括多數參考標的。「在...中」的含義包括「在...中」及「在...上」。
除非另外指明，否則使用序數形容詞「第一」、「第二」及「第三」等來描述共同的物體，僅僅指出類似物體的不同示例被引用，而非意圖暗示如此描述之物體在時間上、空間上、在排序中或以任何其他方式必須按照給定的順序。
為了本發明的目的，片語「A及/或B」及「A或B」是指(A)、(B)、或(A及B)。為了本發明的目的，片語「A、B、及/或C」是指(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B及C)。說明書及申請專利範圍中之用語「左」、「右」、「前」、「後」、「頂部」、「底部」、「在...上方」、「在...下方」及類似用語，如果有的話，係供用於描述性目的，而不一定是描述永久的相對位置。
用於多晶片封裝(MCP)之封裝體基體需要顯著高密度輸入/輸出(IO)路由安排。基體的IO密度可由基體內之其他元件來實體地限制，包括通路尺寸、線/空間間距(L/S)、凸塊間距、通路至襯墊之對準、襯墊至通路之對準、及材料(例如阻劑及薄介電材料)性質。 例如，使用已知程序來實現110um的凸塊間距導致小於20IO/mm/層的密度，其中通路具有49um的直徑、9/12um之L/S、及14um之對準。如本文所使用者，凸塊間距是指凸塊間之距離(即從中心點到中心點之凸塊至凸塊之距離)。如本文所使用者，「線/空間」、「線間距/空間間距」及「L/S」可互換使用，並意指具有板片之晶粒，通常為矽晶粒，與基體連接件間之以微米為單位之距離，且係由傳導跡線的寬度加上傳導跡線與下一個傳導跡線間之空間所測量。
如本文所述，非常高密度之互連件或路由安排可為單層或多層，其中多層中之傳導跡線係由通路所連接。如本文所使用者，「非常高密度之路由安排」是指與基體層相關聯之輸入及輸出(IO)密度，其中IO密度係定義為每層每毫米之IO(IO/mm/層)。此外，如本文所使用者，VHD路由安排是指大於100IO密度(即100IO/mm/層)之IO密度。
非常高密度之路由安排需要精確的圖案化、對準及通路形成能力，以建立更薄的層及更窄的跡線。更薄的層及更窄的跡線會帶來其他挑戰，諸如，增加之層體的剝離、晶種層蝕刻及銅粗糙化期間之增加之銅損失、及由於層至層(LtL)電遷移所導致之增加之短路之可能性。
一濺鍍銅合金晶種層可藉由作為電遷移障壁，並啟用更薄之晶種層沉積同時提供強黏附力至介電層及光阻層，來解決這些與非常高密度之路由安排相關聯之 挑戰。此外，為了提高之電氣性能，介電層厚度應當與傳導跡線寬度大致相同。例如，在2/2線/空間中，其中跡線寬度為2um，最佳介電厚度將是2um，這比目前技術中典型的20~30um厚度要薄得多。濺鍍銅合金晶種層允許較薄的介電層，同時提供強黏附力。
如本領域已知的，用語「互連件」(有時也稱為溝槽、線或跡線)係用來描述由一層體所隔離之一電氣傳導線，該層體通常包含設置在IC晶片的平面內之一層間低k值介電材料。該等互連件通常被堆疊成數層，在金屬層之間有一層介電質。如本領域中也已知的，用語「通路」係用來描述電氣互連不同層級的兩個或多個金屬溝槽之一電氣傳導元件。通路實質上係垂直於IC晶片的平面而設置。通路可將相鄰層級中之兩個金屬溝槽或彼此不相鄰之層級中之兩個金屬溝槽互連。如本領域所知，用語線、溝槽、及通路通常與用以形成金屬互連件之特徵件相關聯。如本文所使用者，用語「線」、「跡線」、「互連件」及「溝槽」可互換使用。
為了形成電氣互連件，介電層可被圖案化以建立一個或多個溝槽或通路開口，該一個或多個溝槽或通路開口可用金屬填充以形成互連件。一般來說，用以形成金屬互連件之特徵件為形成在基體中或在沉積於基體上之層體中之具有任何形狀之凹陷。該特徵件充滿了傳導材料。溝槽或通路可使用傳統濕法或乾法蝕刻半導體處理技術來產生。介電材料可被用來將電氣金屬互連件與周圍組 件隔離。
圖1是根據各種實施例之具有包括一個或多個晶粒104、106、108之積體電路封裝體基體102之積體電路總成100的橫截面圖。多個晶粒104、108可經由第一層級互連件(FLI)114、116耦接到一封裝體基體102。晶粒106、108可被堆疊並經由另一個晶粒電氣耦接到封裝體基體102。如本領域中已知的，封裝體基體102可包括電氣路徑(未示出)用以在FLI 114、116與第二層級互連件(SLI)112之間安排路由傳送信號或電力。這些電氣或傳導途徑可為如本文所述之高密度或非常高密度之互連件。在一些實施例中，晶粒104、108與封裝體基體102間之區域114、116以及晶粒108與晶粒106間之區域118可用底部填充物(未示出)填充。封裝體基體102可經由SLI 112耦接至一電路板110。
圖2A是根據各種實施例之具有帶有一晶種層之高密度互連件層之封裝體基體的橫截面圖示，其顯示出相較於最終傳導跡線寬度之初始傳導跡線寬度。如所示，封裝體基體200可包括介電層202、晶種層204、銅跡線206、及光阻208。圖2描繪了在製造過程期間封裝體基體200的一選定部分，以說明晶種層厚度(tseed)可如何影響由於晶種層蝕刻所引起之最終銅跡線寬度(WCu)及最終銅跡線厚度(tCu)。為了補償在晶種層蝕刻期間之電鍍銅跡線寬度(WplatedCu)及厚度(tplatedCu)的損失，該電鍍銅跡線寬度必須寬於目標或最終銅跡線寬度。 通常，該電鍍銅跡線寬度必須大約是該晶種層厚度的兩倍。隨著在非常高密度之路由安排中所需之較小的線/空間目標，阻劑寬度對阻劑厚度(WDFR對tDFR)寬厚比變得更大，且可能需要耐受電鍍程序並保持與晶種層的黏附而不剝離之更耐機械性之阻劑。
標準無電銅晶種層通常厚約1um，且需要介電質粗糙化以供用於機械黏附，而因此具有高蝕刻偏差。標準濺鍍晶種層可更薄，但卻需使用諸如鈦薄膜之黏附層來保持良好的黏附性。然而，鈦是昂貴的且難以去除，且鈦蝕刻溶液是揮發性的並具有短槽浴壽命。
濺鍍銅合金晶種層允許較薄的晶種層，其對在下方的介電層及在上方的抗蝕層具有高的黏附性，而不需額外的黏附層。銅合金可被配製以藉由化學性黏附及/或藉由機械性固定(例如粗糙表面)而提供良好黏附性至介電層。含有鎳、鋁、鎢、鈷、錳或釕或者這些元素的組合之銅合金能夠透過在介電質與晶種層間之氧鍵結及/或離子鍵結進行化學黏附，其消除了針對介電質粗糙化之需求(例如藉由去污程序)。此外，鎢、鈷、錳、及釕可作為電遷移的障壁，因此鎢、鈷、錳、或釕或者這些元素的組合在濺鍍銅晶種層中的合金化可改善線程序的矽後端中之電遷移阻力。可配製銅合金的組成以實現所需性質，諸如電阻、黏附性以及電遷移阻力。通常，合金材料從主要合金成分銅的幾個百分比到大約50%間變化。
濺鍍銅合金晶種層可包含銅合金、銅/銅合 金、或銅合金/銅合金，其中合金可為具有不同材料含量百分比之相同合金，或可為具有相同或不同材料含量百分比之不同合金。濺鍍銅合金晶種層可薄至0.5um、0.25um或0.1um；優選地，厚度大約為0.1至0.2um。濺鍍銅合金層可為一層或可為多層。濺鍍銅合金晶種層可被配製使得銅合金晶種層可用與銅晶種層相同之蝕刻劑化學物來蝕刻。
在2/2um線/空間處，光阻層從晶種層分層的可能性增加，由於未粗糙化之介電層，光阻層係更光滑。在一些實施例中，為了降低分層的可能性，可例如藉由濺鍍後化學粗糙化程序、濺鍍後離子轟擊程序、或者藉由在濺鍍程序期間調整濺鍍參數等來使晶種層變粗糙。在濺鍍程序期間，薄膜微結構及表面形態是由陰影、吸附原子擴散、及表面/體積再結晶及晶粒生長相互作用所引起。因此，在一些實施例中，表面粗糙化可藉由調整濺鍍參數就地設計。濺鍍晶種沉積通常是在桑頓(Thornton)圖的區域T(低氬氣壓力及低/中基體溫度)之後之一個有利於緻密、光滑薄膜之單個步驟中進行。這種類型的沉積導致緻密且光滑之薄膜，其對下方的介電層提供高電氣傳導性及黏附性。為了增加表面粗糙度，可執行兩步驟濺鍍程序，其中第二步驟藉由增加氬氣壓力及藉由降低基體溫度來增加晶種層的表面上之柱狀生長。這些條件限制了吸附原子流動性，並導致朝向進入的塗層通量方向之優先晶粒生長。取決於腔室設計及組態，濺鍍腔室沉積壓力可從大約幾毫托到幾百毫托變化，以優化柱狀生長。基板溫度可從 大約-50℃調整到200℃。
圖2B是根據各種實施例之在濺鍍程序期間粗糙化之濺鍍銅合金晶種層的橫截面圖示。圖2B描述了上述兩步驟濺鍍程序之後之粗糙化濺鍍晶種層的橫截面圖。示意圖201包括一介電層205、在一第一濺鍍步驟期間所沉積之一濺鍍銅合金晶種層207、在一第二濺鍍步驟期間所產生之該濺鍍銅合金晶種層的一粗糙化表面209、及一光阻層203。圖2B描繪了由於該兩步驟濺鍍程序之晶種層的表面上之柱狀生長微結構。這種增加的表面粗糙度為覆蓋的光阻傳導層提供了機械錨。
在一些實施例中，表面粗糙化可藉由控制功率、氬氣壓力及/或與電極之表面距離，在濺鍍腔室中之薄膜表面的通孔電漿蝕刻或高能離子轟擊中在後濺鍍沉積後執行。
圖3~圖13是根據各種實施例之在具有含有銅合金之濺鍍晶種層之封裝體基體中形成高密度互連件層的各種階段中之實例程序的橫截面圖。
圖3闡示出沉積在介電層302上之晶種層304用以產生總成300。晶種層304是被濺鍍之銅合金、銅/銅合金、或銅合金/銅合金晶種層。合金優選為錳、鈷、鎢、或釕、或該等元素的組合。
一個或多個介電層可使用已知的適用於積體電路結構之介電材料，諸如低k介電材料，來形成。介電層可由任何合適的程序，例如包括化學氣相沉積(CVD) 或旋轉塗佈程序等，來沉積。可使用之介電材料的實例包括但不限於二氧化矽(SiO2)、碳摻雜氧化物(CDO)、氮化矽、諸如四氟環丁烷或聚四氟乙烯之有機聚合物、氟矽酸鹽玻璃(FSG)、及諸如倍半矽氧烷、矽氧烷或有機矽酸鹽玻璃(OSG)之有機矽酸鹽。典型地，低k薄膜具有比SiO2之介電常數更小之介電常數，SiO2具有大約4.0的介電常數。具有大約2.7至大約3的介電常數之低k薄膜在目前的半導體製造程序中是典型的。介電層可包括孔隙或氣隙以進一步降低其介電常數。
在一些實施例中，介電層可形成於一半導體基體上。在一些實施例中，該半導體基體可為使用一主體矽或一絕緣體上矽子結構所形成之一晶體基體。在一些實施例中，該半導體基體可使用替代材料來形成，該等替代材料可與或可不與矽組合，該等替代材料包括但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵或III-V族或IV族材料的其它組合。在一些實施例中，介電層及傳導層可在一無芯程序中形成於一臨時載體上。雖然本文描述了可形成基體之材料的一些實例，但是可用作可構建半導體裝置或半導體子組件於其上之基礎，諸如封裝體基體，之任何材料都落在本發明的精神及範圍內。
圖4示出總成400，其係將光阻層402沉積在晶種層304上方後之總成300。可使用任何合適程序來沉積光阻。如果使用光刻技術形成傳導互連件，則可使用任何 合適程序，諸如層壓，來沉積光阻層，並可使用紫外線來正向或負向充電以產生交聯及非交聯部分以圖案化傳導材料層。非交聯部分溶解以形成可沉積傳導材料之開口。
圖5示出總成500，其係在光阻層402的圖案化後之總成400。對於一個實施例，光阻層402的圖案化可利用光刻圖案化程序來實現(例如透過一佈線層遮罩以一輻射源暴露並以一顯影劑顯影)以圖案化跡線及襯墊。
圖6示出了總成600，其係在傳導材料層602被沉積後之總成500。傳導材料層602可以是任何類型的傳導金屬，優選地為銅。如圖所示，傳導材料602被沉積到藉圖案化光阻層502所形成之開口內以形成傳導跡線及襯墊。在一些實施例中，傳導材料602係使用一電解鍍銅技術形成。在一些實施例中，傳導線及襯墊可用銅電鍍程序、濺鍍銅等形成。
圖7示出總成700，其是光阻層502被去除後之總成600。
圖8示出總成800，其是在第二光阻層802被沉積並圖案化以形成傳導通孔開口804後之總成700。第二光阻層802被沉積以保護先前的電鍍襯墊及跡線，該等襯墊及跡線將藉由傳導通孔連接。第二光阻層802可使用任何合適程序，例如光刻圖案化程序，來沉積。在一些實施例中，通路開口804具有實質上垂直的側壁。在一些實施例中，通路開口802具有成角度的側壁以形成圓錐形通路。
圖9示出了總成900，其係在將傳導材料沉積 到通路開口804內以形成通路902後之總成800。傳導材料可僅被沉積在暴露的傳導層的部分上，諸如通路開口804上。傳導通孔或柱可由銅形成並可用作相鄰傳導層間之垂直互連件。在各種實施例中，通路108可用相同或不同材料填充。例如，通路可包括銅(Cu)、由銅(Cu)所組成、或基本上由銅(Cu)所組成。通路108可包括下列項目、由下列項目所組成、或基本上由下列項目所組成：鋁(Al)、銅(Cu)、鎢(W)、鈷(Co)、釕(Ru)、鎳(Ni)、鐵(Fe)、及鉬(Mo)及/或包含鋁(Al)、銅(Cu)、鎢(W)、鈷(Co)、釕(Ru)、錳(Mn)、鎂(Mg)、硼(B)、磷(P)、氮(N)、碳(C)、及硫(S)之一種或多種合金。
圖10示出了總成1000，其是在去除第二光阻層802後之總成900。
圖11示出總成1100，總成1100是在晶種層304的暴露部分(非金屬層部分)被蝕刻後之總成1000。在一些實施例中，暴露的晶種層304的部分可用快速蝕刻程序、濕法蝕刻程序、或乾法蝕刻程序來蝕刻。
圖12示出了總成1200，其係在介電層1202被沉積在傳導特徵件的頂部後之總成1100，且傳導通孔1204的頂部表面隨後藉由機械、化學、或電漿回蝕來顯露。
圖13示出了總成1300，其是在重複圖4~12中所述程序以添加另一個濺鍍晶種層1302、傳導材料層1304、及介電層1306後之總成1200。額外的介電層、濺 鍍晶種層、及包括傳導通孔之傳導材料層可被添加如圖3~12所述。
介電層302、1202、1306可用任何合適程序來形成，諸如層壓或狹縫塗覆及固化，及用任何合適材料來形成，諸如具有二氧化矽之環氧樹脂。在一些實施例中，介電層1202、1306被形成為將完全覆蓋一個或多個通路的頂表面之厚度以因應不平坦表面。在一些實施例中，介電層1202、1306的厚度可被最小化，以減少在後續處理操作中暴露該一個或多個通路所需之蝕刻時間。在一些實施例中，介電層厚度與傳導跡線寬度大致相同。
光阻層可用任何合適程序諸如層壓來形成，並可被正向或負向充電以使用紫外線來產生交聯及非交聯部分，用以圖案化傳導材料層。非交聯部分溶解以形成可沉積傳導材料之開口。
圖14A及圖14B是根據各種實施例之在具有含有銅合金之濺鍍晶種層之封裝體基體中形成高密度互連件層的實例方法的程序流程圖。
在步驟1405，一第一介電層可被形成。在步驟1410，含有銅合金、銅/銅合金、或銅合金/銅合金之一晶種層可被沉積在該第一介電層上方。如上所述，該晶種層可包括多個層。在步驟1415，一第一光阻層可被沉積並圖案化以暴露該晶種層的一部分。在步驟1420，一傳導材料可被沉積在該第一光阻層的暴露部分上以在該晶種層上方形成一圖案化傳導層。在步驟1425，該第一光阻層可被 去除。
在步驟1430，一第二光阻層可被沉積並圖案化以暴露該圖案化傳導層的一部分並產生用於一傳導通孔之一開口。在步驟1435，傳導材料可被沉積到該第二光阻層的暴露部分內以形成一傳導通孔。在步驟1440，該第二光阻層可被去除。
在步驟1445，暴露的該晶種層的部分可被蝕刻。任選地，一黏合層可被沉積以增加該傳導層與下一個介電層間之黏附力。
在步驟1450，一第二介電層可被形成在該圖案化傳導層及該傳導通孔上方。在步驟1455，該第二介電層可被回蝕以暴露該傳導通孔的頂表面。
額外的濺鍍晶種層及傳導層可藉由重複如步驟1410至步驟1455所述之程序來形成。
本文所揭示之封裝體基體可被包括在任何合適的電子裝置中。圖15~17示出了設備的各種實例，該設備可被包括在本文所揭示之任何封裝體基體中的一個或多個中、或可包括本文所揭示之任何封裝體基體中的一個或多個。
圖15A~圖15B是晶圓1501及晶粒1505的俯視圖，晶圓1501及晶粒1505可與本文所揭示之任何封裝體基體一起被包括在一IC封裝體中。晶圓1501可由半導體材料構成，並可包括一個或多個晶粒1505，其具有形成在晶圓1501的一表面上之IC元件。晶粒1505中之各者可為包 括任何合適IC之一半導體產品的重複單元。在完成半導體產品的製造後，晶圓1501可經歷一切割程序，其中各個晶粒1505彼此分離以提供該半導體產品的分離「晶片」。晶粒1505可包括一個或多個電晶體(例如下面討論之圖15C的一些電晶體1540)及/或支援電路系統，用以將電氣信號安排路由傳送到該等電晶體以及任何其他IC組件。在一些實施例中，晶圓1501或晶粒1505可包括記憶體裝置(例如靜態隨機存取記憶體(SRAM)裝置)、邏輯裝置(例如AND、OR、NAND或NOR閘)、任何其他合適電路元件。這些裝置中的多個裝置可在一單個晶粒1505上被組合。例如，由多個記憶體裝置所形成之一記憶體陣列可形成在一相同晶粒1505上作為一處理裝置(例如圖17的處理裝置1702)或其他邏輯，該其他邏輯組配來將資訊儲存在該等記憶體裝置中或執行儲存在該記憶體陣列中之指令。在一些實施例中，晶粒1505可包括在晶粒1505被耦接到該封裝體基體後，用以耦接到由該封裝體基體中之集成裝置所提供之電路系統並與上述電路系統互動之電路系統，如上所述。
圖15C是IC裝置1500的橫截面側視圖，IC裝置1500可包括在可耦接到本文所揭示之封裝體基體中的任一者之晶粒中。具體而言，一個或多個IC裝置1500可被包括在一個或多個晶粒中。IC裝置1500可形成在一基體1502(例如圖15A的晶圓1501)上且可被包括在一晶粒(例如圖15B的晶粒1505)中。基體1502可以是由包括例如N 型或P型材料系統之半導體材料系統所組成之一半導體基體。基體1502可包括例如使用一體矽或絕緣體上矽子結構所形成之一晶體基體。在一些實施例中，基體1502可使用替代材料形成，該等替代材料可與或可不與矽結合，包括但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵。被分類為II-VI、III-V或IV族的其它材料也可被用來形成基體1502。雖然本文描述了可形成基體1502之材料的幾個實例，但是任何可用作用於IC裝置1500之基礎之材料可被使用。基體1502可以是一切割晶粒(例如圖15B的晶粒1505)或一晶圓(例如圖15A的晶圓1501)的一部分。基體1502可包括傳導路徑1503。
IC裝置1500可包括配置在基體1502上之一個或多個裝置層1504。裝置層1504可包括形成在基體1502上之一個或多個電晶體1540(例如金屬氧化物半導體場效電晶體(MOSFET))的特徵件。裝置層1504可包括例如一個或多個源極及/或汲極(S/D)區域1520、用以控制S/D區域1520間之電晶體1540中之電流之一閘極1522、以及一個或多個S/D接點1524，用以將電氣信號安排路由傳送至/自S/D區域1520。為了清楚起見，電晶體1540可包括未示出之額外特徵件，諸如裝置隔離區域、閘極接點等。電晶體1540不限於圖15C中所描繪之類型及組態，並可包括各種其他類型及組態，例如平面電晶體、非平面電晶體、或兩者的組合。非平面電晶體可包括諸如雙閘極電晶體或三閘極電晶體之FinFET電晶體，以及諸如奈 米帶及奈米線電晶體之環繞或全周閘極電晶體。
各電晶體1540可包括由至少兩個層，一閘極介電層及一閘極電極層，所形成之一閘極1522。該閘極介電層可包括一個層或一個層堆疊。該一個或多個層可包括氧化矽、二氧化矽、及/或一高k介電材料。該高k介電材料可包括諸如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮、及鋅之元素。可用於該閘極介電層之高k材料的實例包括但不限於氧化鉿、氧化矽鉿、氧化鑭、氧化鋁鑭、氧化鋯、氧化矽鋯、氧化鉭、氧化鈦、鋇鍶氧化鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、鉛鈧氧化鉭、及鈮酸鉛鋅。在一些實施例中，當使用高k材料時，一退火程序可在該閘極介電層上執行以提高其質量。
該閘極電極層可形成在該閘極介電層上，並可包括至少一個P型功函數金屬或N型功函數金屬，取決於電晶體1540是PMOS或是NMOS電晶體。在一些實施方式中，該閘極電極層可由兩個或更多個金屬層的堆疊構成，其中一個或多個金屬層是功函數金屬層且至少一個金屬層是一填充金屬層。其他金屬層可被包括供用於其他目的，諸如一障壁層。對於PMOS電晶體，可用於閘極電極之金屬包括但不限於釕、鈀、鉑、鈷、鎳、及傳導金屬氧化物(例如氧化釕)。對於NMOS電晶體，可用於閘極電極之金屬包括但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金、以及這些金屬的碳化物(例如碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁)。
在一些實施例中，當沿著源極-通道-汲極方向作為電晶體1540的橫截面來看時，該閘極電極可由一U形結構所組成，該U形結構包括實質上平行於該基體的表面之一底部部分，及實質上垂直於該基體的頂表面之兩個側壁部分。在其他實施例中，形成該閘極電極之該等金屬層中的至少一個可簡單地為一平面層，該平面層係實質上平行於該基體的該頂表面，且不包括實質上垂直於該基體的該頂表面之側壁部分。在其他實施例中，該閘極電極可由U形結構及平面、非U形結構的組合所組成。例如，該閘極電極可由在一個或多個平面、非U形層頂上所形成之一個或多個U形金屬層所組成。
在一些實施例中，一對側壁間隔物可在閘極堆疊的相對側上被形成，以托住該閘極堆疊。該等側壁間隔物可從諸如氮化矽、氧化矽、碳化矽、摻雜有碳之氮化矽、及氮氧化矽之材料形成。用以形成側壁間隔物之程序在本領域中是公知的，且通常包括沉積及蝕刻程序步驟。在一些實施例中，多個間隔物對可被使用；例如，兩對、三對、或四對側壁間隔物可在該閘極堆疊的相對側上被形成。
S/D區域1520可形成在相鄰於各個電晶體1540的閘極1522之基體1502內。該等S/D區域1520可使用例如一佈植/擴散程序或一蝕刻/沉積程序來形成。在前者之程序中，諸如硼、鋁、銻、磷、或砷之摻雜物可被離子佈植到基體1502內，以形成該等S/D區域1520。激活摻 雜物並使它們更遠地擴散至基體1502內之一退火程序可遵循離子佈植程序。在後者之程序中，基體1502可首先被蝕刻，以在該等S/D區域1520的位置處形成凹部。一外延沉積程序可接著被執行，以用用來製造S/D區域1520之材料來填充凹部。在一些實施方式中，S/D區域1520可使用諸如矽鍺或碳化矽之矽合金來製造。在一些實施例中，外延沉積的矽合金可用諸如硼、砷、或磷之摻雜物就地摻雜。在一些實施例中，S/D區1520可使用諸如鍺或III-V族材料或合金之一種或多種替代半導體材料來形成。在進一步的實施例中，一層或多層金屬及/或金屬合金可被用來形成S/D區域1520。
諸如電力及/或輸入/輸出(I/O)信號之電氣信號可透過配置在裝置層1504上之一個或多個互連件層，被安排路由傳送至裝置層1504的電晶體1540及/或自裝置層1504的電晶體1540被安排路由傳送(在圖15C中闡示為互連件層1506~1510)。例如，裝置層1504的電氣傳導特徵件(例如閘極1522及S/D接點1524)可與互連件層1506~1510的互連件結構1528電氣耦接。一個或多個互連件層1506~1510可形成IC裝置1500的一層間介電(ILD)堆疊1519。
互連件結構1528可被佈置在互連件層1506~1510內，以根據各種設計來安排路由傳送電氣信號(具體地，佈置不限於圖15C中所描繪之互連件結構1528的特定組態)。儘管在圖15C中描繪了特定數目的互連件 層1506~1510，本發明的實施例包括具有比所描繪者更多或更少的互連件層之IC裝置。
在一些實施例中，互連件結構1528可包括填充有諸如金屬之電氣傳導材料之溝槽結構1528a(有時被稱為「線」)及/或通路結構1528b(有時被稱為「孔」)。該等溝槽結構1528a可被佈置，以與其上形成有裝置層1504之基體1502的表面實質上平行之平面的方向，安排路由傳送電氣信號。例如，溝槽結構1528a可從圖15C的透視圖沿著進入及離開頁面的方向安排路由傳送電氣信號。通路結構1528b可被佈置來，以實質上垂直於其上形成有裝置層1504之基體1502的表面之一平面的方向，安排路由傳送電氣信號。在一些實施例中，通路結構1528b可將不同互連件層1506~1510的溝槽結構1528a電氣耦接在一起。
互連件層1506~1510可包括配置在該等互連件結構1528間之一介電材料1526，如圖15C所示。在一些實施例中，配置在互連件層1506~1510中的不同者之該等互連件結構1528間之介電材料1526可具有不同成分；在其他實施例中，不同互連件層1506~1510間之介電材料1526的組成可以是相同的。
第一互連件層1506(被稱為金屬1或「M1」)可直接形成在裝置層1504上。在一些實施例中，第一互連件層1506可包括溝槽結構1528a及/或通路結構1528b，如圖所示。第一互連件層1506的溝槽結構1528a可與裝置層1504的接點(例如S/D接點1524)耦接。
一第二互連件層1508(稱為金屬2或「M2」)可在第一互連件層1506上直接形成。在一些實施例中，第二互連件層1508可包括通路結構1528b，以將第二互連件層1508的溝槽結構1528a與第一互連件層1506的溝槽結構1528a耦接。雖然為了清楚起見，而在各個互連件層內(例如在第二互連件層1508內)以線來結構地描繪溝槽結構1528a及通路結構1528b，溝槽結構1528a及通路結構1528b在一些實施例中可為結構上及/或材料上連續(例如在雙鑲嵌程序期間同時填充)。
第三互連件層1510(被稱為金屬3或「M3」)(以及依據需要之額外互連件層)可根據與第二互連件層1508或第一互連件層1506相關所描述之類似技術及組態，而在第二互連件層1508上被接續形成。
IC裝置1500可包括形成在互連件層1506~1510上之一焊料阻劑材料1534(例如聚酰亞胺或類似材料)及一個或多個接合襯墊1536。例如，接合襯墊1536可提供接點以耦接到第一層級互連件。接合襯墊1536可與互連件結構1528電氣耦接，並組配來安排路由傳送(多個)電晶體1540的電氣信號到其他外部裝置。例如，焊料接合可在一個或多個接合襯墊1536上形成，以將包括有IC裝置1500之晶片與另一個組件(例如電路板)機械及/或電氣耦接。比起其他實施例中所描繪者，IC裝置1500可具有其他替代組態，用以安排路由傳送來自互連件層1506~1510之電氣信號。例如，接合襯墊1536可被替換為或可進一步 包括將該等電氣信號安排路由傳送到外部組件之其他類似特徵件(例如柱)。
圖16是可包括本文所揭示之封裝體基體的任何實施例之IC裝置總成1600的橫截面側視圖。IC裝置總成1600包括配置在一電路板1602上之多個組件。IC裝置總成1600可包括配置在電路板1602的一第一面1640及電路板1602的一相對的第二面1642上之組件；通常，組件可被配置在一個或兩個面1640及1642上。
在一些實施例中，電路板1602可以是一印刷電路板(PCB)，其包括有藉由介電材料層彼此分離並藉由電氣傳導通孔互連之多個金屬層。任何一個或多個金屬層可以一所期望之電路圖案形成，用以在耦接到電路板1602之該等組件間(可選地與其他金屬層一起)安排路由傳送電氣信號。在其他實施例中，電路板1602可以是一非PCB基板。
圖16所示之IC裝置總成1600包括一中介層上封裝體結構1636，其藉由耦接組件1616耦接到電路板1602的第一面1640。耦接組件1616可將中介層上封裝體結構1636電氣及機械性耦接到電路板1602，並可包括焊料球(如圖16所示)、插座的公及母部分、黏合劑、底部填充材料、及/或任何其它合適電氣及/或機械耦接結構。
中介層上封裝體結構1636可包括藉由耦接組件1618耦接到一中介層1604之一IC封裝體1620。耦接組件1618可採用任何合適的形式以供應用，諸如前述參考 耦接組件1616所討論之形式。例如，耦接組件1618可以是第二層級互連件。雖然在圖16中示出了一單個IC封裝體1620，多個IC封裝體可被耦接到中介層1604；實際上，額外的中介層可被耦接到中介層1604。中介層1604可提供一居間基體，用來橋接電路板1602及IC封裝體1620。IC封裝體1620可以是或者可包括，例如，晶粒(圖15B的晶粒1505)、IC裝置(例如圖15C的IC裝置1500)、或任何其他合適的組件。特別地，IC封裝體1620可採用本文所揭示之IC封裝體基體的任何實施例，並可包括具有高密度互連件之封裝體基體。通常，中介層1604可將一連接件擴展到更寬的間距或將一連接件重新安排路由傳送到不同的連接件。例如，中介層1604可將IC封裝體1620(例如晶粒)耦接到耦接組件1616的球柵陣列(BGA)，用以耦接到電路板1602。在圖16所示之實施例中，IC封裝體1620及電路板1602被附接到中介層1604的相對側；在其他實施例中，IC封裝體1620及電路板1602可被附接到中介層1604的相同側。在一些實施例中，三個或更多個組件可通過中介層1604互連。
中介層1604可以由環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料、或諸如聚酰亞胺之聚合物材料形成。在一些實施例中，中介層1604可由替代的剛性或可撓性材料形成，上述材料可包括與半導體基體中所使用之材料相同的材料，諸如矽、鍺、及其他III-V族及IV族材料。中介層1604可包括金屬互連件1608及通路1610，包括但不 限於矽通路(TSV)1606。中介層1604還可包括嵌入式裝置1614，包括有被動裝置及主動裝置兩者。此等裝置可包括，但不限於，電容器、去耦電容器、電阻器、電感器、保險絲、二極體、變壓器、感測器、靜電放電(ESD)裝置、及記憶體裝置。更複雜的裝置，諸如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器、及微機電系統(MEMS)裝置，也可在中介層1604上形成。中介層上包裝體結構1636可採取本領域已知之任何中介層上包裝體結構的形式。
IC裝置總成1600可包括藉由耦接組件1622耦接到電路板1602的第一面1640之IC封裝體1624。該等耦接組件1622可採用前述參照耦接組件1616所討論之任何實施例的形式，及IC封裝體1624可採用前述參照IC封裝體1620所討論之任何實施例的形式。特別地，IC封裝體1624可採取本文所揭示之IC封裝體的任何實施例的形式，並可包括具有高密度互連件之封裝體基體。
圖16所示之IC裝置總成1600包括藉由耦接組件1628耦接到電路板1602的第二面1642之一層疊封裝體結構1634。層疊封裝體結構1634可包括一IC封裝體1626及一IC封裝體1632，IC封裝體1626及IC封裝體1632藉由耦接組件1630耦接在一起，使得IC封裝體1626配置在電路板1602與IC封裝體1632之間。耦接組件1628及1630可採取前述所討論之耦接組件1616的任何實施例的形式，且IC封裝體1626及1632可採取前述所討論之IC封 裝體1620的任何實施例的形式。特別地，IC封裝體1626及1632可採用本文所揭示之具有高密度互連件之IC封裝體基體的任何實施例。
圖17是可包括本文所揭示之一個或多個封裝體基體之實例運算裝置1700的方塊圖。例如，根據本文所揭示之任何實施例，運算裝置1700的組件的任何合適組件可包括具有具高密度互連件之封裝體基體之一IC封裝體，或被包括在具有具高密度互連件之封裝體基體之該IC封裝體中。多個組件在圖17中被闡示為包括在運算裝置1700中，但是該等組件中的任何一個或多個可被省略或複制，當適用於應用時。在一些實施例中，包括在運算裝置1700中之一些或全部組件可被附接到一個或多個主機板。在一些實施例中，該等組件中的一些或全部被製造到一單個單晶片系統(SoC)晶粒上。
另外，在各種實施例中，運算裝置1700可不包括圖17所示之一個或多個組件，但是運算裝置1700可包括用以耦接到該一個或多個組件之介面電路系統。例如，運算裝置1700可不包括顯示裝置1706，但是可包括可耦接有顯示裝置1706之顯示裝置介面電路系統(例如一連接器及驅動器電路系統)。在另一組實例中，運算裝置1700可不包括一音訊輸入裝置1724或一音訊輸出裝置1708，但是可包括可耦接有音訊輸入裝置1724或音訊輸出裝置1708之音訊輸入或輸出裝置介面電路系統(例如多個連接器及支援電路系統)。
運算裝置1700可包括一處理裝置1702(例如一個或多個處理裝置)。如本文所使用者，用語「處理裝置」或「處理器」可意指任何裝置或裝置的一部分，其處理來自暫存器及/或記憶體之電子資料，以將該電子資料轉換為可儲存在暫存器及/或記憶體中之其他電子資料。處理裝置1702可包括一個或多個數位信號處理器(DSP)、應用特定積體電路(ASIC)、中央處理單元(CPU)、圖形處理單元(GPU)、加密處理器(在硬體內執行加密算法的專用處理器)、伺服器處理器、或任何其他合適的處理裝置。運算裝置1700可包括記憶體1704，記憶體1704本身可包括一個或多個記憶體裝置，諸如依電性記憶體(例如動態隨機存取記憶體(DRAM))、非依電性記憶體(例如唯讀記憶體(ROM))、快閃記憶體、固態記憶體、及/或硬驅動機。在一些實施例中，記憶體1704可包括與處理裝置1702共享晶粒之記憶體。該記憶體可被用作為快取記憶體，並可包括嵌入式動態隨機存取記憶體(eDRAM)或自旋轉移力矩磁性隨機存取記憶體(STT-MRAM)。
在一些實施例中，運算裝置1700可包括通訊晶片1712(例如一個或多個通訊晶片)。例如，通訊晶片1712可組配來管理針對至及自運算裝置1700之資料的傳送之無線通訊。用語「無線」及其派生詞可用來描述電路、裝置、系統、方法、技術、通訊頻道等，其可透過調變之電磁輻射的使用透過一非固體介質來傳送資料。該用語並不意味著相關聯裝置不含有任何電線，雖然在一些實施例 中，它們可能不包含電線。
通訊晶片1712可實現許多無線標準或通訊協定中的任何一種，包括但不限於電機電子工程師學會(IEEE)標準，包括有Wi-Fi(IEEE 5302.11家族)、IEEE 5302.16標準(例如IEEE 5302.16-2005修正版)、長期演進(LTE)專案及其任何修改、更新及/或修訂(例如高級LTE項目、超行動寬頻(UMB)專案(也被稱為「3GPP2」)等)。IEEE 5302.16兼容寬頻無線存取(BWA)網路通常被稱為WiMAX網路，WiMAX是代表全球互通微波存取(Worldwide Interoperability for Microwave Access)的首字母縮略詞，其係針對通過對於IEEE 5302.16標準之一致性及互通測試之產品之認證標誌。通訊晶片1712可根據全球行動通訊系統(GSM)、通用封包無線電服務(GPRS)、通用行動電信系統(UMTS)、高速封包存取(HSPA)、演進的HSPA(E-HSPA)、或LTE網路而進行操作。通訊晶片1712可根據用於GSM演進之增強型資料(EDGE)、GSM EDGE無線電存取網路(GERAN)、通用陸地無線電存取網路(UTRAN)、或演進的UTRAN(E-UTRAN)而進行操作。通訊晶片1712可根據碼分多重存取(CDMA)、時分多重存取(TDMA)、數字增強無線電信(DECT)、演進資料最佳化(EV-DO)、及其衍生物、以及任何其他被指定為3G、4G、5G等之無線通訊協定來操作。在其他實施例中，通訊晶片1712可根據其他無線通訊協定進行操作。運算裝置1700可包括天線 1722，用以促進無線通訊及/或接收其他無線通訊(諸如AM或FM無線電傳輸)。
在一些實施例中，通訊晶片1712可管理有線通訊，諸如電氣、光學、或任何其他合適通訊協定(例如乙太網路)。如上所述，通訊晶片1712可包括多個通訊晶片。例如，一第一通訊晶片1712可專用於諸如Wi-Fi或藍牙之較短距離無線通訊，一第二通訊晶片1712可專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其他之較長距離無線通訊。在一些實施例中，第一通訊晶片1712可專用於無線通訊，而第二通訊晶片1712可專用於有線通訊。
運算裝置1700可包括電池/電力電路系統1714。電池/電力電路系統1714可包括一個或多個能量儲存裝置(例如電池或電容器)及/或用以將運算裝置1700的組件耦接到與運算裝置1700分離之能量來源(例如AC線路電力)之電路系統。
運算裝置1700可包括一顯示裝置1706(或者如上所述之相對應介面電路系統)。顯示裝置1706可包括任何可視指示器，諸如例如抬頭顯示器、電腦監視器、投影機、觸碰螢幕顯示器、液晶顯示器(LCD)、發光二極體顯示器、或平面顯示器。
運算裝置1700可包括一音訊輸出裝置1708(或如上所述之相對應介面電路系統)。音訊輸出裝置1708可包括產生一可聽指示符之任何裝置，諸如例如揚聲 器、頭戴式耳機、或耳機。
運算裝置1700可包括音訊輸入裝置1724(或如上所述之相對應介面電路系統)。音訊輸入裝置1724可包括產生代表聲音之信號之任何裝置，諸如麥克風、麥克風陣列、或數位儀器(例如具有樂器數位介面(MIDI)輸出之儀器)。
運算裝置1700可包括全球定位系統(GPS)裝置1718(或如上所述之相對應介面電路系統)。GPS裝置1718可與以衛星為基礎之系統通訊，且可接收運算裝置1700的位置，如本領域中所已知。
運算裝置1700可包括其他輸出裝置1710(或如上所述之相對應介面電路系統)。其他輸出裝置1710的實例可包括音訊編解碼器、視訊編解碼器、印表機，用以提供資訊至其他裝置之有線或無線發射機、或附加儲存裝置。
運算裝置1700可包括其他輸入裝置1720(或如上所述之相對應介面電路系統)。其他輸入裝置1720的實例可包括加速度計、陀螺儀、指南針、影像擷取裝置、鍵盤、諸如滑鼠之游標控制裝置、觸控筆、觸碰板、條碼閱讀器、快速響應(QR)碼閱讀器、任何感測器、或射頻識別(RFID)閱讀器。
運算裝置1700可具有任何期望的形狀因子，諸如手持或行動運算裝置(例如手機、智慧型手機、行動上網裝置、音樂播放器、平板電腦、筆記型電腦、小 筆電、超輕薄筆電、個人數位助理(PDA)、超行動個人電腦等)、桌上型運算裝置、伺服器或其他網路運算組件、印表機、掃描器、監視器、機上盒、娛樂控制單元、車輛控制單元、數位相機、數位視訊記錄器、或可穿戴運算裝置。在一些實施例中，運算裝置1700可以是處理資料之任何其他電子裝置。
以下實例有關於進一步的實施例。不同實施例的各種特徵可與所包括之一些特徵及所排除之其他特徵進行各種組合，以適應各種不同的應用。
實例1是一積體電路封裝體基體，其包括：一第一介電層；形成在該第一介電層上之一濺鍍晶種層，其中該晶種層包含一銅合金；形成在該晶種層上之一圖案化傳導層；以及形成在該第一介電層及該圖案化傳導層上之一第二介電層。
實例2可包括實例1的標的，且可進一步包括：形成在該第二介電層上之一第二濺鍍晶種層，其中該第二濺鍍晶種層包含一銅合金。
實例3可包括實例1~2中的任一者的標的，且可進一步指定出該銅合金包含錳、鈷、釕、鎢、或鋁中的一種或多種。
實例4可包括實例1~2中的任一者的標的，且可進一步指定出晶種層厚度小於0.5um。
實例5可包括實例1~2中的任一者的標的，且可進一步指定出該晶種層厚度小於0.3nm。
實例6可包括實例1~2中的任一者的標的，且可進一步指定出該晶種層的頂表面係在濺鍍期間被粗糙化。
實例7可包括實例1~2中的任一者的標的，且可進一步指定出該晶種層的頂表面係在藉由低離子轟擊濺鍍之後被粗糙化。
實例8可包括實例1的標的，且可進一步指定出線/空間寬度是2/2um。
實例9可包括實例1~2中的任一者的標的，且可進一步指定出該晶種層包含多於一個層。
實例10可包括實例9的標的，且可進一步指定出該晶種層的一第一層包含銅，及該晶種層的一第二層包含銅合金。
實例11可包括實例9的標的，且可進一步指定出該晶種層的一第一層包含一第一銅合金，及該晶種層的一第二層包含一第二銅合金。
實例12可包括實例11的標的，且可進一步指定出該第一銅合金及該第二銅合金是不同合金。
實例13可包括實例11的標的，且可進一步指定出該第一銅合金及該第二銅合金是包含不同材料百分比之相同合金。
實例14可包括實例1的標的，且可進一步指定出介電層的厚度與一傳導跡線的寬度大致相同。
實例15可包括實例1的標的，且可進一步指 定出，與沒有銅合金之濺鍍晶種層相比，具有該銅合金之濺鍍晶種層改善了電遷移阻力。
實例16是形成一積體電路封裝體基體的方法，該方法包括：形成一第一介電層；在該第一介電層上方濺鍍一晶種層，其中該晶種層包含一銅合金；沉積並圖案化一第一光阻層，以暴露該晶種層的一部分；將一傳導材料沉積到該第一光阻層的暴露部分中，以在該晶種層上方形成一圖案化傳導層；去除該第一光阻層；沉積並圖案化一第二光阻層，以暴露該圖案化傳導層的一部分；將一傳導材料沉積到該第二光阻層的暴露部分中，以形成一傳導通孔；去除該第二光阻層；蝕刻暴露的該晶種層的部分；在該圖案化傳導層及該傳導通孔上方形成一第二介電層；以及使該第二介電層凹陷，以暴露該傳導通孔的一頂表面。
實例17可包括實例16的標的，且可進一步包括在該第二介電層及該傳導通孔的暴露的該頂表面上方濺鍍一第二晶種層，其中該第二晶種層包含一銅合金。
實例18可包括實例17的標的，且可進一步包括：沉積一第三光阻層並圖案化該第三光阻層，以暴露第二晶種層的一部分；將該傳導材料沉積到該第三光阻層的暴露部分中，以在該第二晶種層上方形成一圖案化第二傳導層；去除該第三光阻層；沉積一第四光阻層並圖案化該第四光阻層，以暴露該圖案化第二傳導層的一部分；將該傳導材料沉積到該第四光阻層的暴露部分中，以形成一第二傳導通孔；去除該第四光阻層；蝕刻暴露的該第二晶種 層的部分；在該圖案化第二傳導層及該第二傳導通孔上方形成一第三介電層；以及使該第二介電層凹陷，以暴露該第二傳導通孔的一頂表面。
實例19可包括實例16~17中的任一者的標的，且可進一步指定出該銅合金包含錳、鈷、釕、鎢、或鋁中的一種或多種。
實例20可包括實例16~17中的任一者的標的，且可進一步指定出該晶種層厚度小於0.5um。
實例21可包括實例16~17中的任一者的標的，且可進一步指定出該晶種層厚度小於0.3um。
實例22可包括實例16~17中的任一者的標的，且可進一步包括：在沉積一第一光阻層之前，使該晶種層的該頂表面粗糙化。
實例23可包括實例22的標的，且可進一步指定出該晶種層的該頂表面係在濺鍍期間被粗糙化。
實例24可包括實例22的標的，且可進一步指定出，該晶種層的該頂表面係在藉由低離子轟擊濺鍍之後被粗糙化。
實例25可包括實例16~17中的任一者的標的，且可進一步指定出該晶種層包含多於一個層。
實例26可包括實例25的標的，且可進一步指定出該晶種層的一第一層包含銅，及該晶種層的一第二層包含銅合金。
實例27可包括實例25的標的，且可進一步指 定出該晶種層的一第一層包含一第一銅合金，及該晶種層的一第二層包含一第二銅合金。
實例28可包括實例27的標的，且可進一步指定出該第一銅合金及該第二銅合金是不同合金。
實例29可包括實例27的標的，且可進一步指定出該第一銅合金及該第二銅合金是包含有不同材料百分比之相同合金。
實例30可包括實例16的標的，且可進一步指定出該介電層的厚度與一傳導跡線的寬度大致相同。
實例31是形成一積體電路封裝體基體的方法，該方法包括：形成一第一介電層；在該第一介電層上方濺鍍一晶種層，其中該晶種層包含一銅合金；在該晶種層上方沉積並圖案化一傳導層；蝕刻暴露的該晶種層的部分；在該圖案化傳導層上方形成一第二介電層；以及使該第二介電層凹陷，以暴露該傳導通孔的頂表面。
200‧‧‧封裝體基體
202‧‧‧介電層
204‧‧‧晶種層
206‧‧‧銅跡線
208‧‧‧抗光蝕劑
tCu‧‧‧最終銅跡線厚度
tDFR‧‧‧阻劑厚度
tplatedCu‧‧‧電鍍銅跡線厚度
tseed‧‧‧晶種層厚度
WCu‧‧‧最終銅跡線寬度
WDFR‧‧‧阻劑寬度
WplatedCu‧‧‧電鍍銅跡線寬度

Claims (28)

  1. 一種積體電路(IC)封裝體基體，包含：一第一介電層；形成在該第一介電層上之一晶種層，其中該晶種層包含一銅合金，且其中該晶種層的一頂表面被粗糙化；形成在該晶種層上之一圖案化傳導層；以及形成在該第一介電層及該圖案化傳導層上之一第二介電層。
  2. 如請求項1之IC封裝體基體，其中該銅合金包含錳、鈷、釕、鎢、或鋁中的一種或多種。
  3. 如請求項1之IC封裝體基體，其中該晶種層之一厚度小於0.5um。
  4. 如請求項1之IC封裝體基體，其中該晶種層的該頂表面係在形成期間被粗糙化。
  5. 如請求項1之IC封裝體基體，其中該晶種層的該頂表面係在藉由低離子轟擊之形成後被粗糙化。
  6. 如請求項1之IC封裝體基體，其中該圖案化傳導層包括一第一傳導跡線、一第二傳導跡線、及位於該等第一與第二傳導跡線之間的一空間，且其中該第一傳導跡線及位於該等第一與第二傳導跡線之間的該空間之一線空間寬度為2/2um。
  7. 如請求項1之IC封裝體基體，其中該圖案化傳導層包括一傳導跡線，且其中該第二介電層之一厚度係大約等於該傳導跡線之一寬度。
  8. 一種積體電路(IC)裝置，包含：一封裝體基體，該封裝體基體包含：一第一介電層；形成在該第一介電層上之一晶種層，其中該晶種層包含一銅合金，且其中該晶種層的一頂表面被粗糙化；形成在該晶種層上之一圖案化傳導層；及形成在該第一介電層及該圖案化傳導層上之一第二介電層；以及耦接至該封裝體基體之一晶粒。
  9. 如請求項8之IC裝置，其中該銅合金包含錳、鈷、釕、鎢、或鋁中的一種或多種。
  10. 如請求項8之IC裝置，其中該晶種層之一厚度小於0.5um。
  11. 如請求項8之IC裝置，其中該晶種層為一第一晶種層，該IC裝置進一步包含：形成在該第二介電層上之一第二晶種層，其中該第二晶種層包含一銅合金。
  12. 如請求項8之IC裝置，其中該晶種層包含多於一層。
  13. 如請求項12之IC裝置，其中該晶種層的一第一層包含銅，及該晶種層的一第二層包含銅合金。
  14. 如請求項12之IC裝置，其中該晶種層的一第一層包含一第一銅合金，及該晶種層的一第二層包含一 第二銅合金。
  15. 如請求項14之IC裝置，其中該第一銅合金及該第二銅合金是不同合金。
  16. 一種形成積體電路封裝體基體的方法，該方法包含：形成一第一介電層；在該第一介電層上方濺鍍一晶種層，其中該晶種層包含一銅合金；沉積並圖案化一第一光阻層，以暴露該晶種層的一部分；將一第一傳導材料沉積到該第一光阻層的暴露部分中，以在該晶種層上方形成一圖案化傳導層；去除該第一光阻層；沉積並圖案化一第二光阻層，以暴露該圖案化傳導層的至少一部分；將一第二傳導材料沉積到該第二光阻層的暴露部分中，以形成一傳導通孔；去除該第二光阻層；蝕刻該晶種層的部分；在該圖案化傳導層及該傳導通孔上方形成一第二介電層；以及使該第二介電層凹陷，以暴露該傳導通孔的一頂表面。
  17. 如請求項16之方法，其中該晶種層為一第一晶種層，該方法進一步包含在該第二介電層及該傳導通 孔的該頂表面上方濺鍍一第二晶種層，其中該第二晶種層包含一銅合金。
  18. 如請求項17之方法，其進一步包含：沉積一第三光阻層並圖案化該第三光阻層，以暴露該第二晶種層的至少一部分；將一第三傳導材料沉積到該第三光阻層的暴露部分中，以在該第二晶種層上方形成一圖案化第二傳導層；去除該第三光阻層；沉積一第四光阻層並圖案化該第四光阻層，以暴露該圖案化第二傳導層的至少一部分；將一第四傳導材料沉積到該第四光阻層的暴露部分中，以形成一第二傳導通孔；去除該第四光阻層；蝕刻該第二晶種層的部分；在該圖案化第二傳導層及該第二傳導通孔上方形成一第三介電層；以及使該第二介電層凹陷，以暴露該第二傳導通孔的一頂表面。
  19. 如請求項16之方法，其中該銅合金包含錳、鈷、釕、鎢、或鋁中的一種或多種。
  20. 如請求項16之方法，其中該晶種層之一厚度小於0.5um。
  21. 如請求項16之方法，其進一步包含：在沉積一第一光阻層之前粗糙化該晶種層的頂表面。
  22. 如請求項21之方法，其中該晶種層的該頂表面係在濺鍍期間被粗糙化。
  23. 如請求項21之方法，其中該晶種層的該頂表面係在藉由低離子轟擊之濺鍍後被粗糙化。
  24. 如請求項16之方法，其中該晶種層包含多於一個層。
  25. 如請求項24之方法，其中該晶種層的一第一層包含銅，及該晶種層的一第二層包含銅合金。
  26. 如請求項24之方法，其中該晶種層的一第一層包含一第一銅合金，及該晶種層的一第二層包含一第二銅合金。
  27. 如請求項26之方法，其中該第一銅合金及該第二銅合金是不同合金。
  28. 如請求項26之方法，其中該第一銅合金及該第二銅合金是包含不同材料百分比之相同合金。
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