TWI733398B - ＧａＮ邏輯電路 - Google Patents

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Abstract

揭示了一種GaN數位電路。該電路包括：在一基板上之一第一輸出節點；一上拉開關，其連接至一第一輸出節點及具有一第二電壓之一供電節點；具有一第一端子之一電容器，其被組態為回應於該第一輸出節點處之電壓增加至該第二電壓而使該上拉開關之閘極處之電壓實質上增加至該第二電壓及一第三電壓之總和。該電路亦包括一第一耗盡模式充電開關，其被組態為在該第一輸出節點處之該電壓實質上等於該第一電壓時使該電容器之該第一端子處之一電壓變得實質上等於該第三電壓，並被組態為在該第一輸出節點處之該電壓實質上等於該第二電壓時實質上不導通。

Description

GaN邏輯電路
本發明總體上係關於邏輯電路，且尤其係關於利用一種或多種基於GaN之邏輯電路的邏輯電路。
諸如電腦、伺服器、電話及電視等等之電子設備使用一種或多種邏輯電路來運行。邏輯電路執行標準或應用特定邏輯功能。由於許多電子設備對邏輯電路之尺寸及效率敏感，故可能需要新邏輯電路來滿足新電子設備之需求。
另一發明態樣為一種GaN數位電路，其包括：包括GaN之一基板；在該基板上之一第一輸出節點，其中該第一輸出節點處之一電壓被組態為在第一電壓與第二電壓之間切換，其中該第一電壓小於該第二電壓；在該基板上之一上拉開關，該上拉開關包括一閘極、連接至該第一輸出節點之一源極，及連接至一供電節點之一汲極，該供電節點具有等於或實質上等於該第二電壓之一電壓，其中該上拉開關被組態為回應於該閘極處之一電壓而使該第一輸出節點處之一電壓等於該第二電壓；在該基板上之一電容器，該電容器具有一第一端子，該電容器被組態為回應於該第一輸出節點處之該電壓增加至該第二電壓而使該閘極處之該電壓實質上增加至該第二電壓及一第三電壓之總和；及在該基板上之一第一耗盡模式充電開關，其中該第一耗盡模式充電開關被組態為在該第一輸出節點處之該電壓等於或實質上等於該第一電壓時使該電容器之該第一端子處之一電壓變得實質上等於該第三電壓，並被組態為在該第一輸出節點處之該電壓等於或實質上等於該第二電壓時實質上不導通。
另一發明態樣為一種GaN數位電路，其包括：包括GaN之一基板；在該基板上之第一GaN數位邏輯電路及第二GaN數位邏輯電路，其中該第一GaN數位邏輯電路之一輸出與該第二GaN數位邏輯電路之一輸入電連接，其中該第一GaN數位邏輯電路及該第二GaN數位邏輯電路中之每一者包括：在該基板上之一第一輸出節點，其中該第一輸出節點處之一電壓被組態為在第一電壓與第二電壓之間切換，其中該第一電壓小於該第二電壓；在該基板上之一上拉開關，該上拉開關包括一閘極、連接至該第一輸出節點之一源極，及連接至一供電節點之一汲極，該供電節點具有等於或實質上等於該第二電壓之一電壓，其中該上拉開關被組態為回應於該閘極處之一電壓而使該第一輸出節點處之一電壓等於該第二電壓；在該基板上之一電容器，該電容器具有連接至該上拉開關之該閘極之一第一端子，其中該電容器被組態為回應於該第一輸出節點處之該電壓增加至該第二電壓而使該閘極處之該電壓實質上增加至該第二電壓及一第三電壓之總和；及在該基板上之一第一耗盡模式充電開關，其中該第一耗盡模式充電開關被組態為在該第一輸出節點處之該電壓等於或實質上等於該第一電壓時使該電容器之該第一端子處之一電壓變得實質上等於該第三電壓，並被組態為在該第一輸出節點處之該電壓等於或實質上等於該第二電壓時實質上不導通。
本文中結合圖式示出了本發明之特定實施例。
由於各種細節與某些實施例相關，故本文中闡述了該等細節。然而，本發明亦可以不同於本文中所描述之方式的方式來實施。在不脫離本發明的情況下，熟習此項技術者可對所論述之實施例進行修改。因此，本發明不限於本文中所揭示之特定實施例。
圖1為GaN反轉器100之實施例的簡化示意圖，且圖2為示出圖1之反轉器100之操作的波形圖。
反轉器100包括下拉FET 110、下拉FET 120、上拉FET 130、上拉FET 140、電阻元件150及電容器160。在一些實施例中，電阻元件150包含被動電阻器。在一些實施例中，電阻元件150包含耗盡模式（dmode）FET，其閘極電極連接至輸出節點O1或輸出節點O3。在一些實施例中，電阻元件150包含被動電阻器及dmode FET兩者，dmode FET之閘極電極連接至輸出節點O1或輸出節點O3，其中dmode FET之汲極及源極端子連接至被動電阻器之相對端子。在一些實施例中，電阻元件150包含電阻元件FET，其汲極或源極連接至輸出節點O1，其源極或汲極連接至上拉FET 130之閘極，且其閘極由電路驅動，使得電阻元件FET在節點O2處之輸出為低（0或接地）時導通，並在節點O2處之輸出為高（Vb）時不導通。如圖1及圖2中所指示，且如下文進一步詳細地所論述，反轉器100在節點IN處接收輸入，並分別在節點O1、O2及O3處產生三個輸出。三個輸出中之任一者或全部可用作其他電路系統之輸入信號。基於其他電路系統之功能需求判定要使用哪些輸出。
參考圖1及圖2，在操作中，在節點IN處之輸入為高（Va）時，節點O2及O3處之輸出由下拉FET 110及120拉低至接地或實質上接地。由於輸出節點O3處之電壓為接地，故上拉FET 130關斷。另外，節點O1處之輸出由電容器160拉低，並由上拉FET 140保持於電源電壓Va減去上拉FET 140之臨限值電壓（Vt）。
另外，在節點IN處之輸入為低（0或接地）時，節點O2及O3處之輸出未由下拉FET 110及120保持為接地或實質上接地。因此，電流自輸出節點O1通過電阻元件150流動至輸出節點O3。結果，輸出節點O3處之電壓增加。一旦輸出節點O3處之電壓超過上拉FET 130之臨限值電壓，上拉FET 130就接通，且輸出節點O2處之電壓朝著電源電壓Vb增加。輸出節點O2處之電壓增加由電容器160耦合至輸出節點O1，並通過電阻元件150自輸出節點O1耦合至輸出節點O3。輸出節點O1、O2及O3處之電壓繼續增加，直至輸出節點O2處之電壓變得等於或實質上等於電源電壓Vb，輸出節點O1處之電壓變得等於或實質上等於電源電壓Va減去Vt加上電源電壓Vb，且輸出節點O3處之電壓變得等於或實質上等於電源電壓Va減去Vt加上電源電壓Vb。
在一些實施例中，電源電壓Vb等於或實質上等於電源電壓Va。基於什麼電壓被供應給用於電源電壓Va及Vb之單獨連接，電壓輸出係可控制的。如由熟習此項技術者所理解，此允許反轉器100之位準移位功能之靈活設計。
圖3為GaN反轉器300之實施例的簡化示意圖，且圖4為示出圖3之反轉器300之操作的波形圖。
反轉器300包括下拉FET 310、下拉FET 320、上拉FET 330、上拉FET 340、電阻元件350、電容器360、位準移位FET 370及位準移位電容器380。在一些實施例中，電阻元件350包含被動電阻器。在一些實施例中，電阻元件350包含dmode FET，其閘極電極連接至輸出節點O1或輸出節點O3。在一些實施例中，電阻元件350包含被動電阻器及dmode FET兩者，dmode FET之閘極電極連接至輸出節點O1或輸出節點O3，其中dmode FET之汲極及源極端子連接至被動電阻器之相對端子。在一些實施例中，電阻元件350包含電阻元件FET，其汲極或源極連接至輸出節點O1，其源極或汲極連接至上拉FET 330之閘極，且其閘極由電路驅動，使得電阻元件FET在節點O2處之輸出為低（0或接地）時導通，並在節點O2處之輸出為高（Vb）時不導通。在一些實施例中，使用其他位準移位電路以代替位準移位FET 370及位準移位電容器380。如圖3及圖4中所指示，且如下文進一步詳細地所論述，反轉器300在節點IN處接收輸入，並分別在節點O1、O2及O3處產生三個輸出。三個輸出中之任一者或全部可用作其他電路系統之輸入信號。基於其他電路系統之功能需求判定要使用哪些輸出。
參考圖3及圖4，在操作中，在節點IN處之輸入為高（Va）時，節點O2及O3處之輸出由下拉FET 310及320拉低至接地或實質上接地。由於輸出節點O3處之電壓為接地，故上拉FET 330關斷。另外，節點N1處之電壓由位準移位電容器380電容性地耦合為高，並等於或實質上等於電源電壓Va減去位準移位FET 370之臨限值電壓（Vt）加上電源電壓Va（Va-Vt+Va）。由於節點N1處之電壓等於或實質上等於Va-Vt+Va，故上拉FET 340使輸出節點O1處之電壓等於或實質上等於電源電壓Va。
另外，在節點IN處之輸入為低（0或接地）時，節點O2及O3處之輸出未由下拉FET 310及320保持為接地或實質上接地。因此，電流自輸出節點O1通過電阻元件350流動至輸出節點O3。結果，輸出節點O3處之電壓增加。一旦輸出節點O3處之電壓超過上拉FET 330之臨限值電壓，上拉FET 330就接通，且輸出節點O2處之電壓朝著電源電壓Vb增加。輸出節點O2處之電壓增加由電容器360耦合至輸出節點O1，並通過電阻元件350自輸出節點O1耦合至輸出節點O3。輸出節點O1、O2及O3處之電壓繼續增加，直至輸出節點O2處之電壓變得等於或實質上等於電源電壓Vb，輸出節點O1處之電壓變得等於或實質上等於電源電壓Va加上電源電壓Vb，且輸出節點O3處之電壓變得等於或實質上等於電源電壓Va加上電源電壓Vb。
在一些實施例中，電源電壓Vb等於或實質上等於電源電壓Va。基於什麼電壓被供應給用於電源電壓Va及Vb之單獨連接，電壓輸出係可控制的。如由熟習此項技術者所理解，此允許反轉器300之位準移位功能之靈活設計。
圖5為GaN反轉器500之實施例的簡化示意圖，且圖6為示出圖1之反轉器500之操作的波形圖。
反轉器500包括下拉FET 510、下拉FET 520、上拉FET 530、dmode上拉FET 540、電阻元件550及電容器560。在一些實施例中，電阻元件550包含被動電阻器。在一些實施例中，電阻元件550包含dmode FET，其閘極電極連接至輸出節點O1或輸出節點O3。在一些實施例中，電阻元件550包含被動電阻器及dmode FET兩者，dmode FET之閘極電極連接至輸出節點O1或輸出節點O3，其中dmode FET之汲極及源極端子連接至被動電阻器之相對端子。在一些實施例中，電阻元件550包含電阻元件FET，其汲極或源極連接至輸出節點O1，其源極或汲極連接至上拉FET 530之閘極，且其閘極由電路驅動，使得電阻元件FET在節點O2處之輸出為低（0或接地）時導通，並在節點O2處之輸出為高（Vb）時不導通。如圖1及圖2中所指示，且如下文進一步詳細地所論述，反轉器500在節點IN處接收輸入，並分別在節點O1、O2及O3處產生三個輸出。三個輸出中之任一者或全部可用作其他電路系統之輸入信號。基於其他電路系統之功能需求判定要使用哪些輸出。
參考圖5及圖6，在操作中，在節點IN處之輸入為高（Va）時，節點O2及O3處之輸出由下拉FET 510及520拉低至接地或實質上接地。由於輸出節點O3處之電壓為接地，故上拉FET 530關斷。另外，節點O1處之輸出由電容器560拉低，並由dmode上拉FET 540保持於電源電壓Va。
另外，在節點IN處之輸入為低（0或接地）時，節點O2及O3處之輸出未由下拉FET 510及520保持為接地或實質上接地。因此，電流自輸出節點O1通過電阻元件550流動至輸出節點O3。結果，輸出節點O3處之電壓增加。一旦輸出節點O3處之電壓超過上拉FET 530之臨限值電壓，上拉FET 530就接通，且輸出節點O2處之電壓朝著電源電壓Vb增加。在一些實施例中，電源電壓Vb等於或實質上等於電源電壓Va。輸出節點O2處之電壓增加由電容器560耦合至輸出節點O1，並通過電阻元件550自輸出節點O1耦合至輸出節點O3。輸出節點O1、O2及O3處之電壓繼續增加，直至輸出節點O2處之電壓變得等於或實質上等於電源電壓Vb，輸出節點O1處之電壓變得等於或實質上等於電源電壓Va加上電源電壓Vb，且輸出節點O3處之電壓變得等於或實質上等於電源電壓Va加上電源電壓Vb。
在一些實施例中，電源電壓Vb等於或實質上等於電源電壓Va。基於什麼電壓被供應給用於電源電壓Va及Vb之單獨連接，電壓輸出係可控制的。如由熟習此項技術者所理解，此允許反轉器500之位準移位功能之靈活設計。
圖7為GaN NOR閘700之實施例的簡化示意圖，且圖8為示出圖7之NOR閘700之操作的波形圖。
NOR閘700包括下拉FET 710A及710B、下拉FET 720A及720B、上拉FET 730、上拉FET 740A及740B、電阻元件750、電容器760、位準移位FET 770A及770B，以及位準移位電容器780A及780B。在一些實施例中，電阻元件750包含被動電阻器。在一些實施例中，電阻元件750包含dmode FET，其閘極電極連接至輸出節點O1或輸出節點O3。在一些實施例中，電阻元件750包含被動電阻器及dmode FET兩者，dmode FET之閘極電極連接至輸出節點O1或輸出節點O3，其中dmode FET之汲極及源極端子連接至被動電阻器之相對端子。在一些實施例中，電阻元件750包含電阻元件FET，其汲極或源極連接至輸出節點O1，其源極或汲極連接至上拉FET 730之閘極，且其閘極由電路驅動，使得電阻元件FET在節點O2處之輸出為低（0或接地）時導通，並在節點O2處之輸出為高（Vb）時不導通。在一些實施例中，使用其他位準移位電路以代替位準移位FET 770A及770B以及位準移位電容器780A及780B。如圖7及圖8中所指示，且如下文進一步詳細地所論述，NOR閘700在節點INA及INB處接收輸入，並分別在節點O1、O2及O3處產生三個輸出。三個輸出中之任一者或全部可用作其他電路系統之輸入信號。基於其他電路系統之功能需求判定要使用哪些輸出。
參考圖7及圖8，在操作中，在節點INA及INB中之任一者處之輸入為高（Va）時，節點O2處之輸出由下拉FET 710A及710B中之一者或多者拉低至接地或實質上接地。相似地，節點O3處之輸出由下拉FET 720A及720B中之一者或多者拉低至接地或實質上接地。由於輸出節點O3處之電壓為接地，故上拉FET 730關斷。另外，節點N1A及N1B中之一者或多者處之電壓由位準移位電容器780A及780B中之一者或多者電容性地耦合為高，並等於或實質上等於電源電壓Va減去臨限值電壓（Vt）加上電源電壓Va（Va-Vt+Va）。由於節點N1A及N1B中之一者或多者處之電壓等於或實質上等於Va-Vt+Va，故上拉FET 740A及740B中之一者或多者使輸出節點O1處之電壓等於或實質上等於電源電壓Va。
另外，在節點INA及INB兩者處之輸入為低（0或接地）時，節點O2及O3處之輸出未由下拉FET 710A、710B、720A及720B中之任一者保持為接地或實質上接地。因此，電流自輸出節點O1通過電阻元件750流動至輸出節點O3。結果，輸出節點O3處之電壓增加。一旦輸出節點O3處之電壓超過上拉FET 730之臨限值電壓，上拉FET 730就接通，且輸出節點O2處之電壓朝著電源電壓Vb增加。在一些實施例中，電源電壓Vb等於或實質上等於電源電壓Va。輸出節點O2處之電壓增加由電容器760耦合至輸出節點O1，並通過電阻元件750自輸出節點O1耦合至輸出節點O3。輸出節點O1、O2及O3處之電壓繼續增加，直至輸出節點O2處之電壓變得等於或實質上等於電源電壓Vb，輸出節點O1處之電壓變得等於或實質上等於電源電壓Va加上電源電壓Vb，且輸出節點O3處之電壓變得等於或實質上等於電源電壓Va加上電源電壓Vb。
如由熟習此項技術者所理解，可藉由添加以下各者來形成三輸入NOR閘： 額外下拉FET 710C，其連接至輸出節點O2、第三輸入INC，及接地； 額外下拉FET 720C，其連接至FET 730之閘極、第三輸入INC，及接地； 額外上拉FET 740C，其連接至電源電壓Va、輸入連接至第三輸入INC之額外位準移位電路之輸出，及輸出節點O1；及 該額外位準移位電路，其可具有相似於位準移位FET 770A及770B之位準移位FET 770C，以及相似於位準移位電容器780A及780B之位準移位電容器780C。
如由熟習此項技術者所理解，可藉由相似地增加下拉FET、上拉FET及位準移位電路之數目來形成具有多於三個輸入之NOR閘。
在一些實施例中，電源電壓Vb等於或實質上等於電源電壓Va。基於什麼電壓被供應給用於電源電壓Va及Vb之單獨連接，電壓輸出係可控制的。如由熟習此項技術者所理解，此允許NOR閘700之位準移位功能之靈活設計。
圖9為GaN NOR閘900之實施例的簡化示意圖，且圖10為示出圖9之NOR閘900之操作的波形圖。
NOR閘900包括下拉FET 910A及910B、下拉FET 920A及920B、上拉FET 930、dmode上拉FET 940A及940B、電阻元件950及電容器960。在一些實施例中，電阻元件950包含被動電阻器。在一些實施例中，電阻元件950包含dmode FET，其閘極電極連接至輸出節點O1或輸出節點O3。在一些實施例中，電阻元件950包含被動電阻器及dmode FET兩者，dmode FET之閘極電極連接至輸出節點O1或輸出節點O3，其中dmode FET之汲極及源極端子連接至被動電阻器之相對端子。在一些實施例中，電阻元件950包含電阻元件FET，其汲極或源極連接至輸出節點O1，其源極或汲極連接至上拉FET 930之閘極，且其閘極由電路驅動，使得電阻元件FET在節點O2處之輸出為低（0或接地）時導通，並在節點O2處之輸出為高（Vb）時不導通。如圖9及圖10中所指示，且如下文進一步詳細地所論述，NOR閘900在節點INA及INB處接收輸入，並分別在節點O1、O2及O3處產生三個輸出。三個輸出中之任一者或全部可用作其他電路系統之輸入信號。基於其他電路系統之功能需求判定要使用哪些輸出。
參考圖9及圖10，在操作中，在節點INA及INB中之任一者處之輸入為高（Va）時，節點O2處之輸出由下拉FET 910A及910B中之一者或多者拉低至接地或實質上接地。相似地，節點O3處之輸出由下拉FET 920A及920B中之一者或多者拉低至接地或實質上接地。由於輸出節點O3處之電壓為接地，故上拉FET 930關斷。另外，節點O1處之電壓由電容器960拉低，並由dmode上拉FET 940A及940B中之一者或多者保持於電源電壓Va。
另外，在節點INA及INB兩者處之輸入為低（0或接地）時，節點O2及O3處之輸出未由下拉FET 910A、910B、920A及920B中之任一者保持為接地或實質上接地。因此，電流自輸出節點O1通過電阻元件950流動至輸出節點O3。結果，輸出節點O3處之電壓增加。一旦輸出節點O3處之電壓超過上拉FET 930之臨限值電壓，上拉FET 930就接通，且輸出節點O2處之電壓朝著電源電壓Vb增加。在一些實施例中，電源電壓Vb等於或實質上等於電源電壓Va。輸出節點O2處之電壓增加由電容器960耦合至輸出節點O1，並通過電阻元件950自輸出節點O1耦合至輸出節點O3。輸出節點O1、O2及O3處之電壓繼續增加，直至輸出節點O2處之電壓變得等於或實質上等於電源電壓Vb，輸出節點O1處之電壓變得等於或實質上等於電源電壓Va加上電源電壓Vb，且輸出節點O3處之電壓變得等於或實質上等於電源電壓Va加上電源電壓Vb。
如由熟習此項技術者所理解，可藉由添加以下各者來形成三輸入NOR閘： 額外下拉FET 910C，其連接至輸出節點O2、第三輸入INC，及接地； 額外下拉FET 920C，其連接至FET 930之閘極、第三輸入INC，及接地；及 額外dmode上拉FET 940C，其連接至電源電壓Va、第三輸入INC，及輸出節點O1。
如由熟習此項技術者所理解，可藉由相似地增加下拉FET及dmode上拉FET之數目來形成具有多於三個輸入之NOR閘。
在一些實施例中，電源電壓Vb等於或實質上等於電源電壓Va。基於什麼電壓被供應給用於電源電壓Va及Vb之單獨連接，電壓輸出係可控制的。如由熟習此項技術者所理解，此允許NOR閘700之位準移位功能之靈活設計。
圖11為GaN NAND閘1100之實施例的簡化示意圖，且圖10為示出圖11之NAND閘1100之操作的波形圖。
NOR閘1100包括下拉FET 1110A及1110B、下拉FET 1120A及1120B、上拉FET 1130、上拉FET 1140A及1140B、電阻元件1150、電容器1160、位準移位FET 1170A及1170B，以及位準移位電容器1180A及1180B。在一些實施例中，電阻元件1150包含被動電阻器。在一些實施例中，電阻元件1150包含dmode FET，其閘極電極連接至輸出節點O1或輸出節點O3。在一些實施例中，電阻元件1150包含被動電阻器及dmode FET兩者，dmode FET之閘極電極連接至輸出節點O1或輸出節點O3，其中dmode FET之汲極及源極端子連接至被動電阻器之相對端子。在一些實施例中，電阻元件1150包含電阻元件FET，其汲極或源極連接至輸出節點O1，其源極或汲極連接至上拉FET 1130之閘極，且其閘極由電路驅動，使得電阻元件FET在節點O2處之輸出為低（0或接地）時導通，並在節點O2處之輸出為高（Vb）時不導通。在一些實施例中，使用其他位準移位電路以代替位準移位FET 1170A及1170B以及位準移位電容器1180A及1180B。如圖11及圖12中所指示，且如下文進一步詳細地所論述，NAND閘1100在節點INA及INB處接收輸入，並分別在節點O1、O2及O3處產生三個輸出。三個輸出中之任一者或全部可用作其他電路系統之輸入信號。基於其他電路系統之功能需求判定要使用哪些輸出。
參考圖11及圖12，在操作中，在節點INA及INB兩者處之輸入為高（Va）時，節點O2處之輸出由下拉FET 1110A及1110B拉低至接地或實質上接地。相似地，節點O3處之輸出由下拉FET 1120A及1120B拉低至接地或實質上接地。由於輸出節點O3處之電壓為接地，故上拉FET 1130關斷。另外，電壓節點N1A及N1B分別由位準移位電容器1180A及1180B電容性地耦合為高，並等於或實質上等於電源電壓Va減去臨限值電壓（Vt）加上電源電壓Va（Va-Vt+Va）。由於節點N1A及N1B處之電壓等於或實質上等於Va-Vt+Va，故上拉FET 1140A及1140B導通，並使輸出節點O1處之電壓等於或實質上等於電源電壓Va。
另外，在節點INA及INB中之任一者處之輸入為低（0或接地）時，節點O2及O3處之輸出未由下拉FET 1110A、1110B、1120A及1120B保持為接地或實質上接地。因此，電流自輸出節點O1通過電阻元件1150流動至輸出節點O3。結果，輸出節點O3處之電壓增加。一旦輸出節點O3處之電壓超過上拉FET 1130之臨限值電壓，上拉FET 1130就接通，且輸出節點O2處之電壓朝著電源電壓Vb增加。在一些實施例中，電源電壓Vb等於或實質上等於電源電壓Va。輸出節點O2處之電壓增加由電容器1160耦合至輸出節點O1，並通過電阻元件1150自輸出節點O1耦合至輸出節點O3。輸出節點O1、O2及O3處之電壓繼續增加，直至輸出節點O2處之電壓變得等於或實質上等於電源電壓Vb，輸出節點O1處之電壓變得等於或實質上等於電源電壓Va加上電源電壓Vb，且輸出節點O3處之電壓變得等於或實質上等於電源電壓Va加上電源電壓Vb。
如由熟習此項技術者所理解，可藉由添加以下各者來形成三輸入NAND閘： 額外下拉FET 1110C，其在輸出節點O2與接地之間與下拉FET 1110A及1110B串聯連接，並連接至第三輸入INC； 額外下拉FET 1120C，其在FET 1130之閘極與接地之間與下拉FET 1120A及1120B串聯連接，並連接至第三輸入INC； 額外上拉FET 1140C，其在電源電壓Va與輸出節點O1之間與上拉FET 1140A及1140B串聯連接，並連接至輸入連接至第三輸入INC之額外位準移位電路之輸出；及 該額外位準移位電路，其可具有相似於位準移位FET 1170A及1170B之位準移位FET 1170C，以及相似於位準移位電容器1180A及1180B之位準移位電容器1180C。
如由熟習此項技術者所理解，可藉由相似地增加下拉FET、上拉FET及位準移位電路之數目來形成具有多於三個輸入之NAND閘。
在一些實施例中，電源電壓Vb等於或實質上等於電源電壓Va。基於什麼電壓被供應給用於電源電壓Va及Vb之單獨連接，電壓輸出係可控制的。如由熟習此項技術者所理解，此允許NAND閘1100之位準移位功能之靈活設計。
圖13為GaN NAND閘1300之實施例的簡化示意圖，且圖14為示出圖13之NAND閘1300之操作的波形圖。
NAND閘1300包括下拉FET 1310A及1310B、下拉FET 1320A及1320B、上拉FET 1330、dmode上拉FET 1340A及1340B、電阻元件1350及電容器1360。在一些實施例中，電阻元件1350包含被動電阻器。在一些實施例中，電阻元件1350包含dmode FET，其閘極電極連接至輸出節點O1或輸出節點O3。在一些實施例中，電阻元件1350包含被動電阻器及dmode FET兩者，dmode FET之閘極電極連接至輸出節點O1或輸出節點O3，其中dmode FET之汲極及源極端子連接至被動電阻器之相對端子。在一些實施例中，電阻元件1350包含電阻元件FET，其汲極或源極連接至輸出節點O1，其源極或汲極連接至上拉FET 1330之閘極，且其閘極由電路驅動，使得電阻元件FET在節點O2處之輸出為低（0或接地）時導通，並在節點O2處之輸出為高（Vb）時不導通。如圖13及圖14中所指示，且如下文進一步詳細地所論述，NOR閘1300在節點INA及INB處接收輸入，並分別在節點O1、O2及O3處產生三個輸出。三個輸出中之任一者或全部可用作其他電路系統之輸入信號。基於其他電路系統之功能需求判定要使用哪些輸出。
參考圖13及圖14，在操作中，在節點INA及INB兩者處之輸入為高（Va）時，節點O2處之輸出由下拉FET 1310A及1310B中之一者或多者拉低至接地或實質上接地。相似地，節點O3處之輸出由下拉FET 1320A及1320B中之一者或多者拉低至接地或實質上接地。由於輸出節點O3處之電壓為接地，故上拉FET 1330關斷。另外，節點O1處之電壓由電容器1360拉低，並由dmode上拉FET 1340A及1340B保持於電源電壓Va。
另外，在節點INA及INB中之任一者處之輸入為低（0或接地）時，節點O2及O3處之輸出未由下拉FET 1310A、1310B、1320A及1320B保持為接地或實質上接地。因此，電流自輸出節點O1通過電阻元件1350流動至輸出節點O3。結果，輸出節點O3處之電壓增加。一旦輸出節點O3處之電壓超過上拉FET 1330之臨限值電壓，上拉FET 1330就接通，且輸出節點O2處之電壓朝著電源電壓Vb增加。在一些實施例中，電源電壓Vb等於或實質上等於電源電壓Va。輸出節點O2處之電壓增加由電容器1360耦合至輸出節點O1，並通過電阻元件1350自輸出節點O1耦合至輸出節點O3。輸出節點O1、O2及O3處之電壓繼續增加，直至輸出節點O2處之電壓變得等於或實質上等於電源電壓Vb，輸出節點O1處之電壓變得等於或實質上等於電源電壓Va加上電源電壓Vb，且輸出節點O3處之電壓變得等於或實質上等於電源電壓Va加上電源電壓Vb。
如由熟習此項技術者所理解，可藉由添加以下各者來形成三輸入NAND閘： 額外下拉FET 1310C，其在輸出節點O2與接地之間與下拉FET 1310A及1310B串聯連接，並連接至第三輸入INC； 額外下拉FET 1320C，其在FET 1330之閘極與接地之間與下拉FET 1320A及1320B串聯連接，並連接至第三輸入INC；及 額外dmode上拉FET 1340C，其在電源電壓Va與輸出節點O1之間與dmode上拉FET 1340A及1340B串聯連接。
如由熟習此項技術者所理解，可藉由相似地增加下拉FET及dmode上拉FET之數目來形成具有多於三個輸入之NAND閘。
在一些實施例中，電源電壓Vb等於或實質上等於電源電壓Va。基於什麼電壓被供應給用於電源電壓Va及Vb之單獨連接，電壓輸出係可控制的。如由熟習此項技術者所理解，此允許NAND閘1300之位準移位功能之靈活設計。
圖15為GaN緩衝器1500之實施例的簡化示意圖。緩衝器1500包括反轉器1510及反轉器1520。反轉器1510可與圖1、圖3及圖5中分別示出之反轉器100、300及500中之任一者相似或相同。可使用其他反轉器。反轉器1520可與圖3及圖5中分別示出之反轉器300及500中之任一者相似或相同。可使用其他反轉器。
如圖15中所示出，反轉器1510之供電連接Va及Vb都連接至供電Vdd。因此，如下文參考圖16進一步詳細地所論述，反轉器1510之輸出在接地與Vdd之間改變。另外，反轉器1520之供電連接Va及Vb分別連接至Vdd及Vcc。因此，如下文參考圖16進一步詳細地所論述，反轉器1520之輸出分別在Vdd+Vcc與Vdd、Vcc與接地及Vdd+Vcc與接地之間改變。
因此，產生了各種位準移位信號。在替代實施例中，在不需要位準移位的情況下，反轉器1510及1520兩者之供電連接Va及Vb可連接至Vdd。在此類實施例中，反轉器1520之輸出分別在2×Vdd與Vdd、Vdd與接地及2×Vdd與接地之間改變。
圖16為示出圖15之緩衝器之操作的波形圖。
參考圖15及圖16，在操作中，根據反轉器1510之操作，在輸入IN處之電壓為高（Vdd）時，反轉器1510之輸出處之電壓為低（0或接地），上文參考圖1、圖3及圖5中分別示出之反轉器100、300及500描述了反轉器1510之實例。此外，根據反轉器1520之操作，當反轉器1510之輸出處之電壓為低（0或接地）時，反轉器1520之輸出O1處之電壓等於或實質上等於Vdd+Vcc，反轉器1520之輸出O2處之電壓等於或實質上等於Vdd，且反轉器1520之輸出O3處之輸出電壓等於或實質上等於Vdd+Vcc，上文參考圖3及圖5中分別示出之反轉器300及500描述了反轉器1520之實例。
圖17為GaN OR閘1700之實施例的簡化示意圖。OR閘1700包括NOR閘1710及反轉器1720。NOR閘1710可與圖7及圖9中分別示出之NOR閘700及900中之任一者相似或相同。可使用其他NOR閘。反轉器1720可與圖3及圖5中分別示出之反轉器300及500中之任一者相似或相同。可使用其他反轉器。
如圖17中所示出，NOR閘1710之供電連接Va及Vb都連接至供電Vdd。因此，如下文參考圖18進一步詳細地所論述，NOR閘1710之輸出在接地與Vdd之間改變。另外，反轉器1720之供電連接Va及Vb分別連接至Vdd及Vcc。因此，如下文參考圖18進一步詳細地所論述，反轉器1720之輸出分別在Vdd+Vcc與Vdd、Vcc與接地及Vdd+Vcc與接地之間改變。
因此，產生了各種位準移位信號。在替代實施例中，在不需要位準移位的情況下，NOR閘1710及反轉器1720兩者之供電連接Va及Vb可連接至Vdd。在此類實施例中，反轉器1720之輸出分別在2×Vdd與Vdd、Vdd與接地及2×Vdd與接地之間改變。
圖18為示出圖17之OR閘之操作的波形圖。
參考圖17及圖18，在操作中，根據NOR閘1710之操作，當輸入INA或INB處之電壓為高（Vdd）時，NOR閘1710之輸出處之電壓為低（0或接地），上文參考圖7及圖9中分別示出之NOR閘700及900描述了NOR閘1710之實例。此外，根據反轉器1720之操作，當NOR閘1710之輸出處之電壓為低（0或接地）時，反轉器1720之輸出O1處之電壓等於或實質上等於Vdd+Vcc，反轉器1720之輸出O2處之電壓等於或實質上等於Vdd，且反轉器1720之輸出O3處之輸出電壓等於或實質上等於Vdd+Vcc，上文參考圖3及圖5中分別示出之反轉器300及500描述了反轉器1720之實例。
另外，根據NOR閘1710之操作，當輸入INA及INB兩者處之電壓為低（0或接地）時，NOR閘1710之輸出處之電壓為高（等於或實質上等於Vdd），上文參考圖7及圖9中分別示出之NOR閘700及900描述了NOR閘1710之實例。此外，根據反轉器1720之操作，當NOR閘1710之輸出處之電壓為高時，反轉器1720之輸出O1處之電壓等於或實質上等於Vdd，反轉器1720之輸出O2處之電壓等於或實質上等於接地，且反轉器1720之輸出O3處之輸出電壓等於或實質上等於接地，上文參考圖3及圖5中分別示出之反轉器300及500描述了反轉器1720之實例。
圖19為GaN AND閘1900之實施例的簡化示意圖。AND閘1900包括NAND閘1910及反轉器1920。NAND閘1910可與圖11及圖13中分別示出之NAND閘1100及1300中之任一者相似或相同。可使用其他NAND閘。反轉器1920可與圖3及圖5中分別示出之反轉器300及500中之任一者相似或相同。可使用其他反轉器。
如圖19中所示出，NAND閘1910之供電連接Va及Vb都連接至供電Vdd。因此，如下文參考圖20進一步詳細地所論述，NAND閘1910之輸出在接地與Vdd之間改變。另外，反轉器1920之供電連接Va及Vb分別連接至Vdd及Vcc。因此，如下文參考圖20進一步詳細地所論述，反轉器1920之輸出分別在Vdd+Vcc與Vdd、Vcc與接地及Vdd+Vcc與接地之間改變。
因此，產生了各種位準移位信號。在替代實施例中，在不需要位準移位的情況下，NAND閘1910及反轉器1920兩者之供電連接Va及Vb可連接至Vdd。在此類實施例中，反轉器1920之輸出分別在2×Vdd與Vdd、Vdd與接地及2×Vdd與接地之間改變。
圖20為示出圖19之AND閘之操作的波形圖。
參考圖19及圖20，在操作中，根據NAND閘1910之操作，當輸入INA及INB兩者處之電壓為高（Vdd）時，NAND閘1910之輸出處之電壓為低（0或接地），上文參考圖11及圖13中分別示出之NAND閘1100及1300描述了NAND閘1910之實例。此外，根據反轉器1920之操作，當NAND閘1910之輸出處之電壓為低（0或接地）時，反轉器1920之輸出O1處之電壓等於或實質上等於Vdd+Vcc，反轉器1920之輸出O2處之電壓等於或實質上等於Vdd，且反轉器1920之輸出O3處之輸出電壓等於或實質上等於Vdd+Vcc，上文參考圖3及圖5中分別示出之反轉器300及500描述了反轉器1920之實例。
另外，根據NAND閘1910之操作，當輸入INA及INB中之任一者處之電壓為低（0或接地）時，NAND閘1710之輸出處之電壓為高（等於或實質上等於Vdd），上文參考圖11及圖13中分別示出之NAND閘1100及1300描述了NAND閘1910之實例。此外，根據反轉器1720之操作，當NAND閘1710之輸出處之電壓為高時，反轉器1720之輸出O1處之電壓等於或實質上等於Vdd，反轉器1720之輸出O2處之電壓等於或實質上等於接地，且反轉器1720之輸出O3處之輸出電壓等於或實質上等於接地，上文參考圖3及圖5中分別示出之反轉器300及500描述了反轉器1720之實例。
圖21為GaN及或反轉（And Or Invert；AOI）閘2100之實施例的簡化示意圖。AOI閘2100包括下拉AOI邏輯2110、下拉AOI邏輯2120、上拉FET 2130、上拉AOI邏輯2140、電阻元件2150、電容器2160及位準移位電路系統2170。在一些實施例中，電阻元件2150包含被動電阻器。在一些實施例中，電阻元件2150包含dmode FET，其閘極電極連接至輸出節點O1或輸出節點O3。在一些實施例中，電阻元件2150包含被動電阻器及dmode FET兩者，dmode FET之閘極電極連接至輸出節點O1或輸出節點O3，其中dmode FET之汲極及源極端子連接至被動電阻器之相對端子。在一些實施例中，使用其他位準移位電路以代替位準移位FET 2170及位準移位電容器2180。
如圖21中所示出，AOI電路2100在匯流排IN處接收多個輸入，並分別在節點O1、O2及O3處產生三個輸出。三個輸出中之任一者或全部可用作其他電路系統之輸入信號。基於其他電路系統之功能需求判定要使用哪些輸出。
參考圖21，在操作中，如由熟習此項技術者所理解，下拉AOI邏輯2110基於匯流排IN處之輸入將輸出節點O2選擇性地電連接至接地。下拉AOI邏輯2110包含FET之配置，其被組態為在滿足輸入之預定AND及OR邏輯條件的情況下將輸出節點O2電連接至接地。相似地，下拉AOI邏輯2120包含FET之配置，其被組態為在滿足輸入之預定AND及OR邏輯條件的情況下將輸出節點O3電連接至接地。相似地，上拉AOI邏輯2140包含FET之配置，其被組態為在滿足輸入之預定AND及OR邏輯條件的情況下將輸出節點O1電連接至電源電壓Va。圖23中示出了AOI邏輯之非限制性實例。
位準移位電路2170被組態為在匯流排IN處接收輸入，並輸出用於上拉AOI邏輯2140之每一輸入之位準移位版本，上拉AOI邏輯2140基於由位準移位電路2170產生之輸入之位準移位版本將輸出節點O1選擇性地電連接至電源電壓Va。
圖22為例如用於GaN AOI閘（諸如圖21之AOI閘2100）之位準移位電路2200之實施例的簡化示意圖。在此實施例中，AOI閘具有三個輸入。因此，位準移位電路2200具有三個位準移位器2210A、2210B及2210C，其分別接收三個輸入DINA、DINB及DINC，並分別產生三個輸入DINA、DINB及DINC之位準移位版本分別作為輸出信號DLSA、DLSB及DLSC。位準移位器2210A、2210B及2210C中之每一者之操作與上文參考對應位準移位結構所描述之操作相似或相同，該等對應位準移位結構各自具有位準移位電容器及位準移位FET。
圖23為用於GaN AOI閘（諸如圖21之AOI閘2100）之AOI邏輯電路2300之實施例的簡化示意圖。AOI邏輯電路2300回應於輸入IINA、INB及INC滿足由INA * (INB + INC)描述之邏輯條件而電連接節點NA及NB。因此，當在AOI閘2100中使用時，AOI閘2100具有由NOT(INA * (INB + INC))描述之邏輯功能性。AOI邏輯電路2300僅僅為實例。如由熟習此項技術者所理解，可使用其他AOI邏輯電路2300來形成任何數目之其他邏輯功能。
另外，在節點IN處之輸入為低（0或接地）時，節點O2及O3處之輸出未由下拉FET 2110及2120保持為接地或實質上接地。因此，電流自輸出節點O1通過電阻元件2150流動至輸出節點O3。結果，輸出節點O3處之電壓增加。一旦輸出節點O3處之電壓超過上拉FET 2130之臨限值電壓，上拉FET 2130就接通，且輸出節點O2處之電壓朝著電源電壓Vb增加。輸出節點O2處電壓增加由電容器2160耦合至輸出節點O1，並通過電阻元件2150自輸出節點O1耦合至輸出節點O3。輸出節點O1、O2及O3處之電壓繼續增加，直至輸出節點O2處之電壓變得等於或實質上等於電源電壓Vb，輸出節點O1處之電壓變得等於或實質上等於電源電壓Va加上電源電壓Vb，且輸出節點O3處之電壓變得等於或實質上等於電源電壓Va加上電源電壓Vb。
在一些實施例中，電源電壓Vb等於或實質上等於電源電壓Va。基於什麼電壓被供應給用於電源電壓Va及Vb之單獨連接，電壓輸出係可控制的。如由熟習此項技術者所理解，此允許反轉器2100之位準移位功能之靈活設計。
圖24為GaN AO邏輯閘2400之實施例的簡化示意圖。AO邏輯閘2400包括AOI閘2410，其可與上文所論述之AOI閘2100相似或相同。可使用其他AOI閘。在操作中，如由熟習此項技術者所理解，AOI閘2410對匯流排IN處之輸入執行AND OR INVERT操作以在節點N1處產生輸出。AO邏輯閘2400亦包括反轉器2420。反轉器2420可與上文所論述之反轉器100、200及300中之任一者相似或相同。可使用其他反轉器電路。在操作中，如由熟習此項技術者所理解，反轉器2420基於節點N1處之信號產生輸出OUT1、OUT2及OUT3。
如由熟習此項技術者所理解，本文中所描述之各種電路可組合以形成更複雜的電路。舉例而言，使用此項技術中所知之技術，可形成鎖存器、正反器、XOR閘及其他電路。
除非將本文中所論述之FET以其他方式指定為dmode（或耗盡模式）FET，否則該等FET為增強模式FET。
本文中所論述之每一電路包括一個或多個發明特徵。該等電路之各種特徵可與被預期但出於簡潔起見而未特定地論述之特徵組合地應用於電路之其他實施例。
可在其他半導體技術中實踐本文中所論述之設備之各個態樣。舉例而言，可在矽、鍺、砷化鎵、碳化矽、有機及其他技術中實踐本文中所論述之設備之各個態樣。
儘管已描述了本發明之各種實施例，但是對於熟習此項技術者而言將顯而易見，在本發明之範圍內的更多實施例及實施方案係可能的。因此，除了按照所附申請專利範圍及其等同物之外，本發明不應受限制。
儘管藉助於如上文所描述之特定實施例揭示了本發明，但是彼等實施例並不意欲限制本發明。基於上文所揭示之方法及技術態樣，熟習此項技術者可在不脫離本發明之精神及範圍的情況下對所呈現之實施例進行變化及改變。
100:GaN反轉器 110:下拉FET 120:下拉FET 130:上拉FET 140:上拉FET 150:電阻元件 160:電容器 310:下拉FET 320:下拉FET 320:下拉FET 330:上拉FET 340:上拉FET 350:電阻元件 360:電容器 370:位準移位FET 380:位準移位電容器 500:GaN反轉器 510:下拉FET 520:下拉FET 530:上拉FET 540:dmode上拉FET 550:電阻元件 560:電容器 700:GaN NOR閘 710A:下拉FET 710B:下拉FET 720A:下拉FET 720B:下拉FET 730:上拉FET 740A:上拉FET 740B:上拉FET 750:電阻元件 760:電容器 770A:位準移位FET 770B:位準移位FET 780A:位準移位電容器 780B:位準移位電容器 900:GaN NOR閘 910A:下拉FET 910B:下拉FET 920A:下拉FET 920B:下拉FET 930:上拉FET 940A:dmode上拉FET 940B:dmode上拉FET 950:電阻元件 960:電容器 1100:GaN NAND閘 1110A:下拉FET 1110B:下拉FET 1120A:下拉FET 1120B:下拉FET 1130:上拉FET 1140A:上拉FET 1140B:上拉FET 1150:電阻元件 1160:電容器 1170A:位準移位FET 1170B:位準移位FET 1180A:位準移位電容器 1180B:位準移位電容器 1300:GaN NAND閘 1310A:下拉FET 1310B:下拉FET 1320A:下拉FET 1320B:下拉FET 1330:上拉FET 1340A:dmode上拉FET 1340B:dmode上拉FET 1350:電阻元件 1360:電容器 1500:GaN緩衝器 1510:反轉器 1520:反轉器 1700:GaN OR閘 1710:NOR閘 1720:反轉器 1900:GaN AND閘 1910:NAND閘 1920:反轉器 2100:GaN及或反轉（AOI）閘 2110:下拉AOI邏輯 2120:下拉AOI邏輯 2130:上拉FET 2140:上拉AOI邏輯 2150:電阻元件 2160:電容器 2170:位準移位電路系統 2200:位準移位電路 2210A:位準移位器 2210B:位準移位器 2210C:位準移位器 2300:AOI邏輯電路 2400:GaN AO邏輯閘 2410:AOI閘 2420:反轉器 DINA:輸入 DINB:輸入 DINC:輸入 DLSA:輸出信號 DLSB:輸出信號 DLSC:輸出信號 IN:節點 INA:節點 INB:節點 INC:第三輸入 NA:節點 NB:節點 N1:節點 N1A:節點 N1B:節點 O1:輸出節點 O2:輸出節點 O3:輸出節點 OUT1:輸出 OUT2:輸出 OUT3:輸出 Va:電源電壓 Vb:電源電壓 Vcc:電壓 Vdd:供電 Vt:臨限值電壓
圖1為GaN反轉器之實施例的簡化示意圖。
圖2為示出圖1之反轉器之操作的波形圖。
圖3為GaN反轉器之實施例的簡化示意圖。
圖4為示出圖3之反轉器之操作的波形圖。
圖5為GaN反轉器之實施例的簡化示意圖。
圖6為示出圖5之反轉器之操作的波形圖。
圖7為GaN NOR閘之實施例的簡化示意圖。
圖8為示出圖7之NOR閘之操作的波形圖。
圖9為GaN NOR閘之實施例的簡化示意圖。
圖10為示出圖9之NOR閘之操作的波形圖。
圖11為GaN NAND閘之實施例的簡化示意圖。
圖12為示出圖11之NAND閘之操作的波形圖。
圖13為GaN NAND閘之實施例的簡化示意圖。
圖14為示出圖13之NAND閘之操作的波形圖。
圖15為GaN緩衝器之實施例的簡化示意圖。
圖16為示出圖15之緩衝器之操作的波形圖。
圖17為GaN OR閘之實施例的簡化示意圖。
圖18為示出圖17之OR閘之操作的波形圖。
圖19為GaN AND閘之實施例的簡化示意圖。
圖20為示出圖19之AND閘之操作的波形圖。
圖21為GaN AOI閘之實施例的簡化示意圖。
圖22為例如用於GaN AOI閘之位準移位電路之實施例的簡化示意圖。
圖23為用於GaN AOI閘之AOI邏輯電路之實施例的簡化示意圖。
圖24為GaN AO閘之實施例的簡化示意圖。
100:GaN反轉器
110:下拉FET
120:下拉FET
130:上拉FET
140:上拉FET
150:電阻元件
160:電容器
IN:節點
O1:輸出節點
O2:輸出節點
O3:輸出節點
Va:電源電壓
Vb:電源電壓
Vt:臨限值電壓

Claims (20)

  1. 一種GaN數位電路，其包含：包含GaN之一基板；在該基板上之一第一輸出節點，其中該第一輸出節點處之一電壓被組態為在第一電壓與第二電壓之間切換，其中該第一電壓小於該第二電壓；在該基板上之一上拉開關，該上拉開關包含：一閘極，連接至該第一輸出節點之一源極，及連接至一供電節點之一汲極，該供電節點具有等於或實質上等於該第二電壓之一電壓，其中該上拉開關被組態為回應於該閘極處之一電壓而使該第一輸出節點處之一電壓等於該第二電壓；在該基板上之一電容器，該電容器具有一第一端子，該電容器被組態為回應於該第一輸出節點處之該電壓增加至該第二電壓而使該閘極處之該電壓實質上增加至該第二電壓及一第三電壓之總和；及在該基板上之一第一耗盡模式充電開關，其中該第一耗盡模式充電開關被組態為在該第一輸出節點處之該電壓等於或實質上等於該第一電壓時使該電容器之該第一端子處之一電壓變得實質上等於該第三電壓，並被組態為在該第一輸出節點處之該電壓等於或實質上等於該第二電壓時實質上不導通。
  2. 如請求項1之GaN數位電路，其中該第一耗盡模式充電開關包含一閘極，其中該第一耗盡模式充電開關被組態為回應於該第一耗盡模式充電開關之該閘極處之一電壓實質上等於該第二電壓而使該電容器之該第一端子處之該電壓變得實質上等於該第二電壓。
  3. 如請求項1之GaN數位電路，其中該第二電壓及該第三電壓相 等。
  4. 如請求項1之GaN數位電路，其進一步包含一第二輸出節點，其中該第二輸出節點連接至該電容器之該第一端子。
  5. 如請求項3之GaN數位電路，其中該第二輸出節點之電壓被組態為在該第三電壓與該第二電壓及該第三電壓之總和之間切換。
  6. 如請求項4之GaN數位電路，其進一步包含一第三輸出節點，其中該第三輸出節點連接至該上拉開關之該閘極。
  7. 如請求項1之GaN數位電路，其中該電容器之該第一端子通過一電阻元件連接至該上拉開關之該閘極。
  8. 如請求項7之GaN數位電路，其中該電阻元件包含一被動電阻器元件。
  9. 如請求項7之GaN數位電路，其中該電阻元件包含一耗盡模式開關。
  10. 如請求項6之GaN數位電路，其進一步包含一第一下拉開關，該第一下拉開關被組態為回應於一第一輸入信號而使該第一輸出節點處之一電壓實質上等於一接地電壓，其中該第一耗盡模式充電開關被組態為回應於該第一輸入信號而使該電容器之該第一端子處之該電壓變得實質上等於該第二電壓。
  11. 如請求項10之GaN數位電路，其中該第一耗盡模式充電開關之該閘極及該第一下拉開關之一閘極各自電連接至該第一輸入信號。
  12. 如請求項10之GaN數位電路，其進一步包含一第二下拉開關，該第二下拉開關包含電連接至該第一輸入信號之一閘極，其中該第二下拉開關被組態為回應於該第一輸入信號而使該上拉開關之該閘極處之該電壓實質上等 於該接地電壓。
  13. 如請求項12之GaN數位電路，其中回應於一第二輸入信號：該上拉開關被組態為使該第一輸出節點處之該電壓變得實質上等於該第二電壓；且該電容器被組態為使該第二輸出節點及該第三輸出節點處之該等電壓變得實質上等於該第二電壓及該第三電壓之總和。
  14. 如請求項13之GaN數位電路，其中該第二電壓及該第三電壓相等。
  15. 如請求項1之GaN數位電路，其中該第一輸出節點處之該電壓被組態為回應於一單個輸入而在該第一電壓與該第二電壓之間切換，且該數位電路執行一邏輯反轉及一邏輯緩衝器功能中之至少一者。
  16. 如請求項1之GaN數位電路，其進一步包含在該基板上之一第二耗盡模式充電開關，其中該第二耗盡模式充電開關被組態為在該第一輸出節點處之該電壓等於或實質上等於該第一電壓時使該電容器之該第一端子處之一電壓變得實質上等於該第三電壓，並被組態為在該第一輸出節點處之該電壓等於或實質上等於該第二電壓時實質上不導通，其中該第一輸出節點處之該電壓被組態為回應於第一輸入及第二輸入而在該第一電壓與該第二電壓之間切換，且該數位電路執行一邏輯NOR功能及一邏輯NAND功能中之至少一者。
  17. 一種GaN數位電路，其包含：包含GaN之一基板；在該基板上之第一GaN數位邏輯電路及第二GaN數位邏輯電路，其中該第一GaN數位邏輯電路之一輸出與該第二GaN數位邏輯電路之一輸入電連接，其中該第一GaN數位邏輯電路及該第二GaN數位邏輯電路中之每一者包含： 在該基板上之一第一輸出節點，其中該第一輸出節點處之一電壓被組態為在第一電壓與第二電壓之間切換，其中該第一電壓小於該第二電壓；在該基板上之一上拉開關，該上拉開關包含：一閘極，連接至該第一輸出節點之一源極，及連接至一供電節點之一汲極，該供電節點具有等於或實質上等於該第二電壓之一電壓，其中該上拉開關被組態為回應於該閘極處之一電壓而使該第一輸出節點處之一電壓等於該第二電壓；在該基板上之一電容器，該電容器具有連接至該上拉開關之該閘極之一第一端子，其中該電容器被組態為回應於該第一輸出節點處之該電壓增加至該第二電壓而使該閘極處之該電壓實質上增加至該第二電壓及一第三電壓之總和；及在該基板上之一第一耗盡模式充電開關，其中該第一耗盡模式充電開關被組態為在該第一輸出節點處之該電壓等於或實質上等於該第一電壓時使該電容器之該第一端子處之一電壓變得實質上等於該第三電壓，並被組態為在該第一輸出節點處之該電壓等於或實質上等於該第二電壓時實質上不導通。
  18. 如請求項17之GaN數位電路，其中該第一GaN數位邏輯電路進一步包含在該基板上之一第二耗盡模式充電開關，其中該第二耗盡模式充電開關被組態為在該第一輸出節點處之該電壓等於或實質上等於該第一電壓時使該電容器之該第一端子處之一電壓變得實質上等於該第三電壓，並被組態為在該第一輸出節點處之該電壓等於或實質上等於該第二電壓時實質上不導通，其中該第一輸出節點處之該電壓被組態為回應於第一輸入及第二輸入而在該第一電壓與該第二電壓之間切換，其中該第一GaN數位邏輯電路執行一邏輯NOR 功能及一邏輯NAND功能中之一者，且其中該第二GaN數位邏輯電路執行一邏輯反轉功能。
  19. 如請求項17之GaN數位電路，其中該第一GaN數位邏輯電路之該第一電壓及該第二電壓相等。
  20. 如請求項19之GaN數位電路，其中該第二GaN數位邏輯電路之該第一電壓及該第二電壓不相等。
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