TWI732473B

TWI732473B - 形成晶粒結構的方法及晶粒結構

Info

Publication number: TWI732473B
Application number: TW109106287A
Authority: TW
Inventors: 游秀美; 張維展; 林長生; 吳俊儀
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2020-02-26
Filing date: 2020-02-26
Publication date: 2021-07-01
Also published as: TW202133226A

Abstract

一種形成複數個晶粒結構的方法，包括提供晶圓結構，晶圓結構包括基底以及設置於基底上的半導體疊層，且半導體疊層位於晶粒區和切割道區內。接著，移除切割道區內的半導體疊層及基底，以於基底內形成溝槽。在形成溝槽後，減薄基底以獲得減薄的基底。最後，對減薄的基底施行分離製程。

Description

形成晶粒結構的方法及晶粒結構

本揭露係關於一種形成晶粒結構的方法，特別是關於一種切割具有半導體層的晶圓結構，以獲得多個晶粒結構的方法。

隨著5G通訊及電動車產業的發展，對於高頻率、高功率半導體元件的需求也日益成長，這些高頻率、高功率半導體元件可例如是高頻電晶體、高功率場效電晶體、或高電子遷移率電晶體(high electron mobility transistor,HEMT)。高頻率、高功率半導體元件一般係採用半導體化合物，例如氮化鎵、碳化矽等III-V族半導體化合物，其具備高頻率、耐高壓、低導通電阻等特性。

一般而言，製備高頻率、高功率半導體元件的過程會包括在晶圓基底上磊晶成長半導體疊層，並在半導體疊層之上或之中形成電極、插塞、內連線、介電層、或鈍化層，以於晶圓基底的晶粒區內形成所需的高頻率、高功率半導體元件。之後可以施行切割製程，以分離相鄰的晶粒區，而獲得多個晶粒結構。

然而，對於上述的半導體元件，由於半導體疊層的熱膨脹係數會不同於晶圓基底的熱膨脹係數，因此在磊晶成長半導體疊層的過程中，容易在半導體疊層中或是在半導體疊層和晶圓基底之間蓄積應力，不但使得晶圓基底發生形變，例如彎曲(bow)或翹曲(warp)，甚至會使得半導體疊層自晶圓基底剝離，而大幅降低了製程的良率。此外，隨著晶圓基底的尺寸的增加，其形變的程度會更趨嚴重。

因此，有必要提供一種改良的形成晶粒結構的方法及晶粒結構，以解決先前技術中存在的缺失。

有鑑於此，本揭露係提供一種形成晶粒結構的方法及晶粒結構，以解決先前技術所面臨的技術問題。

根據本揭露的一實施例，係提供一種形成晶粒結構的方法，包括提供晶圓結構，晶圓結構包括基底以及設置於基底上的半導體疊層，且半導體疊層位於晶粒區和切割道區內。接著，移除切割道區內的半導體疊層及基底，以於基底內形成溝槽。在形成溝槽後，減薄基底以獲得減薄的基底。最後，對減薄的基底施行分離製程。

根據本揭露的另一實施例，係提供一種晶粒結構，包括基底以及設置於基底上的半導體疊層。其中基底具有第一厚度，半導體疊層具有第二厚度，且第二厚度和第一厚度的比值約為0.004至0.5。

10:晶圓結構

12:晶粒區

14:切割道區

14a:行切割道區

14b:列切割道區

102:基底

102B:底面

104:半導體疊層

106:應力層

108:緩衝層

110:元件層

120:溝槽

122:底面

130:雷射光束

140:鋸片

200:晶粒結構

202:側壁

204:側壁

300:方法

302:步驟

304:步驟

306:步驟

308:步驟

310:步驟

312:步驟

400:方法

D₁:深度

D₂:深度

T₁:厚度

T₂:厚度

T₃:厚度

W₁:寬度

W₂:寬度

第1圖是本揭露一實施例的晶圓結構的俯視示意圖。

第2圖是本揭露一實施例的晶圓結構沿著切線A-A’的剖面示意圖。

第3圖是本揭露一實施例在晶圓結構中形成溝槽後的剖面示意圖。

第4圖是本揭露一實施例在減薄晶圓結構後的剖面示意圖。

第5圖是本揭露一實施例在切割晶圓結構以成為晶粒後的剖面示意圖。

第6圖是本揭露一實施例將溝槽加深後的剖面示意圖。

第7圖是本揭露一實施例在減薄晶圓結構後的剖面示意圖。

第8圖是本揭露一實施例的晶粒結構的剖面示意圖。

第9圖是本揭露一實施例的形成多個晶粒結構的製作方法流程圖。

第10圖是本揭露另一實施例的形成多個晶粒結構的製作方法流程圖。

本揭露提供了數個不同的實施例，可用於實現本揭露的不同特徵。為簡化說明起見，本揭露也同時描述了特定構件與佈置的範例。提供這些實施例的目的僅在於示意，而非予以任何限制。

本揭露中針對「第一部件形成在第二部件上或上方」的敘述，其可以是指「第一部件與第二部件直接接觸」，也可以是指「第一部件與第二部件之間另存在有其他部件」，致使第一部件與第二部件並不直接接觸。此外，本揭露中的各種實施例可能使用重複的元件符號和/或文字註記。使用這些重複的元件符號與文字註記是為了使敘述更簡潔和明確，而非用以指示不同的實施例及/或配置之間的關聯性。

另外，針對本揭露中所提及的空間相關的敘述詞彙，例如：「在...之下」、「在...之上」、「低」、「高」、「下方」、「上方」、「之下」、「之上」、「底」、「頂」和類似詞彙時，為便於敘述，其用法均在於描述圖式中一個部件或特徵與另一個(或多個)部件或特徵的相對關係。除了圖式中所顯示的擺向外，這些空間相關詞彙也用來描述半導體裝置在製作過程中、使用中以及操作時的可能擺向。舉例而言，當半導體裝置被旋轉180度時，原先設置於其他部件「上方」的某部件便會變成設置於其他部件「下方」。因此，隨著半導體裝置的擺向的改變(旋轉90度或其它角度)，用以描述其擺向的空間相關敘述亦應透過對應的方式予以解釋。

雖然本揭露使用第一、第二、第三等等用詞，以敘述種種元件、部件、區域、層、及/或區塊(section)，但應了解此等元件、部件、區域、層、及/或區塊不應被此等用詞所限制。此等用詞僅是用以區分某一元件、部件、區域、層、及/或區塊與另一個元件、部件、區域、層、及/或區塊，其本身並不意含及代表該元件有任何之前的序數，也不代表某一元件與另一元件的排列順序、或是製造方法上的順序。因此，在不背離本揭露之具體實施例之範疇下，下列所討論之第一元件、部件、區域、層、或區塊亦可以第二元件、部件、區域、層、或區塊之詞稱之。

本揭露中所提及的「約」或「實質上」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」或「實質上」的情況下，仍可隱含「約」或「實質上」之含義。

本揭露中所提及的「耦接」、「耦合」、「電連接」一詞包含任何直接及間接的電氣連接手段。舉例而言，若文中描述第一部件耦接於第二部件，則代表第一部件可直接電氣連接於第二部件，或透過其他裝置或連接手段間接地電氣連接至該第二部件。

在本揭露中，「III-V族半導體(group III-V semiconductor)」係指包含至少一III族元素與至少一V族元素的化合物半導體。其中，III族元素可以是硼(B)、鋁(Al)、鎵(Ga)或銦(In)，而V族元素可以是氮(N)、磷(P)、砷(As)或銻(Sb)。進一步而言，「III-V族半導體」可以包括：氮化鎵(GaN)、磷化銦(InP)、砷化鋁(AlAs)、砷化鎵(GaAs)、氮化鋁鎵(AlGaN)、氮化銦鋁鎵(InAlGaN)、氮化銦鎵(InGaN)、氮化鋁(AlN)、磷化鎵銦(GaInP)、砷化鋁鎵(AlGaAs)、砷化鋁銦(InAlAs)、砷化鎵銦 (InGaAs)、其類似物或上述化合物的組合，但不限於此。此外，端視需求，III-V族半導體內亦可包括摻質，而為具有特定導電型的III-V族半導體，例如N型或P型III-V族半導體。

雖然下文係藉由具體實施例以描述本揭露，然而本揭露的原理亦可應用至其他的實施例。此外，為了不致使本發明之精神晦澀難懂，特定的細節會被予以省略，該些被省略的細節係屬於所屬技術領域中具有通常知識者的知識範圍。

第1圖是本揭露一實施例的晶圓結構的俯視示意圖。第9圖是本揭露一實施例的形成多個晶粒結構的製作方法流程圖。根據本揭露一實施例，形成多個晶粒結構的製作方法300包括施行步驟302，提供晶圓結構，晶圓結構包括基底和半導體疊層。在此製程階段，如第1圖所示，晶圓結構10可以是經過適當半導體製程處理(例如：磊晶、沉積、蝕刻、摻雜等製程)而獲得的晶圓結構10，其可以被區分成多個晶粒區12及設置於晶粒區12間的多個切割道區14。其中，各晶粒區12內可以設置有至少一半導體元件，例如高頻率電晶體元件、高功率電晶體元件或高電子遷移率電晶體元件，但不限定於此。切割道區14可包括交錯排列的子切割道區，例如行(column)切割道區14a及列(row)切割道區14b。切割道區14可分隔相鄰的兩晶粒區12，且其位置係對應切割道(scribe line)之位置。

第2圖是本揭露一實施例的晶圓結構沿著切線A-A’的剖面示意圖。如第2圖所示，晶圓結構10包括基底102、半導體疊層104及元件層110。其中，基底102可以是厚度T1為約500μm至約900μm(例如是500μm、600μm、700μm、800μm、900μm或任何中間數值)的高機械強度基底，例如碳化矽(SiC)、氧化鋁(Al₂O₃)、藍寶石(sapphire)、氮化鋁等陶瓷基底。於一實施例中，基底102表面可設置一接合層(圖未繪示)，使得半導體疊層104可疊置於陶瓷基底上，其中接合層材料例如包括矽，厚度約50奈米至約500奈米。於本揭露中，「高機械強度基底」係指機械強度高於單晶矽基底的任何基底，其材質不限於上述材質。於一實施例中，高機械強度基底的機械強度大於約340MPa。在一些實施例中，更包含單一或多層的絕緣材料層以及/或其他合適的材料層，例如半導體層，設置於基底102與半導體疊層104之間。絕緣材料層可以是氧化物、氮化物、氮氧化物、或其他合適的絕緣材料。於一實施例中，單一或多層的絕緣材料層以及/或其他合適的材料層會包覆基底102。

半導體疊層104會連續分布於基底102上，使其橫跨至少至少二晶粒區12和至少一切割道區14。半導體疊層104可以是厚度T₂為約1μm至約25μm(例如是1μm、5μm、10μm、15μm、20μm、25μm或任何中間數值)的半導體疊層104，其可包括複數個半導體子層，例如是複數個III-V族半導體子層，各III-V族半導體子層的組成包括氮化鎵(GaN)、磷化銦(InP)、砷化鋁(AlAs)、砷化鎵(GaAs)、氮化鋁鎵(AlGaN)、氮化銦鋁鎵(InAlGaN)或氮化銦鎵(InGaN)、氮化鋁(AlN)、磷化鎵銦(GaInP)、砷化鋁鎵(AlGaAs)、砷化鋁銦(InAlAs)、砷化鎵銦(InGaAs)，但不限定於此。根據本揭露的一實施例，半導體疊層104可以包括應力層106，例如材質是III-V族半導體或是其他適合的半導體的應力層。為了降低熱膨脹係數及晶格的差異，可以額外在應力層106和基底102之間設置緩衝層(buffer layer)108，或稱為應力緩衝層(stress release layer)，使得半導體疊層104可至少包括緩衝層108和設置於緩衝層108上的應力層106。其中，緩衝層108可包括複數個III-V族半導體子層，在一些實施例中，緩衝層108的材料可包含氮化鋁、氮化鎵(GaN)、氮化鎵鋁(Al_xGa_1-xN，其中0<x<1)、其它合適的材料、或前述之組合。元件層110可以被設置於半導體疊層104上，元件層110內可以包括閘電極、源/汲電極、插塞、內連線、介電層、或鈍化層等部件或層，且元件層110內的部分部件或層可延伸至半導體疊層104內。

根據本揭露的一實施例，對於製作方法300中的步驟302，可包括施行至少一高溫製程以及至少一降溫製程。其中，高溫製程可例如是施行溫度高於500℃的磊晶製程，而降溫製程可例如是在磊晶製程後將基底放置於室溫環境。根據本揭露的一實施例，製作晶圓結構10的製程可以包括：提供基底102。接著，在製程溫度大於500℃的條件下，形成半導體疊層104於基底102上。繼以形成元件層110。最後，在形成半導體疊層104於基底102上後，將基底102放置於溫度為25℃至30℃的環境中。由於上述製程包括施行高溫製程和降溫製程，或甚至包括施行多次的高溫製程和降溫製程，會使得半導體疊層104和基底102間累積應力。

第3圖是本揭露一實施例在晶圓結構中形成溝槽後的剖面示意圖。根據本揭露的一實施例，可施行步驟304，對切割道區14施予雷射切割製程(laser grooving)，使得切割道區14內的至少一層(例如：元件層110、半導體疊層104、或基底102)可以被雷射光束130熔融或氣化，以於晶圓結構10中形成至少一溝槽120，而截斷原本呈現連續分布的半導體疊層104。藉由截斷半導體疊層104，可以使得某一晶粒區12內累積的應力不會被傳遞至相鄰的另一晶粒區12內，因此可以降低整體半導體疊層104施加至基底102的應力。此外，為了進一步讓應力可被分散於溝槽底面122，或是使得某一晶粒區12內累積的應力更不容易被傳遞至相鄰的另一晶粒區12內，可以讓溝槽120進一步延伸至基底102內，並溝槽120的剖面型貌呈現由上至下漸縮。舉例而言，溝槽120的開口可以具有寬度W₁為約20μm至約100μm(例如是20μm、40μm、60μm、80μm、100μm或任何中間數值)，溝槽120在基底102內的深度D₁為約1μm至約50μm(例如是1μm、5μm、10μm、20μm、30μm、40μm或50μm或任何中間數值)，且溝槽120的深度D₁和基底102的厚度T₁的比值為約0.001至約0.06。需注意的是，上述藉由雷射切割製程以形成溝槽120僅為例示，本揭露形成溝槽120的製程不限於雷射切割製程。

第4圖是本揭露一實施例在減薄晶圓結構後的剖面示意圖。在形成溝槽120後，可施行步驟306，將基底102予以減薄。舉例而言，根據本揭露的一實施例，可以對基底102的底面102B施行研磨製程(grinding)，使得基底102的厚度從厚度T₁減薄至厚度T₃(厚度T₃可為約50μm至約250μm，或任何中間數值)。由於在減薄基底102前，晶圓結構10內已經設置有溝槽120，而使得某一晶粒區12內累積的應力不容易被傳遞至相鄰的另一晶粒區12內。如此，即便減薄後的基底102的整體機械強度會小於減薄前的基底102的整體機械強度，而使得基底或許有些形變，但由於晶粒區12內的半導體疊層104，因有溝槽的應力釋放，使得半導體疊層104不會產生形變或甚至剝離基底102。

第5圖是本揭露一實施例在切割晶圓結構以成為晶粒後的剖面示意圖。在減薄基底102後，可施行步驟308，使得相鄰晶粒區12內的基底102彼此分離，而形成至少二晶粒結構200。舉例而言，根據本揭露的一實施例，可以對晶圓結構施行劈裂製程或機械切割製程，使得各溝槽120下方的基底102發生斷裂。在形成晶粒結構200時，基底102的下部側壁202可具有第一斜度，半導體疊層104的部分側壁204(例如相應於應力層106的側壁)可具有第二斜度，且第一斜度大於第二斜度。

根據上述實施例，係採用製作方法300，例如透過雷射切割晶圓結構、減薄基底、分離基底等製程，以製作至少二晶粒結構200，然而本揭露不限定於此，以下就本揭露的其他實施例加以描述。其中，為了簡潔起見，下文僅就實施例間的不同差異處予以描述。

第10圖是本揭露另一實施例的形成多個晶粒的製作方法流程圖。根據本揭露一實施例，形成多個晶粒結構的製作方法400可包括步驟302，提供晶圓結構。其中，第10圖步驟302類似如上述第9圖實施例的步驟302。藉由施行步驟 302，而可獲得類似如第2圖所示的結構。接著，可以施行步驟304，對切割道區施予雷射切割製程(laser grooving)，使得切割道區內的層(例如：元件層、半導體疊層、或基底)可以被雷射光束熔融或氣化，以於晶圓結構中形成至少一溝槽。其中，第10圖步驟304類似如第9圖實施例的步驟304。藉由施行步驟304，而可獲得類似如第3圖所示的結構。

第6圖是本揭露一實施例將溝槽加深後的剖面示意圖。在施行上述步驟而獲得溝槽120後，可施行步驟310，以進一步加深溝槽120。舉例而言，可以利用機械切割製程，使得溝槽120由原先的深度D₁加深至深度D₂。其中，機械切割製程中所採用的鋸片(saw blade)140的厚度會決定加深後的溝槽120的底面122的寬度W₂。根據本揭露的一實施例，溝槽120底面的寬度W₂會小於溝槽120開口的寬度W₁。此外，在加深溝槽120後，溝槽120的下部側壁202的斜度(steepness)會大於溝槽120的上部側壁204(例如相應於應力層106的側壁)的斜度。由於在施行機械切割製程前，溝槽120的底面122便已經位在基底102內，因此在施行機械切割製程時，來自於鋸片140的應力便不會自溝槽120的底面122橫向延伸至半導體疊層104中，因此可以確保半導體疊層104的完整結構。

第7圖是本揭露一實施例在減薄晶圓結構後的剖面示意圖。施行步驟312，可以將晶圓結構的一側(例如元件層側)固定至載台，並對基底102的底面102B施行研磨製程，使得基底102的厚度從厚度T₁減薄至厚度T₃(厚度T₃可為約50μm至約250μm，或任何中間數值)，並使得相鄰晶粒區12內的基底102彼此分離，而形成至少二晶粒結構200。其中，各晶粒結構200中基底102的厚度T₃會小於在施行研磨製程前各溝槽120在基底102內的深度D₂。因此，藉由施行研磨製程，可以同時達到減薄基底102以及分離基底102中的各晶粒區12的作用。

第8圖是本揭露一實施例的晶粒結構的剖面示意圖。藉由施行上述的形成多個晶粒結構的製作方法300或製作方法400，可製得至少一晶粒結構200。如第8圖所示，根據本揭露一實施例，晶粒結構200可包括基底102以及設置於基底102上的半導體疊層104，其中基底102可例如是陶瓷基底，而半導體疊層104可例如是III-V族半導體疊層。基底102具有小於250微米的第一厚度，半導體疊層104具有第二厚度，且第二厚度和第一厚度的比值為約0.004至約0.5。當半導體疊層104是III-V族半導體疊層時，III-V族半導體疊層可包括複數個III-V族半導體子層，各III-V族半導體子層的組成包括氮化鎵(GaN)、磷化銦(InP)、砷化鋁(AlAs)、砷化鎵(GaAs)、氮化鋁鎵(AlGaN)、氮化銦鋁鎵(InAlGaN)或氮化銦鎵(InGaN)。此外，III-V族半導體疊層可進一步包括緩衝層108和設置於緩衝層108上的應力層106。又，基底102的部分側壁202具有第一斜度，半導體疊層的部分側壁204具有第二斜度，第一斜度大於第二斜度。根據上述實施例，在減薄基底前，會先於晶圓結構中形成截斷半導體疊層的溝槽，以藉由溝槽釋放蓄積於半導體疊層中或是蓄積於半導體疊層和晶圓基底之間的應力。因此，晶圓結構便不易發生諸如彎曲(bow)或翹曲(warp)等的形變，也不易發生半導體疊層自基底剝離之情形，而可有效增加製程的良率。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

300:方法

302:步驟

304:步驟

306:步驟

308:步驟

Claims

一種形成複數個晶粒結構的方法，其中各該晶粒中包括高電子遷移率電晶體，該方法包括：提供一晶圓結構，包括至少二晶粒區且該晶圓結構包括：一基底；一半導體疊層，設置於該基底上；以及一元件層，設置於該半導體疊層上，其中該元件層內包括閘極電極、源極電極、汲極電極、插塞、內連線及介電層；施行一雷射切割製程，以移除部分該半導體疊層及該基底，以形成至少一溝槽，其中該基底內之該至少一溝槽的深度和該基底的厚度的比值為0.001至0.06；在形成該至少一溝槽後，減薄該基底，以獲得減薄的該基底；以及對減薄的該基底施行一分離製程。
如請求項1所述形成複數個晶粒結構的方法，其中該基底為陶瓷基底，且該陶瓷基底包括氮化鋁、碳化矽、氧化鋁、或前述之組合。
如請求項1所述形成複數個晶粒結構的方法，其中該基底的機械強度大於340MPa。
如請求項所1述形成複數個晶粒結構的方法，其中該半導體疊層包括複數個III-V族半導體子層，各該III-V族半導體子層的組成包括氮化鎵(GaN)、磷化銦(InP)、砷化鋁(AlAs)、砷化鎵(GaAs)、氮化鋁鎵(AlGaN)、氮化銦鋁鎵(InAlGaN)、氮化銦鎵(InGaN)、氮化鋁(AlN)、磷化鎵銦(GaInP)、砷化鋁鎵(AlGaAs)、砷化鋁銦(InAlAs)、砷化鎵銦(InGaAs)、或上述組合。
如請求項所1述形成複數個晶粒結構的方法，其中該半導體疊層包括一緩衝層和設置於該緩衝層上的一應力層。
如請求項1所述形成複數個晶粒結構的方法，其中形成該至少一溝槽的步驟還包括：在施行該雷射切割製程之後，對該至少一溝槽施行一機械切割製程。
如請求項1所述形成複數個晶粒結構的方法，其中減薄該基底的步驟包括施行一研磨製程。
如請求項1所述形成複數個晶粒結構的方法，其中對減薄的該基底施行該分離製程的步驟包括一劈裂製程或一機械切割製程。
如請求項1所述形成複數個晶粒結構的方法，另包括對該基底施行一研磨製程，且該研磨製程包括減薄該基底以及對減薄的該基底施行該分離製程的步驟。
如請求項1所述形成複數個晶粒結構的方法，其中提供該晶圓結構的步驟包括：提供該基底；在製程溫度大於500℃的條件下，形成該半導體疊層於該基底上；以及在形成該半導體疊層於該基底上後，將該基底放置於溫度為25℃至30℃的環境中。
一種包括高電子遷移率電晶體的晶粒結構，包括：一基底，該基底具有一第一厚度；至少一絕緣材料層，包覆至少部分之該基底；一半導體疊層，設置於該至少一絕緣材料層上，該半導體疊層具有一第二厚度，其中該第二厚度和該第一厚度的比值為0.004至0.5；一含矽接合層，設置於該基底及該半導體疊層之間；以及一元件層，設置於該半導體疊層上，其中該元件層內包括閘極電極、源極電極、汲極電極、插塞、內連線及介電層。
如請求項11所述的包括高電子遷移率電晶體的晶粒結構，其中該第一厚度小於250微米，且該第二厚度為1微米至25微米。
如請求項11所述的包括高電子遷移率電晶體的晶粒結構，其中該基底為陶瓷基底，且該陶瓷基底包括氮化鋁、碳化矽、氧化鋁、或前述之組合。
如請求項11所述的包括高電子遷移率電晶體的晶粒結構，其中該基底的機械強度大於340MPa。
如請求項11所述的包括高電子遷移率電晶體的晶粒結構，其中該半導體疊層包括複數個III-V族半導體子層。
如請求項15所述的包括高電子遷移率電晶體的晶粒結構，其中各該III-V族半導體子層的組成包括氮化鎵(GaN)、磷化銦(InP)、砷化鋁(AlAs)、砷化鎵(GaAs)、氮化鋁鎵(AlGaN)、氮化銦鋁鎵(InAlGaN)、氮化銦鎵(InGaN)、氮化鋁(AlN)、磷化鎵銦(GaInP)、砷化鋁鎵(AlGaAs)、砷化鋁銦(InAlAs)、砷化鎵銦(InGaAs)、或上述組合。
如請求項11所述的包括高電子遷移率電晶體的晶粒結構，其中該半導體疊層包括一緩衝層和設置於該緩衝層上的一應力層。
如請求項11所述的包括高電子遷移率電晶體的晶粒結構，其中該基底的部分側壁具有一第一斜度，該半導體疊層的部分側壁具有一第二斜度，該第一斜度大於該第二斜度。
如請求項11所述的包括高電子遷移率電晶體的晶粒結構，其中該至少一絕緣材料層的組成包括氧化物、氮化物、氮氧化物或上述組合。
如請求項11所述的包括高電子遷移率電晶體的晶粒結構，其中該至少一絕緣材料層設置於該基底與該半導體疊層之間。