TWI729145B - R鏈結-用以改良傳訊之晶粒上電感器結構 - Google Patents

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Abstract

積體電路(IC)晶片「晶粒上」電感器結構(系統及其製造方法)可改良該晶片的自一資料信號電路至一表面觸點之傳訊。此等電感器結構可包括：一第一資料信號電感器，其具有：(1)電耦接至一靜電放電(ESD)電路及該電路之一電容值的一第二端，及(2)電耦接至一該資料信號表面觸點及至該觸點處之一電容值的一第一端；及一第二資料信號電感器，其具有：(1)電耦接至該資料信號電路及該電路之一電容值的一第二端，(2)電耦接至該第一資料信號電感器之該第二端及至該ESD電路之該電容值的一第一端。該第一電感器及該第二電感器之電感器值可經選擇以抵消該等電容值，從而改良傳訊。

Description

R鏈結-用以改良傳訊之晶粒上電感器結構 發明領域
本發明之實施例大體上係關於積體電路(IC)晶片互連特徵，其用於至及經由資料信號通訊通道自一個晶片、經由半導體裝置封裝及至另一電子裝置或晶片(包括用以改良單端或串列匯流排中之傳訊之晶粒上電感器結構)的經改良之信號連接及傳輸。
發明背景
諸如微處理器、共處理器、圖形處理器以及其他微電子裝置之積體電路(IC)晶片(例如，「晶片」、「晶粒」、「IC」或「IC晶片」)常常使用封裝裝置(「封裝」)將IC晶片實體地及/或電氣地附接至電路板，諸如主機板(或主機板介面)。IC晶片(例如，「晶粒」)通常安裝於微電子基體封裝或封裝裝置內，微電子基體封裝或封裝裝置在其他功能中實現電連接以便在晶片與插口、主機板、另一晶片或另一下一層級組件(例如，微電子裝置)之間形成資料信號通訊通道。此等封裝裝置之一些實例為基體封裝、插入 件以及印刷電路板(PCB)基體，在其上可諸如藉由焊料凸塊而附接積體電路(IC)晶片、下一層級組件或其他封裝裝置。
本領域中需要用於製造此等晶片及封裝之便宜且高生產量之製程。另外，該製程可得到高晶片良率及晶片與封裝之間或晶片與附接至封裝之下一層級組件或晶片之間的經改良資料信號通訊通道。在一些情況下，本領域中需要晶片具有較佳組件以用於經由晶片之信號傳輸或接收電路(經由一或多個封裝)與至附接至封裝之另一下一層級組件或晶片之信號接收或傳輸電路之間的資料信號通訊通道提供穩定且清晰之高頻傳輸及接收資料信號。
依據本發明之一實施例，係特地提出一種積體電路(IC)晶片，包含：一資料信號電路，配置於該晶片內之一水平內層上且具有一資料信號輸出觸點；一資料信號表面觸點，配置於該晶片之一水平表面上；一第一資料信號電感器，具有：(1)一第二端，電耦接至一靜電放電(ESD)電路之一電容值及至該靜電放電(ESD)電路，及(2)一第一端，電耦接至該資料信號表面觸點處之一電容值及該資料信號表面觸點；以及一第二資料信號電感器，具有：(1)一第二端，電耦接至該資料信號電路之該資料信號輸出觸點及該資料信號電路之一電容值，(2)一第一端，電耦接至該第一資料信號電感器之該第二端及該ESD電路之該電容值。
100:計算系統/電子系統
108:晶片
120:接地
130:資料信號表面觸點
140:互連特徵
160、162、164:節點
171:電晶體
172:資料信號電路
173:電阻器
174:資料信號輸出觸點
175、176、177:電容/電容值
178:靜電放電(ESD)電路
181:第二電感器
181A、181B、184A、184B、184C、184D:電感器迴路
182、185:第二端
183、186:第一端
184:第一電感器
196:電感器結構
203:底部表面
200、300:曲線圖
212、214、312、314:曲線
222:頻率
224:阻抗Zout
232、234、236、238、239、332、334、338、339:交叉
324:插入損耗
430:方向
440、489A、489B:通孔觸點
441、487A、487B:觸點
483A、483B、486A、486B、486C、486D、486E、486F:端
487、489:下隘口
487C、489C:下隘口連接件
488、490:上隘口
500:計算裝置
502:主機板
504:處理器
506:通訊晶片
B:磁場或通量
L1、L2:電感
L1、L2:長度
L1A、L1B、L1C、L1D、L2A、L2B、:電感
LV2、LV3、LV4、LV5:層級
RT:電阻
W1、W2:寬度
本發明之實施例係借助於實例且不作為對附圖中之諸圖的限制來說明，在附圖中，相同參考指示類似元件。應注意，本揭露內容中對本發明之「一」或「一個」實施例之參考未必為同一實施例，且其意謂至少一個。
圖1為包括具有用以改良晶片之(例如，自)資料信號電路之資料信號輸出觸點與(例如，至)資料信號表面觸點之間的傳訊之「晶粒上」電感器結構之積體電路(IC)晶片之計算系統之示意圖。
圖2展示在具有用以改良晶片之資料信號電路之資料信號輸出觸點與資料信號表面觸點之間的傳訊之「晶粒上」電感器結構之晶片及無該等電感器結構之晶片的資料信號表面觸點處所量測到的阻抗之曲線圖之一實例。
圖3展示在具有用以改良晶片之資料信號電路之資料信號輸出觸點與資料信號表面觸點之間的傳訊之「晶粒上」電感器結構之晶片及無電感器結構之晶片的資料信號表面觸點處所量測到的插入損耗之曲線圖之一實例。
圖4A至圖4D展示具有用以改良晶片之資料信號電路之資料信號輸出觸點與資料信號表面觸點之間的傳訊之「晶粒上」電感器結構之晶片之各種層級。
圖5說明根據一個實施之計算裝置。
較佳實施例之詳細說明
現在解釋參看附圖之本發明之若干實施例。只要實施例中所描述之部件之形狀、相對位置以及其他態樣未清楚地定義，本發明之實施例之範疇即不僅僅限於所展示之部件，該等部件僅意欲用於說明目的。而且，儘管闡述了大量細節，但應理解，本發明之一些實施例可在無此等細節之情況下實踐。在其他情況下，未詳細展示熟知電路、結構以及技術，以免混淆對本說明書之理解。
隨著積體電路(IC)晶片或晶粒大小縮減(例如，參見晶片108)且互連件密度增加，實體及電氣連接需要較佳組件以用於在晶片之資料信號電路系統(例如，電路172)與附接至或待附接至封裝裝置(或兩個實體附接之封裝裝置)之資料信號傳輸表面觸點(例如，觸點130)之間提供穩定且清晰之高頻傳輸及接收資料信號，IC晶片安裝於封裝裝置上或在其上傳達資料信號。在一些情況下，需要一個或兩個晶片以具有較佳資料傳輸互連特徵(例如，組件)，以用於在(經由一或多個封裝)安裝於封裝上之一個晶片之資料信號傳輸或接收電路與至另一下一層級組件(例如，微電子裝置)或附接至封裝之晶片之資料信號接收或傳輸電路之間，經由資料信號通訊通道提供穩定且清晰之高頻傳輸及接收資料信號。此可包括用於經由晶片及封裝上之表面觸點(例如，焊料凸塊觸點)及晶片與封裝之間的電氣連接(例如，焊料凸塊或焊球柵格陣列(BGA))來提供穩定且清晰之資料信號。可在資料信號通訊通道中之此等封 裝裝置之一些實例為以下各者中之一者(或實體附接之兩者)：基體封裝、插入件(例如，矽插入件)、矽橋接器、有機插入件(例如，或其技術)以及印刷電路板(PCB)基體(積體電路(IC)晶片或其他封裝裝置可附接在或附接至該基體上)。
在一些情況下，資料信號通訊通道包括IC晶片與封裝(IC晶片安裝於封裝上或安裝至封裝)之間(諸如晶片底部表面(例如，焊料凸塊觸點)與封裝之或附接至封裝之其他組件之間)的連接。資料信號通訊通道可包括在較高層級信號傳輸及接收電路與晶片之觸點或跡線(其將經由通孔觸點(via contact)電連接至晶片之底部表面上之觸點)之間傳輸之信號。在一些情況下，資料信號通訊通道可自安裝於微電子基體封裝上(例如，使底部表面及/或底部表面之底部表面信號觸點實體地焊接及附接至微電子基體封裝之頂部表面及/或頂部表面信號觸點)之IC晶片延伸，微電子基體封裝亦實體地且電氣地連接至另一封裝、晶片或下一層級組件。此資料信號通訊通道可為用於自晶片至封裝之頂部表面上之觸點(其將經由通孔觸點而電連接至一或多個封裝之較低層級觸點或跡線)及自封裝之頂部表面上之觸點至安裝於封裝上之另一晶片傳輸之信號的通道。在許多情況下，資料信號通訊通道必須在IC晶片及/或其他封裝裝置之間路由傳送數百或甚至數千個高頻資料信號。
根據一些實施例，積體電路(IC)晶片(例如， 晶片108)「晶粒上」互連特徵(諸如，圖1至圖4之晶粒上電感器結構)有可能藉由經由以下各者之間的資料信號通訊通道提供較高頻率且更準確之資料信號傳送來改良傳訊：安裝於封裝裝置之頂部互連層級(例如，層級L1)上之IC晶片之底部互連層級或表面(例如，層級LV1)與(1)封裝裝置之較低層級(例如，層級Lj至L1)、(2)封裝裝置(例如，安裝於其上之另一晶片)之下一層級組件或(3)安裝至封裝裝置之頂部或底部之另一封裝裝置(或安裝於第二封裝裝置上之下一層級組件或另一晶片)。
根據一些實施例，IC晶片「晶粒上」電感器結構有可能藉由消除或減小「單端」通道或匯流排之晶片的存在於資料信號產生(例如，傳輸或接收)電路之資料信號輸出觸點與資料信號表面觸點(例如，使用焊料凸塊或球將晶片附接至另一裝置或封裝之觸點)之間的電容之效應來改良傳訊。根據一些實施例，晶粒上電感器結構有可能抵消可與主動式電路系統裝置(諸如，晶片之單端資料信號傳輸或接收電路系統之彼等裝置)相關聯之資料信號表面觸點或焊料凸塊處(例如，存在、所量測到的或「看向」)之寄生電容。
在一些情況下，此晶片可被描述為「具有用以改良傳訊之晶粒上電感器結構之晶片」或「具有用於經改良信號連接及經由半導體裝置封裝通道之傳輸之晶粒上電感器結構之晶片」(例如，裝置、系統以及形成製程)。
在一些情況下，「單端」通道或匯流排包括 能夠不使用「差分」匯流排技術或同一信號之正極性及負極性版本之差分匯流排對(例如，在兩個線或通道上)而經由此通道成功地發送高速資料信號。
根據一些實施例，晶粒上電感器結構有可能存在於晶片之資料信號(例如，傳輸或接收)電路系統與其他晶粒上互連特徵之間，該等其他晶粒上互連特徵為藉由經由IC晶片與安裝於一或多個封裝裝置上之另一裝置或晶片之間的資料信號通訊通道提供較高頻率且更準確之資料信號傳送來改良傳訊提供額外幫助。此等其他晶粒上互連特徵可包括晶片之同一層級中及/或不同層級中及晶粒上電感器結構與資料信號表面觸點或晶粒凸塊觸點位置(例如，在晶片之表面上)之間的引路(leadway，LDW)佈線及/或LDW跡線。
圖1為包括具有用以改良晶片之(例如，自)資料信號電路之資料信號輸出觸點與(例如，至)資料信號表面觸點之間的傳訊之「晶粒上」電感器結構之積體電路(IC)晶片之計算系統之示意圖。圖1可展示示意性仰視圖，其包括晶片108之底部表面203，但另外展示可存在於高於底部表面203之層級LV1至LV5上之各種組件、互連特徵及/或電感器結構。圖1展示計算系統100，其包括具有用以改良晶片108之(例如，自)資料信號(例如，傳輸或接收)電路172之資料信號輸出觸點174與(例如，至)資料信號表面觸點130之間的傳訊之「晶粒上」電感器結構196之IC晶片108。在一些情況下，晶片108為具有用以改良經由電 子系統100之資料信號通道之傳訊的電感器結構196(例如，互連特徵)之積體電路晶片。
在一些情況下，系統100為或包括(例如，用於單端連接及經由半導體元件封裝之傳輸之)「單端」資料信號通道或匯流排，其起源於電路172且穿過結構196延伸至晶片108中之觸點130；接著穿過觸點130上之焊料凸塊且達到封裝裝置、穿過封裝裝置；穿過焊料凸塊；且進入另一晶片中且穿過另一晶片達到另一資料信號電路。
根據實施例，觸點130可為資料信號表面觸點，焊料凸塊可形成於其上以用於將觸點130附接至封裝或另一電子裝置之對置的較高層級資料信號觸點。觸點130可為配置於晶片108之曝露的水平(例如，底部)表面203上之資料信號表面觸點。此底部表面在圖1中展示於晶片108之右側，但可瞭解，此底部表面可為晶片之底部上之表面觸點，諸如用於使用焊料凸塊或球形(或已知的其他導電附接件)附接至封裝裝置之曝露的頂部表面上之對置資料信號表面觸點之觸點。觸點130可形成於晶片108之底部層級LV1之底部表面203上方或上(例如，具有與該底部表面同平面之底部表面)(例如，參見圖1及圖4A至圖4D)。
表面觸點130可電耦接至(例如，具有小於10歐姆之電阻)或實體附接至(例如，觸碰)節點164。此連接可延伸穿過晶片108之層級LV1至LV5中之一或多者(例如，參見圖4A至圖4D)。在一些情況下，如本文中所描述之「節點」可為(或包括)連接兩個或更多個電氣組件之電 性導體材料跡線或佈線之位置或部分。節點164可電耦接至或實體附接至：(1)(例如，電感器結構196之)第一電感器184之第一端186，(2)觸點130(或特徵140)，以及(3)表示觸點130之電容Cpad之電容177。
在一些情況下，節點164表示觸點130、第一端186以及電容177之電氣節點或導電附接件。在一些情況下，節點164包括電耦接於電感器184之第一端186與觸點130之間的一或多個晶粒上信號跡線、信號觸點、信號通孔觸點。
在一些情況下，電容177表示與信號表面觸點130相關聯之全部電容。該電容可表示第一電感器184之第一端186與表面觸點130之間的全部電容。在一些情況下，該電容亦包括表面觸點130及形成於其上用以連接該表面觸點與諸如封裝裝置之對置觸點之焊料凸塊的電容。在一些情況下，電容177表示節點164與接地120(例如，如此項技術中已知的接地信號)之間的電容值Cpad。在一些情況下，電容177包括節點164與表面觸點或襯墊130之間的所有晶粒上互連特徵、信號跡線、信號觸點、信號通孔觸點、信號LDW跡線、表面觸點以及接線之全部電容。
在一些情況下，電容177為(例如，自)觸點130(或視情況特徵140，在該等特徵存在之情況下)與(例如，至)接地之間的電容。該電容可為自端186之角度看在節點164處量測之電容，諸如藉由將端186與節點164斷開且用能夠量測電容之量測裝置或計量器替換該端，及在端 186經斷開時量測「看向」觸點130(或視情況特徵140，在該等特徵存在之情況下)之電容(例如，177)。
在一些情況下，電容177在0.5pF(微微法)與2.0pF之間。在一些情況下，該電容在0.75pF與1.5pF之間。在一些情況下，該電容在20飛(例如，E-15)法(fF)與500fF之間。在一些情況下，該電容在30fF與100fF之間。在一些情況下，該電容在40fF與60fF之間。在一些情況下，該電容取決於封裝技術，諸如結構169是否使用封裝或封裝裝置設計規則或IC晶片設計規則形成。
在一些情況下，系統100(例如，晶片108)包括其他晶粒上互連特徵140，該等其他晶粒上互連特徵為藉由經由晶片108與安裝於一或多個封裝裝置上之另一裝置或晶片之間的資料信號通訊通道提供較高頻率且更準確之資料信號傳送來改良傳訊提供額外幫助。在此情況下，電容177可包括因特徵140所致之任何電容，及因本文中所描述之Cpad(例如，看向觸點130之電容)所致之電容。
此等其他晶粒上互連特徵可包括與結構196在晶片之同一層級中(例如，層級LV2至LV5)及/或在其他層級中及在節點164或(第二電感器之第二端)與資料信號表面觸點130之間的引路(LDW)佈線及/或LDW跡線。在一些情況下，特徵140電耦接至或實體附接至節點164及觸點130(例如，在兩者之間)。
根據實施例，電感器184可為電感器結構196之第一資料信號電感器。該電感器可與電感器181及表面 130電串聯地設置且在該兩者之間。根據實施例，電感器184可為被動式電氣裝置電感器，其提供(例如，自)第二端185與(例如，至)第一端186之間(以及在反向方向上)的電感L1。電感器184可形成於晶片108之層級LV2至LV5中之一或多者內(例如，參見圖4A至圖4D)。
電感器184具有電耦接或實體附接至節點164之第一端186，及電耦接或實體附接至節點162之第二端185。端185之此連接可延伸穿過晶片108之層級LV2至LV5中之一或多者(例如，參見圖4A至圖4D)。在一些情況下，電感器184可具有電耦接或實體附接至觸點130(或特徵140)及電容177之第一端186，及電耦接或實體附接至電感器181之第一端183及電容176之第二端185。
節點162可電耦接至或實體附接至：(1)(例如，電感器結構196之)第一電感器184之第二端185，(2)(例如，電感器結構196之)第二電感器181之第一端183，以及(3)表示ESD電路178之電容Cesd之電容176。
在一些情況下，節點162表示第二端185、第一端183以及電容176之電氣節點或導電附接件。在一些情況下，節點162包括電耦接於第二端185與第一端183之間的一或多個晶粒上信號跡線、信號觸點、信號通孔觸點。
電感器184可為第一資料信號電感器，其具有：(1)電耦接(例如，附接，或具有小於10歐姆之電阻)至電容值176之第二端185，該電容值表示靜電放電(ESD)電路178之電容Cesd(例如，其中在自端183看時，Cesd 在第一電感器184之第二端185與接地120之間)，及(2)電耦接(附接，或具有小於10歐姆之電阻)至電容值177(固有Cpad)及資料信號表面觸點130之第一端186，該電容值表示資料信號表面觸點130之電容Cpad(例如，其中在自觸點130看時，Cesd在第一電感器184之第一端186與接地120之間)。
在一些情況下，靜電放電(ESD)電路178為或包括ESD二極體以為IC晶片資料信號路徑或通道(例如，至及經由通道之資料傳輸)提供如此項技術中已知的ESD保護。
該ESD電路可與電感器184(例如，端185)及電感器181(例如，端183)電氣串聯地設置且在該兩者之間。根據實施例，經由(例如，自)電路178及(例如，至)接地120，電路178可提供節點162處存在之靜電或電荷累積(例如，超出臨限位準)之量的放電。該ESD電路可形成於晶片108之層級LV2至LV5內(例如，參見圖4A至圖4D)。
可瞭解，結構196在ESD事件中(諸如，當ESD電荷正經由電路178放電至接地時)可能未使用或不相關。然而，應注意，藉由針對高頻ESD電流(例如，亦正經由ESD電路178放電)呈現高阻抗(例如，電感L2)，因此為傳輸器裝置提供額外保護免遭意外高頻ESD電流，電感器181在ESD事件期間提供益處。
電容176可為ESD電路178之固有電容。在一些情況下，該電容可包括電路178之ESD二極體之電容。 在一些情況下，電容176表示與ESD電路178相關聯之全部電容。該電容可表示第二電感器181之第一端183與第一電感器184之第二端185之間的全部電容。在一些情況下，電容176表示(例如，自)節點162、穿過ESD電路178與至接地120(例如，如此項技術中已知的接地信號)之間的電容值Cesd。
在一些情況下，電容176亦包括自端183及185至電路178之任何接線或跡線之全部電容(例如，以及電路178之Cesd)。在一些情況下，電容176包括節點162、穿過電路178與至接地120之間的所有晶粒上互連特徵、信號跡線、信號觸點、信號通孔觸點、信號LDW跡線、表面觸點以及接線之全部電容。
在一些情況下，電容176為(例如，自)端183及端185與(例如，至)接地之間的電容。該電容可為自端183及185之角度看在節點162處量測之電容，諸如藉由將端183及185與節點162斷開且用能夠量測電容之量測裝置或計量器替換該等端，及在端183及185經斷開時量測「看向」電路178之電容(例如，176)。
在一些情況下，電容176在0.5pF(微微法)與2.0pF之間。在一些情況下，該電容在0.75pF與1.5pF之間。
根據實施例，電感器181可為電感器結構196之第二資料信號電感器。該電感器可與電感器184及輸出觸點174電串聯地設置且在該兩者之間。根據實施例，電 感器181可為被動式電氣裝置電感器，其提供(例如，自)第二端182與(例如，至)第一端183之間(以及在反向方向上)的電感L2。電感器181可形成於晶片108之層級LV3至LV5內(例如，參見圖4A至圖4D)。
電感器181具有電耦接或實體附接至節點162之第一端183，及電耦接或實體附接至節點160之第二端182。端183及182之此連接可延伸穿過晶片108之層級LV2至LV5中之一或多者(例如，參見圖4A至圖4D)。在一些情況下，電感器181可具有電耦接或實體附接至電感器184之第二端185及電容176之第一端183，及電耦接或實體附接至觸點174及電容175之第二端182。
節點160可電耦接至或實體附接至：(1)(例如，電感器結構196之)第二電感器181之第二端182，(2)(例如，電路172之)資料信號輸出觸點174，以及(3)表示資料信號輸出電路172之電容Cdrv之電容175。
在一些情況下，節點160表示第二端182、觸點174以及電容175之電氣節點或導電附接件。在一些情況下，節點160包括電耦接於第二端182與觸點174之間的一或多個晶粒上信號跡線、信號觸點、信號通孔觸點。
電感器181可為第二資料信號電感器，其具有：(1)電耦接(例如，附接，或具有小於10歐姆之電阻)資料信號電路172之資料信號輸出觸點174(或至電阻器173)及至電容值175之第二端183，該電容值表示資料信號電路172之電容Cdrv(例如，其中Cdrv在輸出觸點174與接 地120之間)；及(2)電耦接(附接，或具有小於10歐姆之電阻)至第一電感器184之第二端185及至電容值176(固有Cesd)之第一端183，該電容值表示ESD電路178之電容Cesd(例如，其中Cesd在第一電感器184之第二端185、穿過ESD電路178與至接地120之間)。在一些情況下，Cesd可為在第二電感器181之第一端183、穿過ESD電路178與至接地120之間的電容。
在一些情況下，電容175表示與電路172相關聯(例如，輸出觸點174處)之全部電容。該電容可表示電感器181之第二端182與接地之間(例如，看向電路172)的全部電容。在一些情況下，該電容亦包括觸點174、電阻器173以及電晶體171之電容。在一些情況下，電容175表示節點160與接地120(例如，如此項技術中已知的接地信號)之間的電容值Cdrv。在一些情況下，電容175包括節點160與觸點174之間的所有晶粒上互連特徵、信號跡線、信號觸點、信號通孔觸點、信號LDW跡線、表面觸點以及接線之全部電容。
在一些情況下，電容175為(例如，自)觸點174與(例如，至)接地之間的電容。該電容可為自端182之角度看在節點160處量測之電容，諸如藉由將端182與節點160斷開且用能夠量測電容之量測裝置或計量器替換該端，及在端182經斷開時量測「看向」觸點174之電容(例如，175)。
在一些情況下，電容175在0.5pF(微微法) 與2.0pF之間。在一些情況下，該電容在0.75pF與1.5pF之間。在一些情況下，該電容在100fF與10pF之間。在一些情況下，該電容在300fF與1pF之間。在一些情況下，該電容在500fF與800fF之間。在一些情況下，該電容取決於資料信號電路172之技術，諸如取決於電路172中所使用之電子裝置之類型及大小。
資料信號電路172可為或包括穿過封裝及至另一裝置或晶片之資料信號通道之資料信號電路(例如，傳輸器或接收器)。資料信號電路172可表示資料信號傳輸或接收電路(TX或RX)，其配置於晶片108內之一或多個水平內層級上且具有資料信號輸出觸點174，電路172可在該輸出觸點上提供適合於跨具有3nm與50nm之間的長度之通道(例如，穿過封裝裝置且)傳輸至另一電子裝置或晶片之對置資料信號電路(例如，分別地，接收或傳輸)的高速資料信號。資料信號電路172可為高速資料信號電壓模式驅動器、傳輸電路、接收電路172，或如此項技術中已知的用於以高速度傳輸或接收類比資料或數位資料之另一資料信號電路。資料信號電路172可形成於晶片108之層級LV3至LVN中之一或多者內(例如，參見圖4A至圖4D)。
在一些情況下，電路172(例如，在觸點174處)可產生具有2GHz與10GHz之間的速度(例如，頻率)之資料信號。在一些情況下，速度(例如，頻率)可在4GHz與9GHz之間。在一些情況下，速度(例如，頻率)可在7GHz與9GHz之間。在一些情況下，速度(例如，頻率)可為8 GHz。
在一些情況下，電路172可包括用於將高速資料信號輸出至電阻器173之第一端之信號輸出電晶體171，該電阻器具有電附接至資料信號輸出觸點174之第二端。電路172(及其結構)可形成於晶片108之層級LV3至LV5中之一或多者內(例如，參見圖4A至圖4D)。在一些情況下，電晶體(例如，用於微處理器之邏輯及閘結構)可位於晶片108之層級LV5或更高層級(例如，層級LN)中(例如，參見圖4A至圖4D)。在一些情況下，電路172不包括電晶體171或電阻器173，但具有用以傳輸或接收如本文中所描述之資料信號之恰當電路系統(例如，如此項技術中已知的)。在一些情況下，電路172不包括觸點174、電晶體171或電阻器173，但具有用以傳輸或接收如本文中所描述之資料信號之恰當電路系統(例如，如此項技術中已知的)，諸如在節點160處(例如，直接地且無觸點174)。
在一些情況下，觸點174可表示電路172輸出高速資料信號所在之位置、跡線或導體材料觸點。該觸點可為電阻器173之一端，其與該電阻器之電耦接或實體附接至電晶體171之端相反。觸點174可與電阻器173及節點160(例如，端182)電串聯地設置且在該兩者之間。根據實施例，觸點174可提供來自電路172的具有在2GHz與10GHz之間的速度(例如，頻率)之高速資料信號，以供穿過結構196傳輸及至觸點130(諸如，以供穿過資料信號通道、穿過封裝及傳輸至另一裝置或晶片)。
在一些情況下，輸出觸點174可電耦接至(例如，具有小於10歐姆之電阻)或實體附接至(例如，觸碰)節點160。節點160可電耦接至或實體附接至(例如，電感器結構)之第二電感器181之第二端182及表示Cdrv之電容。觸點174可形成於晶片108之層級LV3至LV5中之一者內(例如，參見圖4A至圖4D)。
在一些情況下，電阻器173可為或包括電路172之輸出端處之電阻器，其為穿過封裝及至另一裝置或晶片之資料信號通道之資料信號電路(例如，傳輸器)提供選定或預定量之所要電阻Rt(例如，看向電路172)。電阻器173可形成於晶片108之層級LV3至LV5中之一或多者內(例如，參見圖4A至圖4D)。
電阻Rt可在10歐姆與100歐姆之間。在一些情況下，該電阻在25歐姆與75歐姆之間。在一些情況下，該電阻在40歐姆與60歐姆之間。在一些情況下，該電阻為大致50歐姆。
電阻器173可為被動式電氣裝置電阻器，其電耦接或實體附接在電晶體171與觸點174之間。該電阻器可與電晶體171及觸點174電串聯地設置且在該兩者之間。根據實施例，該電阻器可傳遞來自電路172的具有2GHz與10GHz之間的速度(例如，頻率)之高速資料信號，以供穿過結構196傳輸及至觸點130(諸如，以供穿過資料信號通道傳輸至另一裝置或晶片)。
在一些情況下，電晶體171可為或包括電路 172之輸出端處之一或多個輸出電晶體，該一或多個輸出電晶體產生(例如，傳輸器)或接收穿過封裝及至另一裝置或晶片之資料信號通道之資料信號。電晶體171可形成於晶片108之層級LV3至LVN中之一或多者內(例如，參見圖4A至圖4D)。在一些情況下，電晶體171可位於晶片108之層級LV5或更高層級(例如，層級LN)中(例如，參見圖4A至圖4D)。
在一些情況下，電晶體171可為主動式電氣裝置，其具有電耦接或實體附接至電阻器173之一輸出端。該等電晶體可與電阻器173電串聯地設置。根據實施例，該等電晶體可提供來自電路172的具有2GHz與10GHz之間的速度(例如，頻率)之高速資料信號，以供穿過電阻器173、穿過結構196傳輸及至觸點130(諸如，以供穿過資料信號通道傳輸至另一裝置或晶片)。
電感器184可表示第一電感器線圈，其具有至少一個導電材料迴路、第一電感L1且具有與電感器181之耦合係數K。電感器181可表示第二電感器線圈，其具有至少一個導電材料迴路、第二電感L2且具有與電感器184之耦合係數K。電感器181及184可為離散電感器，或形成為IC晶片108之部分之電感器。在一些情況下，電感器181及184形成於晶片108之層級中。
在一些情況下，電感器181及184可為或包括IC晶片108之至少一個層級中之成至少一個迴路或圓圈之導體材料線或跡線。在一些情況下，電感器181及184包括 形成於晶片之一或多個層級上之導電跡線的多個迴路(例如，線圈、包裹物、匝、繞組、螺旋、捲曲、矩形、方塊、卵形或圓圈)。每一迴路可表示導體材料之數個迴路、線圈、包裹物、匝、繞組、螺旋、捲曲、矩形、方塊、卵形或圓圈中的一個單一迴路或圓圈(例如，具有一開放中心之360度結構或形狀)。諸如導體材料可為已知的實心金屬(例如，銅或類似物)或合金跡線、電線或其他電感器結構。在一些情況下，一或多個迴路可在其經由另一層級上之通孔觸點及跡線連接所在之點或區域處斷開。
在一些情況下，L1與L2之間的耦合係數K可引起由存在於電感器上或正經由電感器傳輸之資料信號導致的電感器中之一者之磁場，從而在另一電感器中引起成比例磁場。在一些情況下，基於具有耦合係數，該等電感器被描述為「耦合」電感器。在一些情況下，耦合係數在5.5與7之間(20GHz之資料速度)。在一些情況下，耦合係數在4GHz與15GHz之間的資料速度下在0與1之間。在一些情況下，耦合係數儘可能接近+1。在一些情況下，耦合係數在4GHz與15GHz之間的資料速度下在0.5與0.8之間。在一些情況下，耦合係數在4GHz與15GHz之間的資料速度下在0.5與0.7之間。
在一些情況下，電感器181及184可經設置(例如，在晶片之一或多個層級上)且(例如，在晶片之一或多個層級上)電耦接至資料信號表面觸點、ESD電路以及資料信號電路，使得由資料信號電路傳輸之資料信號以穿過 電感器181及184兩者之迴路之同一方向(例如，在電路172為資料信號傳輸電路時順時針，或在電路172為資料信號接收電路時逆時針)流動(例如，使電流以同一方向移動)。
在一些情況下，電感器181及184可經設置(例如，在晶片之一或多個層級上)且(例如，在晶片之一或多個層級上)電耦接至資料信號表面觸點、ESD電路以及資料信號電路，使得在資料信號由資料信號電路向資料信號電路輸出輸出時由第二電感器產生之一磁場使依據耦合係數K與資料信號輸出成正比之一磁場由第一電感器接收。可瞭解，在此情況下，在資料信號由資料信號電路向資料信號電路輸出輸出時由第一電感器產生之一磁場亦可(例如，同時)使依據耦合係數K與資料信號成正比之一磁場由第二電感器接收。
在一些情況下，電感器181及184可經設置(例如，在晶片之一或多個層級上)且(例如，在晶片之一或多個層級上)電耦接至資料信號表面觸點、ESD電路以及資料信號電路，使得由資料信號電路傳輸之資料信號以穿過第一及第二電感器之迴路之同一方向流動(例如，使電流以同一方向移動)，以使得在資料信號由資料信號電路向資料信號電路輸出輸出時由第二電感器產生之一磁場使依據耦合係數量K與資料信號輸出成正比之一磁場由第一電感器接收。
根據實施例，晶粒上電感器結構196可在單一資料信號通道之資料傳輸晶片及資料接收晶片兩者上。 在一些情況下，該等電感器結構將僅在接收晶片上。在一些情況上，該等電感器結構將僅在傳輸晶片上。判定該等電感器結構是否需要在晶片之任一者或兩者上可取決於一個晶片之傳輸器電路與另一晶片之接收器之間的通道之損失度。
在一些實施例中，晶片108為資料信號傳輸(例如，TX)晶片，其具有用以改良自晶片108之資料信號傳輸電路172之資料信號傳輸輸出觸點174至資料信號傳輸表面觸點130之傳訊的「晶粒上」電感器結構196。在一些實施例中，晶片108為資料信號接收(例如，RX)晶片，其具有用以改良自晶片108之資料之資料信號接收表面觸點130至資料信號接收電路174之資料信號接收輸出觸點174之傳訊的「晶粒上」電感器結構196。
在一些實施例中，作為具有如上所述之「晶粒上」電感器結構196之資料信號傳輸(例如，TX)晶片的晶片108之版本經安裝至一或多個封裝之一個區域上，且作為具有「晶粒上」電感器結構196之資料信號接收(例如，RX)晶片的晶片108之第二版本經安裝至該一或多個封裝之另一區域上。此可形成自作為資料信號傳輸(例如，TX)晶片的晶片108之版本之資料信號傳輸電路172、穿過一或多個封裝裝置及至作為資料信號接收(例如，RX)晶片的晶片108之版本之資料信號接收電路172的一或多個資料信號通道。該等通道可包括晶片及封裝之表面觸點、一或多個封裝裝置之表面觸點、通孔觸點跡線及其他結構之 間的焊料凸塊。
根據實施例，針對存在於第一晶片之傳輸器電路、延伸穿過一或多個封裝裝置及至第二晶片之接收器電路之間的多個資料信號通道中之每一通道，晶粒上電感器結構196可如所述在資料傳輸晶片、資料接收晶片或兩者上。在一些情況下，晶片之間可存在1與500之間的此等通道。在一些情況下，晶片之間可存在10與400之間的此等通道。在一些情況下，晶片之間可存在20與200之間的此等通道。判定晶粒上電感器結構是否需要在晶片之任一者或兩者上可取決於對一個晶片之傳輸器電路與另一晶片之接收器之間的通道中之多者或全部之損失度之分析。
圖2至圖3可為來自或有關於對或針對具有本文中所描述之封裝上晶片電感器結構169之晶片執行的(例如，實驗室或測試)實驗或模擬之結果之實例，如本文中所描述，該等封裝上晶片電感器結構可傳達高速資料信號至封裝裝置或穿過一或多個封裝裝置及至另一晶片。在一些情況下，電感器181及184(例如，電感器結構169)經設計(例如，第二電感器之電感L2及第一電感器之電感L1(且視情況係數K)可經選擇或為預定的)以使(例如，看向)表面觸點130處所量測到之阻抗在所要頻率(例如，參見圖2之Zout 224及頻率222)下為所要阻抗(例如，看向或表面觸點130處之零電容及零電感情況下之電阻)。在一些情況下，該等電容器經設計以使(例如，看向)表面觸點130處所量測到之插入損耗在所要頻率(例如，參見圖3之插入損耗 324及頻率222)下為所要插入損耗(例如，看向或表面觸點130處)。
圖2展示在具有用以改良晶片之資料信號電路之資料信號輸出觸點與資料信號表面觸點之間的傳訊之「晶粒上」電感器結構之晶片及無該等電感器結構之晶片的資料信號表面觸點處所量測到的阻抗之曲線圖之一實例。圖2展示在具有用以改良晶片之資料信號電路172之資料信號輸出觸點174與資料信號表面觸點130之間的傳訊之「晶粒上」電感器結構169之晶片及無該等電感器結構之晶片的資料信號表面觸點130處(例如，向著節點164看向觸點130)所量測到的阻抗Zout 224之曲線圖200；與無該等電感器結構之晶片相比。
圖2展示具有針對具有電感器181及184(例如，電感器結構169)之晶片之阻抗Zout 224相對於資料信號速度或頻率222(例如，吉赫GHz)之曲線212之曲線圖200。圖2展示具有針對不具(例如，不包括)電感器181及184(例如，電感器結構169)之晶片之阻抗Zout 224相對於資料信號速度或頻率222之曲線214之曲線圖200。在一些情況下，頻率222表示具有吉赫GHz之頻率之資料信號。在一些情況下，頻率222表示具有十億次傳送每秒(GT/s)之頻率之資料信號。在一些情況下，GT/s可指某一給定資料傳送通道(諸如由晶粒上電感器結構196提供之通道)中、出現在每一秒中之傳送資料之操作(例如，諸如本文中之資料信號之數位資料之傳輸)的數目；或可指取樣 速率，亦即每秒所擷取之資料樣本之數目，每一樣本通常出現在時脈邊緣處。1GT/s為109或十億次傳送每秒。
在一些情況下，(例如，如關於圖2中之曲線212所示)，電感器181及184(例如，針對包括電感器結構169之實施例)經設計或「經調諧」(例如，第二電感器之電感L2及第一電感器之電感L1(且視情況係數K)經選擇或為預定的)，以使(例如，看向)表面觸點130處所量測到之阻抗在所要頻率(在交叉232處，大致13.5GHz)下為所要阻抗，其為看向或表面觸點130處的交叉232處大致50歐姆之電阻(具有大致零電容及大致零電感)。在一些情況下，該等電感器經設計或「經調諧」，以在分別交叉234及236處之12GHz與15GHz之間的所要頻率範圍下產生看向或表面觸點130處的所要阻抗範圍(具有大致零電容及大致零電感)，其為分別交叉234及236處之40歐姆與60歐姆之間的電阻。
另一方面，不具有(例如，不包括)電感器181及184(例如，電感器結構169)之晶片之阻抗Zout 224相對於資料信號速度或頻率222的曲線214可表示晶片僅具有電阻器及電容器(例如，RC)負載，諸如具有電阻器173(電阻Rt)及電容(例如，等於電容175加176加177之電容，此係因為該等電容不減小或由電感器結構169消除)。在一些情況下，(例如，如關於圖2中之曲線214所示)，不具有電感器181及184(例如，針對不包括電感器結構169之實施例)使(例如，看向)表面觸點130處所量測到的阻抗在交 叉238處僅大致3.5GHz之頻率下為看向或表面觸點130處之非所要阻抗，其為降至交叉238處之40歐姆以下的電阻(例如，比40歐姆小或少幾歐姆)(具有大致電容=175加176加177)。在一些情況下，不具有電感器181及184使(例如，看向)表面觸點130處所量測到的阻抗在交叉239處僅大致13.5GHz之頻率下為看向或表面觸點130處之非所要阻抗，其為降至交叉239處之20歐姆以下的電阻(具有大致電容=175加176加177)。
亦即，在一些實施例中，儘管自觸點130看向驅動器電路172之曲線212之阻抗在高頻(例如，12至14GHz或GT/S)下更接近理想的50歐姆，但對於不具電感器結構169(僅RC負載)之情況，曲線214之阻抗低於20歐姆且具有電容。因此，關於曲線212，阻抗接近50歐姆，且(例如，看向)觸點130處之信號反射較小，且如本文中所描述，在高頻率下對資料信號通道較佳。舉例而言，在一些情況下，具有高於40歐姆(例如，40歐姆與60歐姆之間)之阻抗自交叉238處之2.5GHz延伸至高於交叉234處之12GHz。
圖3展示在具有用以改良晶片之資料信號電路之資料信號輸出觸點與資料信號表面觸點之間的傳訊之「晶粒上」電感器結構之晶片及無電感器結構之晶片的資料信號表面觸點處所量測到的插入損耗之曲線圖之一實例。圖3展示在具有用以改良晶片之資料信號電路172之資料信號輸出觸點174與資料信號表面觸點130之間的傳訊 之「晶粒上」電感器結構169之晶片的資料信號表面觸點130處(例如，向著節點164看向觸點130)所量測到的插入損耗324(以分貝(dB)324計)之曲線圖300；與無該等電感器結構之晶片相比。
圖3展示具有針對具有電感器181及184(例如，電感器結構169)之晶片之插入損耗dB 324相對於資料信號速度或頻率222(例如，吉赫GHz)之曲線312之曲線圖300。圖3展示具有不具有(例如，不包括)電感器181及184(例如，電感器結構169)之晶片之插入損耗dB 324相對於資料信號速度或頻率222(例如，吉赫GHz或GT/s)之曲線314之曲線圖300。
在一些情況下，(例如，如關於圖3中之曲線312所示)，電感器181及184(例如，針對包括電感器結構169之實施例)經設計或「經調諧」(例如，第二電感器之電感L2及第一電感器之電感L1(且視情況係數K)經選擇或為預定的)，以使(例如，看向)表面觸點130處所量測到之插入損耗在所要頻率(在交叉332處，大致15GHz)下為所要插入損耗，其為看向或表面觸點130處的交叉332處大致-3dB。在一些情況下，該等電感器經設計或「經調諧」，以在分別交叉334及332處之0與15GHz之間的所要頻率範圍下產生看向或表面觸點130處的所要插入損耗範圍，其在分別交叉334及332處之0dB與-3dB之間。
另一方面，不具有(例如，不包括)電感器181及184(例如，電感器結構169)之晶片之插入損耗dB 324 相對於資料信號速度或頻率222的曲線314可表示晶片僅具有電阻器及電容器(例如，RC)負載，諸如具有電阻器173(電阻Rt)及電容(例如，等於電容175加176加177之電容，此係因為該等電容不減小或由電感器結構169消除)。在一些情況下，(例如，如關於圖3中之曲線314所示)，不具有電感器181及184(例如，針對不包括電感器結構169之實施例)使(例如，看向)表面觸點130處所量測到的插入損耗在交叉338處僅大致7.5GHz之頻率下為看向或表面觸點130處之非所要阻抗，其降至交叉338處之-3dB以下(例如，更多損耗，諸如沿著dB 324比-3dB負向更大)(具有大致電容=175加176加177)。在一些情況下，不具有電感器181及184使(例如，看向)表面觸點130處所量測到的插入損耗在交叉339處僅大致15GHz之頻率下為看向或表面觸點130處之非所要插入損耗，其為降至交叉339處之-7dB以下的電阻(具有大致電容=175加176加177)。
亦即，在一些實施例中，儘管自觸點130看向驅動器電路172之曲線312之插入損耗在高頻(例如，15GHz或GT/S)下更接近理想的-3dB，但對於不具電感器結構169(僅RC負載)之情況，曲線314之插入損耗低於-7dB。因此，關於曲線312，(例如，看向)觸點130處之資料信號的3dB插入損耗頻寬較大或經延伸；且如本文中所描述，在高頻率下對資料信號通道較佳。舉例而言，在一些情況下，插入損耗頻寬自交叉338處之7.5GHz延伸至交叉332處之15GHz。
根據一些實施例，電容175、176以及177表示電路之輸出觸點174與表面觸點130之間的分佈性電容。根據實施例，電感器181及184(例如，電感器結構169)為不對稱電感器，該等電感器經特定設計(例如，可藉由具有選定或預定的電感器181之電感L2、電感器184之電感L1(且視情況係數K)來設計)以抵消此分佈性電容之寄生電容(例如，參見圖2至圖3之Zout 224及損耗324對比頻率222)。根據實施例，電感器181及184(例如，電感器結構169)為「非對稱」電感器，該等電感器經特定設計以具有電感器181之選定或預定電感L2，其不同於(例如，不等於)電感L1電感器184。
在一些情況下，電感器181及184為非對稱電感器，該等電感器經設計以抵消輸出表面觸點130處之寄生電容(例如，包括電容175、176以及177)(例如，其可「看向」表面觸點130而見到或量測)，其中電容與存在於電路172中及自該電路至觸點130之資料信號路徑中的晶片108之主動裝置、電阻器模板、ESD二極體以及晶粒凸塊相關聯(例如，參見圖2至圖3之Zout 224及損耗324對比頻率222)。根據一些實施例，電感器181及184可基於以下各項而設計(例如，使電感L2及電感L1(且視情況係數K)經選擇或為預定的)：(1)在資料信號表面觸點130處所見到的電路之一(例如，已知)電阻，表示Cdrv之一(例如，已知)電容175，表示Cesd之一(例如，已知)電容176，以及表示Cpad之一(例如，已知)電容177，從而抵消輸出表面觸點 130處寄生電容(例如，包括電容175、176以及177)。
在一些情況下，該等電感器經特定設計以使(例如，看向)表面觸點130處所量測到的阻抗為大致50歐姆且在12GHz與15GHz之間的頻率下具有零電容或電感(自驅動器處之緊密襯墊看)(例如，參見圖2至圖3之Zout224及損耗324對頻率222)。在一些情況下，該等電感器經設計以使阻抗在12GHz與16GHz之間在40歐姆與60歐姆之間且在資料信號頻率範圍8及15GHz下具有0與-3dB之間的插入損耗(例如，參見圖2至圖3之Zout 224及損耗324對頻率222)。
在一些情況下，藉由電感器181及184經設計以與輸出表面觸點130處之任何並聯電容源(例如，包括電容175、176以及177)諧振(例如，抵消任何並聯電容源)之性質，允許電感器結構169用於任何其他匹配網路中以用於串列輸入及/或輸出(IO)前端電路，諸如資料信號傳輸器及接收器(例如，電路172)。在一些情況下，當觸點130在外部經由晶粒凸塊、封裝路線、插口、主機板路線、連接器及/或纜線連接時，電感器181及184經設計以用於使用電感器結構169來延伸頻寬及改良輸出表面觸點130處之回程損耗(或減少反射)(例如，其可「看向」表面觸點130而見到或量測)之目的。
在一些情況下，電感器181及184；及橋接電容(電感器181及184之內部寄生電容)可經設計(例如，電感器181之電感L2、電感L1電感器184以及電感器181及 184之內部寄生電容)可經選擇或為預定的)，以使電路172之寄生電容175、電路178之電容176以及觸點130之寄生電容177有效地緩解，從而產生延伸之表面觸點頻寬及減少之反射(例如，在觸點130處或看向該觸點)，最終改良整個串列鏈結系統(例如，如本文中所描述之資料信號通道)之信號完整性。
根據一些實施例，基於：(1)在資料信號表面觸點130處所見到的電路之一(例如，已知)電阻，表示Cdrv之一(例如，已知)電容175，表示Cesd之一(例如，已知)電容176，以及表示Cpad之一(例如，已知)電容177，第二電感器之電感L2及第一電感器之電感L1(且視情況係數K)可經選擇(例如，為預定的或經設計)：(1)以使觸點130處(例如，看向其)之阻抗對於具有7.5GHZ與17GHZ之間的頻率之輸出信號大致在30歐姆與70歐姆之間；且在大致0與15GHz之間具有小於3dB之插入損耗(例如，參見圖2至圖3)；及/或(2)以使電感器181及184與IO電路之任何並聯電容源(例如，電容175、176以及177)諧振/抵消任何並聯電容源。
圖4A至圖4D展示具有用以改良(例如，自)資料信號電路之資料信號輸出觸點與(例如，至)晶片之資料信號表面觸點之間的傳訊之「晶粒上」電感器結構之IC晶片的各種層級。圖4A至圖4D展示晶片108之底部表面203之示意性仰視圖，其展示了在視圖中自底部向上在高於底部表面203之層級LV2至LV5之組件、互連特徵及/或 電感器結構。可瞭解，至圖式之頁上之此視圖在與晶片或安裝有晶片之封裝裝置之頂部表面的俯視圖相比時將上下顛倒。圖4A至圖4D展示具有層級LV1至LV5上之「晶粒上」電感器結構196之IC晶片108，該等電感器結構用以改良晶片108之(例如，自)資料信號(例如，傳輸或接收)電路172(例如，在層級LV2或更高層級上)之資料信號輸出觸點174(例如，在層級LV2上)與(例如，至)資料信號表面觸點130(例如，在層級LV1之表面203上)之間的傳訊。在一些情況下，電感器184及181各自為晶片108之層級LV2至LV5中之一或多者上的具有迴路或迴路之部分之平面電感器。
圖4A至圖4D展示晶片108，其具有自晶片之底部起在最末矽金屬層(LSML)或第二層級LV2層級下的具有底部表面203(未圖示)之底部互連層級LV1(未圖示)。層級LV2在晶片之層級LV3下；層級LV3在晶片之層級LV4下，且層級LV4在晶片之層級LV5下。層級LV1(未圖示)可被視為「底部」層級，諸如IC晶片之下部、最低或曝露層級(例如，最終堆積(BU)層、BGA、LGA或類晶粒後端層)，IC晶片諸如可安裝至(或已安裝至)封裝裝置(例如，插口、插入件、主機板或另一下一層級組件)上之晶片108(例如，諸如微處理器、共處理器、圖形處理器、記憶體晶片、數據機晶片或其他微電子晶片裝置)。
圖4A展示IC晶片108之層級LV2或LSML，其具有改良(例如，自)晶片之資料信號電路之資料信號輸 出觸點與(例如，至)資料信號表面觸點之間的傳訊之結構169之「晶粒上」電感器184之部分。圖4A展示晶片108之LSML或LV2層級之示意性仰視圖，該層級具有具電耦接至(例如，具有小於10歐姆之電阻)或實體附接至(例如，觸碰)節點164之第一端186(例如，電感器184之第一端)之第一資料信號電感器184的第一迴路184A。
在一些情況下，端186電耦接至或實體附接至通孔觸點440，其向上延伸(例如，自仰視透視圖看，向下延伸)至晶片108之層級LV1之曝露水平底部表面203上或處之觸點130。通孔觸點440可表示或為已知用於將導電跡線(例如，端186)連接至表面觸點(例如，130)之一或多個通孔觸點、觸點、跡線或其他結構。在一些情況下，端186經由電容177電耦接至或實體附接至接地120。圖4A展示第一迴路184A，其具有與迴路184A之端186相反且電耦接至或實體附接至通孔觸點441的第二端486A，該通孔觸點向下延伸(例如，自仰視透視圖看，向上延伸)至晶片108之層級LV3上或處之迴路184B。通孔觸點441可表示或為已知用於將導電跡線(例如，端486A)連接至晶片之另一層級中之另一導電跡線(例如，端486B)之一或多個通孔觸點、觸點、跡線或其他結構。
在一些情況下，迴路184A可為或包括形成超過層級LV2中之完全或整個迴路或圓圈(例如，在逆時針方向上)之一半或形成其百分之94(例如，大致340度)的導體材料(例如，資料信號跡線)。完全迴路可表示圍繞迴路之 中心軸線延伸360之導體材料之結構或形狀的一個單一迴路或圓圈(例如，圍繞迴路之中心開口之中心中之軸線量測360度)。此導體材料可為已知的實心金屬(例如，銅或類似物)或合金跡線、電線或其他電感器結構。迴路184A可具有電感L1A，其為電感L1之一部分或小部分。在一些情況下，L1A大致為L1之百分之29。
迴路184A可產生或有助於磁場或通量B，其展示為在迴路184A之中心或開口中向下進入(例如，自仰視透視圖看，向上延伸)至頁面中且在迴路184A的外部周邊以外穿出頁面(例如，自仰視透視圖看，在下方延伸)。通量B亦可由電感器184之其他迴路(例如，如圖4B中所示之184B、184C以及184D)及由電感器181之迴路(例如，如圖4B中所示之184A及184B)導致或由該等迴路貢獻。
可瞭解，特徵440、441以及130可位於除LV2以外之層級上。
圖4A展示具有由資料信號電路172傳輸、以方向430流動之資料信號(例如，具有以方向430移動之正電流)之第一迴路184A。迴路184A之資料信號方向或電流430展示為在端486A起始(例如，自端486B起，穿過通孔觸點441，而後到達端486A)，順時針流動穿過迴路184A，且穿過端186(例如，穿過通孔觸點440)離開，而後到達觸點130。
圖4B展示IC晶片108之層級LV3或LSML-1，其具有改良(例如，自)晶片之資料信號電路之 資料信號輸出觸點與(例如，至)資料信號表面觸點之間的傳訊之結構169之「晶粒上」電感器181及184之部分。圖4B為高於層級LV2且具有第一電感器184之額外迴路及第二電感器181之迴路的層級LV3之示意性仰視圖。
圖4B展示第一資料信號電感器184之第二迴路184B，其具有電耦接至端486A(例如，具有小於10歐姆之電阻)之第一端486B，諸如藉由經由通孔觸點441來實體附接。圖4B展示第二迴路184B，其具有與迴路184B之端486B相反且電耦接至或實體附接至迴路184C之端486D的第二端486C。
在一些情況下，迴路184B可為或包括形成層級LV3中之完全或整個迴路或圓圈(例如，在逆時針方向上)之導體材料(例如，資料信號跡線)。迴路184B可具有電感L1B，其為電感L1之一部分或小部分。在一些情況下，L1B大致為L1之百分之31。
迴路184B可產生磁場或通量B，其展示為在結構169之中心或開口中向下進入(例如，自仰視透視圖看，向上延伸)至頁面中且在結構169的外部周邊以外穿出頁面(例如，自仰視透視圖看，在下方延伸)。通量B亦可由電感器184之其他迴路(例如，如圖4A至圖4B中所示之184A、184C以及184D)及由電感器181之迴路(例如，如圖4B中所示之184A及184B)導致或由該等迴路貢獻。
圖4B展示具有由資料信號電路172傳輸、以方向430流動之資料信號(例如，具有以方向430移動之正 電流)之迴路184B。迴路184B之資料信號方向或電流430展示為在端486C起始(例如，自端486D起)，順時針流動穿過迴路184B，且穿過端486B(例如，穿過通孔觸點441)離開，而後到達端486A。
圖4B展示第一資料信號電感器184之第三迴路184C，其具有電耦接至或實體附接至(例如，為同一跡線之部分)端486C之第一端486D。圖4B展示第三迴路184C，其具有與迴路184C之端486D相反且電耦接至或實體附接至(例如，為同一跡線之部分)迴路184D之端486F的第二端486E。
在一些情況下，迴路184C可為或包括形成層級LV3中之完全或整個迴路或圓圈(例如，在逆時針方向上)之導體材料(例如，資料信號跡線)。迴路184C可具有電感L1C，其為電感L1之一部分或小部分。在一些情況下，L1C大致為L1之百分之31。
迴路184C可產生磁場或通量B，其展示為在結構169之中心或開口中向下進入(例如，自仰視透視圖看，向上延伸)至頁面中且在結構169的外部周邊以外穿出頁面(例如，自仰視透視圖看，在下方延伸)。通量B亦可由電感器184之其他迴路(例如，如圖4A至圖4B中所示之184A、184B以及184D)及由電感器181之迴路(例如，如圖4B中所示之184A及184B)導致或由該等迴路貢獻。
圖4B展示具有由資料信號電路172傳輸、以方向430流動之資料信號(例如，具有以方向430移動之正 電流)之迴路184C。迴路184C之資料信號方向或電流430展示為在電感器184之迴路184C之端468E起始，順時針流動穿過迴路184C，且穿過端486D離開，而後到達端486C。
圖4B展示第一資料信號電感器184之第四迴路184D，其具有電耦接至或實體附接至(例如，為同一跡線之部分)端486E之第一端486F。圖4B展示第四迴路184D，其具有與迴路184D之端486F相反且電耦接至或實體附接至(例如，為同一跡線之部分)迴路181A之端183(例如，電感器181之第一端)的第二端185(例如，電感器184之第二端)。
在一些情況下，迴路184D可為或包括形成超過層級LV3中之完全或整個迴路或圓圈(例如，在逆時針方向上)之四分之一或形成其百分之33(例如，大致120度)的導體材料(例如，資料信號跡線)。迴路184D可具有電感L1D，其為電感L1之一部分或小部分。在一些情況下，L1D大致為L1之百分之10。
迴路184D可產生磁場或通量B，其展示為在結構169之中心或開口中向下進入(例如，自仰視透視圖看，向上延伸)至頁面中且在結構169的外部周邊以外穿出頁面(例如，自仰視透視圖看，在下方延伸)。通量B亦可由電感器184之其他迴路(例如，如圖4A至圖4B中所示之184A、184B以及184C)及由電感器181之迴路(例如，如圖4B中所示之184A及184B)導致或由該等迴路貢獻。
圖4B展示具有由資料信號電路172傳輸、以 方向430流動之資料信號(例如，具有以方向430移動之正電流)之迴路184D。迴路184D之資料信號方向或電流430展示為在電感器184之迴路184D之端185起始(例如，自電感器181之迴路181A之端183起)，順時針流動穿過迴路184D，且穿過端486F離開，而後到達端486E。
迴路184D經展示具有上隘口(over pass)488，諸如其中迴路184D及電感器184橫跨(例如，自仰視透視圖看，在下方延伸)迴路181A之下隘口(underpass)487及電感器181。資料信號流動方向430經展示穿過上隘口488以順時針方向繼續。上隘口488及下隘口487可導致或有助於資料信號流動方向430對於電感器181及184之迴路在相同方向中。該等隘口亦可導致或有助於磁場或通量B在結構169之中心或開口中向下進入(例如，自仰視透視圖看，向上延伸)至頁面中且在結構169的外部周邊以外穿出頁面(例如，自仰視透視圖看，在下方延伸)。
圖4B展示第一資料信號電感器184之迴路184D，其具有電耦接至(例如，具有小於10歐姆之電阻)或實體附接至(例如，觸碰)節點162之第二端185(例如，電感器184之第二端)。
在一些情況下，端185電耦接至或實體附接至通孔觸點，該通孔觸點向上或向下延伸(例如，自仰視透視圖看，分別向下或向上延伸)至晶片108之另一層級上或處之ESD電路178。此通孔觸點可表示或為已知用於將導電跡線(例如，端185)連接至ESD電路(例如，178)之一或 多個通孔觸點、觸點、跡線或其他結構。在一些情況下，端185經由電容176電耦接至或實體附接至接地120。
圖4B展示第二資料信號電感器181之迴路181A，其具有電耦接至(例如，具有小於10歐姆之電阻)或實體附接至(例如，觸碰)節點162之第一端183(例如，電感器181之第一端)。
在一些情況下，端183電耦接至或實體附接至通孔觸點，該通孔觸點向上或向下延伸(例如，自仰視透視圖看，分別向下或向上延伸)至晶片108之另一層級上或處之ESD電路178。此通孔觸點可表示或為已知用於將導電跡線(例如，端183)連接至ESD電路(例如，178)之一或多個通孔觸點、觸點、跡線或其他結構。在一些情況下，端183經由電容176電耦接至或實體附接至接地120。
圖4B展示第二資料信號電感器181之第一迴路181A，其具有電耦接至或實體附接至(例如，為同一跡線之部分)端185(例如，電感器184之第一端)的第一端183(例如，電感器181之第一端)。圖4B展示第一迴路181A，其具有與迴路181A之端183相反且電耦接至或實體附接至(例如，為同一跡線之部分)迴路181B之端483B的第二端483A。
在一些情況下，迴路181A可為或包括形成層級LV3中之完全或整個迴路或圓圈(例如，在逆時針方向上)之導體材料(例如，資料信號跡線)。迴路181A可具有電感L2A，其為電感L2之一部分或小部分。在一些情況 下，L2A大致為L2之百分之60。
迴路181A可產生磁場或通量B，其展示為在結構169之中心或開口中向下進入(例如，自仰視透視圖看，向上延伸)至頁面中且在結構169的外部周邊以外穿出頁面(例如，自仰視透視圖看，在下方延伸)。通量B亦可由電感器184之其他迴路(例如，如圖4A至圖4B中所示之184A、184B、184C以及184D)及由電感器181之其他迴路(例如，如圖4B中所示之184B)導致或由該等迴路貢獻。
迴路181A經展示具有上隘口490，諸如其中迴路181A及電感器181橫跨(例如，自仰視透視圖看，在下方延伸)迴路181B之下隘口489及電感器181。資料信號流動方向430經展示穿過上隘口490以順時針方向繼續。上隘口490及下隘口489可導致或有助於資料信號流動方向430對於電感器181及184之迴路在相同方向中。該等隘口亦可導致或有助於磁場或通量B在結構169之中心或開口中向下進入(例如，自仰視透視圖看，向上延伸)至頁面中且在結構169的外部周邊以外穿出頁面(例如，自仰視透視圖看，在下方延伸)。
圖4B展示具有由資料信號電路172傳輸、以方向430流動之資料信號(例如，具有以方向430移動之正電流)之迴路181A。迴路181A之資料信號方向或電流430展示為在電感器181之迴路181A之端483A起始，順時針流動穿過迴路181A，且穿過電感器181之迴路181A之端183(例如，穿過電感器181之迴路181A之端183)離開。
迴路181A經展示具有下隘口487，諸如其中迴路181A及電感器181橫跨(例如，自仰視透視圖看，在上方延伸)迴路184D之上隘口488及電感器184。下隘口487可包括通孔觸點487A至487B(例如，參見圖4B至圖4C)及下隘口跡線或連接件487C(例如，參見圖4D)。資料信號流動方向430經展示穿過下隘口487以順時針方向繼續。隘口487可導致或有助於(1)方向430對於電感器181及184之迴路在相同方向中；及(2)磁場或通量B在結構169之中心或開口中向下進入(例如，自仰視透視圖看，向上延伸)至頁面中且在結構169的外部周邊以外穿出頁面(例如，自仰視透視圖看，在下方延伸)。
圖4B展示第二資料信號電感器181之第二迴路181B，其具有電耦接至或實體附接至(例如，為同一跡線之部分)端483A之第一端483B。圖4B展示第二迴路181B，其具有與迴路181A之端483B相反且電耦接至(例如，具有小於10歐姆之電阻)或實體附接至(例如，觸碰)下隘口489(例如，通孔觸點489A)之第二端182(例如，電感器181之第二端182)。
在一些情況下，迴路181B可為或包括形成超過層級LV3中之完全或整個迴路或圓圈(例如，在逆時針方向上)之一半或形成其百分之66(例如，大致240度)的導體材料(例如，資料信號跡線)。迴路181B可具有電感L2B，其為電感L2之一部分或小部分。在一些情況下，L2B大致為L2之百分之40。
迴路181B可產生磁場或通量B，其展示為在結構169之中心或開口中向下進入(例如，自仰視透視圖看，向上延伸)至頁面中且在結構169的外部周邊以外穿出頁面(例如，自仰視透視圖看，在下方延伸)。通量B亦可由電感器184之其他迴路(例如，如圖4A至圖4B中所示之184A、184B、184C以及184D)及由電感器181之迴路(例如，如圖4B中所示之184A)導致或由該等迴路貢獻。
圖4B展示具有由資料信號電路172傳輸、以方向430流動之資料信號(例如，具有以方向430移動之正電流)之迴路181B。迴路181B之資料信號方向或電流430展示為在電感器181之迴路181B之端182起始(例如，自電路172之觸點174起，穿過下隘口489，而後到達迴路181B之端182)，順時針流動穿過迴路181B，且穿過端483B離開，而後到達端483A。
圖4B展示第二迴路181B，其具有與迴路181A之端483B相反且電耦接至(例如，具有小於10歐姆之電阻)或實體附接至(例如，觸碰)節點160之第二端182(例如，電感器181之第二端182)。
迴路181B經展示在端182處具有下隘口489，諸如其中迴路181B及電感器181橫跨(例如，自仰視透視圖看，在上方延伸)迴路181A之上隘口490及電感器181且電耦接至或實體附接至觸點174。下隘口489可包括通孔觸點489A至489B(例如，參見圖4B至圖4C)及下隘口跡線或連接件489C(例如，參見圖4D)。資料信號流動方 向430經展示穿過下隘口489以順時針方向繼續。隘口489可導致或有助於(1)方向430對於電感器181及184之迴路在相同方向中；及(2)磁場或通量B在結構169之中心或開口中向下進入(例如，自仰視透視圖看，向上延伸)至頁面中且在結構169的外部周邊以外穿出頁面(例如，自仰視透視圖看，在下方延伸)。
在一些情況下，端182電耦接至或實體附接至下隘口489(例如，至通孔觸點)489A，其在迴路181A下延伸(例如，自仰視透視圖看，在上方延伸)至晶片108之層級LV3上或處之(例如，資料信號電路172之)輸出觸點174。在一些情況下，端182經由下隘口489電耦接至(例如，資料信號電路172之)輸出觸點174。在一些情況下，端182經由下隘口489電耦接至電容175(例如，在通孔觸點489B處或在觸點174處)；且經由電容175電耦接至接地120。
圖4B展示作為電路172之部分之觸點174，及層級LV3上之電路172。然而，在一些情況下，資料信號電路172(TX或RX；或兩者)可配置於晶片內不同於觸點174之水平內部層級上。在此等情況下，已知用於將輸出觸點(例如，觸點174)連接至資料信號電路之一或多個通孔觸點、觸點、跡線或其他結構可用以將觸點174電耦接至電路172。
圖4C展示IC晶片108之層級LV4或LSML-2，其具有改良(例如，自)晶片之資料信號電路之 資料信號輸出觸點與(例如，至)資料信號表面觸點之間的傳訊之結構169之「晶粒上」電感器181之部分。圖4C展示高於層級LV3之層級LV4之示意性仰視圖，其展示至第二電感器181之迴路之下隘口487及489之下隘口連接件487C及489C的下隘口通孔觸點。
圖4C展示下隘口487之通孔觸點487A及487B，諸如自層級LV3向下延伸，穿過LV4，而後到達層級LV5。在一些情況下，迴路181A之第一位置(例如，層級LV3上之中止或端)電耦接至或實體附接至通孔觸點487A，其向下延伸(例如，自仰視透視圖看，向上延伸)至晶片108之層級LV5上或處之下隘口連接件487C的第一端。通孔觸點487A可表示或為已知用於將導電跡線(例如，迴路181A之第一位置)連接至晶片之另一層級(例如，層級LV5)中之另一導電跡線(例如，下隘口連接件487C之第一端)的一或多個通孔觸點、觸點、跡線或其他結構。
在一些情況下，迴路181A之第二位置(例如，層級LV3上之第二中止或端)電耦接至或實體附接至通孔觸點487B，其向下延伸(例如，自仰視透視圖看，向上延伸)至晶片108之層級LV5上或處之下隘口連接件487C之第二端。通孔觸點487B可表示或為已知用於將導電跡線(例如，迴路181A之第二位置)連接至晶片之另一層級(例如，層級LV5)中之另一導電跡線(例如，下隘口連接件487C之第二端)的一或多個通孔觸點、觸點、跡線或其他結構。
圖4C亦展示下隘口489之通孔觸點489A及489B，諸如自層級LV3向下延伸，穿過LV4，而後到達層級LV5。在一些情況下，迴路181B之端182電耦接至或實體附接至通孔觸點489A，其向下延伸(例如，自仰視透視圖看，向上延伸)至晶片108之層級LV5上或處之下隘口連接件489C的第一端。通孔觸點489A可表示或為已知用於將導電跡線(例如，迴路181B之端182)連接至晶片之另一層級(例如，層級LV5)中之另一導電跡線(例如，下隘口連接件489C之第一端)的一或多個通孔觸點、觸點、跡線或其他結構。
在一些情況下，觸點174電耦接至或實體附接至通孔觸點489B，其向下延伸(例如，自仰視透視圖看，向上延伸)至晶片108之層級LV5上或處之下隘口連接件489C之第二端。通孔觸點489B可表示或為已知用於將輸出觸點(例如，觸點174)連接至晶片之另一層級(例如，層級LV5)中之導電跡線(例如，下隘口連接件489C之第二端)的一或多個通孔觸點、觸點、跡線或其他結構。
圖4D展示IC晶片108之層級LV5或LSML-3，其具有改良(例如，自)晶片之資料信號電路之資料信號輸出觸點與(例如，至)資料信號表面觸點之間的傳訊之結構169之「晶粒上」電感器181之部分。圖4D展示高於層級LV4之層級LV5之示意性仰視圖，其展示第二電感器181之迴路之下隘口487及489之下隘口連接件487C及489C。
圖4D展示下隘口487之下隘口連接件487C，其在層級LV5上或處水平地延伸且將通孔觸點487A電耦接或實體連接至通孔觸點487B。圖4D展示下隘口489之下隘口連接件489C，其在層級LV5上或處水平地延伸且將通孔觸點489A電耦接或實體連接至通孔觸點489B。
在一些情況下，「層級」可具有兩個層，諸如：下部主要或接觸層；及用以連接下部層上之結構與通孔層上之結構的上部通孔層。在一些情況下，層級LV2、LV3以及LV5為晶片108中之「金屬層」，諸如具有用於資料信號路由之金屬導體材料結構、觸點以及跡線的層。在一些情況下，層級LV1至LV5可具有圖4A至圖4D中所示的結構之間的通孔層，諸如圖4A至圖4D LV2及LV3中所示的結構之間的層級LV2及LV3中之上部通孔層。在一些情況下，層級LV4為在層級LV3至LV5之此等結構之間且用於連接此等結構(諸如使用層級LV4中之通孔觸點)的通孔層。此處，層級LV4可被視為層級LV3之上部通孔層，且層級LV5可被視為具有金屬導體結構之第四層(例如，LV4')。
在一些情況下，通孔連接件/觸點440可存在於層級LV1之上部通孔層中，以將層級LV1之下部接觸層中之觸點130連接至層級LV2之下部層中之迴路184A之端186。又，舉例而言，通孔連接件/觸點440可存在於層級LV2之上部通孔層中，以將層級LV2之下部層中之迴路 184A之端486A連接至層級LV3之下部層中之迴路184B之端486B。
根據實施例，電感器181及184之迴路、上隘口、下隘口(例如，通孔觸點、連接件以及迴路之端)可垂直對準。在一些情況下，迴路184A之通孔觸點440切向垂直地延伸至迴路184A之平面形狀(例如，與層級LV2相切)。在一些情況下，迴路184B之通孔觸點441切向垂直地延伸至迴路184B之平面形狀(例如，與層級LV3相切)。在一些情況下，迴路181A及189B之通孔觸點487A、487B、489A以及489B切向垂直地延伸至迴路181A及189B之平面形狀(例如，與層級LV3相切)。
方向430可穿過電感器181及184兩者之迴路在同一方向上(例如，順時針)。可瞭解，對於電路172為接收器電路之實施例，方向430將沿相反方向，但穿過電感器181及184兩者之迴路將仍在同一方向上(例如，逆時針)。
根據實施例，藉由使電感器迴路184B至184D及181A至181B在同一層級(例如，LV3)上，與使彼等電感器迴路在單獨層級上相比，耦合係數K可增大。根據實施例，與使電感器迴路在單獨層級上相比，電感器184及電感器181之電感器迴路之大部分在同一層級(例如，LV3)上，以增大耦合係數K。在一些情況下，電感器181及184中之每一者可使其迴路配置於高於層級LV1之僅兩個層級上。在一些情況下，該等電感器使用兩個連續層級 LV1、LV2或LV3、LV4或LV4、LV5。
在一些情況下，一或多個下隘口可由電感器184及/或電感器181之第一者使用以「跳過」另一電感器之迴路，以使第一電感器信號方向跨國另一電感器之迴路之路徑。
在一些情況下，電感器184之一個迴路(或更多或更少)可存在於底部金屬、LSML、LV2層級處，自通孔觸點延伸至表面觸點，循環至通孔觸點，到達LV3層級。自通孔觸點起，電感器184可在LV3層級上之多個迴路中繼續。該觸點可使用LV3層級上之通孔觸點及/或ESD跡線來接觸ESD電路。電感器184之迴路中之一者可藉由電感器181之下隘口來過渡或跳躍。
根據實施例，層級LV5上之結構169之部分(例如，電感器184及181之迴路)可具有小於層級LV3及LV4上之結構169之部分(例如，電感器184及181之迴路)的晶片或矽設計規則，該等層級上之結構之部分可具有可小於可具有表面觸點或封裝設計規則之層級LV2上之結構的晶粒上互連特徵設計規則。
在一些情況下，可存在隔離結構，諸如隔離(例如，電力及/或接地信號)跡線、互連特徵、電路輸出觸點、表面觸點、封裝跡線，及/或晶片之間、資料信號跡線、資料信號互連特徵、資料信號電路輸出觸點、資料信號表面觸點、封裝資料信號跡線之每一鄰近對之間的通道，及/或晶片之間的資料信號通道。
圖4A至圖4B將長度L1展示為沿著迴路184A之層級LV2自左至右之長度，且將長度L2展示為沿著迴路184A之層級LV2自上至下之長度。在一些情況下，長度L1在30微米(μm)與60μm之間，且長度L2在20μm與50μm之間。在一些情況下，長度L1在40μm與50μm，且長度L2在30μm與42μm之間。在一些情況下，長度L1在42微米(μm)與47μm之間，且長度L2在34μm與38μm之間。
圖4A至圖4B將寬度W1展示為沿著迴路184A之層級LV2之寬度，且將寬度W2展示為沿著層級LV3之迴路184B至184D及181A至181B之寬度。在一些情況下，寬度W1在2μm與10μm之間。在一些情況下，寬度W1在3μm與8μm之間。在一些情況下，寬度W1在4.5μm與6.5μm之間。在一些情況下，寬度W2在0.5μm與5μm之間。在一些情況下，寬度W2在1μm與3μm之間。在一些情況下，寬度W2在1.5μm與2.5μm之間。根據實施例，迴路184A在其沿著層級LV2水平地延伸(例如，在一方向上在層級LV1與LV3之間延伸)時具有垂直高度H1(未圖示)，且迴路184B至184D及181A至181B在其沿著層級LV3水平地延伸(例如，在一方向上在層級LV2與LV4之間延伸)時具有垂直高度H2(未圖示)。在一些情況下，高度H1及H2在1μm與8μm之間。在一些情況下，該等高度在4μm與8μm之間。在一些情況下，該等高度在5μm與7μm之間。在一些情況下，該等高度各自在0.1μm與1μm 之間。在一些情況下，該等高度在1μm與4μm之間。在一些情況下，該等高度在4μm與15μm之間。
根據實施例，結構169(例如，電感器184及181之迴路)具有或展現：600 pH與900 pH之間的總電感；在20GHz之資料速度下的0.5與0.7之間的耦合因數(例如，K)；以及在20GHz之資料速度下的3.5與5.5之間的品質因數。根據實施例，該等迴路具有或展現：700 pH與800 pH之間的總電感；在20GHz之資料速度下的0.55與0.65之間的耦合因數(例如，K)；以及在20GHz之資料速度下的4與5之間的品質因數。根據實施例，該等迴路具有或展現：大致750 pH之總電感；在20GHz之資料速度下的大致0.6之耦合因數(例如，K)；以及在20GHz之資料速度下的大致4.5之品質因數。
晶片108經展示具有底部表面203，諸如介電質之底部曝露表面，其上或其中可形成(例如，配置)觸點130(諸如，在一區域中)。在一些情況下，觸點130可被描述為以縱向4列深之晶粒-凸塊圖案形成之信號叢集。
在一些實施例中，計算系統100可為一系統之部分，其用於將信號自具有TX電路172之晶片108之版本(例如，包括IC晶片「晶粒上」電感器結構169)，穿過封裝裝置，投送至具有RX電路172之晶片108之另一版本(例如，包括IC晶片「晶粒上」電感器結構169)，以便達成穿過封裝裝置之經改良信號連接及傳輸。
在一些情況下，系統100具有晶片108具有在 第一位置安裝於封裝體裝置上之TX電路172之版本；及晶片108具有在第二位置安裝於同一封裝裝置(或不同封裝裝置，在兩個封裝裝置具有穿過其形成之資料通道的情況下)上之RX電路172之版本。在一些情況下，系統100包括晶片108具有TX電路172、將該晶片在第一位置實體附接至封裝裝置之焊料凸塊之版本、晶片108具有RX電路172及將該晶片在第二位置實體附接至封裝裝置之焊料凸塊之版本，諸如形成自TX電路至RX電路之資料信號傳輸通道。封裝裝置亦可安裝於封裝體、插入件或片狀物上。舉例而言，封裝裝置之底部表面又可使用焊料凸塊或BGA安裝於插入件或片狀物上。
根據實施例，晶片108可為IC晶片，諸如微處理器、共處理器、圖形處理器、記憶體晶片、數據機晶片或其他微電子晶片裝置。根據實施例，晶片108可為能夠安裝或直接附接至插口、插入件、主機板或另一下一層級組件(例如，封裝裝置)上之IC晶片。在一些情況下，封裝裝置可表示基體封裝、插入件、印刷電路板(PCB)、PCB、插入件、「封裝體」、插口、插入件、主機板或另一基體，其上可附接積體電路(IC)晶片或其他封裝裝置(例如，諸如微處理器、共處理器、圖形處理器、記憶體晶片、數據機晶片或其他微電子晶片裝置)(例如，晶片108)。
圖1至圖4展示具有層級LV2至LV5中之晶片「晶粒上」電感器結構196之晶片108。如本文中所描述之此等層級及電感器結構169可被視為IC晶片之三維部件 或部分。此等層級可包括已知將在IC晶片上之各種主動式及被動式電路系統、跡線、互連件及/或其他結構。圖1至圖4展示具有層級LV2至LV5中之晶片「晶粒上」電感器結構196之晶片108。在一些情況下，晶片108包括高於層級LV5之層級。此等層級可包括已知將在IC晶片上之各種主動式及被動式電路系統、跡線、互連件及/或其他結構。根據實施例，晶片108可包括(例如，在高於層級L2或高於層級L5之一或多個層級上)主動式微處理器電路系統及/或硬體邏輯(例如，固態硬體)，諸如已知將在IC晶片(諸如中央處理單元(CPU)、微處理器、共處理器、圖形處理器、記憶體晶片、數據機晶片或其他微電子晶片裝置)上或為其部分之微處理器處理邏輯、記憶體、快取記憶體、閘、電晶體(例如，金屬氧化物半導體(MOS)場效電晶體FET)、鰭式FET及其類似物)。此電路系統及/或邏輯之一部分可電耦接或實體附接至電路172(例如，電晶體171)及178。根據實施例，晶片108可包括(例如，在高於層級L2或L5之一或多個層級上)多用途的時脈驅動式、基於暫存器之可規劃電子裝置之主動式微處理器電路系統及/或硬體邏輯，該電子裝置接受數位或二進位資料作為輸入(例如，在具有電路172及RX資料信號電路之通道之觸點130處)，根據儲存於其記憶體中之指令處理資料，且提供結果作為輸出(例如，在具有電路172及TX資料信號電路之通道之觸點130處)。根據實施例，晶片108可含有組合邏輯及順序數位邏輯兩者；且可對二進位數字系統中所表示之數字及符號進 行運算。
在一些情況下，「層級」之使用將晶片之材料(例如，介電質及/或導電材料)「層」描述為已知的。在一些情況下，頂部、底部及/或最矽金屬「層級」之使用將材料(例如，介電質及/或導電材料)之頂部、底部及/或最末矽金屬「層」描述為已知的。在一些情況下，「層級」可具有兩個層，諸如：下部主要或接觸層；及用以連接下部層上之結構與通孔層上之結構的上部通孔層。
圖1至圖4展示具有層級LV2至LV5中之晶片「晶粒上」電感器結構196之晶片108。在一些情況下，僅介電材料(在一些情況下，藉由圖式之不具有經標記或經命名特徵之空白區域展示)填充層級LV2至LV5中之晶片晶粒上電感器結構196之間(例如，上方、下方以及旁邊的，諸如在長度、寬度以及高度方向上)的任何空間。在一些情況下，已知將在IC晶片上之介電材料及各種主動式及被動式電路系統、跡線、互連件及/或其他結構填充層級LV2至LV5中之晶片晶粒上電感器結構196之間的任何空間，但不干擾該等晶片晶粒上電感器結構之電氣功能。在一些情況下，填充互連特徵之間的空間包括存在於彼等特徵並不存在且彼此未實體附接(例如，不觸碰)之任何空間中。在一些情況下，填充互連特徵之間的空間包括分離彼等特徵中之每一個，彼等特徵彼此耦接或實體附接之處除外。
在一些情況下，本文中所描述之資料信號傳 輸信號為高頻(HF)資料信號(例如，TX資料信號)。在一些情況下，該等信號具有4十億次傳送每秒(GT/s)與10GT/s之間的速度。在一些情況下，該等信號具有6十億次傳送每秒與8十億次傳送每秒之間的速度。在一些情況下，該等信號具有4十億位元每秒與5十億位元每秒之間的速度。在一些情況下，速度在4十億位元每秒與4.5十億位元每秒之間。在一些情況下，該等信號具有2十億位元每秒與12十億位元每秒之間的速度。在一些情況下，該等信號具有3十億次傳送每秒與12十億次傳送每秒之間的速度。在一些情況下，該等信號具有在7GT/s與25GT/s之間的速度；及在0.5伏特與2.0伏特之間的電壓。在一些情況下，該等信號具有在6GT/s與15GT/s之間的速度。在一些情況下，信號具有在0.4伏特與5.0伏特之間的電壓。在一些情況下，電壓在0.5伏特與2.0伏特之間。在一些情況下，信號為適合於經由封裝裝置或在其內接收或傳輸資料信號之不同速度及/或電壓位準。在一些情況下，信號極低速度傳送速率之間的範圍內，諸如自50MT/s至大於40GT/S(或高達40GT/s與50GT/s之間)。在一些情況下，上述速度為在單線或輸入或輸出(IO)電線、通道或跡線處1秒鐘內可傳送多少位元之資料速率或資料傳送速率。
在一些情況下，本文中所描述之接地信號為零電壓直流(DC)接地信號(例如，GND)。在一些情況下，接地信號具有在0.0伏特與0.2伏特之間的電壓。在一些情況下，接地信號為不同但接地之電壓位準，其用於經由封 裝裝置或IC晶片(或在其內)提供電氣接地信號。
在一些情況下，「大致」之使用精確地描述數字。在一些情況下，「大致」之使用描述在比數字高及低百分之10內。在一些情況下，「大致」之使用描述在比數字高及低百分之5內。在一些情況下，「大致」之使用描述在比數字高及低百分之2內。
在一些實施例中，表面觸點130(可選特徵140)；輸出觸點174；電感器184及181；通孔觸點440及441；電感器迴路184A至184D及181A至181B；下隘口通孔觸點487A、487B、489A以及498B；下隘口連接件487C及489C；以及上隘口488及490(例如，分別地，迴路184D及181A之部分)係由實心導電(例如，純導體)材料形成。在一些情況下，該等特徵可各自為實心導體材料之高度(例如，厚度)、寬度以及長度(諸如本文中所展示及所描述)。
在一些情況下，導電(例如，導體)材料可為純導體(例如，金屬或純導電材料)。此材料可為或包括已知用於此觸點之銅(Cu)、金、銀、青銅、鎳、銀、鋁、鉬、合金或其類似物。在一些情況下，材料全部為銅。在一些情況下，材料全部包括銅且可包括一或多種其他金屬。
介電質或介電材料之層(在一些情況下，藉由圖式之不具有經標記或經命名特徵之空白區域展示)可各自為實心非導電材料之高度(例如，厚度)、寬度以及長度。介電材料可為純粹非導體(例如，氧化物或純粹非導電材料)。此材料可為或包括已知用於此介電質之氮化矽、二氧 化矽、瓷、玻璃、塑膠或其類似物。在一些情況下，材料為氮化矽。在一些情況下，材料為純氧化物、非導電材料。
在一些情況下，晶粒上電感器結構169(例如，電感器184及181)可增加在經由封裝裝置(該等晶片安裝於其上)通訊之兩個晶片之資料信號電路之間傳輸的高頻傳輸及接收資料信號之穩定性及清潔度(例如，與不具晶粒上電感器結構之資料信號傳遞及/或接收晶片相比)。此增加之頻率可包括具有7十億次傳送每秒(GT/s)與25GT/s之間的頻率之資料信號。在一些情況下，GT/s可指某一給定資料傳送通道(諸如由晶粒上電感器結構提供之通道)中、出現在每一秒中之傳送資料之操作(例如，諸如本文中之資料信號之數位資料之傳輸)的數目；或可指取樣速率，亦即每秒所擷取之資料樣本之數目，每一樣本通常出現在時脈邊緣處。1GT/s為109或十億次傳送每秒。在一些情況下，晶粒上互連特徵改良(例如，減少)自極低頻率傳送(諸如，自50兆赫茲(MHz))至GHz傳送位準(諸如，大於40GHz(或高達40GHz與50GHz之間))的串擾(例如，與不具晶粒上互連特徵之資料信號傳輸及/或接收晶片相比)。
在一些情況下，晶粒上電感器結構169(例如，電感器184及181)係使用產業中已知的用於形成IC晶片或晶粒之跡線、互連件、通孔觸點及表面觸點之製程或處理形成。在一些情況下，形成該等特徵包括使用矽晶圓之遮蔽及蝕刻。在一些情況下，遮蔽包括利用阻焊劑進行 遮蔽及蝕刻介電質及/或導體材料。
在一些情況下，形成該等特徵包括使用化學氣相沈積(CVD)；原子層沈積(ALD)；諸如自具有介電材料及導體材料之圖案之表面或在該表面上生長介電材料。在一些情況下，形成該等特徵包括使用光微影來圖案化遮罩。在一些情況下，遮罩可為噴塗至表面上之液體光可成像「濕式」遮罩或乾膜光可成像「乾式」遮罩毯覆層；且接著經遮蔽且曝露於光圖案(例如，遮罩曝露於光，其中置放於遮罩上方之圖案之模板並不阻擋光)，且經顯影以形成開口(該等特徵將存在於其中)。視遮罩類型而定，曝露或未曝露區域被移除。在一些情況下，在該等開口(例如，圖案)經界定之後，遮罩經歷某一類型之熱固化。在一些情況下，遮罩可藉由已知用以形成晶片或使用IC晶片處理形成之裝置之此遮罩的製程形成。
在一些情況下，用於形成具有晶粒上電感器結構169(例如，電感器184及181)之晶片之製程之實施例提供體現在以高容積形成之電腦系統架構特徵及介面中之益處。在一些情況下，此等製程之裝置之實施例提供解決極高頻資料傳送互連問題(諸如，在兩個IC晶片或晶粒(例如，在兩個晶粒之間的數百、甚至數千個信號需要投送之情況下)之間)或系統單晶片(SoC)(例如，參見圖1)內之高頻資料傳送互連的全部益處。在一些情況下，此等製程及裝置之實施例提供跨以上區段所需的需要較低成本高頻資料傳送互連解決方案。此等益處可歸因於晶粒上電感器結 構169(例如，電感器184及181)之添加，該等結構增加資料傳送之效能及速度。
圖5說明根據一個實施之計算裝置。圖5說明根據一個實施之計算裝置500。計算裝置500容納板502。板502可包括數個組件，包括(但不限於)處理器504及至少一個通訊晶片506。處理器504實體地且電耦接至板502。在一些實施中，至少一個通訊晶片506亦實體地且電耦接至板502。在其他實施中，通訊晶片506可為處理器504之部分。
計算裝置500視其應用而可包括可以或可不實體地且電耦接至板502之其他組件。此等其他組件包括(但不限於)依電性記憶體(例如，DRAM)、非依電性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球設置系統(GPS)裝置、羅盤、加速度計、陀螺儀、揚聲器、攝影機，及大容量儲存裝置(諸如，硬碟機、光碟(CD)、數位化通用光碟(DVD)等)。
通訊晶片506實現無線通訊以用於傳送資料至計算裝置500及自該計算裝置傳送資料。術語「無線」及其衍生詞可用以描述可經由非固體媒體來經由使用經調變電磁輻射傳達資料之電路、裝置、系統、方法、技術、通訊通道等。該術語並不暗示相關聯裝置不含有任何導線，但在一些實施例中，該等裝置可能含有導線。通訊晶 片506可實施數個無線標準或協定中之任一者，該等無線標準或協定包括(但不限於)Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物，以及表示為3G、4G、5G及以上之任何其他無線協定。計算裝置500可包括多個通訊晶片506。舉例而言，第一通訊晶片506可專用於較短距離無線通訊(諸如，Wi-Fi及藍芽)，且第二通訊晶片506可專用於較長距離無線通訊(諸如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他)。
計算裝置500之處理器504包括封裝於處理器504內之積體電路晶粒。在一些實施中，處理器之積體電路晶粒包括一或多個裝置，諸如電晶體或金屬互連件。在一些實施例中，積體電路晶粒或處理器504之封裝包括用於形成「晶粒上電感器結構169(例如，電感器184及181)」之製程之實施例，或如本文中所描述之「晶粒上電感器結構169(例如，電感器184及181)」之實施例。術語「處理器」可指任何裝置或裝置之部分，其處理來自暫存器及/或記憶體之電子資料以將彼電子資料變換成可儲存於暫存器及/或記憶體中之其他電子資料。
通訊晶片506亦包括封裝於通訊晶片506內之積體電路晶粒。根據另一實施，通訊晶片之積體電路晶粒包括一或多個裝置，諸如電晶體或金屬互連件。在一些 實施例中，積體電路晶粒或晶片506之封裝包括用於形成「晶粒上電感器結構169(例如，電感器184及181)」之製程之實施例，或如本文中所描述之「晶粒上電感器結構169(例如，電感器184及181)」之實施例。
在其他實施中，容納於計算裝置500內之另一組件可含有包括一或多個裝置(諸如電晶體或金屬互連件)之積體電路晶粒。在一些實施例中，另一積體電路晶粒或晶片之封裝包括用於形成「晶粒上電感器結構169(例如，電感器184及181)」之製程之實施例，或如本文中所描述之「晶粒上電感器結構169(例如，電感器184及181)」之實施例。
在各種實施中，計算裝置500可為膝上型電腦、迷你筆記型電腦、筆記型電腦、超級本、智慧型電話、平板電腦、個人數位助理(PDA)、超級行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描儀、監視器、機上盒、娛樂控制單元、數位攝影機、攜帶型音樂播放器或數位視訊錄製器。在其他實施中，計算裝置500可為處理資料之任何其他電子裝置。
實例
實例1為一種積體電路(IC)晶片，其包含：一資料信號電路，其配置於該晶片內之一水平內層上且具有一資料信號輸出觸點；一資料信號表面觸點，其配置於該晶片之一水平表面上；一第一資料信號電感器，其具有：(1)電耦接至一靜電放電(ESD)電路之一電容值及至該靜 電放電(ESD)電路的一第二端，及(2)電耦接至該資料信號表面觸點處之一電容值及至該資料信號表面觸點的一第一端；以及一第二資料信號電感器，其具有：(1)電耦接至該資料信號電路之該資料信號輸出觸點及至該資料信號電路之一電容值的一第二端，(2)電耦接至該第一資料信號電感器之該第二端及至該ESD電路之該電容值的一第一端。
在實例2中，實例1之標的物可視情況包括其中該第二電感器及該第一電感器經設置且電耦接至該資料信號表面觸點、該ESD電路以及該資料信號電路，使得由該資料信號電路傳輸之一資料信號以相同方向流動通過該第一電感器及該第二電感器之迴路。
在實例3中，實例1之標的物可視情況包括其中該第二電感器及該第一電感器經設置且電耦接至該資料信號表面觸點、該ESD電路以及該資料信號電路，使得在該資料信號由該資料信號電路向資料信號電路輸出輸出時由該第二電感器產生之一磁場，使依據一耦合係數量K與該資料信號輸出成正比之一磁場由第一電容器接收。
在實例4中，實例1之標的物可視情況包括其中該ESD電路電耦接於第一電感器之第二端與接地之間；一資料信號表面觸點處之該電容值在該第一電感器之該第一端與接地之間；且該資料信號電路之該電容值在該資料信號輸出觸點與接地之間。
在實例5中，實例1之標的物可視情況包括其中，基於該資料信號表面觸點處之該電容值、該資料信號 電路之該電容值以及該ESD電路之該電容值，且該第二電感器之一第二電感及該第一電感器之一第一電感經選擇：(1)而使該資料信號表面觸點處之阻抗對於具有7.5GHZ與17GHZ之間的一頻率之一輸出信號大致在30歐姆與70歐姆之間；且(2)使一插入損耗在大致0與15GHZ之間小於3dB。
在實例6中，實例1之標的物可視情況包括其中，基於該資料信號表面觸點處之該電容值、該資料信號電路之該電容值以及該ESD電路之該電容值，且該第二電感器之一第二電感及該第一電感器之一第一電感經選擇以使得該第二電感器及該第一電感器抵消該資料信號表面觸點處之該電容值、該資料信號電路之該電容值以及該ESD電路之該電容值的任何並聯電容。
在實例7中，實例1之標的物可視情況包括其中該第一電感器之迴路係配置於該晶片之一最末矽金屬層級LSML及一LSML-1層級內；且其中該第二電感器之迴路係配置於該晶片之該LSML-1層級內。
在實例8中，實例1之標的物可視情況包括其中該第一電感器之迴路在該晶片之不同層級上與該第二電感器之迴路交叉，使得由該資料信號電路傳輸之一資料信號以相同方向流動通過該第一電感器及該第二電感器之該等迴路。
在實例9中，實例1之標的物可視情況包括其中該第一電感器之迴路在該晶片之不同層級上與該第二電 感器之迴路交叉，使得在該資料信號由該資料信號電路向資料信號電路輸出輸出時由該第二電感器產生之一磁場，使依據一耦合係數量K與該資料信號輸出成正比之一磁場由該第一電容器接收。
在實例10中，實例1之標的物可視情況包括其中該資料信號電路為能夠傳輸具有在7GT/s與25GT/s之間的一速度之一資料信號的一資料信號傳輸電路。
在實例11中，實例1之標的物可視情況包括其中該資料信號電路為能夠接收具有在7GT/s與25GT/s之間的一速度之一資料信號的一資料信號接收電路。
實例12為一種積體電路(IC)晶片，其包含：一資料信號電路，其配置於該晶片內之一水平內層上且具有一資料信號輸出觸點；一資料信號表面觸點，其配置於該晶片之一水平表面上；一第一資料信號電感器，其具有：(1)電耦接至一靜電放電(ESD)電路之一電容值及至該靜電放電(ESD)電路的一第二端，及(2)電耦接至該資料信號表面觸點處之一電容值及至該資料信號表面觸點的一第一端；以及一第二資料信號電感器，其具有：(1)電耦接至該資料信號電路之該資料信號輸出觸點及至該資料信號電路之一電容值的一第二端，(2)電耦接至該第一資料信號電感器之該第二端及至該ESD電路之該電容值的一第一端，其中該第二電感器及該第一電感器經設置且電耦接至該資料信號表面觸點、該ESD電路以及該資料信號電路，使得在該資料信號由該資料信號電路向資料信號電路輸出輸出時 由該第二電感器產生之一磁場，使依據一耦合係數量K與該資料信號輸出成正比之一磁場由第一電容器接收。
在實例13中，實例12之標的物可視情況包括其中該第二電感器及該第一電感器經設置且電耦接至該資料信號表面觸點、該ESD電路以及該資料信號電路，使得由該資料信號電路傳輸之一資料信號以相同方向流動通過該第一電感器及該第二電感器之迴路。
在實例14中，實例12之標的物可視情況包括其中該ESD電路電耦接於第一電感器之第二端與接地之間；一資料信號表面觸點處之該電容值在該第一電感器之該第一端與接地之間；且該資料信號電路之該電容值在該資料信號輸出觸點與接地之間。
實例15為一種電子系統，其包含：一第一積體電路晶片，其具有：一資料信號傳輸器電路，其配置於該第一晶片內之一水平內層上且具有該第一晶片之一資料信號輸出觸點；一資料信號表面觸點，其配置於該第一晶片之一水平表面上；該第一晶片之一第一資料信號電感器，其具有：(1)電耦接至該第一晶片之一靜電放電(ESD)電路之一電容值的一第二端，及(2)電耦接至該資料信號表面觸點處之一電容值及至該第一晶片之該資料信號表面觸點的一第一端；以及該第一晶片之一第二資料信號電感器，其具有：(1)電耦接至該第一晶片之該資料信號電路之該資料信號輸出觸點及至該第一晶片之該資料信號電路之一電容值的一第二端，(2)電耦接至該第一晶片之該第一資 料信號電感器之一第二端及至該第一晶片之該ESD電路之該電容值的一第一端；一第二積體電路晶片，其具有：一資料信號接收器電路，其配置於該第二晶片內之一水平內層上且具有該第二晶片之一資料信號輸出觸點；一資料信號表面觸點，其配置於該第二晶片之一水平表面上且電耦接至該第二晶片之該資料信號輸出觸點；以及一晶片封裝，其將該第一晶片之該資料信號表面觸點電耦接至該第二晶片之該資料信號表面觸點。
在實例16中，實例15之標的物可視情況包括其中該第二積體電路晶片進一步包含：該第二晶片之一第一資料信號電感器，其具有：(1)電耦接至該第二晶片之一靜電放電(ESD)電路之一電容值的一第二端，及(2)電耦接至該資料信號表面觸點處之一電容值及至該第二晶片之該資料信號表面觸點的一第一端；以及該第二晶片之一第二資料信號電感器，其具有：(1)電耦接至該第二晶片之該資料信號電路之該資料信號輸出觸點及至該第二晶片之該資料信號電路之一電容值的一第二端，(2)電耦接至該第二晶片之該第一資料信號電感器之一第二端及至該第二晶片之該ESD電路之該電容值的一第一端。
在實例17中，實例16之標的物可視情況包括其中該第一晶片及該第二晶片之該第二電感器及該第一電感器經設置且電耦接至該第一晶片及該第二晶片之該等資料信號表面觸點、該等ESD電路以及該等資料信號電路，使得由該等第一晶片之該資料信號電路傳輸之一資料信號 以相同方向流動通過該第一晶片及該第二晶片之該第一電感器及該第二電感器之迴路。
在實例18中，實例16之標的物可視情況包括其中該第一晶片及該第二晶片之該第二電感器及該第一電感器經設置且電耦接至該第一晶片及該第二晶片之該等資料信號表面觸點、該等ESD電路以及該等資料信號電路，使得在一資料信號由該第一晶片之該資料信號傳輸電路輸出時由該第一晶片及該第二晶片之該第二電感器產生之一磁場，使依據一耦合係數量K與該資料信號輸出成正比之一磁場由該第一晶片及該第二晶片之第一電容器接收。
在實例19中，實例16之標的物可視情況包括其中，基於該第一晶片及該第二晶片之該資料信號表面觸點處之該電容值、該第一晶片及該第二晶片之該資料信號電路之該電容值以及該第一晶片及該第二晶片之該ESD電路之該電容值，且該第一晶片及該第二晶片之該第二電感器之一第二電感及該第一晶片及該第二晶片之該第一電感器之一第一電感經選擇：(1)而使該第一晶片及該第二晶片之該資料信號表面觸點處之阻抗對於具有7.5GHZ與17GHZ之間的一頻率之一輸出信號大致在30歐姆與70歐姆之間；且(2)使該第一晶片及該第二晶片之一插入損耗在大致0與15GHZ之間小於3dB。
在實例20中，實例16之標的物可視情況包括其中，基於該第一晶片及該第二晶片之該資料信號表面觸點處之該電容值、該第一晶片及該第二晶片之該資料信號 電路之該電容值以及該第一晶片及該第二晶片之該ESD電路之該電容值，且該第一晶片及該第二晶片之該第二電感器之一第二電感及該第一晶片及該第二晶片之該第一電感器之一第一電感經選擇以使該第一晶片及該第二晶片之該第二電感器及該第一電感器抵消該第一晶片及該第二晶片之該資料信號表面觸點處之該電容值、該第一晶片及該第二晶片之該資料信號電路之該電容值以及該第一晶片及該第二晶片之該ESD電路之該電容值的任何並聯電容。
在實例21中，實例16之標的物可視情況包括其中該第一晶片及該第二晶片之該第一電感器之迴路係配置於該晶片之一最末矽金屬層級LSML及一LSML-1層級內；且其中該第一晶片及該第二晶片之該第二電感器之迴路係配置於該晶片之該LSML-1層級內。
在實例22中，實例16之標的物可視情況包括其中該第一晶片及該第二晶片之該第一電感器之迴路在該第一晶片及該第二晶片之該晶片的不同層級上與該第一晶片及該第二晶片之該第二電感器之迴路交叉，使得由該資料信號傳輸電路傳輸之一資料信號以相同方向流動通過該第一晶片及該第二晶片之該第一電感器及該第二電感器之該等迴路。
在實例23中，實例16之標的物可視情況包括其中該第一晶片及該第二晶片之該第一電感器之迴路在該第一晶片及該第二晶片之該晶片的不同層級上與該第一晶片及該第二晶片之該第二電感器之迴路交叉，使得在該資 料信號由該資料信號傳輸電路輸出時由該第一晶片及該第二晶片之該第二電感器產生之一磁場，使依據一耦合係數量K與該資料信號輸出成正比之一磁場由該第一晶片及該第二晶片之第一電容器接收。
所說明實施例之以上描述(包括摘要中所描述之內容)並不意欲為窮盡性的或將本發明限於所揭示之精確形式。儘管本文中出於說明性目的而描述了本發明之特定實施及實例，但如熟習相關技術者將認識到，各種等效修改在範疇內係可能的。根據以上詳細描述，可對本發明作出此等修改。舉例而言，儘管上文所述之一些實施例僅展示層級LV2至LV5之晶粒上電感器結構169(例如，電感器184及181)，但彼等描述可適用於形成或具有層級LV3至LV6(例如，高於特徵經展示所在之層級的一個層級)之彼等相同晶粒上電感器結構169(例如，電感器184及181)。以下申請專利範圍中所用之術語不應被解釋為將本發明限於本說明書及申請專利範圍中所揭示之特定實施。實情為，範疇應完全由以下技術方案判定，該等技術方案將根據技術方案解釋之已建立原則來解釋。
100‧‧‧計算系統/電子系統
108‧‧‧晶片
120‧‧‧接地
130‧‧‧資料信號表面觸點
140‧‧‧互連特徵
160、162、164‧‧‧節點
171‧‧‧電晶體
172‧‧‧資料信號電路
173‧‧‧電阻器
174‧‧‧資料信號輸出觸點
175、176、177‧‧‧電容/電容值
178‧‧‧靜電放電(ESD)電路
181‧‧‧第二電感器
182、185‧‧‧第二端
183、186‧‧‧第一端
184‧‧‧第一電感器
196‧‧‧電感器結構
203‧‧‧底部表面
L1、L2‧‧‧電感
RT‧‧‧電阻

Claims (23)

  1. 一種積體電路(IC)晶片，包含：一資料信號電路，其配置於該晶片內之一水平內層上且具有一資料信號輸出觸點；一資料信號表面觸點，其配置於該晶片之一水平表面上；一第一資料信號電感器，其具有：(1)一第二端，其電耦接至一靜電放電(ESD)電路之一電容值及該靜電放電(ESD)電路，及(2)一第一端，其電耦接至該資料信號表面觸點處之一電容值及該資料信號表面觸點；以及一第二資料信號電感器，其具有：(1)一第二端，其電耦接至該資料信號電路之該資料信號輸出觸點及該資料信號電路之一電容值，(2)一第一端，其電耦接至該第一資料信號電感器之該第二端及該ESD電路之該電容值。
  2. 如請求項1之晶片，其中該第二及第一資料信號電感器經設置且電耦接至該資料信號表面觸點、ESD電路以及資料信號電路，使得由該資料信號電路所傳輸之一資料信號以相同方向流動通過該第一及第二資料信號電感器之迴路。
  3. 如請求項1之晶片，其中該第二及第一資料信號電感器經設置且電耦接至該資料信號表面觸點、ESD電路以及資料信號電路，使得在該資料信號由該資料信號電路所輸出而朝向資料信號電路輸出時由該第二資料信號電感器產生之一磁場，使依據一耦合係數量K與該資 料信號輸出成比例之一磁場由該第一電感器接收。
  4. 如請求項1之晶片，其中該ESD電路電耦接於第一資料信號電感器之第二端與接地之間；一資料信號表面觸點處之該電容值係在該第一資料信號電感器之該第一端與接地之間；且該資料信號電路之該電容值在該資料信號輸出觸點與接地之間。
  5. 如請求項1之晶片，其中，基於該資料信號表面觸點處之該電容值、該資料信號電路之該電容值以及該ESD電路之該電容值，該第二資料信號電感器之一第二電感及該第一資料信號電感器之一第一電感經選擇：(1)使該資料信號表面觸點處之阻抗對於具有7.5GHZ與17GHZ之間的一頻率之一輸出信號大致在30歐姆與70歐姆之間；且(2)使一插入損耗在大致0與15GHZ之間小於3dB。
  6. 如請求項1之晶片，其中，基於該資料信號表面觸點處之該電容值、該資料信號電路之該電容值以及該ESD電路之該電容值，該第二資料信號電感器之一第二電感及該第一資料信號電感器之一第一電感經選擇以使得該第二及第一資料信號電感器抵消該資料信號表面觸點處之該電容值、該資料信號電路之該電容值以及該ESD電路之該電容值的任何並聯電容。
  7. 如請求項1之晶片，其中該第一資料信號電感器之迴路係配置於該晶片之一最末矽金屬層級LSML 及一LSML-1層級內；且其中該第二資料信號電感器之迴路係配置於該晶片之該LSML-1層級內。
  8. 如請求項1之晶片，其中該第一資料信號電感器之迴路在該晶片之不同層級上與該第二資料信號電感器之迴路交叉，使得由該資料信號電路所傳輸之一資料信號以相同方向流動通過該第一資料信號電感器及該第二資料信號電感器之該等迴路。
  9. 如請求項1之晶片，其中該第一資料信號電感器之迴路在該晶片之不同層級上與該第二資料信號電感器之迴路交叉，使得在該資料信號由該資料信號電路所輸出而朝向資料信號電路輸出時由該第二資料信號電感器產生之一磁場，使依據一耦合係數量K與該資料信號輸出成比例之一磁場由該第一電感器接收。
  10. 如請求項1之晶片，其中該資料信號電路為能夠傳輸具有在7GT/s與25GT/s之間的一速度之一資料信號的一資料信號傳輸電路。
  11. 如請求項1之晶片，其中該資料信號電路為能夠接收具有在7GT/s與25GT/s之間的一速度之一資料信號的一資料信號接收電路。
  12. 一種積體電路(IC)晶片，包含：一資料信號電路，其配置於該晶片內之一水平內層上且具有一資料信號輸出觸點；一資料信號表面觸點，其配置於該晶片之一水平表面上； 一第一資料信號電感器，其具有：(1)一第二端，其電耦接至一靜電放電(ESD)電路之一電容值及該靜電放電(ESD)電路，及(2)一第一端，其電耦接至該資料信號表面觸點處之一電容值及該資料信號表面觸點；以及一第二資料信號電感器，其具有：(1)一第二端，其電耦接至該資料信號電路之該資料信號輸出觸點及該資料信號電路之一電容值，(2)一第一端，其電耦接至該第一資料信號電感器之該第二端及該ESD電路之該電容值，其中該第二及第一資料信號電感器經設置且電耦接至該資料信號表面觸點、ESD電路以及資料信號電路，使得在該資料信號由該資料信號電路所輸出而朝向資料信號電路輸出時由該第二資料信號電感器產生之一磁場，使依據一耦合係數量K與該資料信號輸出成比例之一磁場由第一電感器接收。
  13. 如請求項12之晶片，其中該第二及第一資料信號電感器經設置且電耦接至該資料信號表面觸點、ESD電路以及資料信號電路，使得由該資料信號電路所傳輸之一資料信號以相同方向流動通過該第一及第二資料信號電感器之迴路。
  14. 如請求項12之晶片，其中該ESD電路電耦接於第一資料信號電感器之第二端與接地之間；一資料信號表面觸點處之該電容值係在該第一資料信號電感器之該第一端與接地之間；且該資料信號電路之該電容值係在該資料信號輸出觸點與接地之間。
  15. 一種電子系統，包含：一第一積體電路晶片，其具有：一資料信號傳輸器電路，其配置於該第一積體電路晶片內之一水平內層上且具有該第一積體電路晶片之一資料信號輸出觸點；一資料信號表面觸點，其配置於該第一積體電路晶片之一水平表面上；該第一積體電路晶片之一第一資料信號電感器，其具有：(1)一第二端，其電耦接至該第一積體電路晶片之一靜電放電(ESD)電路之一電容值，及(2)一第一端，其電耦接至該資料信號表面觸點處之一電容值及該第一積體電路晶片之該資料信號表面觸點；以及該第一積體電路晶片之一第二資料信號電感器，其具有：(1)一第二端，其電耦接至該第一積體電路晶片之該資料信號電路之該資料信號輸出觸點及該第一積體電路晶片之該資料信號電路之一電容值，(2)一第一端，其電耦接至該第一積體電路晶片之該第一資料信號電感器之一第二端及該第一積體電路晶片之該ESD電路之該電容值；一第二積體電路晶片，其具有：一資料信號接收器電路，其配置於該第二積體電路晶片內之一水平內層上且具有該第二積體電路晶片之一資料信號輸出觸點；一資料信號表面觸點，其配置於該第二積體電路晶片之一水平表面上且電耦接至該第二積體電路晶片之該資料 信號輸出觸點；以及一晶片封裝，其將該第一積體電路晶片之該資料信號表面觸點電耦接至該第二積體電路晶片之該資料信號表面觸點。
  16. 如請求項15之電子系統，其中該第二積體電路晶片進一步包含：該第二積體電路晶片之一第一資料信號電感器，其具有：(1)一第二端，其電耦接至該第二積體電路晶片之一靜電放電(ESD)電路之一電容值，及(2)一第一端，其電耦接至該資料信號表面觸點處之一電容值及該第二積體電路晶片之該資料信號表面觸點；以及該第二積體電路晶片之一第二資料信號電感器，其具有：(1)一第二端，其電耦接至該第二積體電路晶片之該資料信號電路之該資料信號輸出觸點及該第二積體電路晶片之該資料信號電路之一電容值，(2)一第一端，其電耦接至該第二積體電路晶片之該第一資料信號電感器之一第二端及該第二積體電路晶片之該ESD電路之該電容值。
  17. 如請求項16之電子系統，其中該第一及第二積體電路晶片之該第二及第一資料信號電感器經設置且電耦接至該第一及第二積體電路晶片之資料信號表面觸點、ESD電路以及資料信號電路，使得由該第一積體電路晶片之該資料信號電路所傳輸之一資料信號以相同方向流動通過該第一及第二積體電路晶片之該第一及第二資料信號電感器之迴路。
  18. 如請求項16之電子系統，其中該第一及第二積體電路晶片之該第二及第一資料信號電感器經設置且電耦接至該第一及第二積體電路晶片之該資料信號表面觸點、ESD電路以及資料信號電路，使得在一資料信號由該第一積體電路晶片之該資料信號傳輸電路輸出時由該第一及第二積體電路晶片之該第二資料信號電感器產生之一磁場，使依據一耦合係數量K與該資料信號輸出成比例之一磁場由該第一及第二積體電路晶片之第一電感器接收。
  19. 如請求項16之電子系統，其中，基於該第一及第二積體電路晶片之該資料信號表面觸點處之該電容值、該第一及第二積體電路晶片之該資料信號電路之該電容值以及該第一及第二積體電路晶片之該ESD電路之該電容值，該第一及第二積體電路晶片之該第二資料信號電感器之一第二電感及該第一及第二積體電路晶片之該第一資料信號電感器之一第一電感經選擇：(1)使該第一及第二積體電路晶片之該資料信號表面觸點處之阻抗對於具有7.5GHZ與17GHZ之間的一頻率之一輸出信號大致在30歐姆與70歐姆之間；且(2)使該第一及第二積體電路晶片之一插入損耗在大致0與15GHZ之間小於3dB。
  20. 如請求項16之電子系統，其中，基於該第一及第二積體電路晶片之該資料信號表面觸點處之該電容值、該第一及第二積體電路晶片之該資料信號電路之該電容值以及該第一及第二積體電路晶片之該ESD電路之 該電容值，該第一及第二積體電路晶片之該第二資料信號電感器之一第二電感及該第一及第二積體電路晶片之該第一資料信號電感器之一第一電感經選擇以使該第一及第二積體電路晶片之該第二及第一資料信號電感器抵消該第一及第二積體電路晶片之該資料信號表面觸點處之該電容值、該第一及第二積體電路晶片之該資料信號電路之該電容值以及該第一及第二積體電路晶片之該ESD電路之該電容值的任何並聯電容。
  21. 如請求項16之電子系統，其中該第一及第二積體電路晶片之該第一資料信號電感器之迴路係配置於該晶片之一最末矽金屬層級LSML及一LSML-1層級內；且其中該第一及第二積體電路晶片之該第二資料信號電感器之迴路係配置於該晶片之該LSML-1層級內。
  22. 如請求項16之電子系統，其中該第一及第二積體電路晶片之該第一資料信號電感器之迴路在該第一及第二積體電路晶片之該晶片的不同層級上與該第一及第二積體電路晶片之該第二資料信號電感器之迴路交叉，使得由該資料信號傳輸電路所傳輸之一資料信號以相同方向流動通過該第一及第二積體電路晶片之該第一及第二資料信號電感器之該等迴路。
  23. 如請求項16之電子系統，其中該第一及第二積體電路晶片之該第一資料信號電感器之迴路在該第一及第二積體電路晶片之該晶片的不同層級上與該第一及 第二積體電路晶片之該第二資料信號電感器之迴路交叉，使得在該資料信號由該資料信號傳輸電路輸出時由該第一及第二積體電路晶片之該第二資料信號電感器產生之一磁場，使依據一耦合係數量K與該資料信號輸出成比例之一磁場由該第一及第二積體電路晶片之第一電感器接收。
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