TWI722258B - 時脈閘控致能產生 - Google Patents
時脈閘控致能產生 Download PDFInfo
- Publication number
- TWI722258B TWI722258B TW106141080A TW106141080A TWI722258B TW I722258 B TWI722258 B TW I722258B TW 106141080 A TW106141080 A TW 106141080A TW 106141080 A TW106141080 A TW 106141080A TW I722258 B TWI722258 B TW I722258B
- Authority
- TW
- Taiwan
- Prior art keywords
- clock
- pipeline
- clock signal
- counter
- input
- Prior art date
Links
- 238000012545 processing Methods 0.000 claims description 52
- 238000000034 method Methods 0.000 claims description 23
- 230000005540 biological transmission Effects 0.000 claims description 13
- 238000012544 monitoring process Methods 0.000 claims 1
- 238000013459 approach Methods 0.000 description 29
- 238000013500 data storage Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000007935 neutral effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000013341 scale-up Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
- G06F11/3656—Software debugging using additional hardware using a specific debug interface
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/396—Clock trees
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
- G06F9/45504—Abstract machines for programme code execution, e.g. Java virtual machine [JVM], interpreters, emulators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2117/00—Details relating to the type or aim of the circuit design
- G06F2117/04—Clock gating
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/06—Power analysis or power optimisation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/12—Timing analysis or timing optimisation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Geometry (AREA)
- Evolutionary Computation (AREA)
- Quality & Reliability (AREA)
- Advance Control (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Image Processing (AREA)
- Information Transfer Systems (AREA)
- Power Sources (AREA)
Abstract
在一個實施例中,一種用於一管線之時脈閘控系統包括:一時脈閘控裝置,其經組態以閘控至該管線之一時脈信號或將該時脈信號傳遞至該管線;及一時脈控制器。該時脈控制器經組態以進行以下操作:追蹤該管線之一輸入處之輸入封包之一數目;追蹤該管線之一輸出處之輸出封包之一數目;基於該等輸入封包之該數目及該等輸出封包之該數目而判定閘控抑或傳遞該時脈信號;若作出傳遞該時脈信號之一判定,則指示該時脈閘控裝置傳遞該時脈信號;及若作出閘控該時脈信號之一判定,則指示該時脈閘控裝置閘控該時脈信號。
Description
本發明之態樣係關於時脈閘控,且更特定言之,係關於時脈閘控致能產生。
縮減行動裝置中之功率消耗對延長行動裝置之電池壽命係重要的。行動裝置中之晶片(晶粒)之功率消耗的顯著貢獻者為動態功率,其係歸因於該晶片上之電晶體切換。就此而言,已開發出各種功率縮減方案以縮減晶片上之動態功率消耗。一種方案涉及當晶片上之電路(例如,管線)未在使用中(例如,未處理資料)時閘控至該電路之時脈信號。閘控至電路之時脈信號會阻止電路中之電晶體切換,藉此縮減動態功率。
下文呈現一或多個實施例之簡化概述,以便提供對此等實施例之基本理解。此概述並非所有預期實施例之廣泛概觀,且既不意欲識別所有實施例之關鍵或決定性要素,亦不意欲定界任何或所有實施例之範疇。其唯一目的係將一或多個實施例之一些概念以簡化形式呈現為稍後呈現之更詳細描述的序言。 一個態樣係關於一種用於一管線之時脈閘控系統。該時脈閘控系統包括:一時脈閘控裝置,其經組態以閘控至該管線之一時脈信號或將該時脈信號傳遞至該管線;及一時脈控制器。該時脈控制器經組態以進行以下操作:追蹤該管線之一輸入處之輸入封包之一數目;追蹤該管線之一輸出處之輸出封包之一數目;基於該等輸入封包之該數目及該等輸出封包之該數目而判定閘控抑或傳遞該時脈信號;若作出傳遞該時脈信號之一判定,則指示該時脈閘控裝置傳遞該時脈信號;及若作出閘控該時脈信號之一判定,則指示該時脈閘控裝置閘控該時脈信號。 一第二態樣係關於一種用於時脈閘控之方法。該方法包括:追蹤一管線之一輸入處之輸入封包之一數目;追蹤該管線之一輸出處之輸出封包之一數目;及基於該等輸入封包之該數目及該等輸出封包之該數目而判定閘控至該管線之一時脈信號抑或將該時脈信號傳遞至該管線。該方法亦包括:若作出傳遞該時脈信號之一判定,則將該時脈信號傳遞至該管線;及若作出閘控該時脈信號之一判定,則閘控該時脈信號。 為了實現前述及相關目的,一或多個實施例包括在下文中充分地描述且在申請專利範圍中特別地指出之特徵。以下描述及所附圖式詳細得闡述一或多個實施例之某些說明性態樣。然而,此等態樣指示可使用各個實施例之原理的各種方式中之僅僅少數方式,且所描述之實施例意欲包括所有此等態樣及其等效者。
相關申請案之交叉參考
本申請案主張2016年12月13日在美國專利商標局申請之臨時申請案第62/433,547號及2017年8月1日在美國專利商標局申請之非臨時申請案第15/666,107號的優先權及權益。 下文結合所附圖式所闡述之詳細描述意欲作為各種組態之描述,且並不意欲表示可實踐本文中所描述之概念的僅有組態。出於提供對各種概念之透徹理解之目的,該詳細描述包括特定細節。然而,對於熟習此項技術者而言將顯而易見,可在無此等特定細節之情況下實踐此等概念。在一些情況下,以方塊圖形式展示熟知的結構及組件以便避免混淆此等概念。 系統可包括管線,管線經組態以處理來自資料源之資料,且將經處理資料輸出至資料儲集器。管線包括處理資料(例如,循序地)之多個管線級(亦被稱作處理單元或元件)。管線可用以例如處理來自諸如攝影機感測器或記憶體之影像資料源之影像資料。 就此而言,圖1展示影像處理管線110 (亦被稱作影像信號處理(image signal processing;ISP)模組)之實例。影像處理管線110自資料源105 (例如,攝影機感測器、記憶體等等)接收資料(例如,影像資料)。影像處理管線110處理經接收資料,且將經處理資料(例如,經處理影像資料)輸出至資料儲集器115 (例如,顯示處理器、中央處理單元(central processing unit;CPU)、記憶體等等)。影像處理管線110包括用於處理資料之多個管線級。影像處理可包括以下各者中之一或多者:雜訊濾波、色彩校正、色調映射、解馬賽克等等。 影像處理管線110接收時脈信號(被標示為「clk」)以用於影像處理管線110之時序操作。影像處理管線110需要時脈信號clk以處理資料。然而,存在某些時段(例如,在訊框之間),在該等時段期間,影像處理管線110中不存在需要被處理之資料。在此等時段期間,需要閘控(去能(disable))至影像處理管線110之時脈信號clk以節約電力。閘控時脈信號clk會藉由在管線110中不存在需要被處理之資料時阻止影像處理管線110中之電晶體切換而縮減動態功率消耗。 圖2A展示根據一種途徑之時脈閘控之實例。在此途徑中,時脈閘控系統215包括時脈致能有限狀態機(finite state machine;FSM) 220,及時脈閘控裝置225。時脈閘控裝置225經組態以在FSM 220之控制下選擇性地閘控至影像處理管線210之時脈信號clk,如下文進一步所論述。 在此實例中,影像處理管線210以訊框形式自資料源(圖2A中未展示)接收有效資料(例如,像素資料),其中每一訊框包括有效資料之多個線。在圖2A中,由影像處理管線210自資料源接收之有效資料被標示為「rx_vld」,且由影像處理管線210輸出至資料儲集器(圖2A中未展示)之有效資料被標示為「tx_vld」。 在此實例中,影像處理管線210自資料源接收接收控制信號(被標示為「rx_ctrl」),且將傳輸控制信號(被標示為「tx_ctrl」)輸出至資料儲集器。接收控制信號rx_ctrl包括指示傳入訊框之開始(被標示為「rxsof
」)、傳入訊框之結束(被標示為「rxeof
」)、傳入線之開始(被標示為「rxsol
」)及傳入線之結束(被標示為「rxeol
」)的標記。傳輸控制信號tx_ctrl包括指示傳出訊框之開始(被標示為「txsof
」)、傳出訊框之結束(被標示為「txeof
」)、傳出線之開始(被標示為「txsol
」)及傳出線之結束(被標示為「txeol
」)的標記。 在操作中,FSM 220接收接收控制信號rx_ctrl及傳輸控制信號tx_ctrl,且基於經接收控制信號而判定指示時脈閘控裝置225閘控(去能)時脈信號clk抑或傳遞(致能)時脈信號clk。舉例而言,假定在鄰近訊框之間不存在有效資料,則FSM 220可指示時脈閘控裝置225在傳出訊框之結束(txeof
)與下一傳入訊框之開始(rxsof
)之間閘控(去能)時脈信號clk。假定在鄰近線之間不存在有效資料,則FSM 220亦可指示時脈閘控裝置225在傳出線之結束(txeol
)與下一傳入線之開始(rxso1
)之間閘控(去能)時脈信號clk。因此,FSM 220可在鄰近訊框之間及在訊框內之鄰近線之間閘控(去能)時脈信號clk以縮減功率消耗。圖2B展示根據某些態樣的FSM 220之例示性狀態機圖,其中在閒置狀態下閘控時脈信號clk。 此途徑之缺點為,當在作用中線內存在一或多個空泡(bubble)時,FSM 220不會閘控(去能)時脈信號clk,其中空泡為不具有有效資料之間隙。因此,此途徑錯過在管線210中不存在有效資料之某些時段期間閘控(去能)時脈信號clk之機會,因此浪費電力。 圖3展示根據另一途徑之時脈閘控之實例。在此途徑中,影像處理管線310自資料源(圖3中未展示)接收有效資料rx_vld,且將有效資料tx_vld輸出至資料儲集器(圖3中未展示)。此外,影像處理管線310將接收就緒信號(被標示為「rx_rdy」)輸出至資料源以向資料源指示影像處理管線310準備好自資料源接收有效資料。影像處理管線310亦自資料儲集器接收傳輸就緒信號(被標示為「tx_rdy」),其指示資料儲集器準備好自影像處理管線310接收有效資料。 在此實例中,影像處理管線310包括用於在影像處理管線310之不同點處鎖存有效資料(例如,像素資料)之鎖存器315-1至315-3,及經組態以在不同管線級處處理有效資料之處理單元320-1至320-3 (例如,組合邏輯)。影像處理管線310亦包括用於產生接收就緒信號rx_rdy之邏輯325-1至325-3。舉例而言,邏輯325-1至325-3可檢查鎖存器以取得有效資料且檢查傳輸就緒信號tx_rdy以判定管線310是否準備好自資料源接收更多有效資料。舉例而言,若鎖存器已滿且傳輸就緒信號tx_rdy未被確證,則邏輯325-1至325-3可撤銷確證接收就緒信號rx_rdy。在此狀況下,管線310可能已滿且不能夠將有效資料輸出(傳輸)至資料儲集器以在管線310中為更多有效資料讓出空間。鎖存器315-1至315-3、處理單元320-1至320-3及/或邏輯325-1至325-3可使用時脈信號clk (圖3中未展示)予以時控。 在此實例中,時脈閘控系統包括時脈閘控控制邏輯330 (在圖3中被表示為OR閘),其檢查在管線310中是否存在任何有效資料。時脈閘控控制邏輯330藉由檢查管線級中之每一者以取得有效資料及/或就緒信號而檢查在管線310中是否存在任何有效資料。若時脈閘控控制邏輯330在管線狀態中之至少一者中偵測到有效資料及/或就緒信號,則時脈閘控控制邏輯330將時脈信號clk致能(傳遞)至影像處理管線310。若時脈閘控控制邏輯330未偵測到任何有效資料及/或就緒信號,則時脈閘控控制邏輯330去能(閘控)時脈信號clk。 不同於上文參考圖2A所論述之先前時脈閘控途徑,此途徑能夠在作用中線內之空泡(不具有有效資料之間隙)期間閘控(去能)時脈信號時脈clk。此係因為此途徑在管線310中不存在有效資料時閘控(去能)時脈信號時脈clk。然而,當管線深度大、時脈頻率高等等時,此途徑可潛在地導致時序相關問題。此係因為至時脈閘控控制邏輯330之扇入(亦即,輸入之數目)隨著管線深度(管線級之數目)增加而增加。扇入之增加會增加時脈閘控控制邏輯330中之傳播延遲,此使時脈閘控控制邏輯330難以滿足針對適當操作之某些時序要求,尤其是在高頻率下。因此,難以使用此途徑來按比例增大管線310。 圖4展示根據本發明之某些態樣之時脈閘控系統415。時脈閘控系統415包括時脈控制器420,及時脈閘控裝置425。時脈閘控裝置425經組態以在時脈控制器420之控制下選擇性地閘控至影像處理管線410之時脈信號clk,如下文進一步所論述。 在操作中,影像處理管線410以封包形式自資料源接收有效資料(例如,像素資料),且以封包形式將有效資料(例如,像素資料)輸出至資料儲集器。每一封包可包括有效資料之N個位元(例如,8至14個位元)。時脈控制器420追蹤影像處理管線410之輸入處之輸入封包之數目(由影像處理管線410接收之封包之數目)。時脈控制器420亦追蹤影像處理管線410之輸出處之輸出封包之數目(由影像處理管線410輸出之封包之數目)。在一個實例中,時脈控制器420在接收就緒信號rx_rdy被確證時追蹤輸入封包之數目,且在傳輸就緒信號tx_rdy被確證時追蹤輸出封包之數目。在另一實例中,時脈控制器420獨立於接收就緒信號rx_rdy及傳輸就緒信號tx_rdy而分別追蹤輸入封包之數目及追蹤輸出封包之數目。 時脈控制器420接著比較輸入封包之數目與輸出封包之數目以判定影像處理管線410是否已空(管線410中沒有有效資料)。舉例而言,時脈控制器420可在輸入封包之數目與輸出封包之數目匹配時判定管線410已空,且在輸入封包之數目與輸出封包之數目不匹配時判定管線410未空。 若時脈控制器420判定管線410已空,則時脈控制器420可指示時脈閘控裝置425閘控(去能)至管線410之時脈信號clk以節約電力。在一個實例中,在判定管線410已空之後,時脈控制器420亦可檢查在管線410之輸入處是否存在有效資料之傳入封包。若時脈控制器420未偵測到有效資料之傳入封包,則時脈控制器420可指示時脈閘控裝置425閘控(去能)至管線410之時脈信號clk。 若時脈控制器420判定管線410未空,則時脈控制器420可讓時脈信號clk致能(未閘控)。 在至管線410之時脈信號clk被閘控(去能)之後,時脈控制器420可監測管線410之輸入以取得有效資料之輸入封包。若時脈控制器420偵測到輸入封包,則時脈控制器420致能(傳遞)時脈信號clk,使得管線410可開始處理輸入封包。若時脈控制器420未偵測到輸入封包,則時脈控制器420讓時脈信號clk去能(閘控)。在一個實例中,當接收就緒rx_rdy被確證時,時脈控制器420監測管線410之輸入以取得輸入封包。在此實例中,當時脈信號clk被閘控時,管線410保持接收就緒信號rx_rdy。在另一實例中,時脈控制器420獨立於接收就緒信號rx_rdy而監測管線410之輸入以取得輸入封包。 時脈控制器420優於上文參考圖2A所論述之第一時脈閘控途徑之處在於,時脈控制器420能夠在作用中線內之空泡期間閘控時脈信號clk。此係因為當管線410在該空泡期間變得已空時時脈控制器420閘控時脈信號clk。 另外,時脈控制器420優於上文參考圖3所論述之第二時脈閘控途徑之處在於,與圖3所展示之時脈閘控控制邏輯330相比較,時脈控制器420具有小扇入(輸入之數目)。此係因為時脈控制器420檢查管線410之輸入及輸出而非檢查管線410之每一管線級以取得有效資料及/或就緒信號。因此,時脈控制器420之扇入並不需要隨著添加更多管線級而增加,從而使此途徑更可按比例調整。此途徑之相對小扇入會減輕與上文所論述之第二時脈閘控途徑相關聯之時序問題。 圖5展示根據本發明之某些態樣之時脈控制器420之例示性實施方案。在此實例中,時脈控制器420包括第一控制裝置510、第一計數器520、第二控制裝置515、第二計數器525、比較裝置540,及時脈控制裝置550。第一計數器520經組態以計數輸入封包之數目,且第二計數器515經組態以計數輸出封包之數目,如下文進一步所論述。每一計數器可為在達到最大計數器值時環繞之環繞式計數器。 在操作中,第一控制裝置510監測管線410之輸入以取得有效資料之輸入封包(例如,當接收就緒信號rx_rdy被確證時)。舉例而言,每一傳入封包可由一封包指示符(例如,分隔符號)指示。封包指示符可位於封包之開始處或封包之結束處。在此實例中,第一控制裝置510可藉由偵測各別封包指示符而偵測輸入封包。每當第一控制裝置510偵測到輸入封包時,第一控制裝置510就可遞增第一計數器520之計數值。因此,在此實例中,第一計數器520追蹤輸入封包之數目。 第二控制裝置515監測管線410之輸出以取得有效資料之輸出封包(例如,當傳輸就緒信號tx_rdy被確證時)。舉例而言,每一傳出封包可由一封包指示符(例如,分隔符號)指示。封包指示符可位於封包之開始處或封包之結束處。在此實例中,第二控制裝置515可藉由偵測各別封包指示符而偵測輸出封包。每當第二控制裝置515偵測到輸出封包時,第二控制裝置515就可遞增第二計數器525之計數值。因此,在此實例中,第二計數器525追蹤輸出封包之數目。 比較裝置540比較第一計數器520之計數值與第二計數器525之計數值。若計數值匹配,則比較裝置540判定管線410已空。若計數值不匹配,則比較裝置540判定管線410未空。比較裝置540接著基於該比較而產生一空旗標,其中空旗標指示管線410是否已空。舉例而言,當作出管線410已空之判定時,空旗標可具有一第一邏輯值(例如,1),且當作出管線410未空之判定時,空旗標可具有一第二邏輯值(例如,0)。 時脈控制裝置550經組態以自比較裝置540接收空旗標。若空旗標指示管線未空,則時脈控制裝置550可讓時脈信號clk致能(未閘控)。在此狀況下,時脈閘控裝置425將時脈信號clk傳遞至管線410。若空旗標指示管線已空,則時脈控制裝置550可指示時脈閘控裝置425閘控(去能)至管線410之時脈信號clk。在一個實例中,若空旗標指示管線已空,則時脈控制裝置550亦可檢查在管線410之輸入處是否存在一有效資料之傳入封包。若時脈控制裝置550未偵測到有效資料之傳入封包,則時脈控制裝置550可指示時脈閘控裝置425閘控(去能)至管線410之時脈信號clk。在此實例中,時脈控制裝置550可藉由偵測各別封包指示符(例如,分隔符號)而偵測傳入封包。當時脈閘控裝置425閘控(去能)時脈信號clk時,時脈閘控裝置425獨立於時脈信號clk之邏輯狀態而將一恆定邏輯狀態(0或1)輸出至管線410。 在至管線410之時脈信號clk被閘控(去能)之後,時脈控制裝置550可監測管線410之輸入以取得有效資料之輸入封包。若時脈控制裝置550偵測到一輸入封包,則時脈控制裝置550致能(傳遞)時脈信號clk。若時脈控制裝置550未偵測到輸入封包,則時脈控制裝置550讓時脈信號clk去能(閘控)。 在一個實例中,時脈控制裝置550可經組態以將一第一邏輯值(例如,1)輸出至時脈閘控裝置425以致能時脈信號clk,且將一第二邏輯值(例如,0)輸出至時脈閘控裝置425以閘控(去能)時脈信號clk。在此實例中,時脈控制裝置550在空旗標指示管線未空時輸出第一邏輯值。時脈控制裝置500可在空旗標指示管線已空時輸出第二邏輯值。在一個實例中,時脈控制裝置550可在空旗標兩者皆指示管線410已空且在管線之輸入處未偵測到輸入封包時輸出第二邏輯值。在時脈信號clk被閘控之後,時脈控制裝置550可監測管線之輸入以取得輸入封包,且在偵測到輸入封包後就將時脈控制裝置550之輸出自第二邏輯值改變為第一邏輯值以重新致能時脈信號clk。 時脈控制器420亦可接收時脈信號clk以時控時脈控制器420之操作。就此而言,圖6展示第一控制裝置510、第一計數器520、第二控制裝置515、第二計數器525及比較裝置540自時脈閘控裝置425之輸出接收時脈信號clk的實例。因此,在此實例中,當至管線420之時脈信號clk被去能(閘控)時,至第一控制裝置510、第一計數器520、第二控制裝置515、第二計數器525及比較裝置540之時脈信號clk亦被閘控以節約電力。當時脈信號clk被閘控時,第一計數器520及第二計數器525可保持其當前計數值。在此實例中,當時脈信號clk被重新致能時,第一計數器520及第二計數器525中之每一者可自保持計數值繼續計數。替代地,當時脈信號clk被閘控時,計數器520及525可被重設。在此實例中,當時脈信號clk被重新致能時,第一計數器520及第二計數器525中之每一者可自重設計數值(例如,0)開始計數。 至時脈控制裝置550之時脈信號clk可略過時脈閘控裝置425,使得當至管線410之時脈信號clk被閘控時,至時脈控制裝置550之時脈信號clk不被閘控。在此實例中,時脈信號clk可用以時控用以偵測管線410之輸入處之輸入封包且在偵測到輸入封包後就將時脈信號clk致能(傳遞)至管線410的時脈控制裝置550之操作。在另一實例中,時脈控制裝置550可包括不需要時脈信號clk以在管線410之輸入處存在輸入封包時致能時脈信號clk之一或多個邏輯閘。在此狀況下,時脈信號clk無需被提供至時脈閘控裝置425。 時脈控制器420之各個組件可使用來自同步先進先出(first-in first-out;FIFO)控制器之組件予以實施,如下文進一步所論述。 同步FIFO控制器控制資料至FIFO記憶體之寫入及資料自FIFO記憶體之讀取。就此而言,FIFO控制器可包括寫入計數器、讀取計數器及比較裝置。寫入計數器之計數值在資料被輸入至FIFO記憶體時被遞增,且用以產生在FIFO記憶體中指定將被寫入資料之位置(位址)之寫入指標。讀取計數器之計數值在資料自FIFO記憶體被讀出時被遞增,且用以產生在FIFO記憶體中指定將被讀出資料之位置(位址)之讀取指標。比較裝置比較寫入指標與讀取指標以判定FIFO記憶體是否已空,且基於比較而輸出指示FIFO記憶體是否已空之空旗標。舉例而言,當寫入指標與讀取指標匹配時,比較裝置可判定FIFO記憶體已空。 在一個實例中,時脈控制器420之第一計數器520、第二計數器525及比較裝置540可使用來自FIFO控制器之寫入計數器、讀取計數器及比較裝置予以實施。在此實例中,出於判定管線410是否已空之目的而將管線410視為FIFO記憶體。此允許時脈控制器420再用用以產生用於FIFO控制器之空旗標的FIFO控制器之組件(例如,寫入計數器、讀取計數器及比較裝置),以產生用於時脈控制器420之空旗標。 應注意,雖然在以上實例中出於判定管線410是否已空之目的而將管線410視為FIFO記憶體,但該管線在其他方面不同於FIFO記憶體。舉例而言,管線410處理資料,而FIFO記憶體僅僅儲存(例如,緩衝)資料。 圖7為展示用於針對不同管線深度(亦即,管線級之不同數目)所論述之三種不同時脈閘控方法之晶片面積之實例的資料表700。資料表700中之前四列展示針對為2、50、100及500之管線深度的用於FSM途徑(圖2A所展示)之晶片面積之實例。資料表700中之下四列展示針對為2、50、100及500之管線深度的用於OR閘途徑(圖3所展示)之晶片面積之實例。資料表700中之最後四列展示針對為2、50、100及500之管線深度的用於FIFO途徑(圖4至圖6所展示)之晶片面積之實例。 如圖7所展示,用於FSM途徑之晶片面積不會隨著管線深度增長而增加。與此對比,用於OR閘途徑之晶片面積隨著管線深度之增加而大致線性地增加。此係因為對於每一額外管線級將額外輸入添加至OR閘。因為管線深度之增加可引起OR閘所佔據之晶片面積顯著地增加,所以OR閘途徑並非極其可按比例調整。晶片面積之顯著增加不僅會佔據晶片上之寶貴的面積,而且亦會轉變成功率消耗之顯著增加。 用於FIFO途徑之晶片面積隨著管線深度之增加而稍微地增加。晶片面積之增加係歸因於隨著管線深度增加而追蹤較大數目個傳入及傳出封包所需要之額外位元。額外位元以管線深度之log2 (亦即,以2為底數的對數)而按比例調整。如資料表700中所展示,相比於OR閘途徑,用於FIFO途徑之晶片面積之增加顯著地較小。因此,隨著管線深度增加,FIFO途徑相比於OR閘途徑需要顯著較少的面積及功率。 FIFO途徑相比於圖7所展示之實例中之FSM途徑佔據更多晶片面積。然而,FIFO途徑能夠在作用中線中之空泡期間閘控時脈信號clk,而FSM途徑在空泡期間不會閘控時脈信號clk,如上文所論述。因此,FIFO途徑能夠更經常地閘控時脈信號(亦即,利用更多機會來閘控時脈信號),從而引起來自時脈閘控之更多電力節省。 時脈閘控裝置425可使用此項技術中所知之數個時脈閘控胞元(CGC)中之任一者予以實施。舉例而言,用於晶片(晶粒)之標準胞元庫通常包括一或多個CGC。在此實例中,可選擇胞元庫中之CGC中之一者以實施時脈閘控裝置425。 就此而言,圖8展示可用以實施時脈閘控裝置425之例示性時脈閘控胞元(CGC) 810。在此實例中,CGC 810包括負邊緣觸發鎖存器820及AND閘830。CGC 810具有自時脈控制裝置550接收閘控制信號之閘控制輸入812、接收時脈信號clk之時脈輸入814,及耦接至管線410之時脈輸入之輸出816。鎖存器820具有接收閘控制信號之控制輸入822、接收時脈信號clk之時脈輸入824,及輸出826。AND閘830具有耦接至鎖存器820之輸出826之第一輸入832、接收時脈信號clk之第二輸入834,及耦接至CGC 810之輸出816之輸出836。 在此實例中,當來自時脈控制裝置550之閘控制信號為低(邏輯0)時,CGC 810閘控時脈信號clk。在此狀況下,CGC 810將邏輯0輸出至管線410,而不管時脈信號clk之邏輯狀態如何。當閘控制信號為高(邏輯1)時,CGC 810將時脈信號clk傳遞至管線410。閘控制信號亦可被稱作時脈致能信號,此係因為其控制至管線之時脈信號clk是否被致能。 在操作中,鎖存器820將閘控制信號之邏輯值鎖存於時脈信號clk之下降邊緣上,且將閘控制信號之經鎖存邏輯值輸出至AND閘830之第一輸入832。若閘控制信號之經鎖存邏輯值為邏輯1,則AND閘830將時脈信號clk傳遞至CGC 810之輸出816。若閘控制信號之經鎖存邏輯值為邏輯0,則AND閘830輸出邏輯0,而不管時脈信號clk之邏輯狀態如何,從而有效地閘控時脈信號clk。在此實例中,鎖存器820用以防止CGC 810之輸出816處之故障。應瞭解,圖8所展示之CGC 810僅係例示性的,且時脈閘控裝置425可使用此項技術中所知之其他CGC予以實施。 圖9說明根據本發明之某些態樣的用於時脈閘控之方法900。方法900可由時脈控制器420及時脈閘控裝置425執行。 在步驟910處,追蹤管線之輸入處之輸入封包之數目。舉例而言,可藉由針對每一輸入封包遞增第一計數器(例如,第一計數器520)之計數值而追蹤輸入封包之數目。 在步驟920處,追蹤管線之輸出處之輸出封包之數目。舉例而言,可藉由針對每一輸出封包遞增第二計數器(例如,第二計數器525)之計數值而追蹤輸入封包之數目。 在步驟930處,基於輸入封包之數目及輸出封包之數目而作出閘控至管線之時脈信號抑或將時脈信號傳遞至管線之判定。舉例而言,若輸入封包之數目與輸出封包之數目匹配,則可作出閘控時脈信號之判定,且若輸入封包之數目與輸出封包之數目不匹配,則可作出將時脈信號傳遞至管線之判定。 在步驟940處,若作出傳遞時脈信號之判定,則將時脈信號傳遞至管線。 在步驟950處,若作出閘控時脈信號之判定,則閘控時脈信號。 如上文所論述之時脈控制器420可運用經設計成執行本文中所描述之功能的以下各者予以實施:一般用途處理器、數位信號處理器(digital signal processor;DSP)、特殊應用積體電路(application specific integrated circuit;ASIC)、場可程式化閘陣列(field programmable gate array;FPGA)或其他可程式化邏輯裝置、離散硬體組件(例如,邏輯閘),或其任何組合。處理器可藉由執行包含用於執行本文中所描述之功能之程式碼的軟體來執行該等功能。軟體可儲存於諸如RAM、ROM、EEPROM、光碟及/或磁碟之電腦可讀儲存媒體上。 在本發明內,詞語「例示性」用以意謂「充當實例、例項或說明」。本文中被描述為「例示性」之任何實施方案或態樣未必應被認作比本發明之其他態樣較佳或有利。同樣地,術語「態樣」並不要求本發明之所有態樣皆包括所論述之特徵、優勢或操作模式。 雖然上文使用影像處理管線之實例而論述本發明,但應瞭解,本發明並不限於此實例。本發明之實施例可應用於其他類型之管線,其處理資料以閘控至該等其他類型之管線之時脈信號。 提供本發明之先前描述以使任何熟習此項技術者皆能夠製造或使用本發明。在不脫離本發明之精神或範疇的情況下,對本發明之各種修改對於熟習此項技術者而言將易於顯而易見,且本文中所定義之一般原理可應用於其他變化。因此,本發明並不意欲限於本文中所描述之實例,而應符合與本文中所揭示之原理及新穎特徵相一致的最廣泛範疇。
105‧‧‧資料源110‧‧‧影像處理管線115‧‧‧資料儲集器210‧‧‧影像處理管線215‧‧‧時脈閘控系統220‧‧‧時脈致能有限狀態機(FSM)225‧‧‧時脈閘控裝置310‧‧‧影像處理管線315-1‧‧‧鎖存器315-2‧‧‧鎖存器315-3‧‧‧鎖存器320-1‧‧‧處理單元320-2‧‧‧處理單元320-3‧‧‧處理單元325-1‧‧‧邏輯325-2‧‧‧邏輯325-3‧‧‧邏輯330‧‧‧時脈閘控控制邏輯410‧‧‧影像處理管線415‧‧‧時脈閘控系統420‧‧‧時脈控制器425‧‧‧時脈閘控裝置510‧‧‧第一控制裝置515‧‧‧第二控制裝置520‧‧‧第一計數器525‧‧‧第二計數器540‧‧‧比較裝置550‧‧‧時脈控制裝置810‧‧‧時脈閘控胞元(CGC)812‧‧‧閘控制輸入814‧‧‧時脈輸入816‧‧‧輸出820‧‧‧鎖存器822‧‧‧控制輸入824‧‧‧時脈輸入826‧‧‧輸出830‧‧‧AND閘832‧‧‧第一輸入834‧‧‧第二輸入836‧‧‧輸出900‧‧‧方法910‧‧‧步驟920‧‧‧步驟930‧‧‧步驟940‧‧‧步驟950‧‧‧步驟clk‧‧‧時脈信號rx_ctrl‧‧‧接收控制信號rx_rdy‧‧‧接收就緒信號rx_vld‧‧‧有效資料
rxeof‧‧‧傳入訊框之結束
rxeol‧‧‧傳入線之結束
rxsof‧‧‧傳入訊框之開始
rxsol‧‧‧傳入線之開始
tx_ctrl‧‧‧傳輸控制信號
tx_rdy‧‧‧傳輸就緒信號
tx_vld‧‧‧有效資料
txeof‧‧‧傳出訊框之結束
txeol‧‧‧傳出線之結束
txsof‧‧‧傳出訊框之開始
圖1展示影像處理管線之實例。 圖2A展示包括有限狀態機之時脈閘控系統之實例。 圖2B展示圖2A中之有限狀態機之例示性狀態圖。 圖3展示經組態以在管線之每一級處檢查有效資料及/或就緒信號之時脈閘控系統之實例。 圖4展示根據本發明之態樣之時脈閘控系統之實例。 圖5展示根據本發明之某些態樣之時脈控制器之例示性實施方案。 圖6展示根據本發明之某些態樣的圖5中之時脈控制器接收時脈信號以用於該時脈控制器之時序操作的實例。 圖7為展示用於不同時脈閘控方法及不同管線深度之晶片面積之實例之資料表。 圖8展示根據本發明之某些態樣的可用於時脈閘控系統中之時脈閘控胞元(clock gating cell;CGC)之實例。 圖9為根據本發明之某些態樣的說明用於時脈閘控之方法之流程圖。
410‧‧‧影像處理管線
415‧‧‧時脈閘控系統
420‧‧‧時脈控制器
425‧‧‧時脈閘控裝置
clk‧‧‧時脈信號
rx_rdy‧‧‧接收就緒信號
rx_vld‧‧‧有效資料
tx_rdy‧‧‧傳輸就緒信號
tx_vld‧‧‧有效資料
Claims (16)
- 一種用於一管線(410)之時脈閘控系統,其包含:一時脈閘控裝置(425),其經組態以將一時脈信號(clk)傳遞至該管線或閘控至該管線之該時脈信號;及一時脈控制器(420),其經組態以進行以下操作:追蹤該管線之一輸入處之輸入封包之一數目;追蹤該管線之一輸出處之輸出封包之一數目;基於該等輸入封包之該數目及該等輸出封包之該數目而判定傳遞抑或閘控該時脈信號;若作出傳遞該時脈信號之一判定,則指示該時脈閘控裝置傳遞該時脈信號;及若作出閘控該時脈信號之一判定,則指示該時脈閘控裝置閘控該時脈信號;其中該時脈控制器經組態以在該等輸入封包之該數目與該等輸出封包之該數目匹配的情況下,指示該時脈閘控裝置閘控該時脈信號,及在該等輸入封包之該數目與該等輸出封包之該數目不匹配的情況下,指示該時脈閘控裝置傳遞該時脈信號。
- 如請求項1之時脈閘控系統,其中該時脈控制器包含:一第一計數器(520);一第一控制裝置(510),其經組態以偵測該管線之該輸入處之該等輸入封包,且針對該等經偵測輸入封包中之每一者遞增該第一計數器之一計數值,其中該第一計數器之該計數值指示該等輸入封包之該數目;一第二計數器(525);及一第二控制裝置(515),其經組態以偵測該管線之該輸出處之該等輸 出封包,且針對該等經偵測輸出封包中之每一者遞增該第二計數器之一計數值,其中該第二計數器之該計數值指示該等輸出封包之該數目。
- 如請求項2之時脈閘控系統,其中該時脈控制器進一步包含:一比較裝置,其經組態以比較該第一計數器之該計數值與該第二計數器之該計數值,且基於該比較而產生一旗標,其中該旗標指示該管線是否已空;及一時脈控制裝置,其經組態以在該旗標不指示該管線已空的情況下指示該時脈閘控裝置傳遞該時脈信號,且在該旗標指示該管線已空的情況下指示該時脈閘控裝置閘控該時脈信號。
- 如請求項3之時脈閘控系統,其中若該第一計數器之該計數值與該第二計數器之該計數值匹配,則該旗標指示該管線已空。
- 如請求項4之時脈閘控系統,其中若該第一計數器之該計數值與該第二計數器之該計數值不匹配,則該旗標不指示該管線已空。
- 如請求項2之時脈閘控系統,其中該第一控制裝置經組態以藉由偵測該等輸入封包中之每一者之一分隔符號而偵測該輸入封包。
- 如請求項6之時脈閘控系統,其中該第二控制裝置經組態以藉由偵測該等輸出封包中之每一者之一分隔符號而偵測該輸出封包。
- 如請求項1之時脈閘控系統,其中,在指示該時脈閘控裝置閘控該時脈信號之後,該時脈控制器經進一步組態以監測該管線之該輸入以取得下一輸入封包,且在偵測到該下一輸入封包後就指示該時脈閘控裝置傳遞該時脈信號。
- 如請求項1之時脈閘控系統,其中該管線為一影像處理管線。
- 一種用於時脈閘控之方法(900),其包含:追蹤(910)一管線(410)之一輸入處之輸入封包之一數目;追蹤(920)該管線之一輸出處之輸出封包之一數目;基於該等輸入封包之該數目及該等輸出封包之該數目而判定(930)閘控至該管線之一時脈信號抑或將該時脈信號(clk)傳遞至該管線;若作出傳遞該時脈信號之一判定,則將該時脈信號傳遞(940)至該管線;及若作出閘控該時脈信號之一判定,則閘控(950)該時脈信號;及其中判定閘控抑或傳遞該時脈信號包含:若該等輸入封包之該數目與該等輸出封包之該數目匹配,則判定閘控該時脈信號;及若該等輸入封包之該數目與該等輸出封包之該數目不匹配,則判定傳遞該時脈信號。
- 如請求項10之方法,其中追蹤該等輸入封包之該數目包含針對該等輸入封包中之每一者遞增一第一計數器之一計數值,且追蹤該等輸出封包 之該數目包含針對該等輸出封包中之每一者遞增一第二計數器之一計數值。
- 如請求項11之方法,其中遞增該第一計數器之該計數值包括:藉由偵測該管線之該輸入處之該等輸入封包中之每一者的一分隔符號而偵測該輸入封包;及針對該等經偵測輸入封包中之每一者遞增該第一計數器之該計數值。
- 如請求項11之方法,其中遞增該第二計數器之該計數值包括:藉由偵測該管線之該輸出處之該等輸出封包中之每一者的一分隔符號而偵測該輸出封包;及針對該等經偵測輸出封包中之每一者遞增該第二計數器之該計數值。
- 如請求項11之方法,其中判定閘控抑或傳遞該時脈信號包含:比較該第一計數器之該計數值與該第二計數器之該計數值;及基於該比較而判定閘控抑或傳遞該時脈信號;及其中判定閘控抑或傳遞該時脈信號包含:若該第一計數器之該計數值與該第二計數器之該計數值匹配,則判定閘控該時脈信號,其中判定閘控抑或傳遞該時脈信號包含:若該第一計數器之該計數值與該第二計數器之該計數值不匹配,則判定傳遞該時脈信號。
- 如請求項10之方法,其進一步包含:在閘控該時脈信號之後,監測該管線之該輸入以取得下一輸入封包;及在偵測到該下一輸入封包後就傳遞該時脈信號。
- 如請求項10之方法,其中該管線為一影像處理管線。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201662433547P | 2016-12-13 | 2016-12-13 | |
US62/433,547 | 2016-12-13 | ||
US15/666,107 US10761559B2 (en) | 2016-12-13 | 2017-08-01 | Clock gating enable generation |
US15/666,107 | 2017-08-01 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201826710A TW201826710A (zh) | 2018-07-16 |
TWI722258B true TWI722258B (zh) | 2021-03-21 |
Family
ID=62489120
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW106141080A TWI722258B (zh) | 2016-12-13 | 2017-11-27 | 時脈閘控致能產生 |
Country Status (11)
Country | Link |
---|---|
US (1) | US10761559B2 (zh) |
EP (1) | EP3555726B1 (zh) |
JP (1) | JP6746791B2 (zh) |
KR (1) | KR102143089B1 (zh) |
CN (1) | CN110073311B (zh) |
AU (1) | AU2017377949B2 (zh) |
BR (1) | BR112019010936A2 (zh) |
ES (1) | ES2801598T3 (zh) |
HU (1) | HUE050331T2 (zh) |
TW (1) | TWI722258B (zh) |
WO (1) | WO2018111526A1 (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11114057B2 (en) * | 2018-08-28 | 2021-09-07 | Samsung Display Co., Ltd. | Smart gate display logic |
US11099602B2 (en) * | 2019-04-30 | 2021-08-24 | International Business Machines Corporation | Fault-tolerant clock gating |
CN112462845B (zh) * | 2020-11-25 | 2024-06-18 | 海光信息技术股份有限公司 | 数据传输时钟控制电路、方法和处理器 |
US12081214B2 (en) | 2021-12-07 | 2024-09-03 | Mediatek Inc. | Clock gating cells |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI253556B (en) * | 2003-06-11 | 2006-04-21 | Faraday Tech Corp | Pipeline-based circuit with a postponed clock-gating mechanism for reducing power consumption and related driving method thereof |
US7797561B1 (en) * | 2006-12-21 | 2010-09-14 | Nvidia Corporation | Automatic functional block level clock-gating |
US20110283125A1 (en) * | 2010-05-13 | 2011-11-17 | Oracle International Corporation | Automatic clock-gating propagation technique |
US8073669B2 (en) * | 2007-08-21 | 2011-12-06 | International Business Machines Corporation | Method and apparatus for detecting clock gating opportunities in a pipelined electronic circuit design |
TW201426242A (zh) * | 2012-08-15 | 2014-07-01 | Nvidia Corp | 在時脈來源的時脈網格之自動時脈閘控方法及系統 |
US9154130B2 (en) * | 2014-01-14 | 2015-10-06 | Analog Devices, Inc. | Four-state input detection circuitry |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6636074B2 (en) | 2002-01-22 | 2003-10-21 | Sun Microsystems, Inc. | Clock gating to reduce power consumption of control and status registers |
JP2004078581A (ja) | 2002-08-19 | 2004-03-11 | Nec Corp | 通信データ処理回路 |
JP2004274099A (ja) | 2003-03-05 | 2004-09-30 | Nec Corp | パケット処理回路 |
US6822481B1 (en) * | 2003-06-12 | 2004-11-23 | Agilent Technologies, Inc. | Method and apparatus for clock gating clock trees to reduce power dissipation |
US7594200B2 (en) * | 2005-12-19 | 2009-09-22 | International Business Machines Corporation | Method for finding multi-cycle clock gating |
US7949887B2 (en) * | 2006-11-01 | 2011-05-24 | Intel Corporation | Independent power control of processing cores |
US7802118B1 (en) * | 2006-12-21 | 2010-09-21 | Nvidia Corporation | Functional block level clock-gating within a graphics processor |
US7861192B2 (en) * | 2007-12-13 | 2010-12-28 | Globalfoundries Inc. | Technique to implement clock-gating using a common enable for a plurality of storage cells |
JP5007703B2 (ja) | 2008-05-19 | 2012-08-22 | 日本電気株式会社 | パケット処理装置、パケット制御方法及びパケット制御プログラム |
KR101375466B1 (ko) * | 2009-01-12 | 2014-03-18 | 램버스 인코포레이티드 | 다중 전력 모드를 갖는 메조크로노스 시그널링 시스템 |
JP2011061457A (ja) * | 2009-09-09 | 2011-03-24 | Elpida Memory Inc | クロック生成回路及びこれを備える半導体装置並びにデータ処理システム |
US9557795B1 (en) | 2009-09-23 | 2017-01-31 | Xilinx, Inc. | Multiprocessor system with performance control based on input and output data rates |
CN102193580A (zh) | 2010-02-12 | 2011-09-21 | 布鲁旺德通讯有限公司 | 用于时钟门控控制的方法和装置 |
US9444440B2 (en) * | 2011-06-30 | 2016-09-13 | Stmicroelectronics International N.V. | Transition detector |
JP2013125436A (ja) | 2011-12-15 | 2013-06-24 | Panasonic Corp | 画像処理回路および半導体集積回路 |
US20140225655A1 (en) * | 2013-02-14 | 2014-08-14 | Qualcomm Incorporated | Clock-gated synchronizer |
CN105492989B (zh) * | 2013-09-30 | 2018-11-16 | 英特尔公司 | 用于管理对时钟进行的门控的装置、系统、方法和机器可读介质 |
GR20130100707A (el) * | 2013-12-23 | 2015-07-31 | Arm Limited, | Μεταφραση διευθυνσης σε μια συσκευη επεξεργασιας δεδομενων |
US10204532B2 (en) * | 2015-09-25 | 2019-02-12 | Intel Corporation | Multiple input cryptographic engine |
-
2017
- 2017-08-01 US US15/666,107 patent/US10761559B2/en active Active
- 2017-11-27 EP EP17817485.0A patent/EP3555726B1/en active Active
- 2017-11-27 AU AU2017377949A patent/AU2017377949B2/en active Active
- 2017-11-27 BR BR112019010936A patent/BR112019010936A2/pt unknown
- 2017-11-27 TW TW106141080A patent/TWI722258B/zh active
- 2017-11-27 CN CN201780074946.4A patent/CN110073311B/zh active Active
- 2017-11-27 ES ES17817485T patent/ES2801598T3/es active Active
- 2017-11-27 JP JP2019531294A patent/JP6746791B2/ja active Active
- 2017-11-27 KR KR1020197016577A patent/KR102143089B1/ko active IP Right Grant
- 2017-11-27 WO PCT/US2017/063306 patent/WO2018111526A1/en unknown
- 2017-11-27 HU HUE17817485A patent/HUE050331T2/hu unknown
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI253556B (en) * | 2003-06-11 | 2006-04-21 | Faraday Tech Corp | Pipeline-based circuit with a postponed clock-gating mechanism for reducing power consumption and related driving method thereof |
US7797561B1 (en) * | 2006-12-21 | 2010-09-14 | Nvidia Corporation | Automatic functional block level clock-gating |
US8073669B2 (en) * | 2007-08-21 | 2011-12-06 | International Business Machines Corporation | Method and apparatus for detecting clock gating opportunities in a pipelined electronic circuit design |
US20110283125A1 (en) * | 2010-05-13 | 2011-11-17 | Oracle International Corporation | Automatic clock-gating propagation technique |
TW201426242A (zh) * | 2012-08-15 | 2014-07-01 | Nvidia Corp | 在時脈來源的時脈網格之自動時脈閘控方法及系統 |
US9154130B2 (en) * | 2014-01-14 | 2015-10-06 | Analog Devices, Inc. | Four-state input detection circuitry |
Also Published As
Publication number | Publication date |
---|---|
ES2801598T3 (es) | 2021-01-11 |
BR112019010936A2 (pt) | 2019-10-01 |
CN110073311A (zh) | 2019-07-30 |
CN110073311B (zh) | 2023-03-24 |
JP2020513628A (ja) | 2020-05-14 |
US20180164846A1 (en) | 2018-06-14 |
WO2018111526A1 (en) | 2018-06-21 |
KR20190094364A (ko) | 2019-08-13 |
TW201826710A (zh) | 2018-07-16 |
EP3555726A1 (en) | 2019-10-23 |
AU2017377949A1 (en) | 2019-05-16 |
HUE050331T2 (hu) | 2020-11-30 |
AU2017377949B2 (en) | 2021-08-19 |
US10761559B2 (en) | 2020-09-01 |
EP3555726B1 (en) | 2020-04-22 |
KR102143089B1 (ko) | 2020-08-10 |
JP6746791B2 (ja) | 2020-08-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI722258B (zh) | 時脈閘控致能產生 | |
US8812878B2 (en) | Limiting false wakeups of computing device components coupled via links | |
JP5537533B2 (ja) | ハードウェアのダイナミックなキャッシュパワー管理 | |
US11181941B2 (en) | Using a stuttered clock signal to reduce self-induced voltage noise | |
JP6333971B2 (ja) | ジェネリックホストベースのコントローラレイテンシ方法及び装置 | |
KR101690399B1 (ko) | 지연 보상 에러 표시 신호 | |
TW201331845A (zh) | 系統晶片及其功率控制方法以及多核心系統 | |
EP2691831B1 (en) | Activity alignment algorithm by masking traffic flows | |
JP2016505914A (ja) | インテリジェントデュアルデータレート(ddr)メモリコントローラ | |
EP2207101A1 (en) | Method and device for parallel interfacing | |
US9329656B2 (en) | Apparatus, method, and system for predicitve power delivery noise reduction | |
US8631265B2 (en) | Synchronization circuit that facilitates multiple parallel reads and writes | |
US11645143B2 (en) | Error detection within an integrated circuit chip | |
US10503471B2 (en) | Electronic devices and operation methods of the same | |
US20140003184A1 (en) | Realignment of command slots after clock stop exit | |
US7373541B1 (en) | Alignment signal control apparatus and method for operating the same | |
US10270434B2 (en) | Power saving with dynamic pulse insertion | |
KR20050085590A (ko) | 주소 버스 전력 제어에 관한 장치 및 방법 | |
US20140068122A1 (en) | Method, system and processor-readable media for ascertaining a maximum number of contiguous bits of logical ones or zeros within a parallel word of arbitrary width | |
JP2018088096A (ja) | 制御装置およびその制御方法 | |
JP2017004269A (ja) | クロック供給回路およびその制御方法 |