TWI717062B - Patterning method - Google Patents
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Abstract
Description
本發明是有關於一種圖案化的方法,且特別是有關於一種著陸墊結構的製造方法。The present invention relates to a patterning method, and particularly relates to a method for manufacturing a landing pad structure.
隨著科技的進步,各類電子產品皆朝向輕薄短小的趨勢發展。在這趨勢之下,DRAM的關鍵尺寸亦逐漸縮小,其導致電容器接觸窗及其下方的著陸墊愈來愈密集,進而產生許多問題,例如各個著陸墊的形狀不一致、相鄰著陸墊之間形成不需要的橋接(undesired bridge)等。另外,當著陸墊的積集度增加時,著陸墊的製程也愈來愈複雜,進而導致製程裕度(process window)變小。因此,本領域技術人員在致力於提升電容器接觸窗及其下方的著陸墊的積集度的同時,亦需顧及到製程裕度與元件良率。With the advancement of science and technology, all kinds of electronic products are developing towards the trend of light, thin and short. Under this trend, the critical size of DRAM is also gradually shrinking, which causes the capacitor contact window and the landing pads under it to become more and more dense, which in turn causes many problems, such as the inconsistency of the shape of each landing pad and the formation between adjacent landing pads. Undesired bridge (undesired bridge) etc. In addition, when the integration degree of the landing pad increases, the manufacturing process of the landing pad becomes more and more complicated, which in turn leads to a smaller process window. Therefore, while those skilled in the art are committed to improving the integration of the capacitor contact window and the land pad underneath, it is also necessary to consider the process margin and the device yield.
本發明提供一種圖案化的方法,其可製造出均勻形狀的多個半導體結構,以提升在單位面積中的半導體結構的積集度。The present invention provides a patterning method, which can manufacture a plurality of semiconductor structures of uniform shape, so as to improve the integration degree of semiconductor structures in a unit area.
本發明提供一種圖案化的方法,其可提升半導體結構的積集度,同時增加半導體結構的製程裕度並提升元件良率。The present invention provides a patterning method, which can increase the integration degree of the semiconductor structure, increase the process margin of the semiconductor structure and improve the device yield.
本發明提供一種圖案化的方法,其步驟如下。於基底上依序形成導體層、第一含氮材料層、第一含碳材料層、第二含氮材料層、第二含碳材料層以及光阻圖案。以光阻圖案為罩幕,移除部分第二含碳材料層,以形成第一罩幕圖案。於第一罩幕圖案的側壁上形成第一間隙壁。移除第一罩幕圖案,以於第一間隙壁中形成中心開口與環繞中心開口的多個周邊開口。進行圓角化製程,移除部分第二含氮材料層,以形成第二罩幕圖案。The present invention provides a patterning method, the steps of which are as follows. A conductor layer, a first nitrogen-containing material layer, a first carbon-containing material layer, a second nitrogen-containing material layer, a second carbon-containing material layer, and a photoresist pattern are sequentially formed on the substrate. Using the photoresist pattern as a mask, a part of the second carbon-containing material layer is removed to form a first mask pattern. A first gap wall is formed on the side wall of the first mask pattern. The first mask pattern is removed to form a central opening and a plurality of peripheral openings surrounding the central opening in the first spacer. Perform a rounding process to remove part of the second nitrogen-containing material layer to form a second mask pattern.
本發明提供另一種圖案化的方法,其步驟如下。於基底上依序形成目標層、第一層、第二層、第三層以及第一罩幕圖案。於第一罩幕圖案的側壁上形成第一間隙壁。移除第一罩幕圖案,以於第一間隙壁中形成多個中心開口與環繞多個中心開口的周邊開口。進行圓角化製程,以圓角化多個周邊開口並形成第二罩幕圖案。以第二罩幕圖案為罩幕,移除部分第二層,以形成第三罩幕圖案。於第三罩幕圖案中形成第二間隙壁。移除第三罩幕圖案。以第二間隙壁為罩幕,移除部分第一層與部分目標層。The present invention provides another patterning method, the steps of which are as follows. A target layer, a first layer, a second layer, a third layer, and a first mask pattern are sequentially formed on the substrate. A first gap wall is formed on the side wall of the first mask pattern. The first mask pattern is removed to form a plurality of central openings and peripheral openings surrounding the plurality of central openings in the first spacer. A rounding process is performed to round a plurality of peripheral openings to form a second mask pattern. Take the second mask pattern as the mask, and remove part of the second layer to form the third mask pattern. A second gap wall is formed in the third mask pattern. Remove the third mask pattern. Using the second spacer as a mask, part of the first layer and part of the target layer are removed.
以下實施例說明的圖案化方法可視為一種半導體結構的製造方法。此半導體結構可以是動態隨機存取記憶體(DRAM)的著陸墊或電容器接觸窗結構,但本發明不以此為限。The patterning method described in the following embodiments can be regarded as a manufacturing method of a semiconductor structure. The semiconductor structure can be a landing pad of a dynamic random access memory (DRAM) or a capacitor contact structure, but the invention is not limited to this.
請參照圖1A與圖2A,本實施例提供一種半導體結構的製造方法,其步驟如下。首先,提供基底100。1A and 2A, this embodiment provides a method for manufacturing a semiconductor structure, the steps of which are as follows. First, the
具體來說,如圖2A所示,基底100包括晶胞區R1、周邊區R2以及位於晶胞區R1與周邊區R2之間的防護環區R3。Specifically, as shown in FIG. 2A, the
如圖2A所示,於基底100上形成複合層堆疊,其由下至上依序包括介電層102、阻障層104、導體層106、第一含氮材料層108、第一含碳材料層110、第二含氮材料層112、第二含碳材料層114、抗反射層116以及光阻圖案118。As shown in FIG. 2A, a composite layer stack is formed on the
在一實施例中,介電層102可以是氮化矽層,其可利用化學氣相沉積法(CVD)來形成。阻障層104的材料可以是金屬(例如Ti、Ta等),其可利用CVD來形成。導體層106的材料可例如是金屬(例如W、Cu、AlCu等),其可利用CVD來形成。在一實施例中,第一含氮材料層108、第二含氮材料層112的材料例如是氮化矽、氮氧化矽或其組合,第一含氮材料層108的厚度約為30 nm至50 nm,第二含氮材料層112的厚度約為60 nm至80 nm,其可利用CVD或原子層沉積法(ALD)來形成。在一實施例中,第一含碳材料層110、第二含碳材料層114的材料例如是類金剛石碳(Diamond-like carbon)、非晶形碳膜(amorphous carbon film)、高選擇性透明(High selectivity Transparency)膜或其組合,其厚度約為70 nm至100 nm,其可利用CVD來形成。在一實施例中,抗反射層116的材料包括有機聚合物、碳或氮氧化矽等,其厚度約為20 nm至30 nm,其可利用CVD來形成。在一實施例中,光阻圖案118的材料包括正型光阻、負型光阻等,其可利用旋轉塗佈法與顯影製程來形成。In an embodiment, the
值得注意的是,如圖1A所示,光阻圖案118包括光阻圖案118a、118b。光阻圖案118a包括位於晶胞區R1中的彼此分離的多個島狀圖案。光阻圖案118b包括位於防護環區R3中的沿著Y方向延伸的條狀圖案。另外,雖然圖1A的切線I-I’僅橫越兩個光阻圖案118a,但在不同於切線I-I’的剖面上亦具有多個光阻圖案118a(其繪示為虛線)。It is worth noting that, as shown in FIG. 1A, the
請參照圖1A-1B與圖2A-2B,以光阻圖案118為罩幕,移除部分抗反射層116與部分第二含碳材料層114,以形成第一罩幕圖案214。在此情況下,如圖1B所示,第一罩幕圖案214複製光阻圖案118,其亦包括第一罩幕圖案214a、214b。第一罩幕圖案214a包括位於晶胞區R1中的彼此分離的多個島狀圖案。第一罩幕圖案214b包括位於防護環區R3中的沿著Y方向延伸的條狀圖案。在本實施例中,第二含氮材料層112可用以當作形成第一罩幕圖案214的蝕刻停止層。另外,如圖2B所示,第一罩幕圖案214的頂面上仍殘留部分抗反射層116a。1A-1B and 2A-2B, the
請參照圖1C、圖2C以及圖3,於基底100上形成第一間隙壁材料120,以共形地覆蓋第一罩幕圖案214的頂面與側壁。在一實施例中,第一間隙壁材料120包括介電材料,其可例如是氧化矽、氮化矽、氮氧化矽或其組合,其厚度約為30 nm至50 nm,其可利用ALD來形成。1C, 2C, and 3, a
值得注意的是,如圖1C所示,位於晶胞區R1中的第一罩幕圖案214a是以六方最密堆積(hexagonal closed packing)的形式排列的柱狀圖案(從剖面圖2C來看)或島狀圖案(從上視圖1C來看)。具體來說,沿著Y方向的相鄰兩個第一罩幕圖案214a之間的空隙G1的距離D1會小於沿著X方向的相鄰兩個第一罩幕圖案214a之間的空隙G2的距離D2。在此情況下,如圖2C與圖3所示,第一間隙壁材料120具有突出部120p與凹陷部120r。突出部120p位於相鄰兩個第一罩幕圖案214a之間的空隙G1中;而凹陷部120r位於突出部120p的兩側,如圖2C所示。突出部120p的頂面120t1高於凹陷部120r的頂面120t2。在一實施例中,如圖1C所示,凹陷部120r對應於相鄰三個第一罩幕圖案214之間的形心C。It is worth noting that, as shown in FIG. 1C, the
另一方面,沿著Y方向的相鄰兩個第一罩幕圖案214a之間的空隙G1的距離D1亦小於沿著Y方向的第一罩幕圖案214a、214b之間的空隙G3的距離D3。在此情況下,如圖3所示,第一間隙壁材料120會填滿空隙G1,而不會填滿空隙G3。因此,填入空隙G1中的第一間隙壁材料120的頂面120t1會高於填入空隙G3中的第一間隙壁材料120的頂面120t3。On the other hand, the distance D1 of the gap G1 between two adjacent
請參照圖1C-1D、圖2C-2D以及圖3-4,進行蝕刻製程,移除部分第一間隙壁材料120、第一罩幕圖案214上的抗反射層116a以及部分第二含氮材料層112,以暴露出第一罩幕圖案214的頂面214t。在此情況下,如圖2D所示,第一間隙壁220形成在第一罩幕圖案214的側壁上。突出部120p(如圖3所示)的高度降低以形成連接部220c(如圖4所示),其連接Y方向上的相鄰兩個第一罩幕圖案214a之間的空隙G1的第一間隙壁220。另外,凹陷部120r(如圖2C所示)及其下方的部分第二含氮材料層112亦被移除,以形成開口221(如圖2D所示)。如圖1D所示,開口221可視為周邊開口,其環繞第一罩幕圖案214a。上述蝕刻製程可以是非等向性蝕刻製程,例如反應性離子蝕刻(RIE)製程或是乾式蝕刻製程。Please refer to FIGS. 1C-1D, 2C-2D and FIGS. 3-4 to perform an etching process to remove part of the
請參照圖1D-1E與圖2D-2E,移除第一罩幕圖案214,以形成中心開口223及開口225。,周邊開口221環繞中心開口223。值得注意的是,如圖1E所示,相較於具有圓形圖案的中心開口223,周邊開口221呈現三角形或類三角形。在一些實施例中,6個周邊開口221以中心開口223為圓心,呈放射狀排列。另外,如圖2E所示,中心開口223兩側的第一間隙壁220的頂面220t1高於連接部220c的頂面220t2。另一方面,開口225可視為條狀開口,其位於防護環區R3中且沿著Y方向延伸。Referring to FIGS. 1D-1E and 2D-2E, the
請參照圖1E-1F與圖2E-2F,進行圓角化製程,移除部分第二含氮材料層112a,以形成第二罩幕圖案212。在一些實施例中,上述的圓角化製程包括沉積步驟與蝕刻步驟。具體來說,如圖5A與圖5B所示,進行沉積步驟,以在周邊開口221的側壁上形成氧化物層227。在此情況下,如圖5B所示,氧化物層227容易填滿呈三角形的周邊開口221的尖角部分,而使得經沉積的周邊開口221a變得圓滑。另外,氧化物層227亦會形成在中心開口223的側壁,以使經沉積的中心開口223a更為圓滑。在一實施例中,上述的沉積步驟可使用包括SiCl
4與O
2的反應氣體,以形成氧化矽層227。但本發明不以此為限。另一方面,從放大剖面圖6來看,氧化物層227不僅覆蓋周邊開口221的側壁與中心開口223的側壁,還延伸覆蓋第一間隙壁220的頂面220t1與連接部220c的頂面220t2。在一些實施例中,氧化物層227亦形成在周邊開口221的底面與中心開口223的底面,以構成連續結構,毯覆於圖6的結構上。值得注意的是,連接部220c的頂面220t2上的氧化物層227的厚度T1大於連接部220c的側壁上的氧化物層227的厚度T2。如此一來,此氧化物層227可進一步地阻擋後續蝕刻步驟,從而避免相鄰兩個周邊開口221連接(特別是在晶胞區R1的邊緣區域),而導致後續著陸墊結構橋接的問題。也就是說,此氧化物層227可有效地增加製程裕度,進而提升良率。
Please refer to FIGS. 1E-1F and FIGS. 2E-2F to perform a rounding process to remove part of the second nitrogen-containing
在形成氧化物層227之後,可進行蝕刻步驟,以擴大並圓角化周邊開口221b與中心開口223b,進而完成第一循環,如圖5B與圖5C所示。在一實施例中,上述的蝕刻步驟可以是使用包括CH
3F與O
2的蝕刻氣體,以移除氧化矽層227。但本發明不以此為限。在替代實施例中,上述的蝕刻步驟可包括主蝕刻步驟與過蝕刻步驟。上述的主蝕刻步驟對第二含氮材料層112a的蝕刻速率大於對氧化物層227的蝕刻速率。上述的過蝕刻步驟對第二含氮材料層112a的蝕刻速率大於對第一含碳材料層110的蝕刻速率。在此情況下,如圖1F與圖2F所示,第一含碳材料層110可視為移除第二含氮材料層112a的蝕刻停止層,使得第一含碳材料層110外露於第二罩幕圖案212。在替代實施例中,在完成上述的第一循環之後,如圖5C所示,部分氧化物層227a仍殘留在周邊開口221b的周圍。另外,在完成上述的第一循環之後,可選擇性地重複進行上述的沉積步驟與上述的蝕刻步驟,以完成第二循環。根據實際需求,上述的第二循環可以是多次的第二循環,以使周邊開口221b與中心開口223b向下延伸至第一含碳材料層110,且達到所需的尺寸。在此情況下,如圖1F,周邊開口221b與中心開口223b可以是形狀一致的圓形開口。在一實施例中,周邊開口221b與中心開口223b的直徑可介於30 nm至40 nm之間。周邊開口221b與中心開口223b的直徑分布的標準差可小於或等於5 nm或是介於10%至15%之間。
After the
另外,沿著Y方向的相鄰兩個第二罩幕圖案212之間具有連接部212c,以連接沿著Y方向的相鄰兩個第二罩幕圖案212。此外,第二罩幕圖案212上仍殘留部分第一間隙壁220a。In addition, there is a connecting
在一實施例中,藉由在第一罩幕圖案214的側壁上形成第一間隙壁220,並將第一間隙壁220當作蝕刻罩幕,以增加圖案密度或特徵密度的製造方法可稱為自對準雙重圖案化(self-alignment double patterning,SADP)製程。具體來說,在進行自對準雙重圖案化製程之後,如圖1F所示,在單一個中心圖案CP(其對應於圖1C的第一罩幕圖案214a)的周圍增加了至少6個周邊圖案PP。換言之,自對準雙重圖案化製程可增加圖案密度或特徵密度的積集度,以克服現行微影製程中光源解析度的限制。In one embodiment, the
請參照圖1F-1G與圖2F-2G,以第二罩幕圖案212為罩幕,移除部分第一含碳材料層110,以形成第三罩幕圖案210。在此情況下,如圖1G與圖2G所示,第一含氮材料層108可視為移除第一含碳材料層110的蝕刻停止層,使得第一含氮材料層108外露於第三罩幕圖案210。值得注意的是,當第二罩幕圖案212與第一含氮材料層108的材料皆為氮化矽時,第一含氮材料層108的緻密度大於第二罩幕圖案212的緻密度。也就是說,第一含氮材料層108可用以當作移除第一含碳材料層110的蝕刻停止層,而不會有損耗或是僅些微損耗。Referring to FIGS. 1F-1G and 2F-2G, taking the
請參照圖1G-1H與圖2G-2H,藉由濕式蝕刻製程,移除第三罩幕圖案210上的第二罩幕圖案212與第一間隙壁220a,以暴露出第三罩幕圖案210的頂面210t。1G-1H and 2G-2H, the
請參照圖1I與圖2I,於第一含氮材料層108上形成第二間隙壁材料122。如圖2I所示,第二間隙壁材料122覆蓋第三罩幕圖案210的頂面210t且填入第三罩幕圖案210中的空隙。在一實施例中,第二間隙壁材料122包括介電材料,其可例如是氧化矽、氮化矽、氮氧化矽或其組合,其厚度約為40 nm至50 nm,其可利用CVD或ALD來形成。Referring to FIG. 1I and FIG. 2I, a
請參照圖1I-1J與圖2I-2J,接著,進行對第二間隙壁材料122進行回蝕刻製程,移除部分第二間隙壁材料122,以暴露出第三罩幕圖案210的頂面210t。在此情況下,如圖2J所示,第二間隙壁222形成在第三罩幕圖案210中,且晶胞區R1中的第二間隙壁222的頂面222t與第三罩幕圖案210的頂面210t實質上共平面。Please refer to FIGS. 1I-1J and 2I-2J, and then perform an etch-back process on the
請參照圖1J-1K與圖2J-2K,移除第三罩幕圖案210,以暴露出第一含氮材料層108的頂面。在此情況下,如圖2K所示,留在第一含氮材料層108上的第二間隙壁222可用以當作蝕刻罩幕,以圖案化下方的第一含氮材料層108與導體層106,以於晶胞區R1中的基底100上形成多個著陸墊,並於防護環區R3中的基底100上形成防護環。1J-1K and 2J-2K, the
具體來說,在形成圖2K的結構之後,如圖2L所示,以第二間隙壁222為罩幕,移除部分第一含氮材料層108、部分導體層106以及部分阻障層104,以暴露出介電層102的頂面。在此情況下,圖案化的導體層206複製第二間隙壁222的圖案,以形成著陸墊206a與防護環206b,其中著陸墊206a位於晶胞區R1中,而防護環206b則是位於防護環區R3中。在一些實施例中,著陸墊206a包括中心圖案CP與環繞中心圖案CP的周邊圖案PP。在另一實施例中,著陸墊206a與防護環206b是同時形成且具有相同材料。此外,如圖2L所示,圖案化的導體層206的頂面上仍殘留部分第一含氮材料層108a。在一些實施例中,中心圖案CP與周邊圖案PP的直徑可介於30 nm至40 nm之間。中心圖案CP與周邊圖案PP的直徑分布的標準差可小於或等於5 nm或是介於10%至15%之間。Specifically, after the structure of FIG. 2K is formed, as shown in FIG. 2L, a portion of the first nitrogen-containing
請參照圖2L與圖2M,於介電層102上形成介電材料(未繪示),以填入圖案化的導體層206中的空隙並覆蓋圖案化的導體層206的頂面206t。接著,進行回蝕刻製程,以移除部分介電材料與第一含氮材料層108a,進而暴露出圖案化的導體層206的頂面206t。在此情況下,如圖2M所示,圖案化的導體層206的頂面206t與介電層130的頂面130t可視為共平面。在一些實施例中,介電層130的材料包括氧化矽、氮化矽、氮氧化矽或其組合。2L and 2M, a dielectric material (not shown) is formed on the
請參照圖2M與圖2N,在回蝕刻製程之後,可在介電層130上形成另一介電層132。接著,在介電層132中形成多個電容器開口134,並將多個電容器136分別形成在電容器開口134中。具體來說,各電容器136可包括下電極、上電極以及位於下電極與上電極之間的電容介電層(未繪示)。在一實施例中,介電層132的材料可例如是氧化矽。下電極與上電極的材料例如是氮化鈦、氮化鉭、鎢、鈦鎢、鋁、銅或金屬矽化物。電容介電層可包括高介電常數材料層(即介電常數高於4的介電材料),其材料例如是下述元素的氧化物,如:鉿、鋯、鋁、鈦、鑭、釔、釓或鉭,又或是氮化鋁,或是上述任意組合。2M and 2N, after the etch-back process, another
在本實施例中,如圖2N所示,晶胞區R1的著陸墊206a可視為電容器接觸窗,以電性連接電容器136與主動區(未繪示)。但本發明不以此為限,在其他實施例中,上述的圖案化方法亦可應用在不同半導體結構中,以增加圖案密度或特徵密度的積集度。In this embodiment, as shown in FIG. 2N, the
舉例來說,本發明實施例可提供另一種圖案化的方法,其步驟如下。於基底上依序形成目標層、第一層、第二層、第三層以及第一罩幕圖案。於第一罩幕圖案的側壁上形成第一間隙壁。移除第一罩幕圖案,以於第一間隙壁中形成多個中心開口與環繞多個中心開口的周邊開口。進行圓角化製程,以圓角化多個周邊開口並形成第二罩幕圖案。以第二罩幕圖案為罩幕,移除部分第二層,以形成第三罩幕圖案。於第三罩幕圖案中形成第二間隙壁。移除第三罩幕圖案。以第二間隙壁為罩幕,移除部分第一層與部分目標層,以形成目標圖案。在本實施例中,目標圖案的圖案密度可大於第一罩幕圖案的圖案密度,以有效地提升半導體結構的積集度。在一些實施例中,目標圖案的直徑可介於30 nm至40 nm之間。另外,目標圖案的直徑分布的標準差可小於或等於5 nm或是介於10%至15%之間。For example, the embodiment of the present invention may provide another patterning method, the steps of which are as follows. A target layer, a first layer, a second layer, a third layer, and a first mask pattern are sequentially formed on the substrate. A first gap wall is formed on the side wall of the first mask pattern. The first mask pattern is removed to form a plurality of central openings and peripheral openings surrounding the plurality of central openings in the first spacer. A rounding process is performed to round a plurality of peripheral openings to form a second mask pattern. Take the second mask pattern as the mask, and remove part of the second layer to form the third mask pattern. A second gap wall is formed in the third mask pattern. Remove the third mask pattern. Using the second spacer as a mask, part of the first layer and part of the target layer are removed to form a target pattern. In this embodiment, the pattern density of the target pattern may be greater than the pattern density of the first mask pattern, so as to effectively improve the integration degree of the semiconductor structure. In some embodiments, the diameter of the target pattern may be between 30 nm and 40 nm. In addition, the standard deviation of the diameter distribution of the target pattern may be less than or equal to 5 nm or between 10% and 15%.
綜上所述,本發明實施例藉由複合層堆疊搭配雙重圖案化製程,以同時形成多個目標圖案。多個目標圖案以六方最密堆積的形式排列,其可有效提升半導體結構的積集度。另外,本發明實施例可藉由圓角化製程使得周邊開口變得更為圓形,以與中心開口的尺寸趨近一致。此外,上述的圓角化製程所形成的氧化物層還可進一步地阻擋後續蝕刻步驟,從而避免相鄰兩個周邊開口連接(特別是在晶胞區的邊緣區域),而導致後續半導體結構橋接的問題。換言之,本發明實施例可有效地增加製程裕度,進而提升良率。In summary, in the embodiment of the present invention, multiple target patterns are formed at the same time by stacking multiple layers with a double patterning process. The multiple target patterns are arranged in a hexagonal most densely packed form, which can effectively increase the degree of integration of the semiconductor structure. In addition, the embodiment of the present invention can make the peripheral openings become more rounded through the rounding process, so as to approximate the size of the central opening. In addition, the oxide layer formed by the above-mentioned filleting process can further block the subsequent etching steps, thereby avoiding the connection of two adjacent peripheral openings (especially in the edge area of the cell region), which may cause the subsequent semiconductor structure to bridge The problem. In other words, the embodiment of the present invention can effectively increase the process margin, thereby improving the yield.
100:基底
102、130、132:介電層
104:阻障層
106:導體層
108、108a:第一含氮材料層
110:第一含碳材料層
112、112a:第二含氮材料層
114:第二含碳材料層
116、116a:抗反射層
118、118a、118b:光阻圖案
120:第一間隙壁材料
120p:突出部
120r:凹陷部
120t1、120t2、120t3:頂面
122:第二間隙壁材料
134:電容器開口
136:電容器
206:圖案化的導體層
206a:著陸墊
206b:防護環
206t:頂面
210:第三罩幕圖案
210t:頂面
212:第二罩幕圖案
212c:連接部
214、214a、214b:第一罩幕圖案
220、220a:第一間隙壁
220c:連接部
221、221a、221b:周邊開口
222:第二間隙壁
222t:頂面
223、223a、223b:中心開口
225:開口
227、227a:氧化物層
C:形心
CP:中心圖案
PP:周邊圖案
SR:防護環
D1、D2、D3:距離
G1、G2、G3:空隙
R1:晶胞區
R2:周邊區
R3:防護環區
X、Y:方向100:
圖1A至圖1K是本發明第一實施例的一種半導體結構的製造流程的上視示意圖。 圖2A至圖2K是沿著圖1A至圖1K的切線I-I’的剖面示意圖。 圖2L至圖2N是本發明第二實施例的一種半導體結構的製造流程的剖面示意圖。 圖3是沿著圖1C的切線II-II’的剖面示意圖。 圖4是沿著圖1D的切線II-II’的剖面示意圖。 圖5A至圖5C是本發明一實施例的一種圓角化製程的上視示意圖。 圖6是圖2E的放大示意圖。 1A to 1K are schematic top views of a manufacturing process of a semiconductor structure according to the first embodiment of the present invention. 2A to 2K are schematic cross-sectional views taken along the tangent line I-I' of FIGS. 1A to 1K. 2L to 2N are schematic cross-sectional views of a manufacturing process of a semiconductor structure according to a second embodiment of the present invention. Fig. 3 is a schematic cross-sectional view taken along the line II-II' of Fig. 1C. Fig. 4 is a schematic cross-sectional view taken along the line II-II' of Fig. 1D. 5A to 5C are schematic top views of a rounding process according to an embodiment of the invention. Fig. 6 is an enlarged schematic view of Fig. 2E.
112a:第二含氮材料層 112a: The second nitrogen-containing material layer
220:第一間隙壁 220: first gap
220c:連接部 220c: connecting part
221b:周邊開口 221b: Peripheral opening
223b:中心開口 223b: Center opening
227a:氧化物層 227a: oxide layer
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