TWI716865B - Semiconductor device structures - Google Patents
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Abstract
Description
本揭露係有關於半導體裝置結構,且特別係有關於一種具有靜電保護電路的半導體裝置結構。The present disclosure relates to the structure of a semiconductor device, and particularly relates to a structure of a semiconductor device with an electrostatic protection circuit.
傳統的積體電路中,半導體裝置易於受到高壓靜電放電損傷,主要是因為電晶體的閘極氧化層結構較靠近汲極端,且離源極/體擴散區較遠,導致當靜電放電(Electrical Static Discharge)電流自汲極端流入時,其能量傾向朝著閘極介電層分佈,而非流向源極、汲體摻雜區,致使閘極介電層被永久性地擊穿(Zapped)。In traditional integrated circuits, semiconductor devices are susceptible to high-voltage electrostatic discharge damage. The main reason is that the gate oxide layer structure of the transistor is closer to the drain terminal and far away from the source/body diffusion area. Discharge) When the current flows from the drain terminal, its energy tends to be distributed toward the gate dielectric layer instead of flowing to the source and drain doped regions, causing the gate dielectric layer to be permanently Zapped.
在傳統的半導體裝置中,往往利用其他額外的靜電保護元件避免電晶體元件被擊穿,然而,額外的ESD保護元件增加整體積體電路的佔據空間,且增加製程的複雜度,導致高的製造成本。有鑑於此,需要一種改良式的半導體裝置結構,使其具良好的靜電放電防護能力。In traditional semiconductor devices, other additional electrostatic protection components are often used to prevent the transistor components from being broken down. However, the additional ESD protection components increase the space occupied by the entire volume circuit and increase the complexity of the manufacturing process, resulting in high manufacturing cost. In view of this, there is a need for an improved semiconductor device structure that has good electrostatic discharge protection capabilities.
本揭露實施例提供一種半導體裝置結構。上述半導體裝置結構包含半導體基板及閘極,設置於半導體基板上;源極摻雜區,設置於半導體基板內;汲極摻雜區,設置於該半導體基板內,其中源極摻雜區與汲極摻雜區位於閘極相對兩側;源極保護電路,其包含:複數個源極接觸窗,設置於源極摻雜區上;以及複數個第一源極導電元件,設置於源極接觸窗上,每一個第一源極導電元件電性連接至少一個源極接觸窗;汲極保護電路,其包含:複數個汲極接觸窗,設置於汲極摻雜區上;以及複數個第一汲極導電元件,設置於汲極接觸窗上,每一個第一汲極導電元件電性連接至少一個汲極接觸窗,其中從側面透視圖觀看,第一汲極導電元件與第一源極導電元件部分重疊。The disclosed embodiment provides a semiconductor device structure. The above-mentioned semiconductor device structure includes a semiconductor substrate and a gate electrode, which are arranged on the semiconductor substrate; a source doped region is arranged in the semiconductor substrate; a drain doped region is arranged in the semiconductor substrate, wherein the source doped region and the drain The doped region is located on opposite sides of the gate; the source protection circuit includes: a plurality of source contact windows arranged on the source doped region; and a plurality of first source conductive elements arranged on the source contact On the window, each first source conductive element is electrically connected to at least one source contact window; a drain protection circuit, which includes: a plurality of drain contact windows arranged on the drain doped region; and a plurality of first The drain conductive element is disposed on the drain contact window, and each first drain conductive element is electrically connected to at least one drain contact window. When viewed from a side perspective view, the first drain conductive element is conductive with the first source The components partially overlap.
本揭露之一些實施例提供一種半導體裝置結構。上述半導體裝置結構包含半導體基板;一閘極,設置於半導體基板上,沿第一方向延伸;源極摻雜區,設置於半導體基板內,沿第一方向延伸;汲極摻雜區,設置於半導體基板內,沿第一方向延伸,其中源極摻雜區與汲極摻雜區位於閘極相對兩側;複數個源極接觸窗,設置於源極摻雜區上,沿第一方向排列;複數個汲極接觸窗,設置於汲極摻雜區上,沿第一方向排列;以及第一源極導電元件,設置於源極接觸窗上,並電性連接至少一個源極接觸窗,第一源極導電元件沿第一方向延伸。Some embodiments of the present disclosure provide a semiconductor device structure. The above-mentioned semiconductor device structure includes a semiconductor substrate; a gate electrode disposed on the semiconductor substrate and extending along a first direction; a source doped region disposed in the semiconductor substrate and extending along the first direction; a drain doped region disposed on The semiconductor substrate extends in a first direction, wherein the source doped region and the drain doped region are located on opposite sides of the gate; a plurality of source contact windows are arranged on the source doped region and are arranged along the first direction A plurality of drain contact windows are arranged on the drain doped region and arranged along the first direction; and the first source conductive element is arranged on the source contact window and is electrically connected to at least one source contact window, The first source conductive element extends along the first direction.
為讓本揭露實施例之特徵、和優點能更明顯易懂,下文特舉出較佳實施例,並配合所附圖式,作詳細說明如下。In order to make the features and advantages of the embodiments of the present disclosure more comprehensible, preferred embodiments are listed below in conjunction with the accompanying drawings, which are described in detail as follows.
以下揭露提供了許多的實施例或範例,用於實施所提供的半導體裝置之不同元件。各元件和其配置的具體範例描述如下,以簡化本發明實施例之說明。當然,這些僅僅是範例,並非用以限定本發明實施例。舉例而言,敘述中若提及第一元件形成在第二元件之上,可能包含第一和第二元件直接接觸的實施例,也可能包含額外的元件形成在第一和第二元件之間,使得它們不直接接觸的實施例。此外,本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚,而非用以表示所討論的不同實施例之間的關係。The following disclosure provides many embodiments or examples for implementing different components of the provided semiconductor device. Specific examples of each element and its configuration are described below to simplify the description of the embodiments of the present invention. Of course, these are only examples and are not intended to limit the embodiments of the present invention. For example, if the description mentions that the first element is formed on the second element, it may include an embodiment in which the first and second elements are in direct contact, or may include additional elements formed between the first and second elements. , So that they do not directly touch the embodiment. In addition, the embodiment of the present invention may repeat reference numbers and/or letters in different examples. Such repetition is for conciseness and clarity, and is not used to express the relationship between the different embodiments discussed.
以下描述實施例的一些變化。在不同圖式和說明的實施例中,相似的元件符號被用來標明相似的元件。可以理解的是,半導體裝置結構可以包含額外的元件,且一些敘述的元件可為了該結構的其他實施例被取代或刪除。Some changes of the embodiment are described below. In the different drawings and illustrated embodiments, similar component symbols are used to identify similar components. It is understood that the semiconductor device structure may include additional elements, and some of the described elements may be replaced or deleted for other embodiments of the structure.
本發明的實施例係揭露半導體裝置結構之實施例,且上述實施例可被包含於例如微處理器、記憶元件及/或其他元件之積體電路(integrated circuit, IC)中。上述積體電路也可包含不同的被動和主動微電子元件,例如薄膜電阻器(thin-film resistor)、其他類型電容器例如,金屬-絕緣體-金屬電容(metal-insulator-metal capacitor, MIMCAP)、電感、二極體、金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor field-effect transistors, MOSFETs)、互補式MOS電晶體、雙載子接面電晶體(bipolar junction transistors, BJTs)、橫向擴散型MOS電晶體、高功率MOS電晶體或其他類型的電晶體。在本發明所屬技術領域中具有通常知識者可以了解也可將半導體裝置使用於包含其他類型的半導體元件於積體電路之中。The embodiments of the present invention disclose embodiments of the semiconductor device structure, and the above-mentioned embodiments can be included in integrated circuits (ICs) such as microprocessors, memory devices, and/or other devices. The above-mentioned integrated circuit may also include different passive and active microelectronic components, such as thin-film resistors, other types of capacitors, such as metal-insulator-metal capacitors (MIMCAP), inductors , Diodes, Metal-Oxide-Semiconductor field-effect transistors (MOSFETs), complementary MOS transistors, bipolar junction transistors (BJTs), lateral diffusion Type MOS transistors, high-power MOS transistors or other types of transistors. Those with ordinary knowledge in the technical field of the present invention can understand that semiconductor devices can also be used to include other types of semiconductor components in integrated circuits.
參閱第1圖,第1圖為根據本揭露的一些實施例之半導體裝置結構100的剖面示意圖。如第1圖所示,半導體裝置結構100包含半導體基板110。半導體基板110可為塊材(bulk)半導體、絕緣上覆半導體(semiconductor-on-insulation, SOI)基底。半導體基板110可以是晶圓,例如為矽晶圓。一般而言,絕緣上覆半導體基底包含形成在絕緣層上的一層半導體材料。絕緣層可例如為埋置氧化(buried oxide, BOX)層、氧化矽層或類似的材料。提供絕緣層在基底上,一般基底為矽或玻璃基底。其他的基底則可使用例如為多重層或梯度(gradient)基底。在一些實施例,半導體基板110可為半導體材料,其可包含矽、鍺;半導體基板110亦可為化合物半導體,其包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦;半導體基板110亦可為合金半導體,其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP或上述組合。在一些實施例,半導體基板110具有第一導電形態,例如為P型。Referring to FIG. 1, FIG. 1 is a schematic cross-sectional view of a
另外,半導體裝置結構100可包含磊晶層(未繪示),其可形成於半導體基板110上。上述磊晶層可包含矽、鍺、矽與鍺、III-V族化合物或上述之組合。上述磊晶層可藉由磊晶成長(epitaxial growth)製程形成,例如金屬有機物化學氣相沉積法(metal-organic chemical vapor deposition, MOCVD)、金屬有機物化學氣相磊晶法(metal-organic vapor phase epitaxy, MOVPE)、電漿增強型化學氣相沉積法(plasma-enhanced chemical vapor deposition, PECVD)、遙控電漿化學氣相沉積法(remote plasma chemical vapor deposition, RPCVD)、分子束磊晶法(molecular beam epitaxy, MBE)、氫化物氣相磊晶法(hydride vapor phase Epitaxy, HVPE)、液相磊晶法(liquid phase epitaxy, LPE)、氯化物氣相磊晶法(chloride vapor phase epitaxy, Cl-VPE)或類似的方法形成。在一些實施例,上述磊晶層可具有第一導電型態,例如為P型。In addition, the
如第1圖所示,半導體裝置結構100包含井區120,其形成在半導體基板110內。或者,井區120可形成在上述磊晶層內。在一些實施例,井區120具有第一導電型態,例如為P型。井區120的摻雜濃度可介於約10
12atoms/cm
3至約10
17atoms/cm
3的範圍間。
As shown in FIG. 1, the
如第1圖所示,半導體裝置結構100包含複數個隔離區130。在一些實施例,隔離區130可為淺溝槽隔離區。可藉由微影製程及蝕刻製程圖案化半導體基板110,以形成多個開口,之後再藉由沉積製程將介電材料填入開口內,以形成隔離區130。在其他實施例,隔離區130可為藉由矽氧化所形成之場氧化(field oxide)區。上述微影製程包含光阻塗佈(例如,自旋塗佈)、軟烤、遮罩對準、曝光、曝光後烤、光阻顯影、清洗、乾燥(例如,硬烤)、其他適合製程或其組合來形成。微影製程也可藉由無遮罩微影、電子束寫入、離子束寫入或分子壓印(molecular imprint)替代。上述蝕刻製程包含乾蝕刻、濕蝕刻或其他蝕刻方法(例如,反應式離子蝕刻)。蝕刻製程也可以是純化學蝕刻(電漿蝕刻)、純物理蝕刻(離子研磨)或其組合。上述沉積製程包含化學氣相沉積、化學氣相沉積、原子層沉積或其他沉積方法。As shown in FIG. 1, the
如第1圖所示,半導體裝置結構100包含源極摻雜區140、汲極摻雜區150及閘極160。源極摻雜區140及汲極摻雜區150位於閘極160的相對兩側。在一些實施例,源極摻雜區140和汲極摻雜區150具有與第一摻雜型態不同的第二摻雜型態,例如為N型。源極摻雜區140和汲極摻雜區150的摻雜濃度可介於約10
19atoms/cm
3至約10
21atoms/cm
3的範圍間。源極摻雜區140及汲極摻雜區150可用如離子植入或擴散之方法來形成,並藉由快速熱退火(rapid thermal annealing, RTA)製程來活化被植入的摻雜質。
As shown in FIG. 1, the
如第1圖所示,閘極160包含閘極介電層162及閘極電極164。閘極介電層162可為氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、或其它任何適合之介電材料、或上述之組合。此高介電常數介電材料之材料可為金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽。例如,此高介電常數(high-k)介電材料可為LaO、AlO、ZrO、TiO、Ta
2O
5、Y
2O
3、SrTiO
3(STO)、BaTiO
3(BTO)、BaZrO、HfO
2、HfO
3、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO
3(BST)、Al
2O
3、其它適當材料之其它高介電常數介電材料、或上述組合。閘極介電層162可藉由化學氣相沉積法(CVD)或旋轉塗佈法形成,此化學氣相沉積法例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition,LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition,LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition,RTCVD)、電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition,PECVD)、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition,ALD)或其它常用的方法。
As shown in FIG. 1, the
在一些實施例,閘極電極164可為多晶矽。在一些實施例,閘極電極164可為一或多種金屬、金屬氮化物、導電金屬氧化物、或上述之組合。上述金屬可包括但不限於鉬(molybdenum)、鎢(tungsten)、鈦(titanium)、鉭(tantalum)、鉑(platinum)或鉿(hafnium)。上述金屬氮化物可包括但不限於氮化鉬(molybdenum nitride)、氮化鎢(tungsten nitride)、氮化鈦(titanium nitride)以及氮化鉭(tantalum nitride)。上述導電金屬氧化物可包括但不限於釕金屬氧化物(ruthenium oxide)以及銦錫金屬氧化物(indium tin oxide)。此閘極電極164可藉由化學氣相沉積法、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積方式形成。In some embodiments, the
在一些實施例,半導體裝置結構100包含主體區170。主體區170具有第一摻雜型態,且摻雜濃度介於約10
19atoms/cm
3至約10
21atoms/cm
3的範圍間。如第1圖所示,源極摻雜區140與主體區170可藉由隔離區130隔開。此外,汲極摻雜區150、源極摻雜區140、閘極160及主體區170可個別連接至一外加電壓D、S、G、B,但本揭露不以此為限。
In some embodiments, the
參閱第2A圖,第2A圖為根據本揭露的一些實施例之半導體裝置結構200A的佈局之上視圖。值得注意的是,第2A圖為了清楚繪示源極區和汲極區的導電元件、摻雜區、導通孔的佈局,而省略一些元件。Referring to FIG. 2A, FIG. 2A is a top view of the layout of the
如第2A圖所示,半導體裝置結構200A包含閘極210、源極摻雜區220及汲極摻雜區230。閘極210、源極摻雜區220及汲極摻雜區230可個別對應至第1圖的閘極160、源極摻雜區140及汲極摻雜區150,在此不再重複敘述。閘極210、源極摻雜區220及汲極摻雜區230沿第一方向(例如Y軸方向)延伸。更詳細而言,閘極210、源極摻雜區220及汲極摻雜區230的長邊方向大抵上與第一方向平行。另外,雖然第2A圖未繪示,半導體裝置結構200A可包含多個閘極210、源極摻雜區220及汲極摻雜區230,上述多個閘極210、源極摻雜區220及汲極摻雜區230可沿第二方向(例如X軸方向)排列。半導體裝置結構200A亦可包含主體區(未繪示)。主體區可圍住上述多個閘極210、源極摻雜區220及汲極摻雜區230。
As shown in FIG. 2A, the
接下來,如第2A圖所示,半導體裝置結構200A包含源極保護電路250a及汲極保護電路260a。可先參閱第2B圖,第2B圖為第2A圖所示的半導體裝置結構200A沿C-C線段的剖面示意圖。半導體裝置結構200A包含半導體基板240。半導體基板240可與半導體基板110相同或相似,在此不再重複敘述。如第2B圖所示,半導體裝置結構200A包含層間介電層242、244、246及248,其位於半導體基板240上。在一些實施例,層間介電層242、244、246及248是藉由流動式化學氣相沉積形成的可流動的薄膜。在一些實施例,層間介電層242、244、246及248由介電材料形成,例如磷酸矽酸鹽玻璃(Phospho-Silicate Glass,PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass,BSG)、硼摻雜磷酸矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass,BPSG)、未摻雜的矽酸鹽玻璃(undopcd Silicate Glass,USG)或類似材料,且可藉由任意適合的方法沉積,例如化學氣相沉積、旋轉塗佈、電漿增強化學氣相沉積或上述組合。
Next, as shown in FIG. 2A, the
如第2A、2B圖所示,在一些實施例,源極保護電路250a包含複數個源極接觸窗222、源極導通孔224、第一源極
導電元件226。另外,半導體裝置結構200A可包含一矽化物層(未繪示),其設置於源極摻雜區220與源極接觸窗222之間。在一些實施例,可沉積金屬材料於半導體基板240上方後,執行退火製程。接下來,金屬材料與半導體基板240表面反應,以形成矽化物層於半導體基板240的表面上。形成矽化物層後,移除金屬材料剩下未與半導體基板240表面反應的部分。金屬材料剩下未反應的部分可藉由蝕刻製程移除,例如濕蝕刻製程、乾蝕刻製程、一或多個其他適合的製程,或上述組合。
As shown in FIGS. 2A and 2B, in some embodiments, the
在一些實施例,源極接觸窗222設置在半導體基板240上。源極接觸窗222電性連接至源極摻雜區220。源極接觸窗222可包含阻障層和導電層。阻障層可包含鈦、氮化鈦、鉭、氮化鉭或類似材料。導電層的材料可為銅、銅合金、銀、金、鎢、鋁、鎳、鈷或類似材料。
In some embodiments, the
如第2B圖所示,第一源極導電元件226設置在源極接觸窗222上方,並且物理接觸源極接觸窗222。第一源極導電元件226電性連接至源極摻雜區220。第一源極導電元件226可包含銅、鈦、鈷、鎢、鎳或其他適合的金屬材料。此外,第一源極導電元件226亦可包含阻障層。可藉由使用PVD製程(例如為濺鍍製程)、CVD製程、旋轉塗佈製程,其他適合的製程或上述組合形成第一源極導電元件226。如第2A及2B圖所示,在一些實施例,第一源極導電元件226沿第一方向(例如Y軸方向)延伸。更詳細而言,第一源極導電元件226的長邊方向大抵上與第一方向平行。在一些實施例,第一源極導電元件226可物理接觸至少兩個源極接觸窗222。
As shown in FIG. 2B, the first source
如第2B圖所示,源極導通孔224設置在第一源極導電元件226上,並且物理接觸源極摻雜區220。源極導通孔224的材料可與源極接觸窗222相同或相似,在此不再重複敘述。如第2A圖所示,從上視圖觀看,源極導通孔224與源極接觸窗222並未重疊。更具體而言,源極導通孔224投影至半導體基板240的區域與源極接觸窗222投影至半導體基板240的區域並未重疊。在此實施例,每一個第一源極導電元件226物理接觸兩個源極接觸窗222及一個源極導通孔224。
As shown in FIG. 2B, the source via 224 is provided on the first source
如第2A、2B圖所示,源極保護電路250a更包含第二源極導電元件228。第二源極導電元件228設置在源極導通孔224上方。第二源極導電元件228的材料可與第一源極導電元件226相同或相似,在此不再重複敘述。在一些實施例,第二源極導電元件228沿第一方向延伸。更詳細而言,第二源極導電元件228的長邊方大抵上與第一方向平行。在一些實施例,第二源極導電元件228可覆蓋多個第一源極導電元件226。
As shown in FIGS. 2A and 2B, the
參閱第2C圖,第2C圖為第2A圖所示的半導體裝置結構200A沿D-D線段的剖面示意圖。如第2A、2C圖所示,在一些實施例,半導體裝置結構200包含複數個汲極接觸窗232、汲極導通孔234、第一汲極導電元件236。另外,半導體裝置結構200A可包含一矽化物層(未繪示),其設置於汲極摻雜區230與汲極接觸窗232之間。
Referring to FIG. 2C, FIG. 2C is a schematic cross-sectional view of the
在一些實施例,汲極接觸窗232設置在半導體基板240上。汲極接觸窗232電性連接至汲極摻雜區230。汲極接觸窗232可包含阻障層和導電層。阻障層可包含鈦、氮化鈦、鉭、氮化鉭或類似材料。導電層的材料可為銅、銅合金、銀、金、鎢、鋁、鎳、鈷或類似材料。In some embodiments, the
如第2C圖所示,第一汲極導電元件236設置在汲極接觸窗232上方,並且物理接觸汲極接觸窗232。第一汲極導電元件236電性連接至汲極摻雜區230。第一汲極導電元件236可包含銅、鈦、鈷、鎢、鎳或其他適合的金屬材料。此外,第一汲極導電元件236亦可包含阻障層。第一汲極導電元件236可藉由使用PVD製程(例如為濺鍍製程)、CVD製程、旋轉塗佈製程,其他適合的製程或上述組合形成。如第2A及2C圖所示,在一些實施例,第一汲極導電元件236沿第一方向延伸。更詳細而言,第一汲極導電元件236的長邊方向大抵上與第一方向平行。在一些實施例,第一汲極導電元件236可物理接觸至少兩個汲極接觸窗232。As shown in FIG. 2C, the first drain
如第2C圖所示,汲極導通孔234設置在第一汲極導電元件236上,並且物理接觸汲極摻雜區230。汲極導通孔234的材料可與汲極接觸窗232相同或相似,在此不再重複敘述。如第2A圖所示,從上視圖觀看,汲極導通孔234與汲極接觸窗232並未重疊。更具體而言,汲極導通孔234投影至半導體基板240的區域與汲極接觸窗232投影至半導體基板240的區域並未重疊。在此實施例,每一個第一汲極導電元件236物理接觸兩個汲極接觸窗232及一個汲極導通孔234。As shown in FIG. 2C, the drain via 234 is disposed on the first drain
如第2A、2C圖所示,第二汲極導電元件238設置在汲極導通孔234上方。第二汲極導電元件238的材料可與第一汲極導電元件236相同或相似,在此不再重複敘述。在一些實施例,第二汲極導電元件238沿第一方向延伸。更詳細而言,第二汲極導電元件238的長邊方向大抵上與第一方向平行。在一些實施例,第二汲極導電元件238可覆蓋多個第一汲極導電元件236。As shown in FIGS. 2A and 2C, the second drain
在一些實施例,如第2A圖所示,源極保護電路250a的第一源極導電元件226並未延伸至汲極摻雜區230的正上方。亦即,第一源極導電元件226投影至半導體基板240的表面上的區域與汲極摻雜區230不重疊。汲極保護電路260a的第一汲極導電元件236並未延伸至源極摻雜區220的正上方。亦即,第一汲極導電元件236投影至半導體基板240的表面上的區域與源極摻雜區220不重疊。藉由這樣的佈局,可降低製程難易度,藉此提升製造半導體裝置結構200A的良率。In some embodiments, as shown in FIG. 2A, the first source
如第2A圖所示,在一些實施例,源極保護電路250a的源極接觸窗222與汲極保護電路260a的汲極接觸窗232並未對齊。更詳細而言, 源極接觸窗222的排列與汲極接觸窗232的排列錯開。若有一沿第二方向的假想線,則此假象線不會同時通過源極接觸窗222及汲極接觸窗232。As shown in FIG. 2A, in some embodiments, the source contact 222 of the
在一些實施例,源極保護電路250a的源極導通孔224與汲極保護電路260a的汲極導通孔234並未對齊。更詳細而言,源極導通孔224的排列與汲極導通孔234的排列錯開。若有一沿第二方向的假想線,則此假象線不會同時通過源極導通孔224及汲極導通孔234。In some embodiments, the source via 224 of the
在一些實施例,源極保護電路250a的第一源極導電元件226與汲極保護電路260a的第一汲極導電元件236並未對齊。例如,第一源極導電元件226的短邊與相鄰的第一汲極導電元件236的短邊在沿著第一方向上,具有一距離。亦即,第一源極導電元件226的短邊與相鄰的第一汲極導電元件236的短邊並未對齊。在一些實施例,源極保護電路250a的第二源極導電元件228可與汲極保護電路260a的第二汲極導電元件238對齊。例如,第二源極導電元件228的短邊與相鄰的第二汲極導電元件238的短邊對齊。另外,第一源極導電元件226與第一汲極導電元件236隔開,且電性不連接。第二源極導電元件228與第二汲極導電元件238隔開,且電性不連接。In some embodiments, the first source
參閱第2D圖,第2D圖為第2A圖所示的半導體裝置結構200A沿A-A線段的剖面示意圖。如第2D圖所示,源極摻雜區220與汲極摻雜區230位於閘極210的相對兩側。閘極210包含閘極介電層212及閘極電極214。閘極介電層212及閘極電極214可個別與閘極介電層162及閘極電極164相同或相似,在此不再重複敘述。在一些實施例,在對應有源極接觸窗222的剖面上,汲極摻雜區230上方並未設置汲極接觸窗232。在一些實施例,在對應有汲極導通孔234的剖面上,第一源極導電元件226上方並未設置源極導通孔224。在一些實施例,源極接觸窗222與汲極導通孔234可位於同一剖面。Referring to FIG. 2D, FIG. 2D is a schematic cross-sectional view of the
此外,如第2D圖所示,第一源極導電元件226與第一汲極導電元件236位於同一水平層。更詳細而言,第一源極導電元件226與第一汲極導電元件236設置於層間介電層242上。第二源極導電元件228與第二汲極導電元件238位於同一水平層。更詳細而言,第二源極導電元件228與第二汲極導電元件238設置於層間介電層246上。In addition, as shown in FIG. 2D, the first source
參閱第2E圖,第2E圖為第2A圖所示的半導體裝置結構200A沿B-B線段的剖面示意圖。在一些實施例,在對應有汲極接觸窗232的剖面上,源極摻雜區220上方並未設置源極接觸窗222。在一些實施例,在對應有源極導通孔224的剖面上,第一汲極導電元件236上方並未設置汲極導通孔234。在一些實施例,汲極接觸窗232與源極導通孔224可位於同一剖面。Referring to FIG. 2E, FIG. 2E is a schematic cross-sectional view of the
參閱第3圖,第3圖為根據本揭露的一些實施例之如第2A圖所示的半導體裝置結構200A的剖面透視圖。更詳細而言,第3圖是第2B與2C圖兩個剖面重疊後的圖式。值得注意的是,用實線繪示的是第2B圖的元件,用虛線繪示的是第2C圖的元件。如第3圖所示,源極接觸窗222及汲極接觸窗232並未重疊。源極導通孔224及汲極導通孔234並未重疊。在一些實施例,第一源極導電元件226與第一汲極導電元件236部分重疊。在一些實施例,第一源極導電元件226與第一汲極導電元件236未完全重疊。源極導通孔224及汲極導通孔234設置在此重疊的區域上。Please refer to FIG. 3, which is a cross-sectional perspective view of the
可在本揭露的實施例作各種變化及調整。在一些實施例,保護電路的佈局可具有其他態樣。參閱第4A及4B圖。第4A圖為根據本揭露的一些實施例之半導體裝置結構200B的佈局之上視圖。第4B圖為根據本揭露的一些實施例之如第4A圖所示沿E-E線段的剖面圖。如第4A圖所示,半導體裝置結構200B包含源極保護電路250b與汲極保護電路260b。源極保護電路250b包含源極接觸窗222、源極導通孔224、第一源極導電元件226及第二源極導電元件228。汲極保護電路260b包含汲極接觸窗232、汲極導通孔234、第一汲極導電元件236及第二汲極導電元件238。在一些實施例,源極保護電路250b的每一個第一源極導電元件226可物理接觸一個源極接觸窗222及兩個源極導通孔224。在一些實施例,汲極保護電路260b的每一個第一汲極導電元件236可接觸一個汲極接觸窗232及兩個汲極導通孔234。Various changes and adjustments can be made in the disclosed embodiments. In some embodiments, the layout of the protection circuit may have other aspects. See figures 4A and 4B. FIG. 4A is a top view of the layout of the
可在本揭露的實施例作各種變化及調整。參閱第5A及5B圖。第5A圖為根據本揭露的一些實施例之半導體裝置結構200C的佈局之上視圖。第5B圖為根據本揭露的一些實施例之如第5A圖所示沿F-F線段的剖面圖。如第5A圖所示,半導體裝置結構200C包含源極保護電路250c與汲極保護電路260c。源極保護電路250c包含源極接觸窗222、源極導通孔224、第一源極導電元件226及第二源極導電元件228。汲極保護電路260c包含汲極接觸窗232、汲極導通孔234、第一汲極導電元件236及第二汲極導電元件238。在一些實施例,源極保護電路250c的每一個第一源極導電元件226可物理接觸三個源極接觸窗222及兩個源極導通孔224。在一些實施例,汲極保護電路260c的每一個第一汲極導電元件236可接觸三個汲極接觸窗232及兩個汲極導通孔234。在一些實施例,第一源極導電元件226接觸的源極接觸窗222的數量與接觸的源極導通孔224的數量不同。在一些實施例,第一汲極導電元件236接觸的汲極接觸窗232的數量與接觸的汲極導通孔234的數量不同。Various changes and adjustments can be made in the disclosed embodiments. See Figures 5A and 5B. FIG. 5A is a top view of the layout of the
值得注意的是,上述圖式所示的源極導電元件物理接觸的源極接觸窗或源極導通孔的數目,或汲極導電元件物理接觸的汲極接觸窗或汲極導通孔的數目僅為舉例。在其他實施例,可具有其他的態樣。另外,第一源極導電元件226與第一汲極導電元件236又可稱為第一金屬層;第二源極導電元件228與第二汲極導電元件238又可稱為第二金屬層。It is worth noting that the number of source contacts or source vias that the source conductive element physically contacts, or the number of drain contacts or drain vias that the drain conductive element physically contacts is only For example. In other embodiments, there may be other aspects. In addition, the first source
雖然本揭露的實施例及其優點已揭露如上,但應該瞭解的是,任何所屬技術領域中具有通常知識者,在不脫離本揭露之精神和範圍內,當可作更動、替代與潤飾。此外,本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟,任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟,只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此,本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外,每一申請專利範圍構成個別的實施例,且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。Although the embodiments and advantages of the present disclosure have been disclosed as above, it should be understood that any person with ordinary knowledge in the relevant technical field can make changes, substitutions and modifications without departing from the spirit and scope of the present disclosure. In addition, the protection scope of the present disclosure is not limited to the manufacturing process, machinery, manufacturing, material composition, device, method, and steps in the specific embodiments described in the specification. Anyone with ordinary knowledge in the technical field can implement some implementations from this disclosure. The disclosed content of the examples understands the current or future developed processes, machines, manufacturing, material composition, devices, methods, and steps, as long as they can implement substantially the same functions or obtain substantially the same results in the embodiments described herein. The present disclosure uses some embodiments. Therefore, the protection scope of this disclosure includes the above-mentioned manufacturing processes, machines, manufacturing, material composition, devices, methods and steps. In addition, each patent application scope constitutes an individual embodiment, and the protection scope of the present disclosure also includes each patent application scope and a combination of embodiments.
100 半導體裝置結構 110 半導體基板 120 井區 130 隔離區 140 源極摻雜區 150 汲極摻雜區 160 閘極 162 閘極介電層 164 閘極電極 170 主體區 200A 半導體裝置結構 200B 半導體裝置結構 200C 半導體裝置結構 210 閘極 212 閘極介電層 214 閘極電極 220 源極摻雜區 222 源極接觸窗 224 源極導通孔 226 第一源極導電元件 228 第二源極導電元件 230 汲極摻雜區 232 汲極接觸窗 234 汲極導通孔 236 第一汲極導電元件 238 第二汲極導電元件 240 半導體基板 242 層間介電層 244 層間介電層 246 層間介電層 248 層間介電層 250a、250b、250c 源極保護電路 260a、260b、260c 汲極保護電路 B、D、S、G 外加電壓100
第1圖為根據本揭露的一些實施例之半導體裝置結構的剖面示意圖; 第2A圖為根據本揭露的一些實施例之半導體裝置結構的佈局之上視圖; 第2B、2C、2D、2E圖為根據本揭露的一些實施例之如第2A圖所示的半導體裝置結構的剖面圖; 第3圖為根據本揭露的一些實施例之如第2A圖所示的半導體裝置結構的剖面透視圖; 第4A圖為根據本揭露的一些實施例之半導體裝置結構的佈局之上視圖; 第4B圖為根據本揭露的一些實施例之如第4A圖所示的半導體裝置結構的剖面圖; 第5A圖為根據本揭露的一些實施例之半導體裝置結構的佈局之上視圖; 第5B圖為根據本揭露的一些實施例之如第5A圖所示的半導體裝置結構的剖面圖;Figure 1 is a schematic cross-sectional view of a semiconductor device structure according to some embodiments of the present disclosure; Figure 2A is a top view of a layout of a semiconductor device structure according to some embodiments of the present disclosure; Figures 2B, 2C, 2D, and 2E are A cross-sectional view of the semiconductor device structure shown in FIG. 2A according to some embodiments of the present disclosure; FIG. 3 is a cross-sectional perspective view of the semiconductor device structure shown in FIG. 2A according to some embodiments of the present disclosure; 4A is a top view of the layout of the semiconductor device structure according to some embodiments of the present disclosure; FIG. 4B is a cross-sectional view of the semiconductor device structure shown in FIG. 4A according to some embodiments of the present disclosure; FIG. 5A is The top view of the layout of the semiconductor device structure according to some embodiments of the present disclosure; FIG. 5B is a cross-sectional view of the semiconductor device structure shown in FIG. 5A according to some embodiments of the present disclosure;
200A 半導體裝置結構 210 閘極 220 源極摻雜區 222 源極接觸窗 224 源極導通孔 226 第一源極導電元件 228 第二源極導電元件 230 汲極摻雜區 232 汲極接觸窗 234 汲極導通孔 236 第一汲極導電元件 238 第二汲極導電元件 250a 源極保護電路 260a 汲極保護電路200A
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