TWI712952B - 持續確定處理器、方法、系統及指令 - Google Patents

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TWI712952B
TWI712952B TW105115536A TW105115536A TWI712952B TW I712952 B TWI712952 B TW I712952B TW 105115536 A TW105115536 A TW 105115536A TW 105115536 A TW105115536 A TW 105115536A TW I712952 B TWI712952 B TW I712952B
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柯希提傑 道西
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美商英特爾股份有限公司
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Abstract

一種處理器包括至少一記憶體控制器、及一用以解碼持續確定區分指令之解碼單元。該持續確定區分指令係用以指示目的地儲存位置。該處理器亦包括一執行單元，其係與該解碼單元及該至少一記憶體控制器耦合。該執行單元回應於該持續確定區分指令以將區分值儲存於目的地儲存位置中。該區分值可區分其當履行該持續確定區分指令時已被記憶體所接受的至少所有第一儲存至持續記憶體操作，但是該些操作無須已被持續地儲存，從其當履行該持續確定區分指令時尚未被記憶體所接受的至少所有第二儲存至持續記憶體操作。

Description

持續確定處理器、方法、系統及指令
文中所述之實施例一般係有關於處理器。特別地，文中所述之實施例一般係有關於處理器中之儲存操作。
處理器常被用於其具有用以儲存資料之主記憶體的電腦系統及其他電子裝置中。處理器可執行用以存取主記憶體中之資料的指令。例如，處理器可執行用以從主記憶體載入或讀取資料之載入指令及/或用以儲存或者儲存資料至主記憶體之資料的儲存指令。
電腦系統及其他電子裝置中之一挑戰在於電力失效、系統崩潰、及其他可能發生的錯誤。通常，此等錯誤導致與儲存指令相關的資料喪失。
100‧‧‧處理器
102‧‧‧指令集
104‧‧‧持續確定區分指令
106‧‧‧持續確定阻擋指令
108‧‧‧持續確定檢查指令
200‧‧‧處理器
204‧‧‧持續確定指令
210‧‧‧系統
212‧‧‧儲存至持續記憶體
216‧‧‧本地處理器
218‧‧‧一或更多快取
220‧‧‧記憶體介面單元
222‧‧‧記憶體控制器
224‧‧‧寫入擱置緩衝器
226‧‧‧系統記憶體
228‧‧‧持續記憶體
400‧‧‧處理器
404‧‧‧持續確定區分指令
406‧‧‧持續確定阻擋指令
424‧‧‧寫入擱置緩衝器
428‧‧‧持續記憶體
442‧‧‧解碼單元
444‧‧‧執行單元
446‧‧‧區分單元
450‧‧‧阻擋及檢查單元
452‧‧‧暫存器
454‧‧‧區分值
456‧‧‧接收
458‧‧‧儲存
460‧‧‧接收
462‧‧‧重複地檢查
464‧‧‧阻擋信號
467‧‧‧其他管線邏輯
500‧‧‧處理器
504‧‧‧持續確定區分指令
506‧‧‧持續確定阻擋指令
522‧‧‧記憶體控制器
524‧‧‧寫入擱置緩衝器
546‧‧‧區分單元
550‧‧‧阻擋和檢查單元
552‧‧‧暫存器
554‧‧‧區分值
556‧‧‧接收
558‧‧‧儲存
560‧‧‧接收
562‧‧‧重複地檢查
564‧‧‧阻擋信號
565‧‧‧停止阻擋信號
568‧‧‧到達儲存操作
570‧‧‧到達儲存值附加單元
572‧‧‧單調增加值產生器
574‧‧‧離開儲存操作值提取器單元
576‧‧‧空白指示器
580‧‧‧最後提取值儲存
672‧‧‧單調增加時鐘或計時器
676‧‧‧空白指示器
682‧‧‧最大值選擇器
684‧‧‧AND邏輯
686‧‧‧最大值儲存
700‧‧‧處理器
722‧‧‧記憶體控制器
722-1‧‧‧第一記憶體控制器
722-2‧‧‧第二記憶體控制器
768-1、768-2‧‧‧到達儲存操作
770-1、770-2‧‧‧到達儲存值附加單元
772‧‧‧共同時鐘、計時器、或計數器
774-1、774-2‧‧‧離開儲存值提取器單元
776-1、776-2‧‧‧空白指示器
780‧‧‧提取值
782-1、782-2‧‧‧最大值選擇器
788‧‧‧最小值儲存
900‧‧‧處理器
902‧‧‧指令集
904‧‧‧單一領域持續確定區分指令
906‧‧‧單一領域持續確定阻擋指令
908‧‧‧單一領域持續確定檢查指令
1000‧‧‧處理器管線
1002‧‧‧提取級
1004‧‧‧長度解碼級
1006‧‧‧解碼級
1008‧‧‧配置級
1010‧‧‧重新命名級
1012‧‧‧排程級
1014‧‧‧暫存器讀取/記憶體讀取級
1016‧‧‧執行級
1018‧‧‧寫入回/記憶體寫入級
1022‧‧‧例外處置級
1024‧‧‧確定級
1030‧‧‧前端單元
1032‧‧‧分支預測單元
1034‧‧‧指令快取單元
1036‧‧‧指令翻譯旁看緩衝器(TLB)
1038‧‧‧指令提取單元
1040‧‧‧解碼單元
1050‧‧‧執行引擎單元
1052‧‧‧重新命名/配置器單元
1054‧‧‧撤回單元
1056‧‧‧排程器單元
1058‧‧‧實體暫存器檔單元
1060‧‧‧執行叢集
1062‧‧‧執行單元
1064‧‧‧記憶體存取單元
1070‧‧‧記憶體單元
1072‧‧‧資料TLB單元
1074‧‧‧資料快取單元
1076‧‧‧第二階(L2)快取單元
1090‧‧‧處理器核心
1100‧‧‧指令解碼器
1102‧‧‧晶粒上互連網路
1104‧‧‧第二階(L2)快取
1106‧‧‧L1快取
1106A‧‧‧L1資料快取
1108‧‧‧純量單元
1110‧‧‧向量單元
1112‧‧‧純量暫存器
1114‧‧‧向量暫存器
1120‧‧‧拌合單元
1122A-B‧‧‧數字轉換單元
1124‧‧‧複製單元
1126‧‧‧寫入遮蔽暫存器
1128‧‧‧16寬的ALU
1200‧‧‧處理器
1202A-N‧‧‧核心
1206‧‧‧共享快取單元
1208‧‧‧特殊用途邏輯
1210‧‧‧系統代理
1212‧‧‧環狀為基的互連單元
1214‧‧‧集成記憶體控制器單元
1216‧‧‧匯流排控制器單元
1300‧‧‧系統
1310,1315‧‧‧處理器
1320‧‧‧控制器集線器
1340‧‧‧記憶體
1345‧‧‧共處理器
1350‧‧‧輸入/輸出集線器(IOH)
1360‧‧‧輸入/輸出(I/O)裝置
1390‧‧‧圖形記憶體控制器集線器(GMCH)
1395‧‧‧連接
1400‧‧‧多處理器系統
1414‧‧‧I/O裝置
1415‧‧‧額外處理器
1416‧‧‧第一匯流排
1418‧‧‧匯流排橋
1420‧‧‧第二匯流排
1422‧‧‧鍵盤及/或滑鼠
1424‧‧‧音頻I/O
1427‧‧‧通訊裝置
1428‧‧‧儲存單元
1430‧‧‧指令/碼及資料
1432‧‧‧記憶體
1434‧‧‧記憶體
1438‧‧‧共處理器
1439‧‧‧高性能介面
1450‧‧‧點對點互連
1452,1454‧‧‧P-P介面
1470‧‧‧第一處理器
1472,1482‧‧‧集成記憶體控制器(IMC)單元
1476,1478‧‧‧點對點(P-P)介面
1480‧‧‧第二處理器
1486,1488‧‧‧P-P介面
1490‧‧‧晶片組
1494,1498‧‧‧點對點介面電路
1496‧‧‧介面
1500‧‧‧系統
1514‧‧‧I/O裝置
1515‧‧‧舊有I/O裝置
1600‧‧‧SoC
1602‧‧‧互連單元
1610‧‧‧應用程式處理器
1620‧‧‧共處理器
1630‧‧‧靜態隨機存取記憶體(SRAM)單元
1632‧‧‧直接記憶體存取(DMA)單元
1640‧‧‧顯示單元
1702‧‧‧高階語言
1704‧‧‧x86編譯器
1706‧‧‧x86二元碼
1708‧‧‧指令集編譯器
1710‧‧‧指令集二元碼
1712‧‧‧指令轉換器
1714‧‧‧沒有至少一x86指令集核心之處理器
1716‧‧‧具有至少一x86指令集核心之處理器
本發明可藉由參考其被用以闡明實施例之以下描述及後附圖形而被最佳地瞭解。於圖形中：圖1為一種具有指令集之處理器的實施例之方塊圖， 配合持續確定指令之實施例。
圖2為其中可實施本發明之實施例的系統之實施例的方塊圖。
圖3為一種方法之一可能範例的方塊流程圖，其中持續確定區分指令及持續確定阻擋指令之實施例可被使用。
圖4為一種可操作以履行持續確定區分指令之實施例及持續確定阻擋指令之實施例的處理器之實施例的方塊圖。
圖5為一種可操作以使用其附加至記憶體控制器上之到達儲存操作的單調增加值來判定區分值之處理器的範例實施例之方塊圖。
圖6為最大值選擇器之範例實施例的方塊圖。
圖7為一種可操作而以多數記憶體控制器來履行持續確定阻擋指令之處理器的範例實施例之方塊圖。
圖8為一種以處理器所履行之方法的一可能範例之方塊流程圖，其中持續確定檢查指令之實施例可配合持續確定區分指令之實施例及持續確定阻擋指令之實施例而使用。
圖9為一種具有指令集之處理器的實施例之方塊圖，配合特定領域持續確定指令之實施例。
圖10A為闡明依序管線之一實施例及暫存器重新命名失序問題/執行管線之一實施例的方塊圖。
圖10B為處理器核心之實施例的方塊圖，該處理器核心包括一耦合至執行引擎單位之前端單元且兩者均耦合至 記憶體單元。
圖11A為單處理器核心之實施例的方塊圖，連同與晶粒上互連網路之其連接、以及第二階(L2)快取之其本地子集。
圖11B為圖11A之處理器核心的部分之展開視圖的實施例之方塊圖。
圖12為一種處理器之實施例的方塊圖，該處理器可具有多於一個核心、可具有集成記憶體控制器、且可具有集成圖形。
圖13為一種電腦架構之第一實施例的方塊圖。
圖14為一種電腦架構之第二實施例的方塊圖。
圖15為一種電腦架構之第三實施例的方塊圖。
圖16為一種電腦架構之第四實施例的方塊圖。
圖17為一種軟體指令轉換器之使用的方塊圖，該轉換器係用以將來源指令集中之二元指令轉換至目標指令集中之二元指令，依據本發明之實施例。
【發明內容及實施方式】
文中所揭露者為指令，用以執行該些指令之處理器，當處理或執行該些指令時由該些處理器所履行的方法，及結合一或更多用以處理或執行該些指令之處理器的系統。於以下描述中，提出了多樣特定的細節(例如，特定指令操作、指令之組合、處理器組態、微架構細節、操作之序列，等等)。然而，實施例可被實行而無這些特定的細 節。於其他例子中，眾所周知的電路、結構及技術未被詳細地顯示以免妨礙對本說明書之瞭解。
圖1為一種處理器100之實施例的方塊圖。處理器具有指令集102。指令集包括其處理器可操作以履行之指令的集合。指令集之指令代表其被提供至處理器以供執行之微指令、或機器級指令，不同於其得自已解碼之指令集的指令之微指令、微操作、或其他已解碼指令。
如圖所示，於某些實施例中，指令集可包括持續確定區分指令104。持續確定區分指令可指示目的地暫存器或其他目的地儲存位置。於某些實施例中，持續確定區分指令(假如被履行)可操作以致使處理器儲存區分值，該區分值係區分或分辨其當履行持續確定區分指令時已被記憶體所接受的至少所有儲存至持續記憶體操作(但是該些操作無須已被持續地儲存)，從其當履行持續確定區分指令時尚未由至少一或更多處理器所履行或被記憶體所接受的至少所有儲存至持續記憶體操作。
如圖所示，於某些實施例中，指令集可包括持續確定阻擋指令106。持續確定阻擋指令可指示暫存器或其他來源儲存位置，其係用以儲存先前持續確定區分指令之區分值。於某些實施例中，持續確定阻擋指令(假如被履行)可操作以致使處理器確保其由該區分值所區分的至少所有儲存至持續記憶體操作(例如，其當履行先前相應的持續確定區分指令時已被記憶體所接受，但是其當履行先前相應的持續確定區分指令時無須已被持續地儲存)已被持續 地儲存，在持續確定阻擋指令之執行後執行至少任何儲存至持續記憶體指令以前。
如圖所示，於某些實施例中，指令集可選擇性地包括持續確定檢查指令108，雖然此並非必要。於某些實施例中，持續確定檢查指令可指示目的地儲存位置。於某些實施例中，持續確定檢查指令(假如被履行)可操作以致使處理器儲存一值於目的地儲存位置中。於某些實施例中，該值可指示由先前持續確定區分指令所區分之至少所有儲存至持續記憶體操作(例如，其當履行先前相應的持續確定區分指令時已被記憶體所接受之儲存至持續記憶體操作，但是其當履行先前相應的持續確定區分指令時無須已被持續地儲存)現在是否已被持續地儲存。於某些實施例中，所儲存之值可指示持續地儲存所有這些已區分儲存至持續記憶體操作之進展等級。於某些實施例中，此一值或狀態無須一定適用於最近的區分值，但反之可應用於各個先前的區分值。於其他實施例中，指令可選擇性地具有來源暫存器或運算元，用以提供目的地中所儲存之值或狀態所將應用的特定區分值。
於其他實施例中，指令集可選擇性地包括所闡明之指令的子集(例如，如這些指令之任何單一者般少)。於又其他實施例中，指令集可選擇性地包括其他指令或完全不同的指令(例如，以下配合圖9所討論之指令)。
圖2為其中可實施本發明之實施例的系統210之實施例的方塊圖。系統包括處理器200及與處理器耦合之系統 記憶體226。於各個實施例中，系統可代表桌上型電腦、膝上型電腦、筆記型電腦、輸入板電腦、小筆電、智慧型手機、蜂巢式電話、伺服器、網路裝置(例如，路由器、開關，等等)、智慧型電視、桌上型易網機、機上盒、視頻遊戲控制器、媒體播放器、或其他類型的電子裝置。
處理器包括至少一本地處理器216。為了簡化，僅顯示單一本地處理器，雖然應理解其處理器可選擇性地包括其他邏輯處理器。適當邏輯處理器之範例包括(但不限定於)核心、硬體執行緒、執行緒單元、執行緒槽、及其他邏輯處理器。邏輯處理器之各者可包括用以處理指令(例如，儲存指令、運算指令、邏輯指令，等等)之指令執行管線。舉例而言，各管線可包括用以提取指令之指令提取單元、用以解碼指令之指令解碼單元、用以執行指令之執行單元、及其他管線組件。本發明之範圍不限於任何已知類型的管線。
邏輯處理器係與一或更多快取218耦合。於某些實施例中，一或更多快取可包括快取階層，其包括不同快取階之快取。不同快取階可依其與邏輯處理器及/或系統記憶體之相對接近度而不同。當作一說明性範例，邏輯處理器可具有專屬的第一階或第一階(L1)快取、及共用的第二階或第二階(L2)快取。當作另一說明性範例，邏輯處理器可具有專屬的L1快取和專屬的L2快取、及共用的第三階或第三階(L3)快取。本發明之範圍不限於任何已知類型的快取階層。此外，於其他實施例中，處理器可具有單 一快取階以取代快取階層。
一或更多快取218可被用以儲存指令及/或資料，如針對特定實施方式所欲者。快取可代表比系統記憶體226相對更小且更快的存取儲存。此外，快取可比系統記憶體相對更接近於指令管線。快取可被用以快取或暫時地儲存其已從系統記憶體被帶入處理器之資料，以提供對於該資料之更快速的後續存取。代表性地，對於快取中之資料的存取通常花費不大於數個處理器時脈循環，而對於系統記憶體中之資料的存取可能經常花費更多的循環。當處理器想要從系統記憶體讀取資料時，處理器可首先檢查看看該資料之副本是否已被儲存於快取中。假如在快取中發現該資料，則處理器可從該些快取存取該資料，其相較於假如從系統記憶體存取該資料通常更快。類似地，當處理器想要寫入資料至系統記憶體時，則該資料可能經常首先被儲存於快取中。
處理器可實施快取同調性機制或協定以協助確保其一或更多快取218中所儲存的資料被同調地管理並於適當的時間儲存至系統記憶體226，以致系統中之所有相關實體同調地檢視該資料之正確且當前的版本。適當快取同調性協定之範例包括(但不限定於)MESI、MOSI、MOESI，等等。MESI協定包括四個狀態，亦即修飾的(M)、互斥的(E)、共用的(S)、及無效的(I)，其係由兩個MESI位元所指示。MOSI協定利用擁有的(O)狀態以取代專屬的(E)狀態。MOESI協定利用專屬的(E)及擁 有的(O)狀態兩者。此等快取同調性協定不會考量資料之持續性或耐久性，其將被進一步討論於下。
再次參考圖2，處理器具有記憶體介面單元220，其包括記憶體控制器222。於某些實施例中，系統可包括僅單一記憶體控制器。於其他實施例中，系統可包括二或更多記憶體控制器。為了簡化，僅單一記憶體控制器被顯示於圖示中。於此實施例中，記憶體控制器被置於處理器上(例如，為晶粒上記憶體控制器)。於另一實施例中，記憶體控制器可選擇性地被置於處理器之外(例如，為晶片組組件中之晶粒外記憶體控制器)。記憶體介面單元及/或記憶體控制器可操作以與系統記憶體226耦合。例如，該耦合可位於一或更多匯流排或其他互連之上。記憶體控制器具有寫入擱置緩衝器，用以暫時地緩衝其資料被儲存或寫入至系統記憶體。
於某些實施例中，系統記憶體226可包括至少某持續記憶體228。持續記憶體可操作以持續地或耐久地儲存資料。持續地或耐久地儲存的資料可能不會喪失，即使於電力喪失、作業系統故障、系統損壞、系統重開機，等等之事件中。持續記憶體之適當形式的範例包括(但不限定於)非揮發性記憶體和儲存、電池支援的(或其他電源支援的)揮發性記憶體和儲存，等等、及其組合。通常，當相當短的時期未供應電力時，則揮發性記憶體會喪失其已儲存資料。然而，以電池或其他備用電源支援揮發性記憶體可協助使揮發性記憶體成為持續記憶體。非揮發性記憶 體及儲存裝置係本機地可操作以留存其已儲存資料或內容，即使在無電力供應之相當長的期間後(例如，典型地至少一周沒有電力)。
持續記憶體228的適當類型之記憶體及/或儲存的特定範例包括(但不限定於)電池支援的(或其他電源支援的)動態隨機存取記憶體(DRAM)和其他形式的RAM、基於相位改變記憶體(PCM)之非揮發性記憶體或儲存、憶阻器(例如，非線性被動二終端電組件相關的電荷及磁通量鏈結)、及自旋轉移力矩(例如，其利用其中磁穿隧接面中之磁性層的定向或自旋閥可使用自旋極化電流而被修改的效應)、以及其組合，僅舉出一些範例。未來所開發的其他科技(其為這些科技之延伸或改良、或者為完全不同的科技)亦是潛在地適當的。同時，其他形式的非揮發性記憶體(其常被使用為電腦系統中之附屬備用記憶體)亦為潛在地適當的。範例包括(但不限定於)硬碟、磁帶、其他類型的磁性儲存裝置、各種類型的唯讀記憶體(ROM)、光碟、鐵電RAM(F-RAM)、及磁電阻RAM。通常，此形式的記憶體具有有利於前述類型的記憶體之速度及其他特性，雖然本發明之範圍未限制於此形態。本發明之範圍不限於任何特定類型的持續記憶體。
於某些實施例中，系統記憶體226可包括僅持續記憶體228。於其他實施例中，系統記憶體可包括持續記憶體及非持續記憶體兩者(例如，DRAM或傳統上用於主要或主記憶體之其他類型的記憶體)。於某些實施例中，持續 記憶體可為處理器可定址實體位址空間之部分。軟體可得以藉由履行載入指令、儲存指令、及處理器之指令集的其他指令來存取持續記憶體。於某些實施例中，持續記憶體可為位元組可定址的，不同於僅為頁面/區塊可定址的。於某些實施例中，持續記憶體可與處理器記憶體匯流排直接地耦合。於某些實施例中，對於持續記憶體之存取可接受極相同的處理器記憶體模式(例如，針對可快取性、同調性、處理器記憶體排序、記憶體類型，等等)，如針對傳統主要/主記憶體(例如，DRAM)之存取。
用以於持續記憶體228中持續地或耐久地儲存資料之能力可能是極有價值的，針對某些應用程式及/或實施方式。例如，於某些資料庫應用及/或資料異動中，極重要的是不要喪失資料。然而，確保其資料被持續地或耐久地儲存於持續記憶體228中可能容易對軟體加諸額外的挑戰。其中之一，處理器可具有各種中間揮發性微架構結構組件及/或儲存，其中與儲存或寫入類型指令相關的資料可被暫時地以其方式儲存至持續記憶體。此類揮發性組件及/或儲存之可能範例包括(但不限定於)一或更多快取218、記憶體控制器222中之佇列或緩衝器(例如，寫入擱置緩衝器224)、非核心及/或互連佇列或緩衝器、記憶體側快取，等等。此類揮發性組件或儲存通常無法留存其資料或內容，於電力故障、作業系統故障、系統損壞、重開機，等等之事件中。被朝向持續記憶體所儲存之資料無法實際地變為持續的或耐久的，直到其被實際地儲存在持 續記憶體至中(或者在中間的電力失效保護儲存裝置或緩衝器中)。如文中所使用者，將資料儲存至持續記憶體包含將資料儲存於此一中間電力失效保護儲存裝置或緩衝器(其亦為持續或耐久的)中。結果，假如有電力故障、系統損壞、作業系統故障、或重開機發生而同時資料被儲存於此等揮發性組件或儲存中(例如，於記憶體控制器222中之寫入擱置緩衝器224中)時，則資料通常將喪失，而未達成所欲的持續性或耐久性。
如圖所示，於某些實施例中，邏輯處理器可操作以履行一或更多持續確定指令204，如文中所揭露者。於某些實施例中，這些持續確定指令可被用以協助測量並控制一順序，其中儲存至持續記憶體212(例如，指示相應於持續記憶體228之位址範圍的儲存指令)被確定至持續記憶體及/或被持續地儲存。
圖3為一種配合處理器所履行的方法330之一可能範例的方塊流程圖，其中持續確定區分指令及持續確定阻擋指令之實施例可被使用。於此圖示中，為了進一步闡明一範例背景，其中持續確定區分及持續確定阻擋指令可被使用，數個選擇性區塊係以虛線顯示。這些虛線方塊之操作為選擇性而非必要的。
於區塊331，一或更多較早的儲存至持續記憶體指令可選擇性地被履行。例如，這些指令可各指示一相應於持續記憶體(例如，持續記憶體228)之位址範圍。如先前所述，此等儲存之資料無法被立刻地儲存於持續記憶體中 或者確定為持續，而是可首先被快取於一或更多揮發性處理器快取(例如，一或更多快取218)中，且接著於某些情況下可後續地被暫時地儲存於記憶體介面單元中(例如，儲存於記憶體控制器222之寫入擱置緩衝器224中)。
於區塊332，儲存可選擇性地被阻隔。例如，此可包括履行儲存阻隔指令，其可操作以致使處理器確保所有較舊的儲存(例如，其於原始程序順序中是在儲存阻隔指令前)在所有較新的儲存(例如，其於原始程序順序中是接續在儲存阻隔指令後)之前變為全局可見的。
於區塊333，較早的儲存至持續記憶體(例如，於區塊331所履行之儲存)可選擇性地被清除或者驅使自任何揮發性同調性快取(例如，一或更多快取218)。例如，此可包括履行CLFLUSH或CLFLUSHOPT或CLWB指令於某些Intel®架構相容處理器中。雖然此可確保其資料被驅使自揮發性快取，但是其通常不會確保其資料被實際地儲存至持續記憶體。例如，CLFLUSH及CLFLUSHOPT或CLWB可完成在當驅使自該些快取之資料被記憶體所接受時，例如，推入或發佈至記憶體介面單元(例如，儲存於記憶體控制器222中之寫入擱置緩衝器224中)。然而，此資料將不會實際地變為持續的，直到其被儲存於持續記憶體中(例如，被實際地儲存於持續記憶體中，或者被儲存於中間電力故障保護緩衝器中，該中間電力故障保護緩衝器如文中所使用被視為持續記憶體之部分)。
於區塊334，儲存可再次選擇性地被阻隔。此一阻隔可根據特定實施方式而可或可不需要(例如，部分地根據記憶體排序模型及指令如何相對於彼此而被排序)。
於區塊335，持續確定區分指令之實施例可被履行。於某些實施例中，持續確定區分指令(當被履行時)可操作以致使處理器儲存一區分值於由該持續確定區分指令所指示之目的地儲存位置中。於某些實施例中，區分值可區分其當履行持續確定區分指令時已被記憶體所接受的至少所有儲存至持續記憶體操作，但是該些操作無須已被持續地儲存(例如，無須已離開至少一記憶體控制器)，從其當履行持續確定區分指令時尚未被記憶體所接受的至少所有儲存至持續記憶體操作。例如，於某些實施例中，區分值可區分其在履行持續確定區分指令前之時刻已被接收於一或更多記憶體控制器上的至少所有儲存至持續記憶體操作(例如，其於區塊333被清除自快取之於區塊331上所履行的潛在某些儲存)，從其在履行持續確定區分指令後之時刻應被接收於一或更多記憶體控制器上的至少所有第二儲存至持續記憶體操作(例如，其將被履行於區塊339之儲存)。
如將被進一步解釋於下，於某些實施例中，區分值可代表單調增加值(例如，記憶體控制器之到達計數器的到達計數值、記憶體控制器之到達時脈或其他計時器的到達時間值)、或其他定限、劃定、分割線、或其他指示，其可操作以分辨及/或分開及/或區分其當履行持續確定區分 指令時已被記憶體所接受的至少所有儲存至持續記憶體操作，但是該些操作無須已被持續地儲存(例如，其可潛在地仍於寫入擱置緩衝器224中)，從其當履行持續確定區分指令時尚未被記憶體所接受的至少所有儲存至持續記憶體操作。
儲存至記憶體操作可以各種不同方式被記憶體所接受於不同實施例中。於某些實施例中，儲存操作可被記憶體所接受，假如其被儲存於寫入擱置緩衝器(例如，寫入擱置緩衝器224)中或者被儲存於記憶體控制器及/或記憶體介面單元中。於某些實施例中，儲存操作可被記憶體所接受，假如其為非暫時儲存至寫回記憶體或者為儲存至非可快取、寫入結合、及寫穿記憶體，其變為全局可見的。於某些實施例中，先前儲存操作可被記憶體所接受，假如其針對快取線被履行為先前儲存至寫回記憶體之快取線清除指令(例如，CLFLUSH、CLFLUSHOPT、或CLWB指令)變為全局可見的。
於區塊336，可選擇性地履行非依賴工作，在區塊335履行持續確定區分指令之後以及在區塊337履行持續確定阻擋指令之前。術語「非依賴」工作指的是可被履行之工作、碼、或任何指令集，其不包括取決於持續確定區分指令及/或區分值所應用之儲存的指令。例如，非依賴工作可包括僅存取其已被記憶體所接受(當履行持續確定區分指令時)之所有儲存以外的不同記憶體位置之指令。觀念上，軟體可履行任何其知道其可執行之任何工作而不會造 成狀態之錯誤或不正確修改，包括軟體知道其效果可被標示為暫時性或臆測性直到稍後由來自軟體之完成動作所確定的工作。
於區塊337，持續確定阻擋指令之實施例可被履行。於某些實施例中，持續確定阻擋指令可指示一可具有某一值之來源儲存位置，該值可以是或者至少等於其由持續確定區分指令所獲得或儲存的區分值。於某些實施例中，持續確定阻擋指令(當被履行時)可操作以致使處理器確保其由該區分值所區分的至少所有儲存至持續記憶體操作(例如，其無須已離開或脫離一或更多記憶體控制器之寫入擱置緩衝器224)已被持續地儲存，在持續確定阻擋指令之執行後執行至少任何儲存至持續記憶體指令以前。例如，持續確定阻擋指令(當被履行時)可操作以致使處理器確保其當履行先前相應的持續確定區分指令時已被記憶體所接受(但是其無須已被持續地儲存)的至少所有儲存至持續記憶體操作(例如，其當履行先前相應的持續確定區分指令時無須已離開或脫離一或更多記憶體控制器)已被持續地儲存，在持續確定阻擋指令之執行後執行至少任何儲存至持續記憶體指令以前。於某些實施例中，持續確定阻擋指令(當被履行時)可操作以致使處理器確保其至少所有此已區分儲存至持續記憶體操作已被持續地儲存，在持續確定阻擋指令撤回或者確定以前。
於某些實施例中，持續確定阻擋指令之保證或確保係針對資料之持續性或耐久性。此係不同於確保非持續記憶 體(例如，傳統主記憶體)，其中資料可能在電力故障之事件及/或某些其他事件中喪失。於某些實施例中，持續確定阻擋指令(當被履行時)無法直接地或主動地致使處理器迫使任何資料離開處理器(例如，無法具有「清除」操作)。反之，於某些實施例中，持續確定阻擋指令(當被履行時)可操作以致使處理器停止或中止履行至少一種類型之額外後續指令，並監督該保證或確保何時已達成而接著容許處理器重新開始履行該至少一種類型之額外後續指令。於某些實施例中，處理器可僅停止或中止履行儲存至持續記憶體指令。於其他實施例中，處理器可停止或中止履行儲存至持續記憶體指令及儲存至非持續記憶體指令兩者。於又其他實施例中，處理器可停止或中止履行儲存至持續記憶體指令、儲存至非持續記憶體指令、及其他類型的指令(例如，儲存至暫存器指令、所有指令，等等)。於某些實施例中，持續確定阻擋指令可保證或確保位元組粒狀或快取線粒狀(例如，針對處理器之快取線的快取線尺寸)儲存至持續記憶體。
於區塊338，儲存可再次被阻隔。此一阻隔係根據特定實施方式而可或可不需要。
於區塊339，一或更多較晚儲存可被履行至持續記憶體。這些「較晚」儲存係較區塊331所履行之「較早」儲存更晚。此外，於區塊331所履行之較早儲存係發生於區塊335上之持續確定區分指令的履行以前，而於區塊339所履行之較晚儲存係發生於持續確定區分指令的履行以 後。
圖4為一種可操作以履行持續確定區分指令404之實施例及持續確定阻擋指令406之實施例的處理器400之實施例的方塊圖。於某些實施例中，處理器400可履行圖3之方法330。針對處理器400之文中所述的組件、特徵、及特定選擇性細節亦選擇性地適用於方法300。替代地，方法330可選擇性地由類似或不同的處理器或設備所履行及/或位於類似或不同的處理器或設備內。此外，處理器400可選擇性地履行不同於方法330之方法。於某些實施例中，處理器400可被包括於圖2之系統210中。替代地，處理器400可被包括於不同的系統中。
於某些實施例中，處理器400可為通用處理器(例如，用於桌上型電腦、筆記型電腦、或其他電腦之類型的通用微處理器或中央處理單元(CPU))。另一方面，處理器可為特殊用途處理器。適當的特殊用途處理器之範例包括(但不限定於)網路處理器、通訊處理器、密碼處理器、圖形處理器、共處理器、嵌入處理器、數位信號處理器(DSP)、及控制器(例如，微控制器)。處理器可具有多種複雜指令集計算(CISC)架構、減少指令集計算(RISC)架構、極長指令字元(VLIW)架構、併合架構、其他類型的架構之任一者，或者具有不同架構之組合(例如，不同核心可具有不同架構)。
於操作期間，處理器可接收持續確定區分指令404。之後，處理器可接收持續確定阻擋指令406。例如，這些 指令可透過匯流排或其他互連而被接收自記憶體。處理器包括解碼單元或解碼器442。解碼單元可接收並解碼持續確定區分指令404及持續確定阻擋指令406之各者。解碼單元可輸出一或更多相對較低階的指令或控制信號(例如，一或更多微指令、微運算、微碼進入點、已解碼指令或控制信號，等等)，其係反應、代表、及/或衍生自相對較高階的已接收指令。於某些實施例中，解碼單元可包括：一或更多輸入結構(例如，埠、互連、介面)，用以接收該指令、指令辨識並解碼邏輯，其係耦合以辨識並解碼該指令、及一或更多輸出結構(例如，埠、互連、介面)，其係耦合以輸出較低階指令或控制信號。解碼單元可使用各種不同的機制來實施，包括(但不限定於)微碼唯讀記憶體(ROM)、查找表、硬體實施方式、可編程邏輯陣列(PLA)、及適於實施解碼單元之其他機制。
處理器亦包括一組暫存器452。於其他實施例中，暫存器可為通用暫存器。這些暫存器之各者可代表一可操作以儲存資料之晶粒上儲存位置。暫存器可代表架構上可見或者架構暫存器，其為軟體及/或編程器可見的、及/或為由處理器之指令集的指令所指示以識別運算元的暫存器。這些架構暫存器在既定的微架構上是相反於其他非架構暫存器(例如，暫時暫存器、記錄器緩衝器、撤回暫存器，等等)。暫存器可被實施以不同方式於不同的微架構中，且不限於任何特定類型的設計。適當類型暫存器之範例包括(但不限定於)專屬實體暫存器、使用暫存器重新命名 之動態配置實體暫存器、及其組合。
於某些實施例中，持續確定區分指令404可明確地指明(例如，透過一或更多欄位或一組位元)，或者指示(例如，隱含地指示)，其中將儲存區分值之目的地暫存器或其他儲存位置。於某些實施例中，持續確定阻擋指令406可明確地指明(例如，透過一或更多欄位或一組位元)，或者指示(例如，隱含地指示)，其中將儲存一值(例如，先前持續確定區分指令之區分值)之來源暫存器或其他儲存位置。當作一範例，這些指令之各者可選擇性地具有一儲存位置指明欄位，用以指明暫存器(例如，暫存器452之一)、記憶體位置、或其他儲存。替代地，儲存位置可選擇性地隱含該指令(例如，隱含其運算碼)。於一特定實施例中，持續確定區分指令可選擇性地隱含地指示(但非明確地指明)針對其中將儲存區分值之目的地儲存位置的特定固定通用暫存器，雖然本發明之範圍未如此限制。於一特定實施例中，持續確定阻擋指令可選擇性地隱含地指示(但非明確地指明)針對其中將擷取區分值之其來源儲存位置的相同特定固定通用暫存器，雖然本發明之範圍未如此限制。
再次參考圖4，執行單元444係與解碼單元442、暫存器452、及一或更多記憶體控制器422耦合。記憶體控制器為選擇性的，因為於某些實施例中其可為處理器(例如，晶粒上)之部分，而於其他實施例中其可為處理器外的(例如，於晶片組組件上)。執行單元可接著接收一或 更多已解碼或者已轉換指令或控制信號，其係代表及/或衍生自持續確定區分及持續確定阻擋指令。執行單元可操作以回應於及/或由於持續確定區分及持續確定阻擋指令(例如，回應於從個別指令所解碼之一或更多指令或控制信號)來履行用以實施個別指令之操作。
於某些實施例中，執行單元444(回應於及/或由於持續確定區分指令)可操作以將區分值454儲存458於指明的或者指示的目的地儲存位置(例如，暫存器452之一)中。於某些實施例中，區分值454可區分其當履行持續確定區分指令時已被記憶體所接受的至少所有第一儲存至持續記憶體操作，但是該些操作無須已被持續地儲存，從其當履行持續確定區分指令時尚未被記憶體所接受的至少所有第二儲存至持續記憶體操作。
於某些實施例中，執行單元可從一或更多記憶體控制器422接收456區分值。於某些實施例中，記憶體控制器之一可具有寫入擱置緩衝器424，用以緩衝或儲存其已被記憶體所接受但尚未被實際地儲存至記憶體(例如，未被儲存至持續記憶體428)之擱置寫入。當應用於系統中時，處理器與持續記憶體428可被耦合(例如，藉由匯流排或其他互連)。如闡明範例中所示，儲存操作S1至S5可被儲存於緩衝器中。舉例而言，儲存操作S1可首先已被儲存於緩衝器中，而儲存操作S5可最後已被儲存於緩衝器中。於先進先出(FIFO)緩衝器之情況下，其並非必要的，S1可首先離開緩衝器、接下來S2、接下來S3，依 此類推。舉例而言，假如儲存操作S1至S4在履行持續確定區分指令之時刻被儲存於緩衝器中，而之後新的儲存操作S5被儲存於儲存緩衝器中，則區分454可包括足以從較晚儲存操作S5區分、指示、或分辨較早儲存操作S1-S4的資訊。各種不同類型的區分是可能的，諸如(例如)時間戳記、計數器標籤、旗標、符記、等等。如圖所示，執行單元可包括用以獲得並儲存區分值之區分單元446。
於某些實施例中，執行單元444(回應於及/或由於持續確定阻擋指令)可操作以從指明的或者指示的來源儲存位置(例如，暫存器452之一)接收460一值。於某些實施例中，該值可為相應的先前持續確定區分指令404之區分值454。舉例而言，兩指令均可指示相同的暫存器，持續確定區分指令可被首先履行以儲存區分值於暫存器中，而接著持續確定阻擋指令可被履行以從暫存器讀取區分值。
於某些實施例中，執行單元亦可操作(回應於及/或由於持續確定阻擋指令)以確保其由區分值所區分的及/或其在履行相應持續確定區分指令404前到達一或更多記憶體控制器422的至少所有儲存至持續記憶體操作已被持續地儲存(例如，於持續記憶體428中)，在持續確定阻擋指令之執行後執行至少任何儲存至持續記憶體指令以前。於某些實施例中，區分值可區分其當履行先前相應的持續確定區分指令404時已被記憶體所接受的至少所有儲存至 持續記憶體操作，但是該些操作無須已被持續地儲存(例如，可仍位於寫入擱置緩衝器424中)，當履行先前相應的持續確定區分指令時。
如圖所示，執行單元可包括阻擋及檢查單元450。於某些實施例中，阻擋和檢查單元可操作以重複地檢查462至少一記憶體控制器(或者於其他實施例中可能為其他記憶體系統單元)之一反應所有該些已區分儲存至持續記憶體操作(例如，其在履行較早的持續確定區分指令404前到達記憶體控制器)是否已被持續地儲存(例如，儲存於持續記憶體428中)的目前狀態。於某些實施例中，阻擋和檢查單元及/或執行單元可操作以提供阻擋信號464至其他管線邏輯467(例如，其可根據特定實施方式而為各種不同的類型)來阻擋或停止或中止一或更多類型之其他指令的執行(例如，僅儲存至持續記憶體指令、或儲存至持續記憶體指令與儲存至非持續記憶體指令兩者、或所有指令)，該些指令係用以在持續確定阻擋指令之執行後被執行，直到該檢查指示其所有該些已區分儲存至持續記憶體操作已被持續地儲存。於某些實施例中，阻擋信號可防止額外的儲存操作進入記憶體控制器422並潛在地變為已持續地儲存。於某些實施例中，此可僅針對儲存至持續記憶體操作來執行。於其他實施例中，此可針對儲存至持續記憶體指令及儲存至非持續記憶體指令兩者來執行。以此方式阻擋指令之履行可有效地容許處理器停止並等待其所希望發生的某事(例如，該些已區分儲存變為持續)實際 地發生，並接著在其發生後重新開始履行指令。回應於持續確定阻擋指令而履行之成功的檢查(例如，指示其該些已區分儲存已變為持續)可作用為指示該處理器所等待者已經發生且該處理器可回應地重新開始。
執行單元及/或處理器可包括特定的或特別的邏輯(例如，電晶體、積體電路、或其他潛在地與韌體(例如，非揮發性記憶體中所儲存之指令)及/或軟體結合之硬體)其係操作以履行持續確定區分及持續確定阻擋指令。於所示的實施例中，為了簡化，相同的執行單元被顯示並描述為處理持續確定區分及阻擋指令兩者，雖然於其他實施例中，可選擇性地使用不同的執行單元。
為了避免妨礙說明，已顯示及描述一相對簡單的處理器。然而，處理器可選擇性地包括其他處理器組件。例如，各個不同實施例可包括針對圖10-12之任一者所顯示並描述的組件之各個不同組合及組態。處理器之所有組件可被耦合在一起以容許其操作如所欲。
有利地，軟體可使用持續確定區分及持續確定阻擋指令以獲得確保其(當持續確定阻擋指令被確定時)對於其已在履行先前持續確定區分指令之時刻由記憶體系統所接受的持續狀態之任何控制改變已被持續地或耐久地儲存，在其取決於對於持續狀態之這些較早控制改變的接續於該持續確定阻擋指令後之後續儲存已使其到達電力故障安全領域以前。這些指令可被用以將儲存至持續記憶體排序以致非規律的及/或不當排序的儲存至持續記憶體不會發生 而造成持續狀態之惡化。若無做出此一確保之能力，在電力故障之點，則軟體可能無法確保其較早的儲存(例如，於圖3中之區塊331上的較早儲存)已被持續地儲存，其可能潛在地導致資料的永久喪失、惡化的持續記憶體狀態，等等。同時，藉由防止依賴儲存或其他操作進行直到已區分儲存，其係被記憶體所接受但尚未被持續地儲存於區分之時刻，則軟體可於持續區分指令與持續阻擋指令之間的間隔期間具有履行獨立操作之自由。
根據特定實施方式，持續確定阻擋指令可能傾向於具有相對地長的完成時間及/或完成時間可能傾向於是相對地可變的。舉例而言，於一實施方式中，估計其完成時間可能常是從約一百至數百時脈循環(例如，潛在地數百奈秒)，有時候發生約數千時脈循環(例如，潛在地約微秒)之較長歷時。針對此等相對長的及/或相對可變的完成時間之一有利原因在於該些儲存至持續記憶體可部分地根據諸如以下之因素：在當履行持續確定區分指令時之時刻記憶體所接受之儲存的數目、對於持續記憶體之典型的存取潛時、該些儲存至持續記憶體之時間分佈及/或空間分佈(例如，持續記憶體範圍重疊)、持續記憶體模組(假如使用的話)中之電力安全佇列的深度、寫入放大(無論持續記憶體中被修改的特定線是否為覆寫或讀取之標的)、及其他因素。此外，針對此等相對長的及/或相對可變的完成時間之另一有利原因在於：於某些實施例中，這些指令可被用以實施全球持續性確保，其可因此部 分地根據儲存至持續記憶體(來自非僅一記憶體控制器、而是潛在地多數不同的記憶體控制器)，在當履行持續確定區分指令時的時刻。
於某些實施例中，持續確定區分及持續確定阻擋指令可代表其可被一起履行以確定儲存至持續記憶體之兩個不同的指令。於某些實施例中，兩個指令可被一起履行以實施與處理器之硬體(例如，記憶體介面單元及/或記憶體控制器)分裂的交握，以確定儲存至持續記憶體並達成所欲的確保。分裂的交握可包括履行持續確定區分指令以與硬體互動來獲得區分值。然而，持續確定區分指令無法造成處理器停止履行任何類型的指令以防止儲存操作變為持續的。接著，分裂的交握之第二部分可包括履行持續確定阻擋指令以與硬體互動來阻擋該指令後之一或更多不同類型的指令之履行(例如，儲存至持續記憶體指令、或儲存至持續記憶體指令與儲存至非持續記憶體指令兩者、或者所有指令)以確保其已區分指令已被持續地儲存，在持續確定阻擋指令之執行後執行至少任何儲存至持續記憶體指令以前(例如，因為否則其可能潛在地被持續地儲存以相反的順序)。
使用這兩種不同的指令以確定以此方式之儲存至持續記憶體可選擇性地容許阻擋被延緩或延遲一段時間週期。雖然阻擋或等待操作被延緩，其他的非依賴工作(例如，於圖3之區塊336所履行的非依賴工作)選擇性地被非同步地履行。此非依賴工作無須同步地等待直到持續確定區 分指令之已區分儲存操作已被持續地儲存(亦即，不需要無鎖定步驟操作)，而是當這些儲存繼續變為被持續地儲存時該非依賴工作可被非同步地且同時地履行。因為與持續確定阻擋指令關聯的阻擋或等待操作造成性能懲罰(例如，於某些實施例中，至少儲存至持續記憶體指令之執行可被中止)，所以延緩該操作(而同時容許此非相關或至少非依賴工作被履行)可協助減少用以履行這些指令所需的整體性能懲罰。舉例而言，此可選擇性地容許軟體重疊多重不同的寫入串至持續記憶體，從碼之相同區內；並確保持續記憶體確定之中的必要部分順序，以取代不必要的總順序。此外，當阻擋或等待操作被最終地履行時(例如，當持續確定阻擋指令被履行時)，阻擋或等待時間將通常為一段較短的時間(平均地)，因為某些已區分持續確定能夠發生於當持續確定區分與阻擋指令被履行時的時間之間。
這些指令可給予軟體一輕量的架構機制，用以確定儲存至持續記憶體，其具有延緩該阻擋同步等待之能力，並容許處理器非同步地履行非依賴工作，於履行該兩個指令的時間之間。此可潛在地並選擇性地協助達成持續記憶體之軟體管線操作，其中迴路之一疊代中的計算係產生應於前向疊代中確定的值；而各疊代中之計算係獲得先前疊代非同步持續記憶體確定，以繼續使更新的依賴值流至持續記憶體。此可潛在地並選擇性地協助實現於Intel®異動同步化延伸(Transactional Synchronization Extensions) (Intel® TSX)上。例如，Intel® TSX可任意地產生依賴未來值於持續確定區分之後，但保持其不流向持續記憶體直到相應的持續確定阻擋被履行之後。
為了進一步闡明某些觀念，考量以下範例碼。
線1 mov memX,4 //寫入4至持續記憶體中之記憶體位置X
線2 mov memY,9 //寫入9至持續記憶體中之記憶體位置Y
線3 sfence //阻隔儲存
線4 clwb memX //從快取迫使X
線5 clwb memY //從快取迫使Y
線6 sfence //阻隔儲存
線7 pc_demarcate R //持續確定區分指令
線8 add reg2,12 //將12加至暫存器2
線9 mov memZ,18 //寫入18至持續記憶體中之記憶體位置Z
線10 add memW,28 //將28加至非持續記憶體中之記憶體位置W
線11 pc_block R //持續確定阻擋指令
線12 add reg2,17 //將12加至暫存器2
線13 add memW,14 //寫入18至非持續記憶體中之記憶體位置W
線14 mov memX,16 //寫入16至持續記憶體中之記憶體位置X
於此碼中，pc_demarcate為持續確定區分指令之實施例，而pc_block為持續確定阻擋指令之實施例。於某些實施例中，pc_demarcate或pc_block係阻擋或防止線8-10之指令的執行。於某些實施例中，線8-10之指令可被履行而線9之指令可甚至儲存至持續，甚至在其線1-2之 指令的儲存已變為持續的任何確保以前。
在線11之pc_block指令被履行之後，於某些實施例中，接續於線11之指令後的一或更多類型指令之履行可被停止，以及其將得自該履行之任何儲存至持續記憶體。不同類型的指令可被防止履行於不同的實施例中。於某些實施例中，儲存至持續記憶體之履行可被停止(例如，線14之指令可被停止)。於其他實施例中，儲存至持續記憶體之履行可被停止(例如，線14之指令可被停止)而同時儲存至非持續記憶體之履行可被選擇性地停止(例如，線13之指令亦可被停止)。舉例而言，處理器之管線邏輯可檢查儲存至持續記憶體以及儲存至非持續記憶體之位址範圍(例如，由處理器之範圍暫存器所組態者)並選擇性地因此履行或不履行該些指令。於又其他實施例中，儲存至持續記憶體之履行可被停止(例如，線14之指令可被停止)，而儲存至非持續記憶體之履行可被選擇性地停止(例如，線13之指令亦可被停止)，以及儲存至處理器架構暫存器之履行可選擇性地被停止(例如，線12之指令亦可被停止)，或者大部分(假如非全部)類型的指令均可被選擇性地停止。這些指令之履行的此類停止可結束在當(回應於線11之pc_block指令)判定其於pc_demarcate指令前之所有儲存至持續記憶體操作已被確定為持續(例如，線1-2之指令的儲存已被持續地儲存)。
圖5為一種可操作以使用其附加至記憶體控制器522 上之到達儲存操作568(例如，S1、S2、S3、S4)的單調增加值來判定區分值554之處理器的範例實施例之方塊圖。記憶體控制器可接收到達儲存操作568。到達儲存操作可包括至少某些儲存至持續記憶體操作。如圖所示，到達儲存操作可包括儲存操作S1、S2、S3、及S4。
記憶體控制器具有到達儲存值附加單元570。到達儲存值附加單元係與單調增加值產生器572耦合。單調增加值產生器可或可不為記憶體控制器之部分。單調增加值產生器係操作以產生隨著時間的單調增加值。適當的單調增加值產生器之一範例為儲存操作到達計數器，其係操作以計算到達儲存操作(例如，每次有新的儲存操作到達即遞增計數)。例如，假如有三個儲存操作依序到達，則第一個可被賦予計數X、下個為計數(X+1)、而下個為計數(X+2)。適當的單調增加值產生器之另一範例為自由運行時鐘或其他計時器，其係操作以保持增加的時間值。各到達儲存操作可被標記以時間戳記值，其係指示該儲存操作何時到達。單調增加值產生器之其他範例亦被考量。
到達儲存值附加單元570可操作以將來自單調增加值產生器之目前值標記或者附加至各到達儲存操作。例如，第一值(V1)可被附加至第一到達儲存操作(S1)，第二值(V2)可被附加至後續到達儲存操作(S2)，依此類推。具有附加值之到達儲存操作可被儲存於寫入擱置緩衝器524中。附加值(隨著其移動通過寫入擱置緩衝器)可伴隨與儲存操作。
記憶體控制器包括離開儲存操作值提取器單元574，其可操作以在該些儲存操作離開記憶體控制器而成為離開儲存操作(例如，於匯流排上傳輸至持續記憶體)之前提取附加值。如圖所示，儲存操作S1、S2、S3、及S4可離開而無值V1、V2、V3、及V4。隨著各儲存操作依序離開記憶體控制器，提取器單元可將相應的提取值存在最後提取值儲存580(例如，便箋式暫存、暫時暫存器，等等)中。舉例而言，於該些值為指示該些相應儲存操作何時到達記憶體控制器之相對時間的時間戳記之特定情況下，在FIFO佇列中，所提取的最後時間戳記(指示該些相應儲存操作何時到達)可被儲存。記憶體控制器亦可選擇性地具有空白指示器576，其係操作以指示寫入擱置緩衝器何時變為空白。
區分單元546被耦合與記憶體控制器522及/或單調增加值產生器572。回應於及/或由於持續確定區分指令504(例如，來自該指令之一或更多已解碼控制信號)，區分單元可操作以從單調增加值產生器接收556目前值並將該接收值儲存558為暫存器552中之區分值。舉例而言，假如持續確定區分指令在當儲存操作S3為到達記憶體控制器之最近儲存操作時被履行，則到達值V3(例如，到達計數值、到達時間戳記值，等等)可被接收自單調增加值產生器並被儲存為區分值。
阻擋和檢查單元550被耦合與暫存器552及記憶體控制器522。於各個實施例中，阻擋和檢查單元可為記憶體 控制器之部分或者可為分離自(但耦合與)記憶體控制器(例如，可位於分離的執行單元中)。回應於及/或由於持續確定阻擋指令506(例如，來自該指令之一或更多已解碼控制信號)，區分單元可操作以從暫存器接收560區分值。阻擋和檢查單元可操作以重複地檢查562最後提取值儲存562來判定從其已離開執行單元之離開儲存操作所提取的最後或最大值。阻擋和檢查單元可操作以判定來自最後提取值儲存之最後或最大值是否大於(或者於另一實施例中大於或等於)區分值，或者空白指示器是否指示其寫入擱置緩衝器為空白。假如這些之任一者被判定為真，則阻擋和檢查單元可提供停止阻擋信號565。於某些實施例中，停止阻擋信號可造成履行一或更多類型的指令(其履行係回應於持續確定阻擋指令而被停止)之重新開始，當最後或最大值係小於區分值時。停止阻擋信號可指示其處理器正等待發生的某事已發生且現在處理器可重新開始履行其先前停止履行之一或更多類型的指令。舉例而言，假如最後提取值儲存具有V4之到達計數值(例如，57456之數字)且區分值具有V3之值(例如，57455)，則阻擋和檢查單元可判定停止阻擋(例如，因為V4之單調增加值將大於V3之單調增加值)。否則，阻擋和檢查單元可操作以繼續提供阻擋信號564來停止造成當最後或最大值係小於區分值時應被停止之一或更多類型指令的執行或履行。
於某些實施例中，區分值可相關於時間順序(例如， 於記憶體控制器上之儲存操作到達的時間順序)，而持續確定阻擋指令可履行其相關於程式順序的阻擋。當有一或更多快取於系統中時，則於記憶體順序(例如，於記憶體控制器上之儲存操作到達的時間順序)與程式順序之間可能無直接相關。快取可改變其透過快取所進行之儲存到達記憶體控制器的順序。例如，此可取決於下列因素，諸如儲存是否為寫回、寫過、或儲存之寫入組合類型、快取逐出之時序，等等。
圖6為最大值選擇器682之範例實施例的方塊圖。最大值選擇器係耦合與單調增加時鐘或計時器672(例如，自由運行時鐘或計時器)。時鐘或計時器可被用以提供值給到達儲存值附加單元570。這些值可被輸入至最大值選擇器之AND邏輯684。空白指示器676亦可被輸入至AND邏輯。AND邏輯可操作以從該時鐘或計時器輸出該值，當空白指示器指示其寫入擱置緩衝器佇列為空白時。AND邏輯之輸出及來自最後提取值儲存580之最後提取值被輸入至最大值儲存686。除非空白指示器指示其寫入擱置緩衝器佇列為空白，否則最大值儲存係操作以儲存最後提取值580。然而，當空白指示器指示其寫入擱置緩衝器佇列為空白時，則最大值儲存係儲存最大值，其通常將是來自時鐘或計時器值672之值(例如，其通常持續增加者)。此可協助避免需要明確地檢查空白指示器，因為最大值儲存之輸出可自動地反應之。最大值儲存之輸出被提供至阻擋和檢查單元550。
為了簡化描述，圖5中之方式的以上討論係於單一記憶體控制器之背景下描述。然而，該方式亦可作用在當有多重記憶體控制器時。
圖7為具有多重記憶體控制器722的處理器700之範例實施例的方塊圖。於所示的實施例中，為了簡化，僅顯示第一記憶體控制器722-1及第二記憶體控制器722-2，雖然處理器可選擇性地具有用於類似方式之其他數目的記憶體控制器。記憶體控制器之各者可接收到達儲存操作768-1、768-2。記憶體控制器之各者具有到達儲存值附加單元770-1、770-2，用以將用於判定區分值之單調增加值產生器附加至到達儲存操作，如先前配合圖5所述者。
如圖所示，於某些實施例中，記憶體控制器之各者可共用一共同時鐘、計時器、或計數器772。單一共用的共同時鐘、計時器、或計數器可操作以產生單調增加值。於一替代實施例中，取代具有單一共用的時鐘、計時器、或計數器，記憶體控制器之各者可選擇性地具有不同的相應時鐘、計時器、或計數器，且這些不同的時鐘、計時器、或計數器可被同步化或者被控制以產生相互一致的值。例如，假如儲存操作在相同時間到達兩不同的記憶體控制器，則同步化的或相互一致的時鐘或計時器將產生相同的時間戳記值。用以同步化時鐘、計時器、或計數器之已知方式為適當的。當作一種可能的範例，時鐘或計時器可選擇性地使用Intel® Quickpath互連為基的時鐘交換及同步化方式來同步化。
此等單調增加且同步化或者相互一致的值可具有橫跨所有記憶體控制器之全局相關性。換言之，假如任何第一值小於任何第二值，則表示其相應於第一值之儲存操作在相應於第二值之儲存操作之前到達，無論其到達哪個記憶體控制器。此可協助容許單一區分值被判定且被使用以排序持續確定，接續於橫跨所有記憶體控制器之區分指令後。
再次參考圖7，記憶體控制器之各者具有離開儲存值提取器單元774-1、774-2，用以提取並輸出提取值780。記憶體控制器之各者具有最大值選擇器782-1、782-2。於某些實施例中，最大值選擇器可相同於(或類似於)圖6之最大值選擇器682。如圖所示，各記憶體控制器亦具有空白指示器776-1、776-2，用以指示相應的儲存擱置緩衝器或佇列何時為空白。空白指示可被提供至個別的最大值選擇器。單調增加且相互一致的值(例如，來自共同時鐘、計時器、或計數器772或者其他來自同步化或相互一致的時鐘、計時器、或計數器)亦可被提供至最大值選擇器。最大值選擇器可操作以選擇提取值或者(當空白指示器指示緩衝器或佇列何時為空白時)單調增加且相互一致的值之任一者的最大值(例如，如先前針對圖6所述者)。最小值儲存788係耦合與最大值選擇器之各者的輸出。最小值儲存可儲存所有最大值選擇器之輸出的最小值。最小儲存值可被提供至阻擋和檢查單元550。涵蓋所有不同記憶體控制器之最小值確保其由持續確定區分指令 所獲得之區分值係與其離開的最低值儲存操作進行比較。此一涵蓋所有不同記憶體控制器之最小值的使用可協助容許持續確定阻擋指令阻擋直到最小值大於或等於指示區分值，其係指示由該區分值所區別之所有需要的先前持續確定至持續性已完成至涵蓋所有不同記憶體控制器之持續性。
在記憶體控制器中非FIFO持續性確定的情況下，於某些實施例中，滑動位元映像窗可選擇性地被使用。滑動位元映像窗的範圍可自其尚未被確定為持續之最小值，而最大值係已被發送在該記憶體控制器上或者任何記憶體控制器上。令值R代表位元映像中之最小值，其可代表位元映像窗之右邊緣。接著，假如值R大於區分值、或者(針對位元映像窗)介於區分值與值R之間的差異等於零，則等待的儲存操作已被確定為持續。
記得(如圖1所示)，於某些實施例中，指令集亦可選擇性地包括持續確定檢查指令108，雖然此並非必要。持續確定檢查指令可被解碼(例如，藉由解碼單元442)並執行(例如，藉由執行單元444或不同的執行單元)，類似於文中所揭露的其他指令。
於某些實施例中，持續確定檢查指令可明確地指明(例如，透過一或更多欄位或一組位元)，或者指示(例如，隱含地指示)，其中將儲存目前狀態或值之目的地儲存位置。當作一範例，持續確定檢查指令可選擇性地具有一儲存位置指明欄位，用以指明暫存器(例如，暫存器 452之一)、記憶體位置、或其他目的地儲存位置。替代地，目的地儲存位置可選擇性地隱含該指令(例如，隱含其運算碼)。於一特定實施例中，持續確定檢查指令可選擇性地隱含地指示(但非明確地指明)針對目的地儲存位置之特定的固定通用暫存器，其係與由持續確定區分指令之實施例及/或持續確定阻擋指令之實施例所隱含地指示的通用暫存器不同的通用暫存器。此等不同暫存器之隱含使用可協助避免需要覆寫其可由持續確定區分和阻擋指令之各者所使用的區分值。
於某些實施例中，持續確定檢查指令(假如被履行)可操作以致使執行單元及/或處理器儲存一值於指示的目的地儲存位置中。於某些實施例中，該值可指示由先前相應的持續確定區分指令所區分之至少所有儲存至持續記憶體操作(例如，其當履行先前相應的持續確定區分指令時已被記憶體所接受之儲存至持續記憶體操作，但是其當履行先前相應的持續確定區分指令時無須已被持續地儲存)現在是否已被持續地儲存。該值無須一定適用於任一特定的區分值，而可適用於各個區分值(例如，反應離開儲存操作之目前狀態的單調增加值可適用於代表區分值之先前此等單調增加值)。
於某些實施例中，所儲存之值可非僅指示該些已區分儲存至持續記憶體操作現在是否已被持續地儲存而亦可指示已區分儲存操作之完成的目前位準或狀態或測量。完成之不同測量適於不同實施例。完成之適當測量的範例包括 (但不限定於)完成區分持續儲存所需的估計時間、其已被持續地儲存之區分持續儲存的估計百分比、介於區分值與一反應最近離開儲存操作至持續記憶體的值之間的差異，等等。舉例而言，於各個實施例中，持續確定檢查指令(當被履行時)可操作以致使相關的執行單元及/或處理器讀取：圖5中的最後提取值儲存580、圖6中的最大值儲存686、圖7的最小值儲存788等等之一。於某些實施例中，相對於先前所述的持續確定阻擋指令，持續確定檢查指令(當被履行時)無法阻擋或停止或中止任何類型的指令之執行。
持續確定檢查指令之一特定範例實施例可指示來源暫存器(其係具有區分值)及目的地暫存器(其係用以儲存完成位準值)。假如由區分值所分辨之所有已區分儲存至持續記憶體操作已被持續地儲存，則一指示完全完成之值(例如，零值)可被儲存於目的地中。否則，一指示進程或狀態之目前位準的值可被儲存。狀態或進程之此位置可作用為其軟體可用來估計時間量之暗示(該軟體可用各種方式來進行而無限制)直到已區分儲存至持續記憶體操作已被完成。此僅為適當的持續確定檢查指令之一說明性範例。
於某些實施例中，持續確定檢查指令可配合持續確定區分指令及持續確定阻擋指令來使用。例如，於某些實施例中，持續確定檢查指令之一或更多例子可選擇性地被使用在持續確定區分指令之後，以容許軟體測量或判定其朝 向完成位於持續確定區分指令前(且由區分值所區分)之儲存操作的持續儲存之進程或狀態的目前位準，以致軟體可判定是否繼續延緩履行後續的持續確定阻擋指令。如上所述，持續確定阻擋指令可履行阻擋操作並可因此具有相關的性能懲罰。此外，所有待確定為持續之先前儲存所需的時間可潛在地為長的及/或潛在地為可變的。因此，持續確定檢查指令之可能優點係用以協助容許軟體測量並適應此等潛在地為長的及/或潛在地為可變的時間，並潛在地延緩履行持續確定阻擋指令直到適當的及選擇性地最大延緩時間。
圖8為一種以處理器所履行之方法890的一可能範例之方塊流程圖，其中持續確定檢查指令之實施例可配合持續確定區分指令之實施例及持續確定阻擋指令之實施例而使用。方法包括履行持續確定區分指令，於區塊891。此可被進行如文中之別處所述。該方法選擇性地包括履行非依賴工作，於區塊892。如文中別處所述，此可代表不依賴儲存至其由與持續確定區分指令相關的區分值所區分的持續記憶體。
於區塊893，持續確定檢查指令可被履行。於某些實施例中，此可包括讀取或者判定並儲存一值，該值係指示是否所有已區分儲存至持續記憶體操作已被完成。於某些實施例中，該值可指示朝向持續地儲存這些已區分儲存操作之目前狀態或位準，而不阻擋或防止任何指令之執行。舉例而言，於各個實施例中，此可包括將下列各者之一讀 取並儲存於暫存器中：圖5中之最後提取值儲存580、圖6中之最大值儲存686、圖7之最小值儲存788，等等，而不阻擋或防止任何持續儲存操作。
於區塊894，可判定是否有時間進行更多的非依賴工作。例如，軟體可存取其由持續確定檢查指令所讀取並儲存的值並將該值與其由持續確定區分指令所儲存的區分值進行比較。假如其差異夠大(例如，假如差異超過可組態臨限值)，則可判定有足夠的時間進行更多的非依賴工作(亦即，「是」可為該判定)。於此一情況下，軟體可選擇性地決定再次拜訪區塊892，其中更多的非依賴工作可選擇性地被履行。反之，假如未由軟體感覺該差異夠大(例如，假如差異未超過可組態臨限值)，則可判定沒有足夠的時間進行更多的非依賴工作(亦即，「否」可為該判定)。於此情況下，該方法可前進至區塊895。舉例而言，此可選擇性地被履行以語言階的共常式。此建構可選擇性地容許軟體管線異動之較容易建構，其中影響獨立變數之異動的群組可來回地通過控制以重疊處理器使用，具有達成耐久確定之間隔。
於區塊895，持續確定阻擋指令可被履行。如先前所述，持續確定阻擋指令(當被履行時)可操作以阻擋或停止接續於一或更多類型的持續確定阻擋指令後之後續指令的履行(例如，儲存至持續記憶體指令、儲存至持續記憶體和儲存至非持續記憶體指令兩者、所有指令，等等)直到由先前持續確定區分指令所區分的所有儲存至持續記憶 體操作已被持續地儲存。此可造成性能懲罰。然而，藉由具有阻擋操作在不同於持續確定區分指令之指令中有助於減少此性能懲罰。此外，藉由具有非阻擋持續確定檢查指令，則軟體可測量進程並智慧地判定該持續確定阻擋指令可被延遲多久，藉此進一步有助於減少性能懲罰。軟體可使用依序在不同時刻所履行之持續確定檢查指令的多數例子，用以實施輪詢完成操作，其中持續確定阻擋指令可根據持續確定檢查指令之測量而被一再地延緩(例如，甚至最大地延緩)並接著在其被需要之前履行。替代地，軟體可使用持續確定檢查指令以確保其完全無須履行持續確定阻擋指令。有利地，此等指令可協助容許軟體有效地處置潛在地長的及/或潛在地可變的時間，該些時間為用以持續地排序其記憶體所接受但尚未離開一或更多記憶體控制器之儲存所需要的。
圖9為處理器900之實施例的方塊圖。處理器具有指令集902。如圖所示，於某些實施例中，指令集可包括單一領域持續確定區分指令904、單一領域持續確定阻擋指令906、及選擇性單一領域持續確定檢查指令908，雖然此並非必要。替代地，於其他實施例中，指令集可選擇性地包括所闡明之指令的子集(例如，如這些指令之任何單一者般少)。
於某些實施例中，這些指令之各者可類似於以上所揭露之相應地命名的指令，除了其可適用於單一記憶體控制器領域而非多數記憶體控制器領域。於某些實施例中，該 些指令可指明或者指示該領域(例如，指示邏輯處理器識別符)。於某些實施例中，這些指令之各者可獨立地操作於多數記憶體控制器之各者。軟體可針對所有或者部分該些記憶體控制器而依次地使用這些指令以確保其獨立性被平行地滿足於各記憶體控制器上。例如，軟體可將多記憶體控制器持續性交握與分離的每記憶體控制器交握(例如，各記憶體控制器中之分離的區分值)合成。此容許軟體有效地工作，特別在當所有其操作藉由設計而被限制於單一非一致記憶體存取(NUMA)領域時。於此一情況下，軟體可僅需履行單一NUMA領域中之排序。
這些單一領域指令之一潛在優點為靈活性、以及來自無須安裝持續確定阻擋指令(其需要僅與記憶體控制器之一子集的交握)之潛在性能優點(例如，當特定異動之所有快取線已知位於相同的NUMA領域中時)。雖然此方式使用更多指令，但是其不一定具有相應地較高的安裝數，因為在一記憶體控制器上之等待亦可涵蓋其他記憶體控制器所花費以耗盡的時間。
圖7及圖9顯示適於多數記憶體控制器之兩個不同的實施例。這些不同的實施例並非互斥而可選擇性地被一起使用。此等單調增加值之使用為其中可實施實施例之一種可能的方式。然而，亦考量其他的方式。例如，一種可能的方式是迫使所有記憶體控制器完全地耗盡且變為空白而不容許任何新的值進入區分與阻擋指令之間。又其他方式將是那些熟悉此技藝人士所清楚明白的並具有本發明之優 點。
範例核心架構，處理器，及電腦架構
處理器核心可被實施以不同方式、用於不同目的、以及於不同處理器中。例如，此類核心之實施方式可包括：1)用於通用計算之通用依序核心；2)用於通用計算之高性能通用失序核心；3)主要用於圖形及/或科學(通量)計算之特殊用途核心。不同處理器之實施方式可包括：1)CPU，其包括用於通用計算之一或更多通用依序核心及/或用於通用計算之一或更多通用失序核心；及2)核心處理器，其包括主要用於圖形及/或科學(通量)之一或更多特殊用途核心。此等不同處理器導致不同的電腦系統架構，其可包括：1)在來自該CPU之分離晶片上的共處理器；2)在與CPU相同的封裝中之分離晶粒上的共處理器；3)在與CPU相同的晶粒上的共處理器(於該情況下，此一處理器有時被稱為特殊用途邏輯，諸如集成圖形及/或科學(通量)邏輯、或稱為特殊用途核心)；及4)在一可包括於相同晶粒上之所述CPU(有時稱為應用程式核心或應用程式處理器)、上述共處理器、及額外功能的晶片上之系統。範例核心架構被描述於下，接續著範例處理器及電腦架構之描述。
範例核心架構
依序或失序核心方塊圖
圖10A為闡明範例依序管線及範例暫存器重新命名、失序問題/執行管線兩者之方塊圖，依據本發明之實施例。圖10B為一方塊圖，其闡明將包括於依據本發明之實施例的處理器中之依序架構核心之範例實施例及範例暫存器重新命名、失序問題/執行架構核心兩者。圖10A-B中之實線方盒係闡明依序管線及依序核心，而虛線方盒之選擇性加入係闡明暫存器重新命名、失序問題/執行管線及核心。假設其依序形態為失序形態之子集，將描述失序形態。
於圖10A中，處理器管線1000包括提取級1002、長度解碼級1004、解碼級1006、配置級1008、重新命名級1010、排程(亦已知為分派或發送)級1012、暫存器讀取/記憶體讀取級1014、執行級1016、寫入回/記憶體/寫入級1018、例外處置級1022、及確定級1024。
圖10B顯示處理器核心1090，其包括一耦合至執行單元引擎單元1050之前端單元1030，且兩者均耦合至記憶體單元1070。核心1090可為減少指令集計算(RISC)核心、複雜指令集計算(CISC)核心、極長指令字元(VLIW)核心、或者併合或替代核心類型。當作又另一種選擇，核心1090可為特殊用途核心，諸如(例如)網路或通訊核心、壓縮引擎、共處理器核心、通用計算圖形處理單元(GPGPU)核心、圖形核心，等等。
前端單元1030包括一分支預測單元1032，其係耦合至指令快取單元1034，其係耦合至指令翻譯旁看緩衝器 (TLB)1036，其係耦合至指令提取單元1038，其係耦合至解碼單元1040。解碼單元1040(或解碼器)可解碼指令；並可將以下產生為輸出：一或更多微操作、微碼進入點、微指令、其他指令、或其他控制信號，其被解碼自(或者反應)、或被衍生自原始指令。解碼單元1040可使用各種不同的機制來實施。適當機制之範例包括(但不限定於)查找表、硬體實施方式、可編程邏輯陣列(PLA)、微碼唯讀記憶體(ROM)，等等。於一實施例中，核心1090包括微碼ROM或者儲存用於某些巨指令之微碼的其他媒體(例如，於解碼單元1040中或者於前端單元1030內)。解碼單元1040被耦合至執行引擎單元1050中之重新命名/配置器單元1052。
執行引擎單元1050包括重新命名/配置器單元1052，其係耦合至撤回單元1054及一組一或更多排程器單元1056。排程器單元1056代表任何數目的不同排程器，包括保留站、中央指令窗，等等。排程器單元1056被耦合至實體暫存器檔單元1058。實體暫存器檔單元1058之各者代表一或更多實體暫存器檔，其不同者係儲存一或更多不同的資料類型，諸如純量整數、純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點、狀態(例如，其為下一待執行指令之位址的指令指標)，等等。於一實施例中，實體暫存器檔單元1058包含向量暫存器單元、寫入遮蔽暫存器單元、及純量暫存器單元。這些暫存器單元可提供架構向量暫存器、向量遮蔽暫存器、及通用暫存器。實體 暫存器檔單元1058係由撤回單元1054所重疊以闡明其中暫存器重新命名及失序執行可被實施之各種方式(例如，使用記錄器緩衝器和撤回暫存器檔；使用未來檔、歷史緩衝器、和撤回暫存器檔；使用暫存器映圖和暫存器池，等等)。撤回單元1054及實體暫存器檔單元1058被耦合至執行叢集1060。執行叢集1060包括一組一或更多執行單元1062及一組一或更多記憶體存取單元1064。執行單元1062可履行各種操作(例如，偏移、相加、相減、相乘)以及於各種類型的資料上(例如，純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點)。雖然某些實施例可包括數個專屬於特定功能或功能集之執行單元，但其他實施例可包括僅一個執行單元或者全部履行所有功能之多數執行單元。排程器單元1056、實體暫存器檔單元1058、及執行叢集1060被顯示為可能複數的，因為某些實施例係針對某些類型的資料/操作產生分離的管線(例如，純量整數管線、純量浮點/緊縮整數/緊縮浮點/向量整數/向量浮點管線、及/或記憶體存取管線，其各具有本身的排程器單元、實體暫存器檔單元、及/或執行叢集-且於分離記憶體存取管線之情況下，某些實施例被實施於其中僅有此管線之執行叢集具有記憶體存取單元1064)。亦應理解：當使用分離管線時，這些管線之一或更多者可為失序發送/執行而其他者為依序。
該組記憶體存取單元1064被耦合至記憶體單元1070，其包括資料TLB單元1072，其耦合至資料快取單 元1074，其耦合至第二階(L2)快取單元1076。於一範例實施例中，記憶體存取單元1064可包括載入單元、儲存位址單元、及儲存資料單元，其各者係耦合至記憶體單元1070中之資料TLB單元1072。指令快取單元1034被進一步耦合至記憶體單元1070中之第二階(L2)快取單元1076。L2快取單元1076被耦合至一或更多其他階的快取且最終至主記憶體。
舉例而言，範例暫存器重新命名、失序發送/執行核心架構可實施管線1000如下：1)指令提取1038履行提取和長度解碼級1002和1004；2)解碼單元1040履行解碼級1006；3)重新命名/配置器單元1052履行配置級1008和重新命名級1010；4)排程器單元1056履行排程級1012；5)實體暫存器檔單元1058和記憶體單元1070履行暫存器讀取/記憶體讀取級1014；執行叢集1060履行執行級1016；6)記憶體單元1070和實體暫存器檔單元1058履行寫入回/記憶體寫入級1018；7)各個單元可參與例外處置級1022；及8)撤回單元1054和實體暫存器檔單元1058履行確定級1024。
核心1090可支援一或更多指令集(例如，x86指令集，具有其已被加入以較新版本之某些延伸)；MIPS Technologies of Sunnyvale,CA之MIPS指令集；ARM Holdings of Sunnyvale,CA之ARM指令集(具有諸如NEON之選擇性額外延伸)，包括文中所述之指令。於一實施例中，核心1090包括支援緊縮資料指令集延伸(例 如，AVX1、AVX2)之邏輯，藉此容許由許多多媒體應用程式所使用的操作使用緊縮資料來履行。
應理解：核心可支援多線程(執行二或更多平行組的操作或線緒)，並可以多種方式執行，包括時間切割多線程、同時多線程(其中單一實體核心提供邏輯核心給其實體核心正同時地多線程之每一線緒)、或者其組合(例如，時間切割提取和解碼以及之後的同時多線程，諸如Intel® Hyperthreading科技)。
雖然暫存器重新命名被描述於失序執行之背景，但應理解其暫存器重新命名可被使用於依序架構。雖然處理器之所述的實施例亦包括分離的指令和資料快取單元1034/1074以及共享L2快取單元1076，但替代實施例可具有針對指令和資料兩者之單一內部快取，諸如(例如)第一階(L1)內部快取、或多階內部快取。於某些實施例中，該系統可包括內部快取與外部快取之組合，該外部快取是位於核心及/或處理器之外部。替代地，所有快取可於核心及/或處理器之外部。
特定範例依序核心架構
圖11A-B闡明更特定的範例依序核心架構之方塊圖，該核心將為晶片中之數個邏輯區塊之一(包括相同類型及/或不同類型之其他核心)。邏輯區塊係透過高頻寬互連網路(例如，環狀網路)來通訊，利用某些固定功能邏輯、記憶體I/O介面、及其他必要I/O邏輯，根據其應用 而定。
圖11A為單處理器核心之方塊圖，連同與晶粒上互連網路1102之其連接、以及第二階(L2)快取1104之其本地子集，依據本發明之實施例。於一實施例中，指令解碼器1100支援具有緊縮資料指令集延伸之x86指令集。L1快取1106容許針對快取記憶體之低潛時存取入純量及向量單元。雖然於一實施例中(為了簡化設計)，純量單元1108及向量單元1110使用分離的暫存器組(個別地，純量暫存器11112及向量暫存器1114)，且於其間轉移的資料被寫入至記憶體並接著從第一階(L1)快取1106被讀取回；但本發明之替代實施例可使用不同的方式(例如，使用單一暫存器組或者包括一通訊路徑，其容許資料被轉移於兩暫存器檔之間而不被寫入及讀取回)。
L2快取1104之本地子集為其被劃分為分離本地子集(每一處理器核心有一個)之總體L2快取的部分。各處理器核心具有一直接存取路徑通至L2快取1104之其本身的本地子集。由處理器核心所讀取的資料被儲存於其L2快取子集1104中且可被快速地存取，平行於存取其本身本地L2快取子集之其他處理器核心。由處理器核心所寫入之資料被儲存於其本身的L2快取子集1104中且被清除自其他子集，假如需要的話。環狀網路確保共享資料之同調性。環狀網路為雙向的，以容許諸如處理器核心、L2快取及其他邏輯區塊等代理於晶片內部彼此通訊。各環狀資料路徑於每方向為1012位元寬。
圖11B為圖11A中之處理器核心的部分之延伸視圖，依據本發明之實施例。圖11B包括L1快取1104之L1資料快取1106A部分、以及有關向量單元1110和向量暫存器1114之更多細節。明確地，向量單元1110為16寬的向量處理單元(VPU)(參見16寬的ALU 1128)，其係執行整數、單精確度浮點、及雙精確度浮點指令之一或更多者。VPU支援以拌合單元1120拌合暫存器輸入、以數字轉換單元1122A-B之數字轉換、及於記憶體輸入上以複製單元1124之複製。寫入遮蔽暫存器1126容許斷定結果向量寫入。
具有集成記憶體控制器及圖形之處理器
圖12為一種處理器1200之方塊圖，該處理器1200可具有多於一個核心、可具有集成記憶體控制器、且可具有集成圖形，依據本發明之實施例。圖12中之實線方塊闡明處理器1200，其具有單核心1202A、系統代理1210、一組一或更多匯流排控制器單元1216；而虛線方塊之選擇性加入闡明一替代處理器1200，其具有多核心1202A-N、系統代理單元1210中之一組一或更多集成記憶體控制器單元1214、及特殊用途邏輯1208。
因此，處理器1200之不同實施方式可包括：1)CPU，具有其為集成圖形及/或科學(通量)邏輯(其可包括一或更多核心)之特殊用途邏輯1208、及其為一或更多通用核心(例如，通用依序核心、通用失序核心、兩者 之組合)之核心1202A-N；2)共處理器，具有其為主要用於圖形及/或科學(通量)之大量特殊用途核心的核心1202A-N；及3)共處理器，具有其為大量通用依序核心的核心1202A-N。因此，處理器1200可為通用處理器、共處理器或特殊用途處理器，諸如(例如)網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU(通用圖形處理單元)、高通量多數集成核心(MIC)共處理器(包括30或更多核心)、嵌入式處理器，等等。該處理器可被實施於一或更多晶片上。處理器1200可為一或更多基底之部分及/或可被實施於其上，使用數個製程技術之任一者，諸如(例如)BiCMOS、CMOS、或NMOS。
記憶體階層包括該些核心內之一或更多階快取、一組或者一或更多共享快取單元1206、及耦合至該組集成記憶體控制器單元1214之額外記憶體(未顯示)。該組共享快取單元1206可包括一或更多中階快取，諸如第二階(L2)、第三階(L3)、第四階(L4)、或其他階快取、最後階快取(LLC)、及/或其組合。雖然於一實施例中環狀為基的互連單元1212將以下裝置互連：集成圖形邏輯1208、該組共享快取單元1206、及系統代理單元1210/集成記憶體單元1214，但替代實施例可使用任何數目之眾所周知的技術以互連此等單元。於一實施例中，同調性被維持於一或更多快取單元1206與核心1202-A-N之間。
於某些實施例中，一或更多核心1202A-N能夠進行多 線程。系統代理1210包括協調並操作核心1202A-N之那些組件。系統代理單元1210可包括(例如)電力控制單元(PCU)及顯示單元。PCU可為或者包括用以調節核心1202A-N及集成圖形邏輯1208之電力狀態所需的邏輯和組件。顯示單元係用以驅動一或更多外部連接的顯示。
核心1202A-N可針對架構指令集為同質的或異質的；亦即，二或更多核心1202A-N可執行相同的指令集，而其他者可執行該指令集或不同指令集之僅一子集。
範例電腦架構
圖13-21為範例電腦架構之方塊圖。用於膝上型電腦、桌上型電腦、手持式PC、個人數位助理、工程工作站、伺服器、網路裝置、網路集線器、開關、嵌入式處理器、數位信號處理器(DSP)、圖形裝置、視頻遊戲裝置、機上盒、微控制器、行動電話、可攜式媒體播放器、手持式裝置、及各種其他電子裝置之技術中已知的其他系統設計和組態亦為適當的。通常，能夠結合處理器及/或其他執行邏輯(如文中所揭露者)之多種系統或電子裝置為一般性適當的。
現在參考圖13，其顯示依據本發明之一實施例的系統1300之方塊圖。系統1300可包括一或更多處理器1310、1315，其被耦合至控制器集線器1320。於一實施例中，控制器集線器1320包括圖形記憶體控制器集線器(GMCH)1390及輸入/輸出集線器(IOH)1350(其可於 分離的晶片上)；GMCH 1390包括記憶體及圖形控制器(耦合至記憶體1340及共處理器1345)；IOH 1350為通至GMCH 1390之耦合輸入/輸出(I/O)裝置1360。另一方面，記憶體與圖形控制器之一或兩者被集成於處理器內(如文中所述者)，記憶體1340及共處理器1345被直接地耦合至處理器1310、及具有IOH 1350之單一晶片中的控制器集線器1320。
額外處理器1315之選擇性本質於圖13中被標示以斷線。各處理器1310、1315可包括文中所述的處理核心之一或更多者並可為處理器1200之某版本。
記憶體1340可為(例如)動態隨機存取記憶體(DRAM)、相位改變記憶體(PCM)、或兩者之組合。針對至少一實施例，控制器集線器1320經由諸如前側匯流排(FSB)等多點分支匯流排、諸如QuickPath互連(QPI)等點對點介面、或類似連接1395而與處理器1310、1315通訊。
於一實施例中，共處理器1345為特殊用途處理器，諸如(例如)高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌入式處理器，等等。於一實施例中，控制器集線器1320可包括集成圖形加速器。
於實體資源1310、1315間可有多樣差異，針對價值矩陣之譜，包括架構、微架構、熱、功率耗損特性，等等。
於一實施例中，處理器1310執行其控制一般類型之資 料處理操作的指令。指令內所嵌入者可為共處理器指令。處理器1310辨識這些共處理器指令為其應由裝附之共處理器1345所執行的類型。因此，處理器1310將共處理器匯流排或其他互連上之這些共處理器指令(或代表共處理器指令之控制信號)發送至共處理器1345。共處理器1345接受並執行該些接收的共處理器指令。
現在參考圖14，其顯示依據本發明之實施例的第一更特定範例系統1400之方塊圖。如圖14中所示，多處理器系統1400為點對點互連系統，並包括經由點對點互連1450而耦合之第一處理器1470及第二處理器1480。處理器1470及1480之每一者可為處理器1200之某版本。於本發明之一實施例中，處理器1470及1480個別為處理器1310及1315，而共處理器1438為共處理器1345。於另一實施例中，處理器1470及1480個別為處理器1310及共處理器1345。
處理器1470及1480被顯示為個別地包括集成記憶體控制器(IMC)單元1472及1482。處理器1470亦包括其匯流排控制器單元點對點(P-P)介面1476及1478之部分；類似地，第二處理器1480包括P-P介面1486及1488。處理器1470、1480可使用P-P介面電路1478、1488而經由點對點(P-P)介面1450來交換資訊。如圖14中所示，IMC 1472及1482將處理器耦合至個別記憶體，亦即記憶體1432及記憶體1434，其可為本地地裝附至個別處理器之主記憶體的部分。
處理器1470、1480可各經由個別的P-P介面1452、1454而與晶片組1490交換資訊，使用點對點介面電路1476、1494、1486、1498。晶片組1490可經由高性能介面1439而選擇性地與共處理器1438交換資訊。於一實施例中，共處理器1438為特殊用途處理器，諸如(例如)高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌入式處理器，等等。
共享快取(未顯示)可被包括於任一處理器中或者於兩處理器外部，而經由P-P互連與處理器連接，以致處理器之任一者或兩者的本地快取資訊可被儲存於共享快取中，假如處理器被置於低功率模式時。
晶片組1490可經由一介面1496而被耦合至第一匯流排1416。於一實施例中，第一匯流排1416可為周邊組件互連(PCI)匯流排、或者諸如PCI快速匯流排或其他第三代I/O互連匯流排等匯流排，雖然本發明之範圍未如此限制。
如圖14中所示，各種I/O裝置1414可被耦合至第一匯流排1416，連同匯流排橋1418，其係將第一匯流排1416耦合至第二匯流排1420。於一實施例中，一或更多額外處理器1415(諸如共處理器、高通量MIC處理器、GPGPU加速器(諸如，例如，圖形加速器或數位信號處理(DSP)單元)、場可編程閘極陣列、或任何其他處理器)被耦合至第一匯流排1416。於一實施例中，第二匯流排1420可為低管腳數(LPC)匯流排。各個裝置可被 耦合至第二匯流排1420，其包括(例如)鍵盤/滑鼠1422、通訊裝置1427、及資料儲存單元1428，諸如磁碟機或其他大量儲存裝置(其可包括指令/碼及資料1430)，於一實施例中。此外，音頻I/O 1424可被耦合至第二匯流排1420。注意：其他架構是可能的。例如，取代圖14之點對點架構，系統可實施多點分支匯流排其他此類架構。
現在參考圖15，其顯示依據本發明之實施例的第二更特定範例系統1500之方塊圖。圖14與15中之類似元件具有類似的參考數字，且圖14之某些形態已從圖15省略以免混淆圖15之其他形態。
圖15闡明其處理器1470、1480可包括集成記憶體及I/O控制邏輯(「CL」)1472和1482，個別地。因此，CL 1472、1482包括集成記憶體控制器單元並包括I/O控制邏輯。圖15闡明其不僅記憶體1432、1434被耦合至CL 1472、1482，同時其I/O裝置1514亦被耦合至控制邏輯1472、1482。舊有I/O裝置1515被耦合至晶片組1490。
現在參考圖16，其顯示依據本發明之一實施例的SoC 1600之方塊圖。圖12中之類似元件具有類似的參考數字。同時，虛線方塊為更多先進SoC上之選擇性特徵。於圖16中，互連單元1602被耦合至：應用程式處理器1610，其包括一組一或更多核心152A-N及共享快取單元1206；系統代理單元1210；匯流排控制器單元1216；集 成記憶體控制器單元1214；一組一或更多共處理器1620，其可包括集成圖形邏輯、影像處理器、音頻處理器、及視頻處理器；靜態隨機存取記憶體(SRAM)單元1630；直接記憶體存取(DMA)單元1632；及顯示單元1640，用以耦合至一或更多外部顯示。於一實施例中，共處理器1620包括特殊用途處理器，諸如(例如)網路或通訊處理器、壓縮引擎、GPGPU、高通量MIC處理器、嵌入式處理器，等等。
文中所揭露之機制的實施例可被實施以硬體、軟體、韌體、或此等實施方式之組合。本發明之實施例可被實施為電腦程式或程式碼，其被執行於可編程系統上，該可編程系統包含至少一處理器、儲存系統(包括揮發性和非揮發性記憶體及/或儲存元件)、至少一輸入裝置、及至少一輸出裝置。
程式碼(諸如圖14中所示之碼1430)可被應用於輸入指令以履行文中所述之功能並產生輸出資訊。輸出資訊可被應用於一或更多輸出裝置，以已知的方式。為了本申請案之目的，處理系統包括任何系統，其具有處理器，諸如(例如)數位信號處理器(DSP)、微控制器、特定應用積體電路(ASIC)、或微處理器。
程式碼可被實施以高階程序或目標導向的編程語言來與處理系統通訊。程式碼亦可被實施以組合或機器語言，假如想要的話。事實上，文中所述之機制在範圍上不限於任何特定編程語言。於任何情況下，該語言可為編譯或解 讀語言。
至少一實施例之一或更多形態可由其儲存在機器可讀取媒體上之代表性指令所實施，該機器可讀取媒體代表處理器內之各個邏輯，當由機器讀取時造成該機器製造邏輯以履行文中所述之技術。此等表示(已知為「IP核心」)可被儲存在有形的、機器可讀取媒體上，且被供應至各個消費者或製造設施以載入其實際上製造該邏輯或處理器之製造機器。
此類機器可讀取儲存媒體可包括(無限制)由機器或裝置所製造或形成之物件的非暫態、有形配置，包括：儲存媒體，諸如硬碟、包括軟碟、光碟、微型碟唯讀記憶體(CD-ROM)、微型碟可再寫入(CD-RW)、及磁光碟等任何其他類型的碟片；半導體裝置，諸如唯讀記憶體(ROM)、諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、可抹除可編程唯讀記憶體(EPROM)等隨機存取記憶體(RAM)、快閃記憶體、電可抹除可編程唯讀記憶體(EEPROM)、相位改變記憶體(PCM)、磁或光學卡、或者適於儲存電子指令之任何其他類型的媒體。
因此，本發明之實施例亦包括含有指令或含有諸如硬體描述語言(HDL)等設計資料之非暫態、有形的機器可讀取媒體，該硬體描述語言(HDL)係定義文中所述之結構、電路、設備、處理器及/或系統特徵。此類實施例亦可被稱為程式產品。 仿真(包括二元翻譯、碼變形，等等)
於某些情況下，指令轉換器可被用以將來自來源指令集之指令轉換至目標指令集。例如，指令轉換器可將指令翻譯(例如，使用靜態二元翻譯、動態二元翻譯，包括動態編譯)、變形、仿真、或者轉換至一或更多其他指令以供由核心所處理。指令轉換器可被實施以軟體、硬體、韌體、或其組合。指令轉換器可位於處理器上、處理器外、或者部分於處理器上而部分於處理器外。
圖17為一種對照軟體指令轉換器之使用的方塊圖，該轉換器係用以將來源指令集中之二元指令轉換至目標指令集中之二元指令，依據本發明之實施例。於所述之實施例中，指令轉換器為一種軟體指令轉換器，雖然替代地該指令轉換器亦可被實施以軟體、韌體、硬體、或其各種組合。圖17顯示一種高階語言1702之程式可使用x86編譯器1704而被編譯以產生x86二元碼1706，其可由具有至少一x86指令集核心之處理器1716來本機地執行。具有至少一x86指令集核心之處理器1716代表任何處理器，其可藉由可相容地執行或者處理以下事項來履行實質上如一種具有至少一x86指令集核心之Intel處理器的相同功能：(1)Intel x86指令集核心之指令集的實質部分或者(2)針對運作於具有至少一x86指令集核心之Intel處理器上的應用程式或其他軟體之物件碼版本，以獲得如具有至少一x86指令集核心之Intel處理器的相同結果。x86 編譯器1704代表一種編譯器，其可操作以產生x86二元碼1706(例如，物件碼)，其可(具有或沒有額外鏈結處理)被執行於具有至少一x86指令集核心之處理器1716上。類似地，圖17顯示高階語言1702之程式可使用替代的指令集編譯器1708而被編譯以產生替代的指令集二元碼1710，其可由沒有至少一x86指令集核心之處理器1714來本機地執行(例如，具有其執行MIPS Technologies of Sunnyvale,CA之MIPS指令集及/或其執行ARM Holdings of Sunnyvale,CA之ARM指令集的核心之處理器)。指令轉換器1712被用以將x86二元碼1706轉換為其可由沒有至少一x86指令集核心之處理器1714來本機地執行的碼。已轉換碼不太可能相同於替代的指令集二元碼1710，因為能夠執行此功能之指令很難製造；然而，已轉換碼將完成一般性操作並由來自替代指令集之指令所組成。因此，指令轉換器1712代表軟體、韌體、硬體、或其組合，其(透過仿真、模擬或任何其他程序)容許處理器或其他不具有x86指令集處理器或核心的電子裝置來執行x86二元碼1706。
針對圖2及5-7之任一者所述之組件、特徵、及細節亦可選擇性地應用於圖4之任一者。再者，針對設備之任一者所述之組件、特徵、及細節亦可選擇性地應用於其在實施例中可由及/或以此類設備所履行的方法之任一者。文中所述的處理器之任一者可被包括於文中所揭露的電腦系統之任一者(例如，圖13-16)。於某些實施例中，電 腦系統可包括動態隨機存取記憶體(DRAM)。替代地，電腦系統可包括其不需被更新之揮發性記憶體的類型或者快閃記憶體。文中所揭露之指令可被履行以文中所示之任何處理器，其具有文中所示之任何微架構，於文中所示之任何系統上。
於說明書及申請專利範圍中，術語「耦合」及/或「連接」(連同其衍生詞)可被使用。這些術語並非被用為彼此的同義詞。反之，於實施例中，「連接」可被用以指示其二或更多元件係彼此直接地實體及/或電氣接觸。「耦合」可表示二或更多元件係彼此直接地物理及/或電氣接觸。然而，「耦合」亦可表示其二或更多元件不是彼此直接接觸，而仍彼此合作或互動。例如，執行單元可透過一或更多中間組件而與暫存器及/或解碼單元耦合。於圖形中，箭號被用以顯示連接或耦合。
術語「及/或」可已被使用。如文中所使用者，術語「及/或」表示一者或另一者或兩者(例如，A及/或B表示A或B或A與B兩者)。
於以上說明中，已提出數個特定細節以提供實施例之透徹瞭解。然而，其他實施例可被實行而無這些特定的細節。本發明之範圍並非由以上所提供的特定範例來決定，而僅由底下的申請專利範圍來決定。於其他例子中，眾所周知的電路、結構、裝置、及操作已被顯示於方塊圖形式及/或無細節地，以避免妨礙對描述之瞭解。在適當情況下，參考數字、或參考數字之末端部已被重複於圖形中以 指示相應的或類似的元件，其可選擇性地具有類似的或相同的特性，除非另有指明或清楚明白的。
某些操作可由硬體組件來履行，或者可被實施以機器可執行或電路可執行指令，其可被用以致使及/或導致以指令編程之機器、電路、或硬體組件(例如，處理器、處理器之部分、電路，等等)履行該些操作。該些操作亦可選擇性地由硬體與軟體之組合來履行。處理器、機器、電路、或硬體可包括特定或特殊的電路或其他邏輯(例如，潛在地與韌體及/或軟體結合之硬體)，其可操作以執行及/或處理指令並回應於該指令而儲存結果。
某些實施例包括製造物件(例如，電腦程式產品)，其包括機器可讀取媒體。媒體可包括一種機制，其係以可由機器讀取之形式提供(例如，儲存)資訊。機器可讀取媒體可提供(或於其上儲存)指令或指令序列，其(假如及/或當由機器執行時)可操作以致使機器履行及/或導致機器履行文中所揭露的操作、方法、或技術之一。
於某些實施例中，機器可讀取媒體可包括非暫態機器可讀取儲存媒體。例如，非暫態機器可讀取儲存媒體可包括軟碟、光學儲存媒體、光碟、光學資料儲存裝置、CD-ROM、磁碟、磁光碟、唯讀記憶體(ROM)、可編程ROM(PROM)、可抹除且可編程ROM(EPROM)、電可抹除且可編程ROM(EEPROM)、隨機存取記憶體(RAM)、靜態RAM(SRAM)、動態RAM(DRAM)、快閃記憶體、相位改變記憶體、非揮發性記 憶體、非揮發性資料儲存裝置、非暫態記憶體、非暫態資料儲存裝置，等等。非暫態機器可讀取儲存媒體不包括暫態傳播信號。於某些實施例中，儲存媒體可包括有形媒體，其包括固態物質。
適當機器之範例包括(但不限定於)通用處理器、特殊用途處理器、數位邏輯電路、積體電路，等等。適當機器之又其他範例包括電腦系統或其他電子裝置，其包括處理器、數位邏輯電路、或積體電路。此類電腦系統或電子裝置之範例包括(但不限定於)桌上型電腦、膝上型電腦、筆記型電腦、輸入板電腦、小筆電、智慧型手機、行動電話、伺服器、網路裝置(例如，路由器及開關)、行動網際網路裝置(MID)、媒體播放器、智慧電視、桌上型易網機、機上盒、及視頻遊戲控制器。
遍及本說明書針對「一實施例」、「實施例」、「一或更多實施例」、「某些實施例」(舉例而言)之參考係指示其特定特徵可被包括於本發明之實施中但並不一定必要。類似地，於說明書中，各個特徵有時被組合在一起於單一實施例、圖形、或其描述中，以供解釋本發明及協助瞭解實施例之各個發明性形態的目的。然而，本發明之方法不應被解讀為反應其本發明需要比各申請專利範圍中所明確記載之更多特徵的企圖。反之，如以下申請專利範圍所反應者，發明性形態在於比單一所揭露實施例之所有特徵更少的特徵。因此，接續著實施方式之申請專利範圍於此被清楚地併入此實施方式中，以各項申請專利範圍本身 可獨立成為本發明之一分離的實施例。
範例實施例
下列範例係有關進一步的實施例。範例中之明確細節可被使用於一或更多實施例中的任何地方。
範例1為一種處理器，其包括至少一記憶體控制器、及一用以解碼持續確定區分指令之解碼單元。該持續確定區分指令係用以指示目的地儲存位置。該處理器亦包括一執行單元，其係與該解碼單元及該至少一記憶體控制器耦合。該執行單元回應於該持續確定區分指令以將區分值儲存於目的地儲存位置中。該區分值係用以區分其當履行該持續確定區分指令時已被記憶體所接受的至少所有第一儲存至持續記憶體操作，但是該些操作無須已被持續地儲存，從其當履行該持續確定區分指令時尚未被記憶體所接受的至少所有第二儲存至持續記憶體操作。
範例2包括範例1之處理器，其中該些至少所有第一儲存至持續記憶體操作之至少一者係用以被定址至位元組粒度與快取線粒度之一上的持續記憶體，該快取線粒度係相應於該處理器之快取線。
範例3包括範例1之處理器，進一步包括複數通用暫存器，且其中該持續確定區分指令係用以指示該些通用暫存器之一中的該目的地儲存位置。
範例4包括範例1之處理器，其中回應於該持續確定區分指令，該處理器非用以防止該些至少所有第二儲存至 持續記憶體操作被持續地儲存，在該些至少所有第一儲存至持續記憶體操作被持續地儲存以前。
範例5包括範例1之處理器，其中回應於該持續確定區分指令，該執行單元係用以儲存該區分值，該區分值係用以區分其在履行該持續確定區分指令前之時刻應已被接收於該至少一記憶體控制器上的該些至少所有第一儲存至持續記憶體操作，從其在履行該持續確定區分指令後之時刻應被接收於該至少一記憶體控制器上的該些至少所有第二儲存至持續記憶體操作。
範例6包括範例1之處理器，進一步包括單調增加值產生器，用以產生針對儲存至記憶體操作之單調增加值，當該些操作到達該至少一記憶體控制器之第一記憶體控制器時。回應於該持續確定區分指令，該執行單元係用以儲存其應已針對儲存至記憶體操作而被產生之單調增加值，該操作應已最近地在履行該持續確定區分前到達該第一記憶體控制器。
範例7包括範例6之處理器，其中該單調增加值產生器包括到達計數器。
範例8包括範例6之處理器，其中該單調增加值產生器包括計時器與時鐘之一。
範例9包括範例1之處理器，其中該至少一記憶體控制器包括複數記憶體控制器。該處理器亦選擇性地包括至少一單調增加值產生器，其係用以產生針對儲存至記憶體操作之單調增加且相互一致的值，當該些操作到達該些複 數記憶體控制器之各者時。
範例10包括範例1之處理器，其中該至少一記憶體控制器包括複數記憶體控制器。回應於該持續確定區分指令，該執行單元係選擇性地用以儲存該區分值，該區分值係用以區分其應位於該些複數記憶體控制器之領域內的該些至少所有第一儲存至持續記憶體操作，從其亦應位於該些複數記憶體控制器之該些領域內的該些至少所有第二儲存至持續記憶體操作。
範例11包括範例1之處理器，其中回應於該持續確定區分指令，該執行單元係用以儲存該區分值，該區分值係用以區分其應位於單一記憶體控制器之僅一領域內的該些至少所有第一儲存至持續記憶體操作，從其亦應位於該單一記憶體控制器之僅該領域內的該些至少所有第二儲存至持續記憶體操作。
範例12包括範例1至11的任一者之處理器，其中該解碼單元係用以解碼持續確定阻擋指令。該持續確定阻擋指令係用以指示一用以儲存該區分值之來源儲存位置。回應於該持續確定阻擋指令，該處理器係用以確保該些至少所有第一儲存至持續記憶體操作已被持續地儲存，在持續確定阻擋指令之執行後執行至少任何儲存至持續記憶體指令以前。
範例13包括範例12之處理器，進一步包括複數暫存器。該持續確定區分指令係用以隱含地指示該些複數暫存器之一既定暫存器為該目的地儲存位置。該持續確定阻擋 指令係選擇性地用以隱含地指示該既定暫存器為該來源儲存位置。
範例14包括範例12之處理器，其中回應於該持續確定阻擋指令，該處理器係用以中止其應在該持續確定阻擋指令之執行後被執行的該些至少任何儲存至持續記憶體指令之執行，直到該些至少所有第一儲存至持續記憶體操作已被持續地儲存。
範例15包括範例12之處理器，其中回應於該持續確定阻擋指令，該處理器係用以確保該些至少所有第一儲存至持續記憶體操作已被持續地儲存，在該持續確定阻擋指令之該執行後執行該些任何儲存至持續記憶體指令以前，但不一定在該持續確定阻擋指令之該執行後執行任何儲存至非持續記憶體指令以前。
範例16包括範例12之處理器，其中回應於該持續確定阻擋指令，該處理器係用以確保該些至少所有第一儲存至持續記憶體操作已被持續地儲存，在該持續確定阻擋指令之該執行後執行該些任何儲存至持續記憶體指令以前，且在該持續確定阻擋指令之該執行後執行任何儲存至非持續記憶體指令以前。
範例17包括範例12之處理器，其中回應於該持續確定阻擋指令，該處理器係用以將該區分值與從離開儲存至記憶體操作所獲得的值進行比較，當該些操作從該至少一記憶體控制器離開時。
範例18包括範例1至11的任一者之處理器，其中該 解碼單元係用以解碼持續確定檢查指令。該持續確定檢查指令係用以指示目的地儲存位置。回應於該持續確定檢查指令，該處理器係用以將一值儲存於由該持續確定檢查指令所指示的該目的地儲存位置中，該值係用以指示該些至少所有第一儲存至持續記憶體操作是否已被持續地儲存。
範例19包括範例18之處理器，其中該持續確定檢查指令係用以指示一應具有該區分值之來源儲存位置。
範例20包括範例18之處理器，其中回應於該持續確定檢查指令，該處理器係用以將該值儲存於由該持續確定檢查指令所指示的該目的地儲存位置中，該值係用以指示持續地儲存該些至少所有第一儲存至持續記憶體操作之進程位準。
範例21為一種於處理器中之方法，該方法包括接收持續確定區分指令。該持續確定區分指令係指示目的地儲存位置。該方法亦包括回應於該持續確定區分指令以將區分值儲存於該目的地儲存位置中。該區分值係用以區分其當履行該持續確定區分指令時已被記憶體所接受的至少所有第一儲存至持續記憶體操作，但是該些操作無須已被持續地儲存，從其當履行該持續確定區分指令時尚未被記憶體所接受的至少所有第二儲存至持續記憶體操作。
範例22包括範例21之方法，進一步包括接收持續確定阻擋指令。該持續確定阻擋指令係指示一儲存該區分值之來源儲存位置。該方法亦包括確保該些至少所有第一儲存至持續記憶體操作已被持續地儲存，在該持續確定阻擋 指令之執行後執行至少任何儲存至持續記憶體指令以前，回應於該持續確定阻擋指令。
範例23包括範例21之方法，進一步包括接收持續確定檢查指令。該持續確定檢查指令係指示目的地儲存位置。該方法亦包括回應於該持續確定檢查指令以將一值儲存於由該持續確定檢查指令所指示的該目的地儲存位置中。回應於該持續確定檢查指令而應被儲存之該值係用以指示該些至少所有第一儲存至持續記憶體操作是否已被持續地儲存。
範例24為一種用以處理指令之系統，其包括互連、及一與該互連耦合之處理器。該處理器係用以接收持續確定區分指令。該持續確定區分指令係用以指示目的地儲存位置。該處理器回應於該持續確定區分指令以將區分值儲存於該目的地儲存位置中。該區分值係用以區分其當履行該持續確定區分指令時已被記憶體所接受的至少所有第一儲存至持續記憶體操作，但是該些操作無須已被持續地儲存，從其當履行該持續確定區分指令時尚未被記憶體所接受的至少所有第二儲存至持續記憶體操作。該系統亦包括與該互連耦合之動態隨機存取記憶體(DRAM)。該DRAM係儲存一組指令，當由該處理器所執行時該組指令係用以致使該處理器履行包括以下之操作：(1)判定其不依賴該些至少所有第一儲存至持續記憶體操作之應履行的非依賴工作；及(2)在履行該持續確定區分指令後履行該工作。
範例25包括範例24之系統，其中該處理器係用以接收持續確定阻擋指令。該持續確定阻擋指令係用以指示一用以儲存該區分值之來源儲存位置。回應於該持續確定阻擋指令，該處理器係用以確保該些至少所有第一儲存至持續記憶體操作已被持續地儲存，在持續確定阻擋指令之執行後執行至少任何儲存至持續記憶體指令以前。
範例26為一種包括非暫態機器可讀取儲存媒體之製造物件。該非暫態機器可讀取儲存媒體係儲存持續確定區分指令。該持續確定區分指令係用以指示目的地儲存位置。假如由機器所執行，則該持續確定區分指令係用以致使該機器履行包括將區分值儲存於該目的地儲存位置中之操作。該區分值係用以區分其當履行該持續確定區分指令時已被記憶體所接受的至少所有第一儲存至持續記憶體操作，但是該些操作無須已被持續地儲存，從其當履行該持續確定區分指令時尚未被記憶體所接受的至少所有第二儲存至持續記憶體操作。
範例27包括範例26之製造物件，其中該非暫態機器可讀取儲存媒體亦儲存持續確定阻擋指令。該持續確定阻擋指令係用以指示一用以儲存該區分值之來源儲存位置。假如由機器所執行，則該持續確定阻擋指令係用以致使該機器履行包括確保該些至少所有第一儲存至持續記憶體操作已被持續地儲存之操作，在該持續確定阻擋指令之執行後執行至少任何儲存至持續記憶體指令以前。
範例28包括範例1至20之任一者的處理器，進一步 包括用以預測分支之選擇性分支預測單元、及選擇性指令預提取單元，其係與該分支預測單元耦合，該指令預提取單元係用以預提取包括該指令之指令。該處理器亦可選擇性地包括與該指令預提取單元耦合之選擇性第1階(L1)指令快取，該L1指令快取係用以儲存指令、用以儲存資料之選擇性L1資料快取、及用以儲存資料和指令之選擇性第2階(L2)快取。該處理器亦可選擇性地包括與該解碼單元、該L1指令快取、及該L2快取耦合之指令提取單元，用以於某些情況下從該L1指令快取與該L2快取之一提取該指令，並提供該指令至該解碼單元。該處理器亦可選擇性地包括：暫存器重新命名單元，用以重新命名暫存器、選擇性排程器，用以排程其已從該指令所解碼之一或更多操作以供執行、及選擇性確定單元，用以確定該指令之執行結果。
範例29為一種用以履行或者可操作以履行範例21至23的任一者之方法的處理器或其他設備。
範例30為一種包括用以履行範例21至23的任一者之方法的機構之處理器或其他設備。
範例31為一種包括選擇性非暫態機器可讀取媒體之製造物件，該機器可讀取媒體係選擇性地儲存或者提供指令，假如及/或當由處理器、電腦系統、電子裝置、或其他機器所執行時，則該指令係操作以致使該機器履行範例21至23的任一者之方法。
範例32為一種實質上如文中所述的處理器或其他設 備。
範例33為一種可操作以履行實質上如文中所述的任何方法之處理器或其他設備。
範例34為一種用以履行(例如，其具有組件以履行或其可操作以履行)實質上如文中所述之任何指令的處理器或其他設備。
範例35為一種電腦系統或其他電子裝置，其包括具有用以解碼第一指令集之指令的解碼單元之處理器。該處理器亦具有一或更多執行單元。該電子裝置亦包括與該處理器耦合之儲存裝置。該儲存裝置係用以儲存第一指令，該第一指令可為實質上如文中所揭露之任何指令，且其係屬於第二指令集。該儲存裝置亦用以儲存將該第一指令轉換為該第一指令集之一或更多指令的指令。當由該處理器履行時，該第一指令集之該些一或更多指令係用以致使該處理器仿真該第一指令。
400‧‧‧處理器
404‧‧‧持續確定區分指令
406‧‧‧持續確定阻擋指令
422‧‧‧記憶體控制器
424‧‧‧寫入擱置緩衝器
428‧‧‧持續記憶體
442‧‧‧解碼單元
444‧‧‧執行單元
446‧‧‧區分單元
450‧‧‧阻擋及檢查單元
452‧‧‧暫存器
454‧‧‧區分值
456‧‧‧接收
458‧‧‧儲存
460‧‧‧接收
462‧‧‧重複地檢查
464‧‧‧阻擋信號
467‧‧‧其他管線邏輯

Claims (27)

  1. 一種處理器，包含：至少一記憶體控制器；一用以解碼該處理器的指令集的持續確定區分指令及持續確定阻擋指令之解碼單元，該持續確定區分指令係用以指示該處理器的架構上可見目的地暫存器；及執行單元，其係與該解碼單元及該至少一記憶體控制器耦合，該執行單元回應於該持續確定區分指令的該解碼以將區分值儲存於該架構上可見目的地暫存器中，其中該區分值係用以區分其當履行該持續確定區分指令時應已被記憶體所接受的至少所有第一儲存至持續記憶體操作，但是該些操作無須已被持續地儲存，從其當履行該持續確定區分指令時應尚未被記憶體所接受的至少所有第二儲存至持續記憶體操作，回應於該持續確定阻擋指令的該解碼，該處理器係用以確保該些至少所有第一儲存至持續記憶體操作的資料已被持續地儲存，在該持續確定阻擋指令之執行後應執行至少任何儲存至持續記憶體指令的資料以前。
  2. 如申請專利範圍第1項之處理器，其中該些至少所有第一儲存至持續記憶體操作之至少一者係用以被定址至位元組粒度與快取線粒度之一上的持續記憶體，該快取線粒度係相應於該處理器之快取線。
  3. 如申請專利範圍第1項之處理器，進一步包含複 數通用暫存器，且其中該持續確定區分指令係用以指示該些通用暫存器之一中的該架構上可見目的地暫存器。
  4. 如申請專利範圍第1項之處理器，其中回應於該持續確定區分指令的該解碼，該處理器非用以防止該些至少所有第二儲存至持續記憶體操作的資料被持續地儲存，在該些至少所有第一儲存至持續記憶體操作的資料被持續地儲存以前。
  5. 如申請專利範圍第1項之處理器，其中回應於該持續確定區分指令的該解碼，該執行單元係用以儲存該區分值，該區分值係用以區分其在履行該持續確定區分指令前之時刻應已被接收於該至少一記憶體控制器上的該些至少所有第一儲存至持續記憶體操作，從其在履行該持續確定區分指令後之時刻應被接收於該至少一記憶體控制器上的該些至少所有第二儲存至持續記憶體操作。
  6. 如申請專利範圍第1項之處理器，進一步包含單調增加值產生器，用以產生針對儲存至記憶體操作之單調增加值，當該些操作到達該至少一記憶體控制器之第一記憶體控制器時；且其中回應於該持續確定區分指令的該解碼，該執行單元係用以儲存其應已針對儲存至記憶體操作而被產生之單調增加值，該操作應已最近地在履行該持續確定區分前到達該第一記憶體控制器。
  7. 如申請專利範圍第6項之處理器，其中該單調增加值產生器包含到達計數器。
  8. 如申請專利範圍第6項之處理器，其中該單調增加值產生器包括計時器與時鐘之一。
  9. 如申請專利範圍第1項之處理器，其中該至少一記憶體控制器包含複數記憶體控制器，且進一步包含至少一單調增加值產生器，其係用以產生針對儲存至記憶體操作之單調增加的值，當該些操作到達該些複數記憶體控制器之各者時。
  10. 如申請專利範圍第1項之處理器，其中該至少一記憶體控制器包含複數記憶體控制器，且其中回應於該持續確定區分指令的該解碼，該執行單元係用以儲存該區分值，該區分值係用以區分其應存取該些複數記憶體控制器的該些至少所有第一儲存至持續記憶體操作，從其亦應存取該些複數記憶體控制器的該些至少所有第二儲存至持續記憶體操作。
  11. 如申請專利範圍第1項之處理器，其中回應於該持續確定區分指令的該解碼，該執行單元係用以儲存該區分值，該區分值係用以區分其應僅存取單一記憶體控制器的該些至少所有第一儲存至持續記憶體操作，從其亦應僅存取該單一記憶體控制器的該些至少所有第二儲存至持續記憶體操作。
  12. 如申請專利範圍第1項之處理器，其中該持續確定阻擋指令係用以指示一用以儲存該區分值之來源儲存位置。
  13. 如申請專利範圍第12項之處理器，進一步包含複數暫存器，其中該持續確定區分指令係用以隱含地指示該些複數暫存器之一既定暫存器為該架構上可見目的地暫存器；及其中該持續確定阻擋指令係用以隱含地指示該既定暫存器為該來源儲存位置。
  14. 如申請專利範圍第12項之處理器，其中回應於該持續確定阻擋指令的該解碼，該處理器係用以中止其應在該持續確定阻擋指令之執行後被執行的該些至少任何儲存至持續記憶體指令之該執行，直到該些至少所有第一儲存至持續記憶體操作的資料已被持續地儲存。
  15. 如申請專利範圍第12項之處理器，其中回應於該持續確定阻擋指令的該解碼，該處理器係用以確保該些至少所有第一儲存至持續記憶體操作的資料已被持續地儲存，在該持續確定阻擋指令之該執行後執行該些任何儲存至持續記憶體指令以前，但不一定在該持續確定阻擋指令之該執行後執行任何儲存至非持續記憶體指令以前。
  16. 如申請專利範圍第12項之處理器，其中回應於該持續確定阻擋指令的該解碼，該處理器係用以確保該些至少所有第一儲存至持續記憶體操作已被持續地儲存，在該持續確定阻擋指令之該執行後執行該些任何儲存至持續記憶體指令以前，且在該持續確定阻擋指令之該執行後執行任何儲存至非持續記憶體指令以前。
  17. 如申請專利範圍第1項之處理器，其中該解碼單 元係用以解碼持續確定檢查指令，該持續確定檢查指令係用以指示目的地儲存位置；且其中回應於該持續確定檢查指令的該解碼，該處理器係用以將一值儲存於由該持續確定檢查指令所指示的該目的地儲存位置中，該值係用以指示該些至少所有第一儲存至持續記憶體操作是否已被持續地儲存。
  18. 如申請專利範圍第17項之處理器，其中該持續確定檢查指令係用以指示一應具有該區分值之來源儲存位置。
  19. 一種於處理器中之方法，包含：接收該處理器的指令集的持續確定區分指令及持續確定阻擋指令，該持續確定區分指令係指示該處理器的架構上可見目的地暫存器；及回應於該持續確定區分指令的解碼以將區分值儲存於該架構上可見目的地暫存器中，其中該區分值係用以區分其當履行該持續確定區分指令時應已被記憶體所接受的至少所有第一儲存至持續記憶體操作，但是該些操作無須已被持續地儲存，從其當履行該持續確定區分指令時應尚未被記憶體所接受的至少所有第二儲存至持續記憶體操作；及履行該處理器的該指令集的該持續確定阻擋指令以讀取儲存在該架構上可見目的地暫存器中的該區分值，並以確保該些至少所有第一儲存至持續記憶體操作的資料已被 持續地儲存，在該持續確定阻擋指令之執行後應執行至少任何儲存至持續記憶體指令的資料以前。
  20. 如申請專利範圍第19項之方法，其中該第二指令係指示一儲存該區分值之來源儲存位置的持續確定阻擋指令。
  21. 如申請專利範圍第19項之方法，進一步包含：接收持續確定檢查指令，該持續確定檢查指令係指示目的地儲存位置；及回應於該持續確定檢查指令的解碼以將一值儲存於由該持續確定檢查指令所指示的該目的地儲存位置中，其中回應於該持續確定檢查指令而應被儲存之該值係用以指示該些至少所有第一儲存至持續記憶體操作是否已被持續地儲存。
  22. 一種用以處理指令之系統，包含：互連；與該互連耦合之處理器，該處理器包含複數暫存器，該處理器係用以接收該處理器的指令集的持續確定區分指令及持續確定阻擋指令，該持續確定區分指令係用以具有指明該複數暫存器的目的地暫存器的欄位，該處理器回應於該持續確定區分指令以將區分值儲存於該目的地暫存器中，該目的地暫存器應被該持續確定區分指令的該欄位指明，其中該區分值係用以區分其當履行該持續確定區分指令時應已被記憶體所接受的至少所有第一儲存至持續記憶 體操作，但是該些操作無須已被持續地儲存，從其當履行該持續確定區分指令時應尚未被記憶體所接受的至少所有第二儲存至持續記憶體操作，回應於該持續確定阻擋指令，該處理器係用以確保該些至少所有第一儲存至持續記憶體操作的資料已被持續地儲存，在該持續確定阻擋指令之執行後應執行至少任何儲存至持續記憶體指令的資料以前；及與該互連耦合之動態隨機存取記憶體(DRAM)，該DRAM係儲存一組指令，當由該處理器執行時，該組指令係用以致使該處理器履行包含以下之操作：判定其不依賴該些至少所有第一儲存至持續記憶體操作之應履行的非依賴工作；及在履行該持續確定區分指令後履行該工作。
  23. 如申請專利範圍第22項之系統，其中該持續確定阻擋指令係用以指示一用以儲存該區分值之來源儲存位置。
  24. 一種包含非暫態機器可讀取儲存媒體之製造物件，該非暫態機器可讀取儲存媒體係儲存處理器的指令集的持續確定區分指令及持續確定阻擋指令，該持續確定區分指令係用以指示架構上可見目的地暫存器；假如由機器所執行，則該持續確定區分指令係用以致使該機器履行包含將區分值儲存於該架構上可見目的地暫存器中等之操作，其中該區分值係用以區分其當履行該持續確定區分指 令時應已被記憶體所接受的至少所有第一儲存至持續記憶體操作，但是該些操作無須已被持續地儲存，從其當履行該持續確定區分指令時應尚未被記憶體所接受的至少所有第二儲存至持續記憶體操作，假如由該機器所執行，則該持續確定阻擋指令係用以致使該機器履行包含確保該些至少所有第一儲存至持續記憶體操作的資料已被持續地儲存，在該持續確定阻擋指令之執行後應執行至少任何儲存至持續記憶體指令的資料以前等之操作。
  25. 如申請專利範圍第24項之製造物件，其中該非暫態機器可讀取儲存媒體亦儲存持續確定阻擋指令，該持續確定阻擋指令係用以指示一用以儲存該區分值之來源儲存位置；假如由機器所執行，則該持續確定阻擋指令係用以致使該機器履行包含以下之操作：確保該些至少所有第一儲存至持續記憶體操作已被持續地儲存，在該持續確定阻擋指令之執行後執行至少任何儲存至持續記憶體指令以前。
  26. 一種處理器，包含：至少一記憶體控制器；應被該處理器的指令集的指令指明的複數暫存器；一用以解碼該指令集的第一指令及第二指令之解碼單元，該第一指令係用以指示該複數暫存器的目的地暫存器；及執行單元，其係與該解碼單元及該至少一記憶體控制 器耦合，該執行單元回應於該第一指令的該解碼以將區分值儲存於該目的地暫存器中，其中該區分值係用以區分其當履行該第一指令時應已被記憶體所接受的至少所有第一儲存至持續記憶體操作，但是該些操作無須已被持續地儲存，從其當履行該第一指令時應尚未被記憶體所接受的至少所有第二儲存至持續記憶體操作，其中該些至少所有第一儲存至持續記憶體操作之至少一者係用以被定址至位元組粒度上的持續記憶體，並且其中回應於該第一指令的該解碼，該處理器非用以做相關於該些至少所有第一儲存至持續記憶體操作的資料之持續儲存之確保，但回應於該第二指令的該解碼，該處理器係用以做相關於該些至少所有第一儲存至持續記憶體操作的該資料之持續儲存之確保。
  27. 如申請專利範圍第26項之處理器，其中該第二指令係用以指示一用以儲存該區分值之來源儲存位置。
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