TWI705352B - 具有金鑰雜湊訊息識別碼之處理器，方法，系統及指令 - Google Patents

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TWI705352B
TWI705352B TW105115541A TW105115541A TWI705352B TW I705352 B TWI705352 B TW I705352B TW 105115541 A TW105115541 A TW 105115541A TW 105115541 A TW105115541 A TW 105115541A TW I705352 B TWI705352 B TW I705352B
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Abstract

一形態之處理器包括解碼單元，用以解碼金鑰雜湊訊息識別碼指令。該金鑰雜湊訊息識別碼指令係用以指示訊息、用以指示至少一值，其係代表金鑰資訊與金鑰指示資訊之至少一者、及用以指示目的地儲存位置。執行單元係與該解碼單元耦合。該執行單元係回應於該金鑰雜湊訊息識別碼指令以將相應於該訊息之訊息識別碼儲存於該目的地儲存位置中。該訊息識別碼係符合金鑰雜湊訊息識別碼演算法，其係用以使用密碼雜湊演算法。該訊息識別碼係根據與該至少一值相關的密碼金鑰。揭露了其他處理器、方法、系統、及指令。

Description

具有金鑰雜湊訊息識別碼之處理器，方法，系統及指令
文中所述之實施例一般係有關於處理器。特別地，文中所述之實施例一般係有關於處理器中之密碼。
於通訊及計算時，經常想要能夠檢查其透過非可靠媒體所傳輸(及/或儲存於非可靠媒體中)之資訊的資料完整性。此可協助確保其資訊尚未被毀損或改變於此傳輸或儲存期間。亦經常想要能夠檢查其透過非可靠媒體所傳輸(及/或儲存於非可靠媒體中)之資訊的識別。此可協助確保其資訊已來自可靠或可識別來源。
100‧‧‧處理器
101‧‧‧具有模糊金鑰資訊的金鑰雜湊MAC指令
102‧‧‧解碼單元
103‧‧‧執行單元
104‧‧‧秘密
105‧‧‧金鑰資訊去模糊單元
106‧‧‧金鑰雜湊MAC單元
107‧‧‧通用暫存器
110‧‧‧記憶體
111‧‧‧模糊金鑰資訊
112‧‧‧訊息
113‧‧‧緊縮資料暫存器
114‧‧‧訊息識別碼(MAC)
403‧‧‧執行單元
404‧‧‧秘密
405‧‧‧金鑰資訊去模糊單元
406‧‧‧金鑰雜湊MAC單元
411‧‧‧模糊金鑰資訊
412‧‧‧訊息區塊
445‧‧‧去模糊金鑰資訊
446‧‧‧初始狀態單元
447‧‧‧密碼雜湊單元
448‧‧‧訊息單元
449‧‧‧長度填補單元
450‧‧‧最終化單元
503‧‧‧執行單元
504‧‧‧秘密密碼金鑰
505‧‧‧解密單元
506‧‧‧金鑰雜湊MAC單元
510‧‧‧儲存位置
511‧‧‧加密金鑰資訊
545‧‧‧金鑰資訊
555‧‧‧軟體
603‧‧‧執行單元
604‧‧‧秘密金鑰資訊
605‧‧‧金鑰資訊判定單元
606‧‧‧金鑰雜湊MAC單元
610‧‧‧儲存位置
611‧‧‧金鑰資訊指示值
645‧‧‧金鑰資訊
655‧‧‧軟體
703‧‧‧執行單元
704‧‧‧秘密
705‧‧‧金鑰資訊判定和識別單元
706‧‧‧金鑰雜湊MAC單元
710‧‧‧儲存位置
711‧‧‧可識別金鑰資訊
745‧‧‧已識別秘密金鑰資訊
755‧‧‧軟體
756‧‧‧錯誤
801‧‧‧具有模糊金鑰資訊的金鑰雜湊MAC指令
808‧‧‧訊息指示欄位
809‧‧‧模糊金鑰資訊指示欄位
860‧‧‧運算碼
861‧‧‧目的地儲存位置指示欄位
862‧‧‧雜湊演算法指示欄位
863‧‧‧區塊指示欄位
864‧‧‧MAC長度指示欄位
900‧‧‧處理器管線
902‧‧‧提取級
904‧‧‧長度解碼級
906‧‧‧解碼級
908‧‧‧配置級
910‧‧‧重新命名級
912‧‧‧排程級
914‧‧‧暫存器讀取/記憶體讀取級
916‧‧‧執行級
918‧‧‧寫入回/記憶體寫入級
922‧‧‧例外處置級
924‧‧‧確定級
930‧‧‧前端單元
932‧‧‧分支預測單元
934‧‧‧指令快取單元
936‧‧‧指令變換後備緩衝(TLB)
938‧‧‧指令提取單元
940‧‧‧解碼單元
950‧‧‧執行引擎單元
952‧‧‧重新命名/配置器單元
954‧‧‧撤回單元
956‧‧‧排程器單元
958‧‧‧實體暫存器檔單元
960‧‧‧執行叢集
962‧‧‧執行單元
964‧‧‧記憶體存取單元
970‧‧‧記憶體單元
972‧‧‧資料TLB單元
974‧‧‧資料快取單元
976‧‧‧第二階(L2)快取單元
990‧‧‧處理器核心
1000‧‧‧指令解碼器
1002‧‧‧晶粒上互連網路
1004‧‧‧第二階(L2)快取
1006‧‧‧L1快取
1006A‧‧‧L1資料快取
1008‧‧‧純量單元
1010‧‧‧向量單元
1012‧‧‧純量暫存器
1014‧‧‧向量暫存器
1020‧‧‧拌合單元
1022A-B‧‧‧數字轉換單元
1024‧‧‧複製單元
1026‧‧‧寫入遮蔽暫存器
1028‧‧‧16寬的ALU
1100‧‧‧處理器
1102A-N‧‧‧核心
1106‧‧‧共享快取單元
1108‧‧‧特殊用途邏輯
1110‧‧‧系統代理
1112‧‧‧環狀為基的互連單元
1114‧‧‧集成記憶體控制器單元
1116‧‧‧匯流排控制器單元
1200‧‧‧系統
1210、1215‧‧‧處理器
1220‧‧‧控制器集線器
1240‧‧‧記憶體
1245‧‧‧共處理器
1250‧‧‧輸入/輸出集線器(IOH)
1260‧‧‧輸入/輸出(I/O)裝置
1290‧‧‧圖形記憶體控制器集線器(GMCH)
1295‧‧‧連接
1300‧‧‧多處理器系統
1314‧‧‧I/O裝置
1315‧‧‧額外處理器
1316‧‧‧第一匯流排
1318‧‧‧匯流排橋
1320‧‧‧第二匯流排
1322‧‧‧鍵盤及/或滑鼠
1324‧‧‧音頻I/O
1327‧‧‧通訊裝置
1328‧‧‧儲存單元
1330‧‧‧指令/碼及資料
1332‧‧‧記憶體
1334‧‧‧記憶體
1338‧‧‧共處理器
1339‧‧‧高性能介面
1350‧‧‧點對點互連
1352、1354‧‧‧P-P介面
1370‧‧‧第一處理器
1372、1382‧‧‧集成記憶體控制器(IMC)單元
1376、1378‧‧‧點對點(P-P)介面
1380‧‧‧第二處理器
1386、1388‧‧‧P-P介面
1390‧‧‧晶片組
1394、1398‧‧‧點對點介面電路
1396‧‧‧介面
1400‧‧‧系統
1414‧‧‧I/O裝置
1415‧‧‧舊有I/O裝置
1500‧‧‧SoC
1502‧‧‧互連單元
1510‧‧‧應用程式處理器
1520‧‧‧共處理器
1530‧‧‧靜態隨機存取記憶體(SRAM)單元
1532‧‧‧直接記憶體存取(DMA)單元
1540‧‧‧顯示單元
1602‧‧‧高階語言
1604‧‧‧x86編譯器
1606‧‧‧x86二元碼
1608‧‧‧指令集編譯器
1610‧‧‧指令集二元碼
1612‧‧‧指令轉換器
1614‧‧‧沒有至少一x86指令集核心之處理器
1616‧‧‧具有至少一x86指令集核心之處理器
本發明可藉由參考其被用以闡明實施例之以下描述及後附圖形而被最佳地瞭解。於圖形中：圖1為一種可操作以履行具有模糊金鑰資訊的金鑰雜 湊MAC指令之實施例的處理器之實施例的方塊圖。
圖2為一種履行具有模糊金鑰資訊的金鑰雜湊MAC指令之實施例的方法之實施例的方塊流程圖。
圖3為一種履行具有模糊金鑰資訊的金鑰雜湊MAC指令之實施例的詳細方法之範例實施例的方塊流程圖。
圖4為一種用以履行具有模糊金鑰的金鑰雜湊MAC指令之執行單元之更詳細範例實施例的方塊圖。
圖5為一種可操作以回應於具有加密金鑰資訊的金鑰雜湊MAC指令而從加密金鑰資訊判定金鑰資訊之執行單元的實施例之方塊圖。
圖6為一種可操作以回應於具有金鑰資訊指示值的金鑰雜湊MAC指令而從金鑰資訊指示值判定金鑰資訊之執行單元的實施例之方塊圖。
圖7為一種可操作以回應於具有可識別金鑰資訊的金鑰雜湊MAC指令而從可識別金鑰資訊判定識別秘密金鑰資訊之執行單元的實施例之方塊圖。
圖8為一種具有模糊金鑰資訊的金鑰雜湊MAC指令之範例實施例的方塊圖。
圖9A為闡明依序管線之一實施例及暫存器重新命名失序問題/執行管線之一實施例的方塊圖。
圖9B為處理器核心之實施例的方塊圖，該處理器核心包括一耦合至執行引擎單位之前端單元且兩者均耦合至記憶體單元。
圖10A為單處理器核心之實施例的方塊圖，連同與晶 粒上互連網路之其連接、以及第二階(L2)快取之其本地子集。
圖10B為圖10A之處理器核心的部分之展開視圖的實施例之方塊圖。
圖11為一種處理器之實施例的方塊圖，該處理器可具有多於一個核心、可具有集成記憶體控制器、且可具有集成圖形。
圖12為一種電腦架構之第一實施例的方塊圖。
圖13為一種電腦架構之第二實施例的方塊圖。
圖14為一種電腦架構之第三實施例的方塊圖。
圖15為一種電腦架構之第四實施例的方塊圖。
圖16為一種軟體指令轉換器之使用的方塊圖，該轉換器係用以將來源指令集中之二元指令轉換至目標指令集中之二元指令，依據本發明之實施例。
【發明內容及實施方式】
文中所揭露者為識別碼(MAC)指令，用以執行該些指令之處理器，當處理或執行該些指令時由該些處理器所履行的方法，及結合一或更多用以處理或執行該些指令之處理器的系統。於某些實施例中，該些指令可為具有金鑰資訊的金鑰雜湊MAC指令。這些指令可協助加速金鑰雜湊MAC演算法之實施。於某些實施例中，該些指令可為具有模糊金鑰資訊的金鑰雜湊MAC指令。這些指令亦可協助加速金鑰雜湊MAC演算法之實施。此外，這些指令 模糊該金鑰資訊，其可協助保持該金鑰資訊秘密或機密。於以下描述中，提出了多樣特定的細節(例如，特定指令操作、資料格式、處理器組態、微架構細節、操作之序列，等等)。然而，實施例可被實行而無這些特定的細節。於其他例子中，眾所周知的電路、結構及技術未被詳細地顯示以免妨礙對本說明書之瞭解。
圖1為一種可操作以履行具有模糊金鑰資訊的金鑰雜湊MAC指令101之實施例的處理器100之實施例的方塊圖。於某些實施例中，處理器可為通用處理器(例如，用於桌上型電腦、筆記型電腦、或其他電腦之類型的通用微處理器或中央處理單元(CPU))。另一方面，處理器可為特殊用途處理器。適當的特殊用途處理器之範例包括(但不限定於)密碼處理器、通訊處理器、網路處理器、共處理器、嵌入處理器、數位信號處理器(DSP)、及控制器(例如，微控制器)。處理器可具有多種複雜指令集計算(CISC)架構、減少指令集計算(RISC)架構、極長指令字元(VLIW)架構、併合架構、其他類型的架構之任一者，或者具有不同架構之組合(例如，不同核心可具有不同架構)。
於操作期間，處理器可接收具有模糊金鑰資訊的金鑰雜湊MAC指令101。例如，指令可透過匯流排或其他互連而被接收自記憶體。指令可代表巨集指令、組合語言指令、機器碼指令、或者處理器之指令集的其他指令或控制信號。
具有模糊金鑰資訊的金鑰雜湊MAC指令101可相應於(及可用以實施)金鑰雜湊MAC演算法。金鑰雜湊MAC演算法代表一種MAC演算法之類型，其係操作以根據秘密密碼金鑰以及密碼雜湊演算法來計算MAC。計算出的MAC可代表密碼核對和，其可被用以檢查或確保資料之完整性及識別，例如，透過非可靠媒體所傳輸之資料及/或儲存於非可靠媒體中之資料。確保資料之完整性可協助確保其資料已被毀損或改變，因為MAC已被計算(例如，當該資料透過非可靠媒體而被傳輸時)。識別該資料可協助確保其該資料係由可靠且可識別的來源所傳輸或者提供。因為秘密密碼金鑰係用於識別，所以其通常應被保持秘密或機密以致僅有該資料之所欲使用者知道該秘密密碼金鑰且可相互地彼此識別。
代表性地，於使用之一說明性範例中，指令101可由訊息傳送者所使用以履行金鑰雜湊MAC演算法，用以根據秘密密碼金鑰及密碼雜湊函數來計算訊息之MAC。訊息連同MAC可被傳送至訊息接收者。訊息接收者可使用指令101之另一例以履行相同的金鑰雜湊MAC演算法於已接收訊息上來重新計算MAC，根據相同的秘密密碼金鑰及相同的密碼雜湊函數。重新計算的MAC可與從訊息傳送者所接收的MAC進行比較。假如MAC吻合，則可推斷其該訊息被接收以完整性，且該訊息被接收自已識別來源。此僅為一說明性範例。於使用之另一說明性範例中，指令101可被用於詰問-回應識別協定以履行金鑰雜 湊MAC演算法來計算針對詰問訊息之回應。
不同類型的金鑰雜湊MAC演算法係適於不同的實施例。於某些實施例中，金鑰雜湊MAC演算法可相同於或至少計算其符合聯邦資訊處理標準(FIPS)出版品198-1(2008年七月出版)之MAC。替代地，金鑰雜湊MAC演算法可相同於或至少計算其符合該標準之修訂版、該標準之替代物、該標準之衍生物、具有如該標準的類似特徵之標準、或者文中所揭露的實施例所將使用之任何其他標準或金鑰雜湊MAC演算法的MAC。於FIPS出版品198-1中所描述之金鑰雜湊MAC常被簡稱為HMAC。HMAC常由方程式1或2所表示如下：HMAC(K,m)=H((K XOR opad) | H((K XOR ipad) | m)) 方程式1
HMAC(K,m)=H(K1 | H(K2 | m)) 方程式2
於此方程式中，H代表疊代密碼雜湊演算法；K代表秘密密碼金鑰，其係以額外的零填補至右邊達雜湊演算法或原始金鑰之雜湊的輸入區塊大小(假如較該區塊更大的話)；m為待識別之訊息；符號「|」代表序連；「XOR」代表互斥邏輯OR；opad代表外填補，其具有一區塊長的十六進位常數值(0x5c5c5c5c...5c)；而ipad代表內填補，其具有一區塊長的十六進位常數值(0x363636...3636)。
其他金鑰雜湊MAC演算法亦為適當的，雖然其無法提供如HMAC之相同安全性。舉例而言，金鑰雜湊MAC演算法可為如下之任何方程式3-5的形式： MAC(K,m)=H(K | m) 方程式3
MAC(K,m)=H(m | K) 方程式4
MAC(K,m)=H(K | m | K) 方程式5
再次參考圖1，處理器包括解碼單元或解碼器102。解碼單元可接收具有模糊金鑰資訊的金鑰雜湊MAC指令101。解碼單元可輸出一或更多相對較低階的指令或控制信號(例如，一或更多微指令、微運算、微碼進入點、已解碼指令或控制信號，等等)，其係反應、代表、及/或衍生自相對較高階的具有模糊金鑰資訊的金鑰雜湊MAC指令。於某些實施例中，解碼單元可包括：一或更多輸入結構(例如，埠、互連、介面)，用以接收該指令、指令辨識並解碼邏輯，其係耦合以辨識並解碼該指令、及一或更多輸出結構(例如，埠、互連、介面)，其係耦合以輸出較低階指令或控制信號。解碼單元可使用各種不同的機制來實施，包括(但不限定於)微碼唯讀記憶體(ROM)、查找表、硬體實施方式、可編程邏輯陣列(PLA)、及適於實施解碼單元之其他機制。
於某些實施例中，取代具有模糊金鑰資訊的金鑰雜湊MAC指令被直接地提供至解碼單元，可選擇性地使用指令仿真器、翻譯器、編輯器、解譯器、或其他指令轉換模組。各種類型的指令轉換模組可被實施以軟體、硬體、韌體、或其組合。於某些實施例中，指令轉換模組可位於處理器外部，諸如(例如)於分離的晶粒上及/或於記憶體中(例如，當作靜態、動態、或運行時間仿真模組)。舉 例而言，指令轉換模組可接收具有模糊金鑰資訊的金鑰雜湊MAC指令，其可屬於第一指令集；並且可仿真、翻譯、編輯、解譯、或者轉換具有模糊金鑰資訊的金鑰雜湊MAC指令為一或更多相應的中間指令或控制信號，其可屬於第二不同指令集。第二指令集之一或更多相應的中間指令或控制信號可被提供至解碼單元(例如，解碼單元102)，其可將其解碼為可由處理器之本機硬體(例如，一或更多執行單元)所執行的一或更多較低階指令或控制信號。
於某些實施例中，具有模糊金鑰資訊的金鑰雜湊MAC指令101可明確地指明(例如，透過一或更多欄位或一組位元)、或者指示(例如，隱含地指示)：常被稱為訊息112之資料、模糊金鑰資訊111、及目的地儲存位置(例如，緊縮資料暫存器113)，其中訊息識別碼(MAC)114係回應於及/或由於該指令而被儲存。舉例而言，該指令可具有來源及/或目的地運算元指明欄位，用以指明暫存器、記憶體位置、或其他儲存位置，其可具有這些運算元、或者可儲存用以指示這些運算元之資料。替代地，一或更多這些運算元可選擇性地隱含該指令(例如，儲存位置可隱含該指令之運算碼)。
如圖所示，於某些實施例中，處理器100(於部署及/或使用期間)可操作以與記憶體110耦合、或者通訊。如圖所示，於某些實施例中，訊息112可選擇性地被儲存於記憶體中之一位置上，而模糊金鑰資訊111可選擇性地被 儲存於記憶體中之一或更多位置上。於某些實施例中，具有模糊金鑰資訊的金鑰雜湊MAC指令可指明或者指示一組通用暫存器107中之第一通用暫存器，其可選擇性地具有該訊息之指示(例如，其中儲存該訊息之記憶體位置的有效位址、指針、或其他指示)。於某些實施例中，具有模糊金鑰資訊的金鑰雜湊MAC指令可指明或者指示其之第二通用暫存器，其可選擇性地具有模糊金鑰訊息之指示(例如，其中儲存模糊金鑰資訊之記憶體位置的有效位址、指針、或其他指示)。替代地，該訊息及/或該模糊金鑰資訊可選擇性地被儲存於：暫存器、處理器之專屬串流緩衝器、結構之一或更多快取、或其他儲存位置中。如圖所示，於某些實施例中，目的地儲存位置可選擇性地為一組緊縮資料暫存器中之緊縮資料暫存器113。替代地，其他暫存器、記憶體110中之位置、或另一儲存位置可選擇性地用於目的地儲存位置。此外，於某些實施例中，用於訊息及/或模糊金鑰資訊之儲存位置可選擇性地被再使用為該MAC之目的地儲存位置。
通用暫存器107、及緊縮資料暫存器113可代表其係操作以儲存資料之晶粒上儲存位置。通用暫存器通常被用以儲存純量資料，而緊縮資料暫存器被用以儲存緊縮資料、向量資料、或單指令多資料(SIMD)資料。該些暫存器可代表架構上可見或者架構暫存器，其為軟體及/或編程器可見的、及/或為由處理器之指令集的指令所指示以識別運算元的暫存器。這些架構暫存器在既定的微架構 上是相反於其他非架構暫存器(例如，暫時暫存器、記錄器緩衝器、退役暫存器，等等)。緊縮資料暫存器可被實施以不同方式於不同的微架構中，且不限於任何特定類型的設計。適當類型暫存器之範例包括(但不限定於)專屬實體暫存器、使用暫存器重新命名之動態配置實體暫存器、及其組合。
訊息112係用以被廣泛地解讀為各種不同類型的資料，在該些資料上將履行金鑰雜湊MAC演算法。雖然其被稱為訊息，但其無須為任何類型的通訊訊息而可為任何任意類型的資料。於某些實施例中，該訊息可為可變長度訊息。經常，可變長度訊息可具有範圍從十分之千位元組至數千位元組，雖然本發明之範圍未如此限制。於某些實施例中，該指令可選擇性地指明或者指示可變長度訊息之長度。例如，該指令可具有即刻或其他欄位，用以指示訊息中之區塊(或位元組或位元)的數目。替代地，固定長度訊息(例如，固定數目的訊息區塊)可選擇性地隱含該指令(例如，隱含該指令運算碼)。於一形態中，該訊息可潛在地/選擇性地已被接收自網路介面、通訊裝置、或其他非可靠媒體，雖然本發明之範圍未如此限制。
於某些實施例中，模糊金鑰資訊111可協助提供對於金鑰資訊之秘密性、機密性、或保護，該金鑰資訊係被用於金鑰雜湊MAC以產生MAC 114。模糊金鑰資訊本身並非MAC所根據的金鑰資訊。亦即，MAC可不符合金鑰雜湊MAC演算法，假如以指示訊息及模糊金鑰資訊來評估 的話。於某些實施例中，模糊金鑰資訊可代表多種不同類型的資訊之任一者，其中金鑰資訊(MAC 114所根據者)無法(除非極困難地、或者可能甚至可行地)從該資訊來判定，假如其為處理器可得但無法由軟體所存取或至少非由軟體可讀取之秘密(例如，秘密104)是未知的(例如，甚至操作系統、虛擬機器監控、或其他特權級系統軟體)。然而，金鑰資訊(MAC 114所根據者)可被輕易地判定自模糊金鑰資訊，假如秘密(例如，秘密104)為已知的話。藉由使用模糊金鑰資訊為輸入，取代金鑰資訊本身，軟體(例如，甚至惡意的或毀損的特權等級系統軟體)無法得以導出或判定其將被用於金鑰雜湊MAC來產生MAC之金鑰資訊。模糊金鑰資訊變為其將被用於金鑰雜湊MAC來產生MAC之金鑰資訊的完全轉換可完全地被履行於處理器之內部的侷限內，且可永不被軟體看見。具有模糊金鑰資訊的金鑰雜湊MAC指令可被用以履行「金鑰鎖定」金鑰雜湊MAC，其中用於MAC之金鑰資訊為架構上永不被軟體或編程者看見的。有利地，如此可協助容許超安全的金鑰雜湊MAC操作。此可傾向於特別有價值的，在其中秘密金鑰為極有價值(例如，較單一對話中所保護之資料更有價值)的使用時。
再次參考圖1，執行單元103與解碼單元102、通用暫存器107、及緊縮資料暫存器113耦合。執行單元可接收一或更多已解碼或者已轉換指令或控制信號，其係代表及/或導出自金鑰雜湊MAC指令101。執行單元亦可接收 訊息112及模糊金鑰資訊111，其係用以代表金鑰資訊與金鑰指示資訊之至少一者。執行單元係操作以回應於及/或由於該金鑰雜湊MAC指令(例如，回應於從該指令所解碼之一或更多指令或控制信號)來將相應於指示訊息112之訊息識別碼(MAC)114儲存於該指令所指示之目的地儲存位置(例如，緊縮資料暫存器113)中。MAC可代表該指令之結果。於某些實施例中，該指令可選擇性地指明或者指示將用於MAC之長度，而執行單元可截斷MAC至指明或者指示的長度。例如，該指令可選擇性地具有一即刻或其他欄位，用以提供用來指示MAC之長度的值。替代地，固定長度MAC(例如，如由基本雜湊演算法所使用者)可選擇性地被使用。
執行單元包括秘密104、與該秘密耦合之金鑰資訊去模糊單元105、及與該金鑰資訊去模糊單元耦合之金鑰雜湊MAC單元106。該秘密可為處理器可得的，但非軟體(例如，甚至作業系統、虛擬機器監視器、或其他特權等級系統軟體)可存取的。秘密104係用以廣泛地於文中被解讀為多種不同類型的資訊、邏輯、或資訊與邏輯之組合，金鑰資訊(MAC 114所根據者)可從該資訊或邏輯被判定自模糊金鑰資訊。可能的秘密之範例包括(但不限定於)晶粒上秘密地儲存的且為軟體不可存取的密碼金鑰或金鑰資訊、於運行時間期間晶粒上秘密地產生的且為軟體不可存取的密碼金鑰或金鑰資訊、晶粒上儲存的且為軟體不可存取的秘密資訊、於運行時間期間晶粒上產生的且為 軟體不可存取的秘密資訊、秘密晶片上密碼、算式、或其他變換邏輯，等等，以及其各種組合。該秘密無法由軟體所存取或至少無法由軟體所讀取。於某些實施例中，秘密可代表其藉由較晚軟體而被儲存入處理器的較早軟體無法讀取之資訊，雖然本發明之範圍未如此限制。金鑰資訊去模糊單元105可操作以使用秘密及模糊金鑰資訊來判定金鑰資訊並可提供金鑰資訊至金鑰雜湊MAC單元。金鑰雜湊MAC單元106可操作以從金鑰資訊及訊息112產生MAC 114。
金鑰雜湊MAC單元106可使用各種不同的疊代密碼雜湊演算法之任一者。適當的密碼雜湊演算法之範例包括(但不限定於)MD 5訊息摘要演算法、SHA-1安全雜湊演算法、SHA-2安全雜湊演算法、及RACE完整性基元評估訊息摘要(RIPEMD)密碼雜湊演算法。SHA-2安全雜湊演算法可為以下六個雜湊函數之任一者：具有224位元雜湊值之SHA-224、具有256位元雜湊值之SHA-256、具有384位元雜湊值之SHA-384、具有512位元雜湊值之SHA-512、具有512位元或224位元雜湊值之SHA-512/224、及具有512位元或256位元雜湊值之SHA-512/256。SHA1及MD5被用於IPsec及TLS協定。於某些實施例中，指令101之運算碼可選擇性地為多數密碼雜湊演算法(例如，前述雜湊演算法之任何組合)所不可知的，且指令101可選擇性地具有一用以指示或選擇多數將被使用的支援密碼雜湊演算法之一的欄位。
於某些實施例中，MAC 114可根據完全訊息112而被產生，於相同單一具有模糊金鑰資訊的金鑰雜湊MAC指令101之履行的侷限內。例如，一具有選擇性地從千位元組之數十分之一至數十千位元組等級的範圍內之大小的訊息可被處理以相同的單指令，取代必須使用許多此種指令以各利用不同指令來處理訊息之較小的128位元、256位元、或512位元暫存器大小的部分。一潛在優點在於此可協助避免暴露密碼處理的部分或中間結果，其可潛在地被分析以顯露訊息及/或密碼金鑰。反之，於某些實施例中，所有此類中間結果可被保留於金鑰雜湊MAC單元106內及/或於執行單元103內，取代被儲存於架構上可見的暫存器(例如，暫存器107及/或113)中。
執行單元及/或處理器可包括特定或特別邏輯(例如，電晶體、積體電路、或潛在地與韌體(例如，非揮發性記憶體中所儲存之指令)及/或軟體結合之其他硬體)，其可操作以履行金鑰雜湊MAC指令及/或回應於及/或由於金鑰雜湊MAC指令來儲存MAC(例如，回應於從金鑰雜湊MAC指令所解碼之一或更多指令或控制信號)。舉例而言，執行單元可包括密碼單元、用以履行密碼操作之數位電路，等等。舉例而言，執行單元可包括微碼引擎、狀態機器，等等，用以履行金鑰雜湊MAC演算法之操作(例如，鏈結介於不同訊息區塊上之雜湊演算法的不同應用程式之間的狀態，等等)。於某些實施例中，執行單元可包括：一或更多輸入結構(例如，埠、互連、 介面)，用以接收訊息和至少一值、電路或邏輯，其係耦合以接收並處理該訊息和該至少一值且產生MAC、及一或更多輸出結構(例如，埠、互連、介面)，其係耦合以輸出MAC。
為了避免混淆說明，已顯示及描述一相對簡單的處理器。然而，處理器可選擇性地包括其他處理器組件。例如，各個不同實施例可包括針對圖9-11之任一者所顯示並描述的組件之各個不同組合及組態。處理器之所有組件可被耦合在一起以容許其操作如所欲。
圖2為一種履行具有模糊金鑰資訊的金鑰雜湊MAC指令之實施例的方法220之實施例的方塊流程圖。於各個實施例中，該方法可由處理器、指令處理設備、或其他數位邏輯裝置來履行。於某些實施例中，方法220可由圖1之處理器100所履行及/或被履行於圖1之處理器100內。針對處理器100之文中所述的組件、特徵、及特定選擇性細節亦選擇性地適用於方法220。替代地，方法220可由不同的處理器或設備所履行及/或被履行於不同的處理器或設備內。此外，處理器100可履行方法220以外之不同方法。
該方法包括接收具有模糊金鑰資訊的金鑰雜湊MAC指令，於區塊221。該指令可相應於(且被用以實施)一種使用密碼雜湊演算法之金鑰雜湊MAC演算法。於各個形態中，指令可被接收於處理器或其一部分上(例如，指令提取單元、解碼單元、匯流排介面單元，等等)。於各 個形態中，指令可被接收自處理器外及/或晶粒外來源(例如，自記憶體、互連，等等)，或者自處理器上及/或晶粒上來源(例如，自指令快取、指令佇列，等等)。金鑰雜湊MAC指令可指明或者指示訊息、模糊金鑰資訊、及目的地儲存位置。
相應於指示訊息之訊息識別碼(MAC)被儲存於指示的目的地儲存位置中，其係回應於及/或由於具有模糊金鑰資訊的金鑰雜湊MAC指令，於區塊222。於某些實施例中，模糊金鑰資訊可使得其金鑰資訊(MAC所根據者)無法(除非極困難地、或者甚至可行地)被判定，假如秘密(例如，其為處理器可得但無法由軟體所存取)是未知的。於某些實施例中，模糊金鑰資訊可包括或者包含密碼金鑰資訊之加密(例如，其將被用於金鑰雜湊MAC演算法之加密金鑰)。於其他實施例中，模糊金鑰資訊可包括或包含金鑰資訊指示值或資訊。例如，金鑰資訊指示值可為其將被用於金鑰雜湊MAC演算法之金鑰的指標或識別符。
所闡明之方法涉及架構操作(例如，從軟體觀點之那些可見者)。於其他實施例中，該方法可選擇性地包括一或更多微架構操作。舉例而言，指令可被提取、解碼、失序排程；來源運算元可被存取；執行單元可履行微架構操作以實施該指令，等等。於某些實施例中，用以實施該指令之微架構操作可選擇性地包括那些針對圖3-7之任一者所顯示及描述的任一者，包括針對其所提及之變化。
圖3為一種履行具有模糊金鑰資訊的金鑰雜湊MAC指令之實施例的詳細方法330之範例實施例的方塊流程圖。於各個實施例中，該方法可由處理器、指令處理設備、或其他數位邏輯裝置來履行。於某些實施例中，方法330可由圖1之處理器100所履行及/或被履行於圖1之處理器100內。針對處理器100之文中所述的組件、特徵、及特定選擇性細節亦選擇性地適用於方法330。替代地，方法330可由不同的處理器或設備所履行及/或被履行於不同的處理器或設備內。此外，處理器100可履行方法330以外之不同方法。
該方法包括接收具有模糊金鑰資訊的金鑰雜湊MAC指令，於區塊331。該指令可指明或者指示模糊金鑰資訊、訊息、及目的地儲存位置。
接著，於區塊332，金鑰資訊可藉由將其由該指令所指示之模糊金鑰資訊去模糊來判定。於某些實施例中，此可包括使用處理器之秘密，其為處理器可得，但無法由軟體所存取。例如，於某些實施例中，此可包括使用處理器之秘密密碼金鑰(其被完全地隱藏自軟體)以解密模糊金鑰資訊，其可為金鑰資訊之加密。當作另一範例，於某些實施例中，此可包括使用模糊金鑰資訊以查找其被儲存或產生於晶粒上且完全地隱藏自軟體之秘密金鑰資訊。替代地，文中所揭露之各種其他方式可選擇性地被使用。
於區塊333，於某些實施例中，假如去模糊金鑰資訊為MAC所根據的去模糊密碼金鑰，則去模糊金鑰可被處 理以判定其將被用於金鑰雜湊MAC演算法中之預處理金鑰(K)。例如，假如去模糊金鑰之長度小於其針對密碼雜湊演算法之輸入的區塊大小(B)，則去模糊金鑰可為延伸至區塊大小(B)之零以獲得預處理金鑰(K)。例如，假如去模糊金鑰之長度大於區塊大小(B)，則去模糊金鑰可首先被雜湊至較短長度，並接著延伸至區塊大小(B)之零以獲得預處理金鑰(K)。或者，假如去模糊金鑰之長度等於區塊大小(B)，則可能無須此處理且去模糊金鑰可被直接地被使用為預處理金鑰(K)。於一替代實施例中，可能無須去模糊金鑰之此處理以獲得預處理金鑰(K)。例如，此可選擇性地被事先地完成，例如，該已經預處理金鑰可被加密並接著解密為區塊332上之去模糊的部分。當作另一範例，此通常是不需要的，假如於區塊332上之去模糊產生IV1及IV2方程式的話，如以下將進一步解釋者。因此，於區塊333上之處理是選擇性的，不是必要的。
於區塊334，可履行涉及初始狀態(IV)、金鑰(K)、及內墊值(ipad)之第一初始狀態密碼雜湊(IV1)的評估之合併，在開始合併訊息之區塊以前。金鑰雜湊MAC演算法可具有初始狀態(IV)。例如，初始狀態(IV)可為其取決於特定演算法之常數。互斥邏輯OR(XOR)可被履行於金鑰(K)及內墊值(ipad)上。ipad可取決於特定演算法。於HMAC演算法之情況下，ipad可為位元組x’36’重複區塊大小(B)次(例如， 0x363636...3636一區塊長的十六進位常數)。密碼雜湊演算法(H)可被評估以：初始狀態(IV)及金鑰(K)與ipad進行XOR操作，來獲得第一初始狀態密碼雜湊(IV1)。此代表開始狀態(state)。IV1可代表其涉及密碼金鑰(K)之金鑰雜湊MAC演算法的中間部分之評估。
於區塊335，該方法可疊代地合併訊息之區塊。金鑰雜湊MAC演算法使用一種疊代方式，其中訊息被劃分為一連串相等大小的區塊，且該些區塊係使用密碼雜湊演算法之單向壓縮函數而被依序地操作或壓縮。訊息區塊之大小可隨著密碼雜湊演算法而改變。舉例而言，MD5及SHA-1係操作於512位元大小的區塊。此可潛在地被用以容許選擇性地可變長度訊息被處理。
於區塊336，訊息區塊計數器(i)被初始化至零。於區塊337，狀態被更新以包括密碼雜湊演算法(H)，其係利用先前狀態及目前區塊計數器(i)之訊息區塊來評估。密碼雜湊演算法(H)之各調用可履行針對一區塊之雜湊計算。例如，於SHA-1之情況下，其可計算八十(80)回。於區塊338，判定是否有另一訊息區塊待合併。假如有另一訊息區塊待合併(亦即，判定為「是」)，則該方法可前進至區塊339，其中區塊計數器(i)可被遞增且接著該方法可再次至區塊337。另一方面，假如沒有另一訊息區塊待合併(亦即，判定為「否」)，則該方法可前進至區塊340。
於區塊340，零填補狀態值(M)可藉由以下方式來判定：根據具有長度延伸之最後訊息區塊的合併以填補來自區塊338之所得狀態。此可協助提供額外安全性。
於區塊341，可履行涉及初始狀態(IV)、金鑰(K)、及外填補值(opad)之第二密碼雜湊(IV2)的評估之合併，在合併訊息之所有區塊以後。XOR可被履行於金鑰(K)及外填補值(opad)上。opad可取決於特定演算法。於HMAC演算法之情況下，opad可為位元組x’5c’重複區塊大小(B)次(例如，0x5c5c5c...5c5c一區塊長的十六進位常數)。密碼雜湊演算法(H)可被評估以：初始狀態(IV)及金鑰(K)與opad進行XOR操作，來獲得第二初始狀態密碼雜湊(IV2)。此代表完成狀態(state)。IV2可代表其涉及密碼金鑰(K)之金鑰雜湊MAC演算法的中間部分之第二評估。
於區塊342，密碼雜湊可被評估以第二初始狀態密碼雜湊(IV2)及零填補狀態值(M)來產生最後狀態(state)。此最後狀態代表金鑰雜湊MAC演算法之結果或MAC本身。
於區塊343，MAC可被儲存於目的地儲存位置中。最後MAC之大小可相同於基本密碼雜湊演算法之大小。例如，MAC可為128位元(於MD5之情況下)、或160位元(於SHA-1之情況下)。另一方面，MAC可選擇性地被截斷於某些實施例中，假如想要的話。於某些實施例中，該指令可選擇性地指示MAC將被截斷之長度。
圖4為一種用以履行具有模糊金鑰的金鑰雜湊MAC指令之執行單元403之更詳細範例實施例的方塊圖。執行單元包括金鑰資訊去模糊單元405及秘密404。秘密為執行單元及/或其中包括有執行單元之處理器可取得的，但非軟體可存取的。金鑰資訊去模糊單元可接收由該指令所指示之模糊金鑰資訊411，並可將其去模糊以獲得去模糊金鑰資訊445。舉例而言，去模糊單元可選擇性地履行圖3之區塊332，雖然本發明之範圍未如此限制。執行單元亦包括金鑰雜湊MAC單元406，其包括選擇性初始狀態單元446、訊息單元448、長度填補單元449、最終化單元450、及密碼雜湊單元447。
選擇性初始狀態單元446係與金鑰資訊去模糊單元耦合並可接收去模糊金鑰資訊445。初始狀態單元亦與密碼雜湊單元447耦合。初始狀態單元具有用於金鑰雜湊MAC演算法之初始狀態(IV)。例如，初始狀態(IV)可選擇性地被儲存於內部微架構暫存器中。當作另一範例，該指令可選擇性地指明或者指示儲存位置(例如，架構暫存器或記憶體位置)，其中係儲存該初始狀態。初始狀態單元可提供金鑰資訊及初始狀態(IV)至密碼雜湊單元。密碼雜湊單元可回應地提供一涉及初始狀態(IV)、金鑰(K)、及內填補值之第一初始狀態密碼雜湊(IV1)；以及一涉及初始狀態(IV)、金鑰(K)、及外填補值之第二初始狀態密碼雜湊(IV2)。舉例而言，初始狀態單元及密碼雜湊單元可選擇性地一起履行圖3之 區塊334及341，雖然本發明之範圍未如此限制。替代地，如以下將解釋，第一及第二初始狀態密碼雜湊(IV1、IV2)可選擇性地經由去模糊金鑰資訊445而被提供，於此情況下初始狀態單元446可選擇性地被省略。
執行單元亦包括訊息單元448。第一初始狀態密碼雜湊(IV1)可被提供至訊息單元。訊息區塊412亦可被輸入至訊息單元。該訊息單元係與該密碼雜湊單元耦合。訊息單元可提供目前狀態(例如，在第一評估從其輸出再循環至其輸入以後)、及目前訊息區塊至密碼雜湊單元。密碼雜湊單元可提供回所得更新狀態，其係根據於目前狀態上所履行的雜湊以及目前訊息區塊。訊息單元可類似地以此方式合併或壓縮所有訊息區塊。舉例而言，訊息單元及密碼雜湊單元可選擇性地一起履行圖3之區塊335，雖然本發明之範圍未如此限制。
長度填補單元449係與訊息單元448之輸出耦合。長度填補單元可零填補其從與長度延伸合併之最後訊息區塊所獲得的狀態。此可協助提供額外安全性。舉例而言，長度填補單元可選擇性地履行圖3之區塊340，雖然本發明之範圍未如此限制。
最終化單元450係與長度填補單元449之輸出耦合。最終化單元係耦合與初始狀態單元或者操作以接收第二初始狀態密碼雜湊(IV2)。最終化單元亦與該密碼雜湊單元耦合。最終化單元可提供第二初始狀態密碼雜湊(IV2)、以及從長度填補單元所接收之零填補長度延伸 狀態，至密碼雜湊單元。密碼雜湊單元可履行密碼雜湊於其上並返還一最後狀態。舉例而言，最終化單元及密碼雜湊單元可選擇性地一起履行圖3之區塊342，雖然本發明之範圍未如此限制。最後狀態可選擇性地被截斷(或不截斷)並儲存至目的地儲存位置為MAC 451。
圖5為一種可操作以回應於具有加密金鑰資訊的金鑰雜湊MAC指令而從加密金鑰資訊511判定金鑰資訊545之執行單元503的實施例之方塊圖。加密金鑰資訊為模糊金鑰資訊之範例。加密金鑰資訊被儲存於其可由該指令所指明或者指示的儲存位置510(例如，暫存器或記憶體位置)中。執行單元包括解密單元505。執行單元及/或解密單元可被耦合以接收加密金鑰資訊。解密單元及/或執行單元亦可被耦合以接收秘密密碼金鑰504。秘密密碼金鑰為解密單元及/或執行單元可存取並可取得的，但是為軟體555(例如，特權等級系統軟體)不可存取或取得的或者至少不可讀取的。於某些實施例中，秘密密碼金鑰可已被寫入或儲存入處理器，但稍後軟體555無法讀取它。於所示的實施例中，秘密密碼金鑰為執行單元之部分。於其他實施例中，秘密密碼金鑰可取代地與執行單元分離，但是與執行單元及/或解密單元耦合。解密單元可接收秘密密碼金鑰並可操作以使用秘密密碼金鑰來將加密金鑰資訊解密為解密金鑰資訊545。本技術中已知的各種不同解密演算法為適當的，諸如(例如)先進加密標準(AES)、資料加密標準(DES)、三倍DES(3DES)、Rivest Cipher 4(CR4)、及其他區塊/串流密碼。金鑰雜湊MAC單元506係與解密單元耦合，並可接收解密金鑰資訊。金鑰雜湊MAC單元可使用解密金鑰資訊以計算針對訊息之MAC，如文中別處所述者。MAC可與金鑰資訊一致但非與加密金鑰資訊一致。有利地，金鑰資訊545可回應於該指令而由執行單元及/或其處理器所產生，但金鑰資訊可永不駐存於處理器之架構暫存器、或記憶體位置、或任何其他架構上可見的儲存位置中，以致其可為軟體555永遠無法取得或存取的。反之，軟體可得以看見加密金鑰資訊511，但對軟體而言欲從加密金鑰資訊判定金鑰資訊545可能是極困難的(假如不是不可行的)，由於加密所提供的保全。
不同類型的加密金鑰資訊係適於不同的實施例。於某些實施例中，加密金鑰資訊可包括其將用於金鑰雜湊MAC演算法以計算MAC之密碼金鑰的加密。
如下以虛擬碼闡明一種適當之具有加密密碼金鑰的金鑰雜湊MAC指令(稱為HMAC_LOCKED_K)之一特定範例實施例。此指令可產生符合FIPS-198-1之MAC、或其未來版本。
HMAC_LOCKED_K{//輸入Src1 r64//暫存器儲存指標至具有加密金鑰之記憶體位置Src2 r64//暫存器儲存指標至具有訊息m之記憶體位置Src3 r64//暫存器以區塊儲存訊息長度 //輸出Dst r512//用以儲存MAC之緊縮資料暫存器K=decrypt_with_processor_key(src1)//假如解密失敗則選擇性地提出錯誤狀態=H(IV,(K XOR ipad))；//計算IV1針對(i=0；i<Src3；i++)狀態=H(狀態，Src2[i])；M=pad(狀態)；//形成具有長度延伸之單一0填補區塊狀態=H(IV,(K XOR opad))；//計算IV2狀態=H(狀態，M)；返還Dst=狀態；//選擇性地截斷MAC值}
HMAC_LOCKED_K指令可明確地指明或隱含地指示第一64位元通用暫存器(r64)，其係用以儲存記憶體中之有效位址、指針、或位置的其他指示，該記憶體係用以儲存第一來源運算元(SRC1)，其為加密金鑰。替代地，另一加密金鑰可選擇性地被儲存於指明的或指示的緊縮資料暫存器或其他儲存位置中。
該指令亦可明確地指明或隱含地指示第二64位元通用暫存器(r64)，其係用以儲存記憶體中之有效位址、指針、或位置的其他指示，該記憶體係用以儲存第二來源運算元(SRC2)，其為訊息(m)。替代地，訊息之位置可被不同地指示。
該指令亦可明確地指明或隱含地指示第三64位元通用暫存器(r64)，其係用以儲存第三來源運算元 (SRC3)，其係用以指明或者指示訊息之長度。於某些實施例中，訊息之長度可被指示為區塊之數目。替代地，位元組、位元、或其他粒度可選擇性地被使用。於其他實施例中，訊息之長度可選擇性地被提供於不同大小的暫存器中，或者該指令之中間或其他欄位可選擇性地被用以指示訊息之長度。於又其他實施例中，固定長度可選擇性地隱含它(例如，隱含該指令之運算碼)，取代其長度為彈性或可變的。
該指令亦可明確地指明或隱含地指示緊縮資料暫存器(r512)，其係相應於其中將儲存結果MAC之目的地儲存位置(Dst)。於所示的虛擬碼中，512位元緊縮資料暫存器(r512)被使用，雖然其他大小的緊縮資料暫存器可替代地被使用(例如，128位元、256位元，等等)。假如雜湊不適於一暫存器，則二或更多暫存器可選擇性地被組合地使用。當作另一選擇，目的地儲存位置可為記憶體位置。
當該指令被履行時，第一、第二、及第三來源運算元可由執行單元所接收。執行單元可用秘密或機密金鑰(「processor_key」)來解密該加密金鑰，以獲得其用於金鑰雜湊MAC演算法之金鑰(K)。秘密或機密金鑰(「processor_key」)可為處理器可取得的，但可非軟體可取得或可存取的。於某些實施例中，假如處理器無法適當地解密或判定可識別金鑰(K)，則可選擇性地提出錯誤。
執行單元可接著藉由履行符合密碼雜湊演算法(H)之操作來計算狀態(State)，以產生初始狀態(IV)上之雜湊值、及與內填補(ipad)進行XOR操作之解密金鑰(K)。代表性地，ipad可為輸入之位元組x’36’重複區塊大小(以位元組)至雜湊函數次。於各個不同實施例中，雜湊演算法可為MD5、SHA-1、SHA-2、RIPEMD、或用於HMAC之另一適當雜湊演算法的任一者。
執行單元可接著履行涵蓋訊息之各區塊的迴路(例如，依據第三來源運算元中之訊息的指示長度)。於虛擬碼中，「i」代表針對目前訊息區塊之迴路計數。於各迴路中，執行單元可藉由履行密碼雜湊演算法(H)之操作來計算更新狀態(例如，根據訊息區塊i)，以根據先前狀態(例如，針對迴路i-1)、及目前區塊(例如，訊息區塊i)來產生雜湊值。
在訊息之所有區塊已被併入運作中的雜湊值以後，執行單元可藉由在合併訊息中之最後訊息區塊後填補所得值以產生填補狀態(M)。例如，執行單元可形成具有長度延伸之單一零填補區塊。
執行單元可藉由履行雜湊演算法(H)之操作來計算狀態(State)，以產生初始狀態(IV)上之雜湊值、及與外填補(opad)進行XOR操作之解密金鑰(K)。代表性地，opad可為輸入之位元組x’5c’重複區塊大小(以位元組)至雜湊函數次。
執行單元可藉由履行雜湊演算法(H)之操作來計算 最後狀態(State)，以產生從與具有填補狀態(M)之外填補(opad)的雜湊所得的狀態上之最後雜湊值。於某些實施例中，執行單元可選擇性地截斷最後雜湊值。執行單元可將選擇性地截斷的最後雜湊值儲存為目的地儲存位置(Dst)中之HMAC值或MAC值。
加密該密碼金鑰之一可能優點在於其加碼資料之總量通常是相當小的。例如，密碼金鑰之加密經常可於128位元至256位元之等級。此可協助容許較少的匯流排頻寬使用(假如已加密密碼金鑰位於記憶體中的話)、較少的應使用暫存器(假如已加密密碼金鑰位被儲存於處理器暫存器中的話)，等等。
於其他實施例中，可選擇性地使用金鑰雜湊MAC演算法(涉及MAC所將根據之密碼金鑰)之已評估部分的加密。例如，於某些實施例中，先前提及的IV1及/或IV2之至少一者的加密可選擇性地被使用為針對具有加密金鑰資訊的金鑰雜湊MAC指令之輸入。記得IV1為涉及初始狀態(IV)、以及與內填補值(ipad)進行XOR操作的金鑰(K)之第一初始狀態密碼雜湊的評估。IV2為涉及初始狀態(IV)、以及與外填補值(opad)進行XOR操作的金鑰(K)之第二初始狀態密碼雜湊的評估。圖3顯示區塊334中之IV1及區塊341中之IV2。初始狀態(IV)及金鑰(K)可代表常數。因此，IV1及IV2可被預先計算一次，並選擇性地/潛在地再使用多次。有利地，此可協助避免需要針對由金鑰雜湊MAC演算法所處 理的各訊息計算IV1及IV2，並可因此協助增進性能。此可傾向於在當處理許多小訊息時特別有用，其中IV1及IV2之評估將另代表演算法之總處理的相對較大百分比。因此，於其他實施例中，加密金鑰資訊可包括IV1之加密及/或IV2之加密(例如，IV1及IV2之序連的加密)。
如下以虛擬碼闡明一種適當之具有加密IV1及IV2的金鑰雜湊MAC指令(稱為HMAC_LOCKED_IVs)之一特定範例實施例。此指令可產生符合FIPS-198-1之MAC、或其未來版本。
HMAC_LOCKED_IVs{//輸入Src1 r64//暫存器儲存指標至具有加密IV1及IV2之記憶體位置Src2 r64//暫存器儲存指標至具有訊息m之記憶體位置Src3 r64//暫存器以區塊儲存訊息長度//輸出Dst r512//用以儲存MAC之緊縮資料暫存器IV1∥IV2=decrypt_with_processor_key(Src1)//假如解密失敗則選擇性地提出錯誤State=IV1；//無須再計算IV1，因為其已被預先計算針對(i=0；i<Src3；i++)狀態=H(狀態，Src2[i])；M=pad(狀態)；//形成具有長度延伸之單一0填補區塊State=IV2；//無須再計算IV2，因為其已被預先計算狀態=H(狀態，M)； 返還Dst=狀態；//選擇性地截斷MAC值}
HMAC_LOCKED_IVs指令係類似於先前所述之HMAC_LOCKED_K指令。為了避免混淆說明，將描述不同或額外的特徵而不重複其可能選擇性地相同的所有特徵。然而，應理解：HMAC_LOCKED_K指令亦適用於HMAC_LOCKED_IVs指令，包括所述之變化及替代物。
針對HMAC_LOCKED_IVs指令，取代具有加密金鑰之第一來源運算元(SRC1)，其可具有IV1與IV2之加密組合。例如，IV1及IV2可被序連(依任一順序)，且接著被加密。當該指令被履行時，執行單元可用秘密或機密金鑰(「processor_key」)來解密已加密IV1及IV2，以獲得IV1及IV2。如圖所示，開始狀態(State)可等於IV1。有利地，可能無須履行計算以計算IV1(例如，密碼雜湊及XOR之評估被事先地履行而因此無須被再次履行)。類似地，IV2無須被再計算。反之，IV2可被直接地併入一具有填補及長度延伸狀態(M)之雜湊。
圖6為一種可操作以回應於具有金鑰資訊指示值的金鑰雜湊MAC指令而從金鑰資訊指示值611判定金鑰資訊645之執行單元603的實施例之方塊圖。金鑰資訊指示值為模糊金鑰資訊之範例。金鑰資訊指示值被儲存於其可由該指令所指明或者指示的儲存位置610(例如，暫存器或記憶體位置)中。執行單元包括金鑰資訊判定單元605。執行單元及/或金鑰資訊判定單元可被耦合以接收金鑰資 訊指示值。金鑰資訊判定單元及/或執行單元亦可被耦合至不同組的秘密金鑰資訊604。不同組的秘密金鑰資訊代表其為金鑰資訊判定單元及/或執行單元可存取及可取得的、但非軟體655(例如，特權等級系統軟體)可存取或可取得的秘密。於各個實施例中，不同組的秘密金鑰資訊可包括不同的密碼金鑰、根據不同金鑰之不同對的IV1及IV2、或其他不同組的金鑰資訊。於所示的實施例中，不同組的秘密金鑰資訊為執行單元之部分。於其他實施例中，不同組的秘密金鑰資訊可取代地與執行單元分離，但是與執行單元及/或解密單元耦合。
金鑰資訊判定單元可操作以使用金鑰資訊指示值來從不同組的秘密金鑰資訊604獲得秘密金鑰資訊645。舉例而言，秘密金鑰資訊可包括密碼金鑰、一對IV1及IV2、或涉及金鑰資訊之另一評估。使用金鑰資訊指示值611以判定秘密金鑰資訊645之不同方式被考量。金鑰資訊指示值係用以於文中被廣泛地解讀為任何多種不同類型的資訊，其可被用以選擇、識別、或者指示金鑰資訊。
於某些實施例中，金鑰資訊指示值無法本身包括任何金鑰資訊；或至少可包括其針對特定實施方式所想要的安全性等級未被妥協之金鑰資訊的僅一夠小的子集。於某些實施例中，不同組的秘密金鑰資訊604可被排序於列表、表格、陣列、或其他排列配置中。金鑰資訊指示值可代表指標、偏移、編號、或其他指示符，用以選擇或指示排序配置中之特定組的秘密金鑰資訊。
於其他實施例中，金鑰資訊指示值可為識別符。不同組的秘密金鑰資訊可無須被配置以任何特定的順序。然而，不同組秘密金鑰資訊之各者可具有不同的相應獨特識別符。例如，第一組可具有識別符「00000000」，第二組可具有識別符「10111101」，第三組可具有識別符「11110100」，依此類推。金鑰資訊指示值中之識別符可吻合一組金鑰資訊之識別符，以便選擇或指示該金鑰資訊。例如，金鑰資訊指示值可包括識別符「00000000」，用以指示該第一組金鑰資訊。這些僅為少許說明性範例。使用金鑰資訊指示值以指示一多數組金鑰資訊之其他方式將是那些熟悉此技藝人士所清楚明白的且具有本發明之優點。
金鑰雜湊MAC單元606係與金鑰資訊判定單元605耦合，並可接收秘密金鑰資訊645。金鑰雜湊MAC單元可使用秘密金鑰資訊以計算針對訊息之MAC，如文中別處所述者。MAC可與秘密金鑰資訊一致但非與金鑰資訊指示值611一致。有利地，秘密金鑰資訊645可回應於該指令而由執行單元及/或其處理器所產生，但秘密金鑰資訊可為軟體655永遠不可取得或存取的。
圖7為一種可操作以回應於具有可識別金鑰資訊的金鑰雜湊MAC指令而從可識別金鑰資訊711判定識別秘密金鑰資訊745之執行單元703的實施例之方塊圖。可識別金鑰資訊為模糊及可識別金鑰資訊之範例。可識別金鑰資訊被儲存於其可由該指令所指明或者指示的儲存位置710 (例如，暫存器或記憶體位置)中。執行單元包括金鑰資訊判定和識別單元605。執行單元及/或金鑰資訊判定和識別單元可被耦合以接收可識別金鑰資訊。金鑰資訊判定和識別單元及/或執行單元亦可被耦合至秘密704，其為金鑰資訊判定和識別單元及/或執行單元可存取及可取得的、但非軟體755(例如，特權等級系統軟體)可存取或可取得的。於所示的實施例中，不同組的秘密金鑰資訊為執行單元之部分。於其他實施例中，不同組的秘密金鑰資訊可取代地與執行單元分離，但是與執行單元及/或解密單元耦合。
金鑰資訊判定和識別單元可操作以使用可識別金鑰資訊來獲得已識別秘密金鑰資訊745。舉例而言，已識別秘密金鑰資訊可包括密碼金鑰、一對IV1及IV2、或涉及金鑰資訊之另一評估。金鑰資訊判定及識別單元可履行對於可識別金鑰資訊711之完整性檢查。於某些實施例中，可識別金鑰資訊可包括金鑰資訊之已加密且可識別版本(例如，將被用於MAC之金鑰、根據該將被用於MAC之金鑰的IV1和IV2，等等)。識別單元可操作以解密並識別可識別金鑰資訊，其係使用可包括秘密或隱藏密碼金鑰之秘密704。舉例而言，可識別金鑰資訊可包括額外識別資訊(例如，額外位元)除了加密金鑰資訊以外。解密單元可操作以使用這些額外位元於解密金鑰之識別來確保其為真實的。
舉例而言，於某些實施例中，其中包括有執行單元之 處理器可具有編碼金鑰指令於其指令集中。編碼金鑰指令可被履行以一金鑰，其將被用於金鑰雜湊MAC或涉及此一金鑰之IV1和IV2。處理器可履行編碼金鑰指令以產生可識別金鑰資訊加上額外識別資訊。另一方面，金鑰繞回演算法可選擇性地被用以提供已加密且可識別金鑰或一組一或更多數學評估。
識別可能失敗，假如所產生的實際金鑰不是所預期者(例如，識別資訊之額外位元指示真實性之缺乏)。於某些實施例中，假如欲識別可識別金鑰資訊之企圖不成功，則執行單元可通知錯誤756。例如，錯誤可被傳遞至軟體(例如，作業系統之錯誤處置器)。於此一情況下，無輸出將被計算。
金鑰雜湊MAC單元706係與金鑰資訊判定和識別單元705耦合，並可接收已識別秘密金鑰資訊745。金鑰雜湊MAC單元可使用已識別秘密金鑰資訊以計算針對訊息之MAC，如文中別處所述者。MAC可與已識別秘密金鑰資訊一致但非與可識別金鑰資訊711一致。有利地，已識別秘密金鑰資訊745可回應於該指令而由執行單元及/或其處理器所產生，但可識別金鑰資訊可為軟體755永遠不可取得或存取的。
履行單一具有模糊金鑰資訊的金鑰雜湊MAC指令可能佔用大量的處理器時脈循環。例如，欲處理訊息之各區塊可能需要約100循環或更多之等級，根據特定演算法及其中其所被實施之架構。此外，訊息可具有潛在地相當多 的訊息區塊。因此，有可能其該指令可能在其完成之前被中斷。於具有模糊金鑰資訊之指令的情況下，於某些實施例中，數個不同方式之至少一種可選擇性地被用以協助確保其部分狀態(實際金鑰可從該部分狀態導出)不會變為軟體可見的。
一種可能方式是以一非軟體可存取之處理器的秘密金鑰來加密與金鑰雜湊MAC指令之履行相關的中間狀態，並接著儲存該已加密中間狀態至儲存位置。在中斷已被解決之後，已加密中間狀態可被擷取、解密，且演算法可重新開始以該中間狀態。另一可能方式是丟掉或拋棄與金鑰雜湊MAC指令之履行相關的中間狀態。在中斷被解決之後，金鑰雜湊MAC演算法可重新開始而不使用中間狀態。又另一可能方式是使該指令限制訊息於既定數目的訊息區塊。例如，一可能的限制是數千(例如，<5000)之等級，以致變得較不可能其訊息將被中斷。
於其他實施例中，特定實施方式可能不想要保護金鑰資訊。例如，金鑰可能是短暫存活的金鑰，其僅用於單一訊息、或一些訊息，且該些訊息可能不是極重要的，等等。於此等情況下，可能無須模糊該金鑰資訊。其他實施例係關於其未被模糊之具有金鑰資訊的金鑰雜湊MAC指令。這些指令可類似於文中所揭露之其他指令，除了其取代指示模糊金鑰資訊而可指示實際金鑰資訊。實際金鑰資訊可被儲存於其為軟體可存取的記憶體位置或其他儲存位置中。適當金鑰資訊之範例包括文中別處所揭露之多種類 型的金鑰資訊，諸如(例如)密碼金鑰(其將被用於金鑰雜湊MAC演算法)、涉及此一金鑰之IV1和IV2，等等。可能無須解密或者中斷該金鑰資訊，因為其未被模糊，反之其可被直接地用於其金鑰雜湊MAC演算法。
如下以虛擬碼闡明一種適當之具有加密密碼金鑰的金鑰雜湊MAC指令(稱為HMAC_LOCKED_K)之一特定範例實施例。此指令可產生符合FIPS-198-1之MAC、或其未來版本。
HMAC_NOT_LOCKED_K{//輸入Src1 r64//暫存器儲存指標至具有金鑰(K)之記憶體位置Src2 r64//暫存器儲存指標至具有訊息m之記憶體位置Src3 r64//暫存器以區塊儲存訊息長度//輸出Dst r512//用以儲存MAC之緊縮資料暫存器K=載入(Src1)//無須解密或其他去模糊狀態=H(IV,(K XOR ipad))；//計算IV1針對(i=0；i<Src3；i++)狀態=H(狀態，Src2[i])；M=pad(狀態)；//形成具有長度延伸之單一0填補區塊狀態=H(IV,(K XOR opad))；//計算IV2狀態=H(狀態，M)；返還Dst=狀態；//選擇性地截斷MAC值}
HMAC_NOT_LOCKED_K指令係類似於先前所述之HMAC_LOCKED_K指令。為了避免混淆說明，將描述不同或額外的特徵而不重複其可能選擇性地相同的所有特徵。然而，應理解：HMAC_LOCKED_K指令亦適用於HMAC_NOT_LOCKED_K指令，包括所述之變化及替代物，除了有關於未被加密之金鑰的形態。於HMAC_NOT_LOCKED_K指令中，第一來源運算元(Src1)具有其將被用於HMAC演算法之實際密碼金鑰。其未被加密。無須將其解密。其未被模糊之具有金鑰資訊的金鑰雜湊MAC指令的另一實施例是一實施例，其指示具有未加密IV1及IV2(結果MAC所將根據的且為一致者)之儲存位置。
圖8為一種具有模糊金鑰資訊的金鑰雜湊MAC指令801之範例實施例的方塊圖。該指令包括操作碼或運算碼860。運算碼可代表複數位元或者一或更多欄位，其可操作以識別待履行的指令及/或操作(例如，金鑰雜湊MAC操作)。該指令亦包括訊息指示欄位808，用以指示訊息之位置；模糊金鑰資訊指示欄位809，用以指示模糊金鑰資訊之位置；選擇性目的地儲存位置指示欄位861，用以指示其中MAC所將被儲存之目的地儲存位置。舉例而言，這些欄位之各者可包括位元以指明暫存器之位址、記憶體位置、或針對相關運算元之其他儲存位置。另一方面，一或更多這些儲存位置可選擇性地隱含或固有該指令(例如，運算碼)，而非被指明。當作另一範例，於某些 實施例中，取代目的地指明欄位，用於訊息及/或模糊金鑰資訊之儲存位置可選擇性地被隱含地再使用於目的地運算元。於某些實施例中，該指令亦可選擇性地具有雜湊演算法指示欄位862，用以指示由該指令及/或該運算碼所支援的複數不同雜湊演算法之一者。於某些實施例中，該指令亦可選擇性地具有數個區塊指示欄位863，用以指示訊息之數個區塊。於某些實施例中，該指令亦可選擇性地具有MAC長度指示欄位864，用以指示其將被儲存之MAC的長度(例如，MAC所將被截斷至之長度)。欄位862-864為選擇性而非必要的。替代實施例可包括所示欄位之子集及/或可加入額外的欄位。欄位之所示的配置並非必要，反之該些欄位可被不同地重新配置。此外，該些欄位之各者可相連組的位元所組成，或者可包括其邏輯上代表該欄位之非相連或分離的位元。
範例核心架構，處理器，及電腦架構
處理器核心可被實施以不同方式、用於不同目的、以及於不同處理器中。例如，此類核心之實施方式可包括：1)用於通用計算之通用依序核心；2)用於通用計算之高性能通用失序核心；3)主要用於圖形及/或科學(通量)計算之特殊用途核心。不同處理器之實施方式可包括：1)CPU，其包括用於通用計算之一或更多通用依序核心及/或用於通用計算之一或更多通用失序核心；及2)共處理器，其包括主要用於圖形及/或科學(通量)之一或更 多特殊用途核心。此等不同處理器導致不同的電腦系統架構，其可包括：1)在來自該CPU之分離晶片上的共處理器；2)在與CPU相同的封裝中之分離晶粒上的共處理器；3)在與CPU相同的晶粒上的共處理器(於該情況下，此一處理器有時被稱為特殊用途邏輯，諸如集成圖形及/或科學(通量)邏輯、或稱為特殊用途核心)；及4)在一可包括於相同晶粒上之所述CPU(有時稱為應用程式核心或應用程式處理器)、上述共處理器、及額外功能的晶片上之系統。範例核心架構被描述於下，接續著範例處理器及電腦架構之描述。
範例核心架構 依序或失序核心方塊圖
圖9A為闡明範例依序管線及範例暫存器重新命名、失序問題/執行管線兩者之方塊圖，依據本發明之實施例。圖9B為一方塊圖，其闡明將包括於依據本發明之實施例的處理器中之依序架構核心之範例實施例及範例暫存器重新命名、失序問題/執行架構核心兩者。圖9A-B中之實線方盒係闡明依序管線及依序核心，而虛線方盒之選擇性加入係闡明暫存器重新命名、失序問題/執行管線及核心。假設其依序形態為失序形態之子集，將描述失序形態。
於圖9A中，處理器管線900包括提取級902、長度解碼級904、解碼級906、配置級908、重新命名級910、 排程(亦已知為分派或發送)級912、暫存器讀取/記憶體讀取級914、執行級916、寫入回/記憶體/寫入級918、例外處置級922、及確定級924。
圖9B顯示處理器核心990，其包括一耦合至執行單元引擎單元950之前端單元930，且兩者均耦合至記憶體單元970。核心990可為減少指令集計算(RISC)核心、複雜指令集計算(CISC)核心、極長指令字元(VLIW)核心、或者併合或替代核心類型。當作又另一種選擇，核心990可為特殊用途核心，諸如(例如)網路或通訊核心、壓縮引擎、共處理器核心、通用計算圖形處理單元(GPGPU)核心、圖形核心，等等。
前端單元930包括一分支預測單元932，其係耦合至指令快取單元934，其係耦合至指令變換後備緩衝(TLB)936，其係耦合至指令提取單元938，其係耦合至解碼單元940。解碼單元940(或解碼器)可解碼指令；並可將以下產生為輸出：一或更多微操作、微碼進入點、微指令、其他指令、或其他控制信號，其被解碼自(或者反應)、或被衍生自原始指令。解碼單元940可使用各種不同的機制來實施。適當機制之範例包括(但不限定於)查找表、硬體實施方式、可編程邏輯陣列(PLA)、微碼唯讀記憶體(ROM)，等等。於一實施例中，核心990包括微碼ROM或者儲存用於某些巨指令之微碼的其他媒體(例如，於解碼單元940中或者於前端單元930內)。解碼單元940被耦合至執行引擎單元950中之重新命名/配 置器單元952。
執行引擎單元950包括重新命名/配置器單元952，其係耦合至撤回單元954及一組一或更多排程器單元956。排程器單元956代表任何數目的不同排程器，包括保留站、中央指令窗，等等。排程器單元956被耦合至實體暫存器檔單元958。實體暫存器檔單元958之各者代表一或更多實體暫存器檔，其不同者係儲存一或更多不同的資料類型，諸如純量整數、純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點、狀態(例如，其為下一待執行指令之位址的指令指標)，等等。於一實施例中，實體暫存器檔單元958包含向量暫存器單元、寫入遮蔽暫存器單元、及純量暫存器單元。這些暫存器單元可提供架構向量暫存器、向量遮蔽暫存器、及通用暫存器。實體暫存器檔單元958係由撤回單元954所重疊以闡明其中暫存器重新命名及失序執行可被實施之各種方式(例如，使用記錄器緩衝器和撤回暫存器檔；使用未來檔、歷史緩衝器、和撤回暫存器檔；使用暫存器映圖和暫存器池，等等)。撤回單元954及實體暫存器檔單元958被耦合至執行叢集960。執行叢集960包括一組一或更多執行單元962及一組一或更多記憶體存取單元964。執行單元962可履行各種操作(例如，偏移、相加、相減、相乘)以及於各種類型的資料上(例如，純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點)。雖然某些實施例可包括數個專屬於特定功能或功能集之執行單元，但其他實施例可包括僅一個執 行單元或者全部履行所有功能之多數執行單元。排程器單元956、實體暫存器檔單元958、及執行叢集960被顯示為可能複數的，因為某些實施例係針對某些類型的資料/操作產生分離的管線(例如，純量整數管線、純量浮點/緊縮整數/緊縮浮點/向量整數/向量浮點管線、及/或記憶體存取管線，其各具有本身的排程器單元、實體暫存器檔單元、及/或執行叢集-且於分離記憶體存取管線之情況下，某些實施例被實施於其中僅有此管線之執行叢集具有記憶體存取單元964)。亦應理解：當使用分離管線時，這些管線之一或更多者可為失序發送/執行而其他者為依序。
該組記憶體存取單元964被耦合至記憶體單元970，其包括資料TLB單元972，其耦合至資料快取單元974，其耦合至第二階(L2)快取單元976。於一範例實施例中，記憶體存取單元964可包括載入單元、儲存位址單元、及儲存資料單元，其各者係耦合至記憶體單元970中之資料TLB單元972。指令快取單元934被進一步耦合至記憶體單元970中之第二階(L2)快取單元976。L2快取單元976被耦合至一或更多其他階的快取且最終至主記憶體。
舉例而言，範例暫存器重新命名、失序發送/執行核心架構可實施管線900如下：1)指令提取938履行提取和長度解碼級902和904；2)解碼單元940履行解碼級906；3)重新命名/配置器單元952履行配置級908和重 新命名級910；4)排程器單元956履行排程級912；5)實體暫存器檔單元958和記憶體單元970履行暫存器讀取/記憶體讀取級914；執行叢集960履行執行級916；6)記憶體單元970和實體暫存器檔單元958履行寫入回/記憶體寫入級918；7)各個單元可參與例外處置級922；及8)撤回單元954和實體暫存器檔單元958履行確定級924。
核心990可支援一或更多指令集(例如，x86指令集，具有其已被加入以較新版本之某些延伸)；MIPS Technologies of Sunnyvale,CA之MIPS指令集；ARM Holdings of Sunnyvale,CA之ARM指令集(具有諸如NEON之選擇性額外延伸)，包括文中所述之指令。於一實施例中，核心990包括支援緊縮資料指令集延伸(例如，AVX1、AVX2)之邏輯，藉此容許由許多多媒體應用程式所使用的操作使用緊縮資料來履行。
應理解：核心可支援多線程(執行二或更多平行組的操作或線緒)，並可以多種方式執行，包括時間切割多線程、同時多線程(其中單一實體核心提供邏輯核心給其實體核心正同時地多線程之每一線緒)、或者其組合(例如，時間切割提取和解碼以及之後的同時多線程，諸如Intel® Hyperthreading科技)。
雖然暫存器重新命名被描述於失序執行之背景，但應理解其暫存器重新命名可被使用於依序架構。雖然處理器之所述的實施例亦包括分離的指令和資料快取單元 934/974以及共享L2快取單元976，但替代實施例可具有針對指令和資料兩者之單一內部快取，諸如(例如)第一階(L1)內部快取、或多階內部快取。於某些實施例中，該系統可包括內部快取與外部快取之組合，該外部快取是位於核心及/或處理器之外部。替代地，所有快取可於核心及/或處理器之外部。
特定範例依序核心架構
圖10A-B闡明更特定的範例依序核心架構之方塊圖，該核心將為晶片中之數個邏輯區塊之一(包括相同類型及/或不同類型之其他核心)。邏輯區塊係透過高頻寬互連網路(例如，環狀網路)來通訊，利用某些固定功能邏輯、記憶體I/O介面、及其他必要I/O邏輯，根據其應用而定。
圖10A為單處理器核心之方塊圖，連同與晶粒上互連網路1002之其連接、以及第二階(L2)快取1004之其本地子集，依據本發明之實施例。於一實施例中，指令解碼器1000支援具有緊縮資料指令集延伸之x86指令集。L1快取1006容許針對快取記憶體之低潛時存取入純量及向量單元。雖然於一實施例中(為了簡化設計)，純量單元1008及向量單元1010使用分離的暫存器組(個別地，純量暫存器11012及向量暫存器1014)，且於其間轉移的資料被寫入至記憶體並接著從第一階(L1)快取1006被讀取回；但本發明之替代實施例可使用不同的方式(例 如，使用單一暫存器組或者包括一通訊路徑，其容許資料被轉移於兩暫存器檔之間而不被寫入及讀取回)。
L2快取1004之本地子集為其被劃分為分離本地子集(每一處理器核心有一個)之總體L2快取的部分。各處理器核心具有一直接存取路徑通至L2快取1004之其本身的本地子集。由處理器核心所讀取的資料被儲存於其L2快取子集1004中且可被快速地存取，平行於存取其本身本地L2快取子集之其他處理器核心。由處理器核心所寫入之資料被儲存於其本身的L2快取子集1004中且被清除自其他子集，假如需要的話。環狀網路確保共享資料之一致性。環狀網路為雙向的，以容許諸如處理器核心、L2快取及其他邏輯區塊等代理於晶片內部彼此通訊。各環狀資料路徑於每方向為1012位元寬。
圖10B為圖10A中之處理器核心的部分之延伸視圖，依據本發明之實施例。圖10B包括L1快取1004之L1資料快取1006A部分、以及有關向量單元1010和向量暫存器1014之更多細節。明確地，向量單元1010為16寬的向量處理單元(VPU)(參見16寬的ALU 1028)，其係執行整數、單精確度浮點、及雙精確度浮點指令之一或更多者。VPU支援以拌合單元1020拌合暫存器輸入、以數字轉換單元1022A-B之數字轉換、及於記憶體輸入上以複製單元1024之複製。寫入遮蔽暫存器1026容許斷定結果向量寫入。
具有集成記憶體控制器及圖形之處理器
圖11為一種處理器1100之方塊圖，該處理器1700可具有多於一個核心、可具有集成記憶體控制器、且可具有集成圖形，依據本發明之實施例。圖11中之實線方塊闡明處理器1100，其具有單核心1102A、系統代理1110、一組一或更多匯流排控制器單元1116；而虛線方塊之選擇性加入闡明一替代處理器1100，其具有多核心1102A-N、系統代理單元1110中之一組一或更多集成記憶體控制器單元1114、及特殊用途邏輯1108。
因此，處理器1100之不同實施方式可包括：1)CPU，具有其為集成圖形及/或科學(通量)邏輯(其可包括一或更多核心)之特殊用途邏輯1108、及其為一或更多通用核心(例如，通用依序核心、通用失序核心、兩者之組合)之核心1102A-N；2)共處理器，具有其為主要用於圖形及/或科學(通量)之大量特殊用途核心的核心1102A-N；及3)共處理器，具有其為大量通用依序核心的核心1102A-N。因此，處理器1100可為通用處理器、共處理器或特殊用途處理器，諸如(例如)網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU(通用圖形處理單元)、高通量多數集成核心(MIC)共處理器(包括30或更多核心)、嵌入式處理器，等等。該處理器可被實施於一或更多晶片上。處理器1100可為一或更多基底之部分及/或可被實施於其上，使用數個製程技術之任一者，諸如(例如)BiCMOS、CMOS、或NMOS。
記憶體階層包括該些核心內之一或更多階快取、一組或者一或更多共享快取單元1106、及耦合至該組集成記憶體控制器單元1114之額外記憶體(未顯示)。該組共享快取單元1106可包括一或更多中階快取，諸如第二階(L2)、第三階(L3)、第四階(L4)、或其他階快取、最後階快取(LLC)、及/或其組合。雖然於一實施例中環狀為基的互連單元1112將以下裝置互連：集成圖形邏輯1108、該組共享快取單元1106、及系統代理單元1110/集成記憶體單元1114，但替代實施例可使用任何數目之眾所周知的技術以互連此等單元。於一實施例中，一致性被維持於一或更多快取單元1106與核心1102-A-N之間。
於某些實施例中，一或更多核心1102A-N能夠進行多線程。系統代理1110包括協調並操作核心1102A-N之那些組件。系統代理單元1110可包括(例如)電力控制單元(PCU)及顯示單元。PCU可為或者包括用以調節核心1102A-N及集成圖形邏輯1108之電力狀態所需的邏輯和組件。顯示單元係用以驅動一或更多外部連接的顯示。
核心1102A-N可針對架構指令集為同質的或異質的；亦即，二或更多核心1102A-N可執行相同的指令集，而其他者可執行該指令集或不同指令集之僅一子集。
範例電腦架構
圖12-21為範例電腦架構之方塊圖。用於膝上型電 腦、桌上型電腦、手持式PC、個人數位助理、工程工作站、伺服器、網路裝置、網路集線器、開關、嵌入式處理器、數位信號處理器(DSP)、圖形裝置、視頻遊戲裝置、機上盒、微控制器、行動電話、可攜式媒體播放器、手持式裝置、及各種其他電子裝置之技術中已知的其他系統設計和組態亦為適當的。通常，能夠結合處理器及/或其他執行邏輯(如文中所揭露者)之多種系統或電子裝置為一般性適當的。
現在參考圖12，其顯示依據本發明之一實施例的系統1200之方塊圖。系統1200可包括一或更多處理器1210、1215，其被耦合至控制器集線器1220。於一實施例中，控制器集線器1220包括圖形記憶體控制器集線器(GMCH)1290及輸入/輸出集線器(IOH)1250(其可於分離的晶片上)；GMCH 1290包括記憶體及圖形控制器(耦合至記憶體1240及共處理器1245)；IOH 1250為通至GMCH 1290之耦合輸入/輸出(I/O)裝置1260。另一方面，記憶體與圖形控制器之一或兩者被集成於處理器內(如文中所述者)，記憶體1240及共處理器1245被直接地耦合至處理器1210、及具有IOH 1250之單一晶片中的控制器集線器1220。
額外處理器1215之選擇性本質於圖12中被標示以斷線。各處理器1210、1215可包括文中所述的處理核心之一或更多者並可為處理器1100之某版本。
記憶體1240可為(例如)動態隨機存取記憶體 (DRAM)、相位改變記憶體(PCM)、或兩者之組合。針對至少一實施例，控制器集線器1220經由諸如前側匯流排(FSB)等多點分支匯流排、諸如QuickPath互連(QPI)等點對點介面、或類似連接1295而與處理器1210、1215通訊。
於一實施例中，共處理器1245為特殊用途處理器，諸如(例如)高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌入式處理器，等等。於一實施例中，控制器集線器1220可包括集成圖形加速器。
於實體資源1210、1215間可有多樣差異，針對價值矩陣之譜，包括架構、微架構、熱、功率耗損特性，等等。
於一實施例中，處理器1210執行其控制一般類型之資料處理操作的指令。指令內所嵌入者可為共處理器指令。處理器1210辨識這些共處理器指令為其應由裝附之共處理器1245所執行的類型。因此，處理器1210將共處理器匯流排或其他互連上之這些共處理器指令(或代表共處理器指令之控制信號)發送至共處理器1245。共處理器1245接受並執行該些接收的共處理器指令。
現在參考圖13，其顯示依據本發明之實施例的第一更特定範例系統1300之方塊圖。如圖13中所示，多處理器系統1300為點對點互連系統，並包括經由點對點互連1350而耦合之第一處理器1370及第二處理器1380。處理 器1370及1380之每一者可為處理器1100之某版本。於本發明之一實施例中，處理器1370及1380個別為處理器1210及1215，而共處理器1338為共處理器1245。於另一實施例中，處理器1370及1380個別為處理器1210及共處理器1245。
處理器1370及1380被顯示為個別地包括集成記憶體控制器(IMC)單元1372及1382。處理器1370亦包括其匯流排控制器單元點對點(P-P)介面1376及1378之部分；類似地，第二處理器1380包括P-P介面1386及1388。處理器1370、1380可使用P-P介面電路1378、1388而經由點對點(P-P)介面1350來交換資訊。如圖13中所示，IMC 1372及1382將處理器耦合至個別記憶體，亦即記憶體1332及記憶體1334，其可為本地地裝附至個別處理器之主記憶體的部分。
處理器1370、1380可各經由個別的P-P介面1352、1354而與晶片組1390交換資訊，使用點對點介面電路1376、1394、1386、1398。晶片組1390可經由高性能介面1339而選擇性地與共處理器1338交換資訊。於一實施例中，共處理器1338為特殊用途處理器，諸如(例如)高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌入式處理器，等等。
共享快取(未顯示)可被包括於任一處理器中或者於兩處理器外部，而經由P-P互連與處理器連接，以致處理器之任一者或兩者的本地快取資訊可被儲存於共享快取 中，假如處理器被置於低功率模式時。
晶片組1390可經由一介面1396而被耦合至第一匯流排1316。於一實施例中，第一匯流排1316可為周邊組件互連(PCI)匯流排、或者諸如PCI快速匯流排或其他第三代I/O互連匯流排等匯流排，雖然本發明之範圍未如此限制。
如圖13中所示，各種I/O裝置1314可被耦合至第一匯流排1316，連同匯流排橋1318，其係將第一匯流排1316耦合至第二匯流排1320。於一實施例中，一或更多額外處理器1315(諸如共處理器、高通量MIC處理器、GPGPU加速器(諸如，例如，圖形加速器或數位信號處理(DSP)單元)、場可編程閘極陣列、或任何其他處理器)被耦合至第一匯流排1316。於一實施例中，第二匯流排1320可為低管腳數(LPC)匯流排。各個裝置可被耦合至第二匯流排1320，其包括(例如)鍵盤/滑鼠1322、通訊裝置1327、及資料儲存單元1328，諸如磁碟機或其他大量儲存裝置(其可包括指令/碼及資料1330)，於一實施例中。此外，音頻I/O 1324可被耦合至第二匯流排1320。注意：其他架構是可能的。例如，取代圖13之點對點架構，系統可實施多點分支匯流排其他此類架構。
現在參考圖14，其顯示依據本發明之實施例的第二更特定範例系統1400之方塊圖。圖13與14中之類似元件具有類似的參考數字，且圖13之某些形態已從圖14省 略以免混淆圖14之其他形態。
圖14闡明其處理器1370、1380可包括集成記憶體及I/O控制邏輯(「CL」)1372和1382，個別地。因此，CL 1372、1382包括集成記憶體控制器單元並包括I/O控制邏輯。圖14闡明其不僅記憶體1332、1334被耦合至CL 1372、1382，同時其I/O裝置1414亦被耦合至控制邏輯1372、1382。舊有I/O裝置1415被耦合至晶片組1390。
現在參考圖15，其顯示依據本發明之一實施例的SoC 1500之方塊圖。圖11中之類似元件具有類似的參考數字。同時，虛線方塊為更多先進SoC上之選擇性特徵。於圖15中，互連單元1502被耦合至：應用程式處理器1510，其包括一組一或更多核心142A-N及共享快取單元1106；系統代理單元1110；匯流排控制器單元1116；集成記憶體控制器單元1114；一組一或更多共處理器1520，其可包括集成圖形邏輯、影像處理器、音頻處理器、及視頻處理器；靜態隨機存取記憶體(SRAM)單元1530；直接記憶體存取(DMA)單元1532；及顯示單元1540，用以耦合至一或更多外部顯示。於一實施例中，共處理器1520包括特殊用途處理器，諸如(例如)網路或通訊處理器、壓縮引擎、GPGPU、高通量MIC處理器、嵌入式處理器，等等。
文中所揭露之機制的實施例可被實施以硬體、軟體、韌體、或此等實施方式之組合。本發明之實施例可被實施 為電腦程式或程式碼，其被執行於可編程系統上，該可編程系統包含至少一處理器、儲存系統(包括揮發性和非揮發性記憶體及/或儲存元件)、至少一輸入裝置、及至少一輸出裝置。
程式碼(諸如圖13中所示之碼1330)可被應用於輸入指令以履行文中所述之功能並產生輸出資訊。輸出資訊可被應用於一或更多輸出裝置，以已知的方式。為了本申請案之目的，處理系統包括任何系統，其具有處理器，諸如(例如)數位信號處理器(DSP)、微控制器、特定應用積體電路(ASIC)、或微處理器。
程式碼可被實施以高階程序或目標導向的編程語言來與處理系統通訊。程式碼亦可被實施以組合或機器語言，假如想要的話。事實上，文中所述之機制在範圍上不限於任何特定編程語言。於任何情況下，該語言可為編譯或解讀語言。
至少一實施例之一或更多形態可由其儲存在機器可讀取媒體上之代表性指令所實施，該機器可讀取媒體代表處理器內之各個邏輯，當由機器讀取時造成該機器製造邏輯以履行文中所述之技術。此等表示(已知為「IP核心」)可被儲存在有形的、機器可讀取媒體上，且被供應至各個消費者或製造設施以載入其實際上製造該邏輯或處理器之製造機器。
此類機器可讀取儲存媒體可包括(無限制)由機器或裝置所製造或形成之物件的非暫態、有形配置，包括：儲 存媒體，諸如硬碟、包括軟碟、光碟、微型碟唯讀記憶體(CD-ROM)、微型碟可再寫入(CD-RW)、及磁光碟等任何其他類型的碟片；半導體裝置，諸如唯讀記憶體(ROM)、諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、可抹除可編程唯讀記憶體(EPROM)等隨機存取記憶體(RAM)、快閃記憶體、電可抹除可編程唯讀記憶體(EEPROM)、相位改變記憶體(PCM)、磁或光學卡、或者適於儲存電子指令之任何其他類型的媒體。
因此，本發明之實施例亦包括含有指令或含有諸如硬體描述語言(HDL)等設計資料之非暫態、有形的機器可讀取媒體，該硬體描述語言(HDL)係定義文中所述之結構、電路、設備、處理器及/或系統特徵。此類實施例亦可被稱為程式產品。
仿真(包括二元翻譯、碼變形，等等)
於某些情況下，指令轉換器可被用以將來自來源指令集之指令轉換至目標指令集。例如，指令轉換器可將指令翻譯(例如，使用靜態二元翻譯、動態二元翻譯，包括動態編譯)、變形、仿真、或者轉換至一或更多其他指令以供由核心所處理。指令轉換器可被實施以軟體、硬體、韌體、或其組合。指令轉換器可位於處理器上、處理器外、或者部分於處理器上而部分於處理器外。
圖16為一種對照軟體指令轉換器之使用的方塊圖， 該轉換器係用以將來源指令集中之二元指令轉換至目標指令集中之二元指令，依據本發明之實施例。於所述之實施例中，指令轉換器為一種軟體指令轉換器，雖然替代地該指令轉換器亦可被實施以軟體、韌體、硬體、或其各種組合。圖16顯示一種高階語言1602之程式可使用x86編譯器1604而被編譯以產生x86二元碼1606，其可由具有至少一x86指令集核心之處理器1616來本機地執行。具有至少一x86指令集核心之處理器1616代表任何處理器，其可藉由可相容地執行或者處理以下事項來履行實質上如一種具有至少一x86指令集核心之Intel處理器的相同功能：(1)Intel x86指令集核心之指令集的實質部分或者(2)針對運作於具有至少一x86指令集核心之Intel處理器上的應用程式或其他軟體之物件碼版本，以獲得如具有至少一x86指令集核心之Intel處理器的相同結果。x86編譯器1604代表一種編譯器，其可操作以產生x86二元碼1606(例如，物件碼)，其可(具有或沒有額外鏈結處理)被執行於具有至少一x86指令集核心之處理器1616上。類似地，圖16顯示高階語言1602之程式可使用替代的指令集編譯器1608而被編譯以產生替代的指令集二元碼1610，其可由沒有至少一x86指令集核心之處理器1614來本機地執行(例如，具有其執行MIPS Technologies of Sunnyvale,CA之MIPS指令集及/或其執行ARM Holdings of Sunnyvale,CA之ARM指令集的核心之處理器)。指令轉換器1612被用以將x86二元碼1606 轉換為其可由沒有至少一x86指令集核心之處理器1614來本機地執行的碼。已轉換碼不太可能相同於替代的指令集二元碼1610，因為能夠執行此功能之指令很難製造；然而，已轉換碼將完成一般性操作並由來自替代指令集之指令所組成。因此，指令轉換器1612代表軟體、韌體、硬體、或其組合，其(透過仿真、模擬或任何其他程序)容許處理器或其他不具有x86指令集處理器或核心的電子裝置來執行x86二元碼1606。
針對圖3-8之任一者所述之組件、特徵、及細節亦可選擇性地應用於圖1-2之任一者。再者，針對設備之任一者所述之組件、特徵、及細節亦可選擇性地應用於其在實施例中可由及/或以此類設備所履行的方法之任一者。文中所述的處理器之任一者可被包括於文中所揭露的電腦系統之任一者(例如，圖12-15)。於某些實施例中，電腦系統可包括動態隨機存取記憶體(DRAM)。替代地，電腦系統可包括其不需被更新之揮發性記憶體的類型或者快閃記憶體。文中所揭露之指令可被履行以文中所示之任何處理器，其具有文中所示之任何微架構，於文中所示之任何系統上。
於說明書及申請專利範圍中，術語「耦合」及/或「連接」(連同其衍生詞)可被使用。這些術語並非被用為彼此的同義詞。反之，於實施例中，「連接」可被用以指示其二或更多元件係彼此直接地實體及/或電氣接觸。「耦合」可表示二或更多元件係彼此直接地物理及/或電 氣接觸。然而，「耦合」亦可表示其二或更多元件不是彼此直接接觸，而仍彼此合作或互動。例如，執行單元可透過一或更多中間組件而與暫存器及/或解碼單元耦合。於圖形中，箭號被用以顯示連接或耦合。
術語「及/或」可已被使用。如文中所使用者，術語「及/或」表示一者或另一者或兩者(例如，A及/或B表示A或B或A與B兩者)。
於以上說明中，已提出數個特定細節以提供實施例之透徹瞭解。然而，其他實施例可被實行而無這些特定的細節。本發明之範圍並非由以上所提供的特定範例來決定，而僅由底下的申請專利範圍來決定。於其他例子中，眾所周知的電路、結構、裝置、及操作已被顯示於方塊圖形式及/或無細節地，以避免妨礙對描述之瞭解。在適當情況下，參考數字、或參考數字之末端部已被重複於圖形中以指示相應的或類似的元件，其可選擇性地具有類似的或相同的特性，除非另有指明或清楚明白的。
某些操作可由硬體組件來履行，或者可被實施以機器可執行或電路可執行指令，其可被用以致使及/或導致以指令編程之機器、電路、或硬體組件(例如，處理器、處理器之部分、電路，等等)履行該些操作。該些操作亦可選擇性地由硬體與軟體之組合來履行。處理器、機器、電路、或硬體可包括特定或特殊的電路或其他邏輯(例如，潛在地與韌體及/或軟體結合之硬體)，其可操作以執行及/或處理指令並回應於該指令而儲存結果。
某些實施例包括製造物件(例如，電腦程式產品)，其包括機器可讀取媒體。媒體可包括一種機制，其係以可由機器讀取之形式提供(例如，儲存)資訊。機器可讀取媒體可提供(或於其上儲存)指令或指令序列，其(假如及/或當由機器執行時)可操作以致使機器履行及/或導致機器履行文中所揭露的操作、方法、或技術之一。
於某些實施例中，機器可讀取媒體可包括非暫態機器可讀取儲存媒體。例如，非暫態機器可讀取儲存媒體可包括軟碟、光學儲存媒體、光碟、光學資料儲存裝置、CD-ROM、磁碟、磁光碟、唯讀記憶體(ROM)、可編程ROM(PROM)、可抹除且可編程ROM(EPROM)、電可抹除且可編程ROM(EEPROM)、隨機存取記憶體(RAM)、靜態RAM(SRAM)、動態RAM(DRAM)、快閃記憶體、相位改變記憶體、非揮發性記憶體、非揮發性資料儲存裝置、非暫態記憶體、非暫態資料儲存裝置，等等。非暫態機器可讀取儲存媒體不包括暫態傳播信號。於某些實施例中，儲存媒體可包括有形媒體，其包括固態物質。
適當機器之範例包括(但不限定於)通用處理器、特殊用途處理器、數位邏輯電路、積體電路，等等。適當機器之又其他範例包括電腦系統或其他電子裝置，其包括處理器、數位邏輯電路、或積體電路。此類電腦系統或電子裝置之範例包括(但不限定於)桌上型電腦、膝上型電腦、筆記型電腦、輸入板電腦、小筆電、智慧型手機、行 動電話、伺服器、網路裝置(例如，路由器及開關)、行動網際網路裝置(MID)、媒體播放器、智慧電視、桌上型易網機、機上盒、及視頻遊戲控制器。
遍及本說明書針對「一實施例」、「實施例」、「一或更多實施例」、「某些實施例」(舉例而言)之參考係指示其特定特徵可被包括於本發明之實施中但並不一定必要。類似地，於說明書中，各個特徵有時被組合在一起於單一實施例、圖形、或其描述中，以供解釋本發明及協助瞭解實施例之各個發明性形態的目的。然而，本發明之方法不應被解讀為反應其本發明需要比各申請專利範圍中所明確記載之更多特徵的企圖。反之，如以下申請專利範圍所反應者，發明性形態在於比單一所揭露實施例之所有特徵更少的特徵。因此，接續著實施方式之申請專利範圍於此被清楚地併入此實施方式中，以各項申請專利範圍本身可獨立成為本發明之一分離的實施例。
範例實施例
下列範例係有關進一步的實施例。範例中之明確細節可被使用於一或更多實施例中的任何地方。
範例1為一種處理器，包括解碼單元，用以解碼具有模糊金鑰資訊的金鑰雜湊訊息識別碼(MAC)指令，其係相應於金鑰雜湊MAC演算法，該金鑰雜湊MAC演算法係用以包括密碼雜湊演算法。該具有模糊金鑰資訊的金鑰雜湊MAC指令係用以指示訊息、用以指示模糊金鑰資 訊、及用以指示目的地儲存位置。執行單元係與該解碼單元耦合。該執行單元係回應於該具有模糊金鑰資訊的金鑰雜湊MAC指令以將相應於該指示訊息之訊息識別碼(MAC)儲存於該目的地儲存位置中。
範例2包括範例1之處理器，其中該解碼單元係用以解碼其用以指示該模糊金鑰資訊之該指令，其中若無非軟體可存取之該處理器的秘密則該MAC所根據之密碼金鑰無法從該模糊金鑰資訊導出。
範例3包括範例1之處理器，其中該執行單元回應於該指令以儲存該MAC，其中假如以該指示訊息及該模糊金鑰資訊來評估則該MAC並不符合該金鑰雜湊MAC演算法。
範例4包括範例1至3之任一者的處理器，其中該解碼單元係用以解碼其用以指示其將包括金鑰資訊之加密的該模糊金鑰資訊之該指令，其中該金鑰資訊將被用以產生該MAC。
範例5包括範例4之處理器，其中該金鑰資訊之該加密係用以包括密碼金鑰之加密。
範例6包括範例4之處理器，其中該金鑰資訊之該加密係用以包括其將涉及密碼金鑰之該金鑰雜湊MAC演算法的一部分之至少一評估的加密。
範例7包括範例6之處理器，其中將涉及該密碼金鑰之該金鑰雜湊MAC演算法的該部分之該評估的該加密係用以包括下列之至少一者：(1)具有該金鑰雜湊MAC演 算法之初始狀態和該密碼金鑰與內填補值之互斥OR(XOR)兩者的該密碼雜湊演算法之評估的加密；及(2)具有該金鑰雜湊MAC演算法之該初始狀態和該密碼金鑰與外填補值之互斥OR兩者的該密碼雜湊演算法之評估的加密。
範例8包括範例4至7之任一者的處理器，進一步包括其為軟體不可存取的秘密金鑰，且其中該執行單元包括解密單元，其係回應於該指令以使用該秘密金鑰來解密該金鑰資訊之該加密。
範例9包括範例1至3之任一者的處理器，其中該解碼單元係用以解碼其用以指示該模糊金鑰資訊之該指令，該模糊金鑰資訊係用以包括金鑰資訊指示值。
範例10包括範例9之處理器，其中該金鑰資訊指示值將為金鑰資訊指標、金鑰資訊編號、及金鑰資訊識別符之一。
範例11包括範例1至3之任一者的處理器，其中該解碼單元係用以解碼其用以指示其將包括可識別金鑰資訊之該模糊金鑰資訊的該指令，其中該執行單元係操作以：(1)嘗試識別該可識別金鑰資訊；及(2)通知錯誤，假如該嘗試識別該可識別金鑰資訊不成功的話。
範例12包括範例1至11之任一者的處理器，其中該執行單元係回應於第二具有模糊金鑰資訊的金鑰雜湊MAC指令以：(1)在中斷以後停止履行該第二具有模糊金鑰資訊的金鑰雜湊MAC指令；(2)加密中間狀態，該 中間狀態係與具有非軟體可存取之該處理器的秘密金鑰之該第二金鑰雜湊MAC指令的履行相關；及(3)儲存該已加密中間狀態於儲存位置中。
範例13包括範例1至11之任一者的處理器，其中該執行單元係回應於第二具有模糊金鑰資訊的金鑰雜湊MAC指令以：(1)在中斷以後停止履行該第二具有模糊金鑰資訊的金鑰雜湊MAC指令；(2)拋棄中間狀態，該中間狀態係與該第二金鑰雜湊MAC指令的該履行相關。
範例14包括範例1至13之任一者的處理器，其中該密碼雜湊演算法將為MD5、SHA-1、SHA-2、及RIPEMD之一。
範例15包括範例14之處理器，其中該密碼雜湊演算法將為該MD5及該SHA-1之一。
範例16包括範例1至15之任一者的處理器，其中該解碼單元係用以解碼其用以具有一欄位之該指令，該欄位係用以指示該密碼雜湊演算法為複數不同密碼雜湊演算法之任一者。
範例17包括範例1至16的任一者之處理器，其中該解碼單元係用以解碼其用以指示該訊息之長度的該指令。
範例18包括範例1至17的任一者之處理器，其中該解碼單元係用以解碼其用以指示該MAC之長度的該指令，該MAC之該長度將被儲存於該目的地儲存位置中。
範例19包括範例1至18之任一者的處理器，進一步包括複數通用暫存器及複數緊縮資料暫存器。該解碼單元 係用以解碼其選擇性地用以指示該些複數通用暫存器之一通用暫存器的該指令，該通用暫存器係用以具有其用以儲存該訊息之記憶體中的位置之指示，且其中該指令係用以選擇性地指示該些複數緊縮資料暫存器之一緊縮資料暫存器為該目的地儲存位置。
範例20為一種於處理器中之方法，其包括接收具有模糊金鑰資訊的金鑰雜湊訊息識別碼(MAC)指令，其係相應於使用密碼雜湊演算法之金鑰雜湊MAC演算法。該具有模糊金鑰資訊的金鑰雜湊MAC指令係指示訊息、指示模糊金鑰資訊、及指示目的地儲存位置。該方法亦包括將相應於該指示訊息之訊息識別碼(MAC)儲存於該指示目的地儲存位置中，其係回應於該具有模糊金鑰資訊的金鑰雜湊MAC指令。
範例21包括範例20之方法，其中接收包括接收其指示該模糊金鑰資訊之該指令，其中若無非軟體可存取之該處理器的秘密則該MAC所根據之密碼金鑰無法從該模糊金鑰資訊導出。
範例22包括範例20之方法，其中接收包括接收其指示該模糊金鑰資訊之該指令，該模糊金鑰資訊係包括金鑰資訊之加密。
範例23包括範例20之方法，其中接收包括接收其指示該模糊金鑰資訊之該指令，該模糊金鑰資訊係包括一指示金鑰資訊之金鑰資訊指示值但不包括金鑰資訊且不包括金鑰資訊之加密。
範例24為一種用以處理指令之系統，其包括互連、與該互連耦合之處理器、及與該互連耦合之動態隨機存取記憶體(DRAM)。該處理器係用以接收具有模糊金鑰資訊的金鑰雜湊訊息識別碼(MAC)指令，其係相應於金鑰雜湊MAC演算法，該金鑰雜湊MAC演算法係用以包括密碼雜湊演算法。該具有模糊金鑰資訊的金鑰雜湊MAC指令係用以指示訊息、用以指示模糊金鑰資訊、及用以指示目的地儲存位置。該處理器係回應於該具有模糊金鑰資訊的金鑰雜湊MAC指令以將相應於該指示訊息之訊息識別碼(MAC)儲存於該目的地儲存位置中。
範例25包括範例24之系統，其中指令係用以指示其用以包括金鑰資訊之加密的該模糊金鑰資訊，其中該金鑰資訊係用以被用來產生該MAC。
範例26為一種包括非暫態機器可讀取儲存媒體之製造物件。該非暫態機器可讀取儲存媒體係儲存具有模糊金鑰資訊的金鑰雜湊訊息識別碼(MAC)指令。該具有模糊金鑰資訊的金鑰雜湊MAC指令係用以相應於金鑰雜湊MAC演算法，該金鑰雜湊MAC演算法係用以使用密碼雜湊演算法。該具有模糊金鑰資訊的金鑰雜湊MAC指令係用以指示訊息、用以指示模糊金鑰資訊、及用以指示目的地儲存位置。假如由機器所執行，則該具有模糊金鑰資訊的金鑰雜湊MAC指令係用以致使該機器履行包括以下之操作：將相應於該指示訊息之訊息識別碼(MAC)儲存於該指示目的地儲存位置中。
範例27包括範例26之製造物件，其中該指令係用以指示該模糊金鑰資訊，該模糊金鑰資訊係用以包括金鑰資訊指示值。
範例28包括範例1至19的任一者之處理器，進一步包括用以預測分支之選擇性分支預測單元、及與該分支預測單元耦合之選擇性指令預提取單元，該指令預提取單元係用以預提取包括該指令之指令。該處理器亦可選擇性地包括：與該指令預提取單元耦合之第1階(L1)指令快取、用以儲存資料之選擇性L1資料快取、及用以儲存資料和指令之選擇性第2階(L2)快取，該L1指令快取係用以儲存指令。該處理器亦可包括與該解碼單元、該L1指令快取、及該L2快取耦合之指令提取單元，用以(於某些情況下)從該L1指令快取與該L2快取之一提取該指令；並提供該指令至該解碼單元。該處理器亦可選擇性地包括：暫存器重新命名單元，用以重新命名暫存器、選擇性排程器，用以排程一或更多已從該指令所解碼的操作以供執行、及選擇性確認單元，用以確認該指令之執行結果。
範例29為一種用以履行或者可操作以履行範例20至23的任一者之方法的處理器或其他設備。
範例30為一種包括用以履行範例20至23的任一者之方法的機構之處理器或其他設備。
範例31為一種包括選擇性非暫態機器可讀取媒體之製造物件，該機器可讀取媒體係選擇性地儲存或者提供指 令，假如及/或當由處理器、電腦系統、電子裝置、或其他機器所執行時，則該指令係操作以致使該機器履行範例20至23的任一者之方法。
範例32為一種實質上如文中所述的處理器或其他設備。
範例33為一種可操作以履行實質上如文中所述的任何方法之處理器或其他設備。
範例34為一種用以履行(例如，其具有組件以履行或其可操作以履行)實質上如文中所述之任何指令的處理器或其他設備。
範例35為一種電腦系統或其他電子裝置，其包括具有用以解碼第一指令集之指令的解碼單元之處理器。該處理器亦具有一或更多執行單元。該電子裝置亦包括與該處理器耦合之儲存裝置。該儲存裝置係用以儲存第一指令，該第一指令可為實質上如文中所揭露之任何指令，且其係屬於第二不同的指令集。該儲存裝置亦用以儲存將該第一指令轉換為該第一指令集之一或更多指令的指令。當由該處理器履行時，該第一指令集之該些一或更多指令係用以致使該處理器仿真該第一指令。
403‧‧‧執行單元
404‧‧‧秘密
405‧‧‧金鑰資訊去模糊單元
406‧‧‧金鑰雜湊MAC單元
411‧‧‧模糊金鑰資訊
412‧‧‧訊息區塊
445‧‧‧去模糊金鑰資訊
446‧‧‧初始狀態單元
447‧‧‧密碼雜湊單元
448‧‧‧訊息單元
449‧‧‧長度填補單元
450‧‧‧最終化單元
451‧‧‧MAC

Claims (27)

  1. 一種處理器，包含：包括複數緊縮資料暫存器之暫存器檔；在晶粒上之解碼單元，用以解碼該處理器之指令集的具有模糊金鑰資訊的金鑰雜湊訊息識別碼(MAC)指令，其係相應於金鑰雜湊MAC演算法，該金鑰雜湊MAC演算法係用以包括密碼雜湊演算法，該具有模糊金鑰資訊的金鑰雜湊MAC指令具有運算碼，該運算碼係用以指示訊息、用以指示模糊金鑰資訊、且具有用以指明該暫存器檔中之該等複數緊縮資料暫存器的目的地緊縮資料暫存器的欄位，其中該具有模糊金鑰資訊的金鑰雜湊MAC指令係微指令和機器碼指令之至少一者；及在該晶粒上之執行單元，其係與該解碼單元耦合，該執行單元包括用以履行密碼雜湊演算法之密碼雜湊單元，該執行單元係回應於該具有模糊金鑰資訊的金鑰雜湊MAC指令之解碼以履行用於產生相應於該指示訊息之訊息識別碼(MAC)並將其儲存於該暫存器檔中之該等複數緊縮資料暫存器的該目的地緊縮資料暫存器中之該具有模糊金鑰資訊的金鑰雜湊MAC指令。
  2. 如申請專利範圍第1項之處理器，其中該處理器係通用處理器，且其中該解碼單元係用以解碼其用以指示該模糊金鑰資訊之該具有模糊金鑰資訊的金鑰雜湊MAC指令，其中若無可存取該執行單元但軟體不可讀取之該處理器的秘密則該MAC所根據之密碼金鑰無法從該模糊金鑰 資訊導出。
  3. 如申請專利範圍第1項之處理器，其中該密碼雜湊演算法將為MD5、SHA-1、SHA-2、及RIPEMD之一，及其中該執行單元係回應於該具有模糊金鑰資訊的金鑰雜湊MAC指令之解碼以儲存該MAC，其中若無其可存取該執行單元但保護於該處理器內且軟體不可讀取之秘密則該MAC無法使用該模糊金鑰資訊而從該訊息導出。
  4. 如申請專利範圍第1項之處理器，其中該解碼單元係用以解碼其用以指示其將包括金鑰資訊之加密的該模糊金鑰資訊之該具有模糊金鑰資訊的金鑰雜湊MAC指令，其中該執行單元係用以使用該金鑰資訊來產生該MAC。
  5. 如申請專利範圍第4項之處理器，其中該處理器係通用處理器，其中該密碼雜湊演算法將為MD5、SHA-1、SHA-2、及RIPEMD之一，及其中該金鑰資訊之該加密係用以包括密碼金鑰之加密。
  6. 如申請專利範圍第4項之處理器，其中該密碼雜湊演算法將為MD5、SHA-1、SHA-2、及RIPEMD之一，及其中該金鑰資訊之該加密係用以包括其用以涉及密碼金鑰之該金鑰雜湊MAC演算法的一部分之至少一評估的加密。
  7. 如申請專利範圍第6項之處理器，其中用以涉及該密碼金鑰之該金鑰雜湊MAC演算法的該部分之該評估的該加密係用以包括下列之至少一者：具有該金鑰雜湊MAC演算法之初始狀態和該密碼金 鑰與內填補值之互斥OR(XOR)兩者的該密碼雜湊演算法之評估的加密；及具有該金鑰雜湊MAC演算法之該初始狀態和該密碼金鑰與外填補值之互斥OR兩者的該密碼雜湊演算法之評估的加密。
  8. 如申請專利範圍第4項之處理器，其中該處理器係通用處理器，進一步包含其可存取該執行單元但為軟體不可讀取的秘密金鑰，且其中該執行單元包括解密單元，其係回應於該具有模糊金鑰資訊的金鑰雜湊MAC指令之解碼以使用該秘密金鑰來解密該金鑰資訊之該加密。
  9. 如申請專利範圍第1項之處理器，其中該解碼單元係用以解碼其用以指示該模糊金鑰資訊之該具有模糊金鑰資訊的金鑰雜湊MAC指令，該模糊金鑰資訊係用以包括金鑰資訊指示值。
  10. 如申請專利範圍第9項之處理器，其中該金鑰資訊指示值將為金鑰資訊指標、金鑰資訊編號、及金鑰資訊識別符之一。
  11. 如申請專利範圍第1項之處理器，其中該密碼雜湊演算法將為MD5、SHA-1、SHA-2、及RIPEMD之一，及其中該解碼單元係用以解碼其用以指示其用以包括可識別金鑰資訊之該模糊金鑰資訊的該具有模糊金鑰資訊的金鑰雜湊MAC指令，且其中該執行單元係操作以：嘗試識別該可識別金鑰資訊；及通知錯誤，假如該嘗試識別該可識別金鑰資訊不成功 的話。
  12. 如申請專利範圍第1項之處理器，其中該密碼雜湊演算法將為MD5、SHA-1、SHA-2、及RIPEMD之一，及其中該執行單元係回應於第二具有模糊金鑰資訊的金鑰雜湊MAC指令之解碼以：在中斷以後停止履行該第二具有模糊金鑰資訊的金鑰雜湊MAC指令；加密中間狀態，該中間狀態係與具有可存取該執行單元但軟體不可讀取之該處理器的秘密金鑰之該第二具有模糊金鑰資訊的金鑰雜湊MAC指令的履行相關；及儲存該已加密中間狀態於儲存位置中。
  13. 如申請專利範圍第1項之處理器，其中該執行單元係回應於第二具有模糊金鑰資訊的金鑰雜湊MAC指令之解碼以：在中斷以後停止履行該第二具有模糊金鑰資訊的金鑰雜湊MAC指令；及拋棄中間狀態，該中間狀態係與該第二具有模糊金鑰資訊的金鑰雜湊MAC指令的該履行相關。
  14. 如申請專利範圍第1項之處理器，其中該密碼雜湊演算法將為MD5、SHA-1、SHA-2、及RIPEMD之一。
  15. 如申請專利範圍第14項之處理器，其中該處理器係通用處理器，及其中該密碼雜湊演算法將為該MD5及該SHA-1之一。
  16. 如申請專利範圍第1項之處理器，其中該解碼單 元係用以解碼其用以具有一欄位之該具有模糊金鑰資訊的金鑰雜湊MAC指令，該欄位係用以指示該密碼雜湊演算法為複數不同密碼雜湊演算法之任一者。
  17. 如申請專利範圍第1項之處理器，其中該解碼單元係用以解碼其用以指示該訊息之長度的該具有模糊金鑰資訊的金鑰雜湊MAC指令。
  18. 如申請專利範圍第1項之處理器，其中該解碼單元係用以解碼其用以指示該MAC之長度的該具有模糊金鑰資訊的金鑰雜湊MAC指令，該MAC之該長度將被儲存於該目的地緊縮資料暫存器中。
  19. 如申請專利範圍第1項之處理器，其中該解碼單元係用以解碼其用以指示該模糊金鑰資訊之該具有模糊金鑰資訊的金鑰雜湊MAC指令，其中若無可存取該執行單元但軟體不可讀取之該處理器的秘密則該MAC所根據之密碼金鑰無法從該模糊金鑰資訊導出，且其中該執行單元係回應於第二具有模糊金鑰資訊的金鑰雜湊MAC指令之解碼以：在中斷以後停止履行該第二具有模糊金鑰資訊的金鑰雜湊MAC指令；加密中間狀態，該中間狀態係與具有可存取該執行單元但軟體不可讀取之該處理器的秘密金鑰之該第二具有模糊金鑰資訊的金鑰雜湊MAC指令的履行相關；及儲存該已加密中間狀態於儲存位置中。
  20. 如申請專利範圍第1項之處理器，其中該解碼單 元係用以解碼其用以指示其將包括金鑰資訊之加密的該模糊金鑰資訊之該具有模糊金鑰資訊的金鑰雜湊MAC指令，其中該執行單元係用以使用該金鑰資訊來產生該MAC，且其中該執行單元係回應於第二具有模糊金鑰資訊的金鑰雜湊MAC指令之解碼以：在中斷以後停止履行該第二具有模糊金鑰資訊的金鑰雜湊MAC指令；拋棄中間狀態，該中間狀態係與該第二具有模糊金鑰資訊的金鑰雜湊MAC指令的該履行相關。
  21. 一種於通用處理器中之方法，包含：以該通用處理器之解碼單元解碼該處理器之指令集的具有模糊金鑰資訊的金鑰雜湊訊息識別碼(MAC)指令，其係相應於使用密碼雜湊演算法之金鑰雜湊MAC演算法，該具有模糊金鑰資訊的金鑰雜湊MAC指令具有運算碼，該運算碼係指示訊息、指示模糊金鑰資訊、且具有指明該處理器的一組架構緊縮資料暫存器之目的地架構緊縮資料暫存器的欄位，其中該具有模糊金鑰資訊的金鑰雜湊MAC指令係微指令和機器碼指令之至少一者；及以該通用處理器之執行單元(其包括用以履行密碼雜湊演算法之密碼雜湊單元)履行該具有模糊金鑰資訊的金鑰雜湊MAC指令，其包括產生相應於該指示訊息之訊息識別碼(MAC)並將其儲存於該處理器的該組架構緊縮資料暫存器之該指明目的地架構緊縮資料暫存器中。
  22. 如申請專利範圍第21項之方法，其中解碼包含解 碼其指示該模糊金鑰資訊之該具有模糊金鑰資訊的金鑰雜湊MAC指令，其中若無可存取該執行單元但軟體不可讀取之該處理器的秘密則該MAC所根據之密碼金鑰無法從該模糊金鑰資訊導出。
  23. 如申請專利範圍第21項之方法，其中該解碼包含解碼其指示該模糊金鑰資訊之該具有模糊金鑰資訊的金鑰雜湊MAC指令，該模糊金鑰資訊係包括下列之一：金鑰資訊之加密；及一指示金鑰資訊之金鑰資訊指示值，但不包括金鑰資訊且不包括金鑰資訊之加密。
  24. 一種用以處理指令之系統，包含：互連；與該互連耦合之處理器，該處理器包括複數緊縮資料暫存器，該處理器係用以履行該處理器之指令集的具有模糊金鑰資訊的金鑰雜湊訊息識別碼(MAC)指令，其係相應於金鑰雜湊MAC演算法，該金鑰雜湊MAC演算法係用以包括密碼雜湊演算法，該具有模糊金鑰資訊的金鑰雜湊MAC指令具有運算碼，該運算碼係用以指示訊息、用以指示模糊金鑰資訊、且具有用以指明該處理器的暫存器檔之一組緊縮資料暫存器的目的地緊縮資料暫存器的欄位，其中該具有模糊金鑰資訊的金鑰雜湊MAC指令係微指令和機器碼指令之至少一者，該處理器包括用以履行密碼雜湊演算法之密碼雜湊單元，該處理器係回應於該具有模糊金鑰資訊的金鑰雜湊MAC指令之履行以產生相應於 該指示訊息之訊息識別碼(MAC)並將其儲存於該處理器的該暫存器檔之該目的地緊縮資料暫存器中；及與該互連耦合之動態隨機存取記憶體(DRAM)。
  25. 如申請專利範圍第24項之系統，其中該具有模糊金鑰資訊的金鑰雜湊MAC指令係用以指示其用以包括金鑰資訊之加密的該模糊金鑰資訊，其中該金鑰資訊係用以被用來產生該MAC。
  26. 一種包含非暫態機器可讀取儲存媒體之製造物件，該非暫態機器可讀取儲存媒體係儲存包括該處理器之指令集的具有模糊金鑰資訊的金鑰雜湊訊息識別碼(MAC)指令的指令，該具有模糊金鑰資訊的金鑰雜湊MAC指令係微指令和機器碼指令之至少一者，該具有模糊金鑰資訊的金鑰雜湊MAC指令係用以相應於金鑰雜湊MAC演算法，該金鑰雜湊MAC演算法係用以使用密碼雜湊演算法，該具有模糊金鑰資訊的金鑰雜湊MAC指令具有運算碼，該運算碼係用以指示訊息、用以指示模糊金鑰資訊、且具有用以指明該處理器的一組架構緊縮資料暫存器之目的地架構緊縮資料暫存器的欄位，當由由機器(其包括用以履行密碼雜湊演算法之密碼雜湊單元)所執行時則該具有模糊金鑰資訊的金鑰雜湊MAC指令係用以致使該機器履行包含以下之操作：產生相應於該指示訊息之訊息識別碼(MAC)；及將該MAC儲存於該處理器的該組架構暫存器之該指明目的地架構緊縮資料暫存器中。
  27. 如申請專利範圍第26項之製造物件，其中該具有模糊金鑰資訊的金鑰雜湊MAC指令係用以指示該模糊金鑰資訊，該模糊金鑰資訊係用以包括金鑰資訊指示值。
TW105115541A 2015-06-26 2016-05-19 具有金鑰雜湊訊息識別碼之處理器，方法，系統及指令 TWI705352B (zh)

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