TWI690167B - 用於低密度奇偶校驗碼的解碼方法與系統 - Google Patents

用於低密度奇偶校驗碼的解碼方法與系統 Download PDF

Info

Publication number
TWI690167B
TWI690167B TW107138636A TW107138636A TWI690167B TW I690167 B TWI690167 B TW I690167B TW 107138636 A TW107138636 A TW 107138636A TW 107138636 A TW107138636 A TW 107138636A TW I690167 B TWI690167 B TW I690167B
Authority
TW
Taiwan
Prior art keywords
memory
code
check
check matrix
density parity
Prior art date
Application number
TW107138636A
Other languages
English (en)
Other versions
TW202019101A (zh
Inventor
張哲嘉
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Priority to TW107138636A priority Critical patent/TWI690167B/zh
Priority to US16/410,511 priority patent/US10826528B2/en
Application granted granted Critical
Publication of TWI690167B publication Critical patent/TWI690167B/zh
Publication of TW202019101A publication Critical patent/TW202019101A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1131—Scheduling of bit node or check node processing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/615—Use of computational or mathematical techniques
    • H03M13/616—Matrix operations, especially for generator matrices or check matrices, e.g. column or row permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6508—Flexibility, adaptability, parametrability and configurability of the implementation
    • H03M13/6519—Support of multiple transmission or communication standards
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6566—Implementations concerning memory access contentions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Mathematical Physics (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Algebra (AREA)
  • Computing Systems (AREA)
  • Detection And Correction Of Errors (AREA)
  • Error Detection And Correction (AREA)

Abstract

本發明公開一種低密度奇偶校驗碼的解碼方法，其用於檢驗一待檢測的通訊協定，待檢測的通訊協定包含一字碼，字碼具有一編碼率，其中解碼方法包括步驟：接收待檢測之通訊協定的字碼；根據字碼的編碼率，找到一查核矩陣，並將查核矩陣存入一動態記憶體中；將查核矩陣從動態記憶體中移動至一第一記憶體，且將字碼存入一第二記憶體；根據在第一記憶體中的查核矩陣，依序將在第二記憶體的字碼傳送至多個查核點單元進行運算；以及將多個查核點單元所運算之字碼回傳至第二記憶體。

Description

用於低密度奇偶校驗碼的解碼方法與系統
本發明涉及一種用於低密度奇偶校驗碼的解碼方法與系統，特別是涉及一種無需使用唯讀記憶體的用於低密度奇偶校驗碼的解碼方法與系統。
低密度奇偶校驗碼(Low-density parity-check code，LDPC code)已被多種通訊協定採用，而每種通訊協定會根據不同的編碼率(Code rate)定義對應的查核矩陣(Parity-check matrix)，不同編碼率的通訊協定會有不同的查核矩陣。
圖1為現有之低密度奇偶校驗碼的解碼器的平面圖。如圖1所示，現有之低密度奇偶校驗碼的解碼器10包括多個唯讀記憶體(Read-only memory，ROM)102、靜態隨機讀取記憶體(Static random access memory，SRAM)104、多個查核點單元(Check node unit、CNU)106、暫存器108與多個位移器110。當解碼器10在接收到待檢測之通訊協定的碼字(Code word)時，根據其編碼率，決定要讀儲存在哪一個唯讀記憶體102的查核矩陣進行解碼。
然而，對於需要同時支援多種通訊協定之低密度奇偶校驗碼的解碼器而言，就需要將每個協定中每個編碼率的查核矩陣資訊預先記錄在唯讀記憶體。下表為目前採用低密度奇偶校驗碼的數位影像廣播系統(Digital video broadcasting)，每個通訊協定都會定 義不同的編碼率，每種編碼率都會對應到獨特的查核矩陣。在同一時問，只會針對一種編碼率進行解碼。換句話說，只會讀取某一塊唯讀記憶體，其他唯讀記憶體都是閒置的。對於需要同時支援多種協定的低密度奇偶校驗碼的解碼器，儲存查核矩陣的唯讀記憶體的面積大小是相當可觀的。由下面的表格可以知道，如果要同時支援以下四種協定，就需要76個唯讀記憶體儲存這些查核矩陣的資訊。
Figure 107138636-A0101-12-0002-2
由此可知，當需要的查核矩陣越多，所需的唯讀記憶體就更多。對於需要同時支援多種通訊協定的低密度奇偶校驗碼的解碼器而言，儲存查核矩陣的唯讀記憶體的面積大小是相當可觀，導致晶片面積過大的問題產生。因此，如何減少唯讀記憶體的數量，已成為該項事業所欲解決的重要課題。
本發明所要解決的技術問題在於，針對現有技術的不足提供一種無需使用唯讀記憶體的低密度奇偶校驗碼的解碼方法與系 統。
為了解決上述的技術問題，本發明所採用的技術方案是，提供一種低密度奇偶校驗碼的解碼方法，其用於檢驗一待檢測的通訊協定，該待檢測的通訊協定包含一字碼，該字碼具有一編碼率(code rate)，其中該解碼方法包括步驟：接收該待檢測之通訊協定的該字碼；根據該字碼的一編碼率，找到對應該編碼率的一查核矩陣，並將該查核矩陣存入一動態記憶體中；將該查核矩陣從該動態記憶體中移動至一第一記憶體，且將該字碼存入一第二記憶體；根據在該第一記憶體中的該查核矩陣，依序將在第二記憶體的該字碼傳送至多個查核點單元進行運算；以及將該些查核點單元所運算之該字碼的更新資料回傳至該第二記憶體。
為了解決上述的技術問題，本發明所採用的另一技術方案是，提供一種低密度奇偶校驗碼的解碼方法，其用於檢驗一待檢測的通訊協定，該待檢測的通訊協定包含一字碼，該字碼具有一編碼率，其中該解碼方法包括步驟：將多個查核矩陣暫存於一動態記憶體中；接收該待檢測之通訊協定的該字碼：根據該字碼的該編碼率，在該動態記憶體中找到對應該編碼率的其中一個該些查核矩陣；將其中一個該些查核矩陣從該動態記憶體中移動至一第一記憶體，且將該字碼存入一第二記憶體；根據在該第一記憶體中的其中一個該查核矩陣，依序將在第二記憶體的該字碼傳送至多個查核點單元進行運算；以及將該些查核點單元所運算之該字碼的更新資料回傳至該第二記憶體。
為了解決上述的技術問題，本發明所採用的另外再一技術方案是，提供一種用於低密度奇偶校驗碼的解碼系統，用於檢驗一待檢測的通訊協定，該待檢測的通訊協定包含一字碼，該字碼具有一編碼率，該解碼系統包括一動態記憶體、一第一記憶體、一第二記憶體、多個查核點單元與一暫存器。動態記憶體用於儲存至少一查核矩陣；第一記憶體電連接該動態記憶體，用於儲存從 該動態記憶體傳送的至少一該查核矩陣；第二記憶體電連接該第一記憶體，用於儲存該字碼的資料；多個查核點單元分別電連接該第二記憶體，用於分別接收該字碼的資料，並計算該字碼的資料；暫存器電連接該些查核點單元，用於儲存該些查核點單元計算後的該字碼的更新資料。
本發明的其中一有益效果在於，本發明所提供的低密度奇偶校驗碼的解碼系統與方法，僅需應用一個動態記憶體，而無需使用大量的唯讀記憶體，同樣可以達到解碼的目的，省下晶片的使用面積。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
10‧‧‧低密度奇偶校驗碼的解碼器
102‧‧‧唯讀記憶體
104‧‧‧靜態隨機讀取記憶體
106‧‧‧查核點單元
108‧‧‧暫存器
110‧‧‧位移器
20‧‧‧低密度奇偶校驗碼的解碼系統
201‧‧‧動態記憶體
202‧‧‧第一記憶體
203‧‧‧第二記憶體
204‧‧‧第一位移器
205‧‧‧查核點單元
206‧‧‧暫存器
207‧‧‧第二位移器
208‧‧‧直接記憶體存取控制器
S301~S305‧‧‧步驟
S401~S406‧‧‧步驟
圖1為現有之低密度奇偶校驗碼的解碼器的平面圖。
圖2為本發明之低密度奇偶校驗碼的解碼系統的方塊圖。
圖3為本發明之低密度奇偶校驗碼的解碼方法的第一實施例的流程圖。
圖4為本發明之低密度奇偶校驗碼的解碼方法的第二實施例的流程圖。
以下是通過特定的具體實施例來說明本發明所公開有關用於低密度奇偶校驗碼的解碼方法與系統的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不悖離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非 依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。
應當可以理解的是，雖然本文中可能會使用到“第一”、“第二”、“第三”等術語來描述各種元件或者信號，但這些元件或者信號不應受這些術語的限制。這些術語主要是用以區分一元件與另一元件，或者一信號與另一信號。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。
低密度奇偶校驗碼(Low-density parity-check code，LDPC code)屬於線性區塊碼(Linear block code)，一般線性區塊碼的原理是傳送端將原始的傳輸資料(k位元)與生成矩陣(Generate matrix，G matrix)相乘產生額外加上的資料(m位元)，再將這些資料(n位元，n=m+k)傳輸到接收端。接收端接收這些資料後，再與查核矩陣做計算來檢查及修正接收到的資料，以復原到原始的傳送資料。
本發明為一種低密度奇偶校驗碼的解碼方法與系統，故所接收到的資料為已編碼的資料，透過本發明的低密度奇偶校驗碼的解碼方法與系統將所傳送的資料復原到與原始資料相同。
[低密度奇偶校驗碼的解碼系統的實施例]
圖2為本發明之低密度奇偶校驗碼的解碼系統的方塊圖。參閱圖2所示，本發明實施例提供一種低密度奇偶校驗碼的解碼系統20，其包括一動態記憶體201、一第一記憶體202、一第二記憶體203、一第一位移器(Shifter)204、多個查核點單元(Check node unit，CNU)205、一暫存器206與一第二位移器207。動態記憶體201較佳為動態隨機存取記憶體(Dynamic random access memory，DRAM)，例如雙通道同步動態隨機存取記憶體(Double data rate DRAM，DDR DRAM)，但在此並不侷限。第一記憶體202、第二 記憶體203以及暫存器205較佳為靜態隨機讀取記憶體(Static random access memory，SRAM)，但在此並不侷限。
動態記憶體201用於儲存至少一查核矩陣，第一記憶體202電連接動態記憶體201，第一記憶體202用於儲存從動態記憶體201傳來的至少一查核矩陣。第二記憶體203電連接第一記憶體202，第二記憶體203用於儲存字碼，字碼為低密度奇偶校驗碼的解碼器20所接收到之待檢測通訊協定的資料。字碼具有一編碼率，根據編碼率可找到對應的查核矩陣，舉例來說，可以查表方式找到編碼率所對應之查核矩陣，並將查核矩陣存入動態記憶體201中，但在此並不侷限。另外，在此需要說明的是，將字碼儲存於第二記憶體203以及將查核矩陣從動態記憶體201移至第一記憶體202的動作是同步執行，換句話說，當字碼存入第二記憶體203的同時，查核矩陣也從動態記憶體201移動至第一記憶體202中。另外，在本發明的較佳實施例中，更包含一直接記憶體存取控制器(Direct memory access controller，DMA controller)208，透過直接記憶體存取控制器208將查核矩陣從動態記憶體201移動至第一記憶體202。
第二記憶體203電連接第一位移器204，根據在第一記憶體202的查核矩陣，讀取在第二記憶體203的字碼，透過第一位移器204依序傳送字碼。多個查核點單元205分別電連接第一位移器204，進一步來說，多個查核點單元205透過第一位移器204與第二記憶體203電連接，每位元的字碼透過第一位移器204依序傳送至每個查核點單元205進行計算。暫存器206電連接查核點單元205，用於儲存查核點單元205計算後之字碼的資料。第二位移器207電連接查核點單元205以及第二記憶體203，計算後的字碼存於暫存器中，再將計算後的字碼經由查核點單元205，透過第二位移器207回復成完整的字碼，並將計算後的字碼儲存於第二記憶體203中，完成資料解碼與查核的工作。
另外，在本發明的另一實施例中，也可以將所有的查核矩陣暫存於動態記憶體201中，然後根據待檢測之通訊協定的字碼所對應的編碼率，在動態記憶體201中找到對應的查核矩陣，再將查核矩陣傳送至第一記憶體203中，同樣僅需一個動態記憶體，達到無需使用唯讀記憶體的目的。如何根據編碼率在動態記憶體中找到對應的查核矩陣為本領域具有通常知識者所熟知，在此不再贅述。
透過本發明的低密度奇偶校驗碼的解碼系統20，當知道所需校驗之通訊協定的字碼，根據字碼的編碼率，直接從外部記憶體(例如快閃記憶體等)或儲存裝置將所對應的查核矩陣存入動態記憶體201，因此只要將所需的查核矩陣存入一個動態記憶體201，而無需使用大量的唯讀記憶體來儲存多個查核矩陣，僅需一個動態記憶體，省去大量的唯讀記憶體，同樣可以達到解碼的目的。
[低密度奇偶校驗碼的解碼方法的第一實施例]
圖3為本發明之低密度奇偶校驗碼的解碼方法的第一實施例的流程圖。參閱圖3所示，本發明之低密度奇偶校驗碼的解碼方法係應用上述之低密度奇偶校驗碼的解碼系統，其用於檢驗一待檢測的通訊協定，待檢測的通訊協定包含一字碼，字碼具有一編碼率，解碼方法包含下列步驟。
在步驟S301中，接收待檢測之通訊協定的字碼。當需要檢測一通訊協定時，低密度奇偶校驗碼的解碼系統會接收到待檢測之通訊協定的字碼，字碼為待檢測之通訊協定的資料。然後，在步驟S302中，根據字碼的一編碼率，找到對應編碼率的查核矩陣，並將查核矩陣存入一動態記憶體中。每個通訊協定的字碼具有一編碼率，根據編碼率可以找到對應的查核矩陣，在本發明的第一實施例中，可以透過查表的方式，根據編碼率，從外部儲存媒體(例如快閃記憶體等)將所對應的查核矩陣存入動態記憶體，但在此並 不侷限。
在步驟S303中，將查核矩陣從動態記憶體中移動至一第一記憶體，且將字碼存入一第二記憶體。在本發明的第一實施例中，透過一直接存取記憶體控制器，將查核矩陣從動態記憶體移至第一記憶體。查核矩陣從外部的動態記憶體存入內部的第一記憶體，並同步將字碼存入第二記憶體，第一記憶體與第二記憶體較佳為靜態隨機存取記憶體。在步驟S304中，根據在第一記憶體中的查核矩陣，依序將在第二記憶體的字碼傳送至多個查核點單元進行運算。在解碼的過程中，需要根據查核矩陣，檢查與修正字碼的資料，因此，根據查核矩陣，透過第一位移器依序讀取在第二記憶體的字碼，例如每次移動一位元的字碼，並傳送至多個查核點單元進行運算。
接著，在步驟S305中，將查核點單元所運算之字碼回傳至第二記憶體。進一步來說，查核點單元運算後的字碼會先傳送至一暫存器暫存，當所有的查核點單元完成計算後，會將計算後的字碼從暫存器經由查核點單元以及第二位移器回傳至第二記憶體，完成資料解碼與查核的工作。
透過本發明的低密度奇偶校驗碼的解碼方法，當知道所需校驗之通訊協定的字碼，根據字碼的編碼率，直接從外部記憶體或儲存裝置將所對應的查核矩陣存入動態記憶體。因此只要將所需的查核矩陣存入一個動態記憶體，而無需使用大量的唯讀記憶體來儲存多個查核矩陣，僅需一個動態記憶體，省去大量的唯讀記憶體，同樣可以達到解碼的目的。
[低密度奇偶校驗碼的解碼方法的第二實施例]
圖4為本發明之低密度奇偶校驗碼的解碼方法的第二實施例的流程圖。參閱圖4所示，在本發明之低密度奇偶校驗碼的解碼方法的第二實施例中，同樣應用上述之低密度奇偶校驗碼的解碼 系統，解碼方法包含下列步驟。
在步驟S401中，將多個查核矩陣暫存於一動態記憶體中。當需要檢測一通訊協定的字碼時，先將多個查核矩陣從外部的記憶體(例如快閃記憶體等)或儲存裝置(如硬碟等)存入一動態記憶體中。然後，在步驟S402中，接收一待檢測之通訊協定的一字碼。當需要檢測一通訊協定時，低密度奇偶校驗碼的解碼系統接收待檢測之通訊協定的一字碼，字碼為待檢測之通訊協定的資料。然後，在步驟S403中，根據字碼的一編碼率，在動態記憶體中找到對應編碼率的其中一個查核矩陣。每個通訊協定的字碼具有一編碼率，根據編碼率可以找到所對應的查核矩陣，在本發明的較佳實施例中，可以透過查表的方式，根據編碼率，從外部儲存媒體(例如快閃記憶體等)將所對應的查核矩陣存入動態記憶體，但在此並不侷限。
在步驟S404中，將查核矩陣從動態記憶體中移動至一第一記憶體，且將字碼存入一第二記憶體。在本發明的較佳實施例中，透過一直接存取記憶體控制器，將查核矩陣從動態記憶體移至第一記憶體。查核矩陣從外部的動態記憶體存入內部的第一記憶體，並同步將字碼存入第二記憶體，第一記憶體與第二記憶體較佳為靜態隨機存取記憶體。在步驟S405中，根據在第一記憶體中的其中一個查核矩陣，依序將在第二記憶體的字碼傳送至多個查核點單元進行運算。在解碼的過程中，需要根據查核矩陣，檢查與修正字碼的資料，因此，根據查核矩陣，透過第一位移器依序讀取在第二記憶體的字碼，例如每次移動一位元的字碼，並傳送至多個查核點單元進行運算。
接著，在步驟S406中，將查核點單元所運算之字碼的更新資料回傳至第二記憶體。進一步來說，經過查核點單元運算後的字碼會先傳送至一暫存器暫存，當所有的查核點單元完成計算後，會將計算後的字碼從暫存器經由查核點單元以及第二位移器回傳 至第二記憶體，完成資料解碼與查核的工作。
透過本發明的低密度奇偶校驗碼的解碼方法，當知道所需校驗之通訊協定的字碼，根據字碼，直接從外部記憶體或儲存裝置將所對應的查核矩陣存入動態記憶體。因此只要將所需的查核矩陣存入一個動態記憶體，而無需使用大量的唯讀記憶體來儲存多個查核矩陣，僅需一個動態記憶體，省去大量的唯讀記憶體，同樣可以達到解碼的目的。
[實施例的有益效果]
本發明的其中一有益效果在於，本發明所提供的低密度奇偶校驗碼的解碼系統與方法，僅需應用一個動態記憶體，而無需使用大量的唯讀記憶體，同樣可以達到解碼的目的，省下晶片的使用面積。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
20‧‧‧低密度奇偶校驗碼的解碼系統
201‧‧‧動態記憶體
202‧‧‧第一記憶體
203‧‧‧第二記憶體
204‧‧‧第一位移器
205‧‧‧查核點單元
206‧‧‧暫存器
207‧‧‧第二位移器
208‧‧‧直接記憶體存取控制器

Claims (10)

  1. 一種用於低密度奇偶校驗碼的解碼方法，其用於檢驗一待檢測的通訊協定，該待檢測的通訊協定包含一字碼，該字碼具有一編碼率，其中該解碼方法包括：接收該待檢測之通訊協定的該字碼；根據該字碼的該編碼率，找到一查核矩陣，並將該查核矩陣存入一動態記憶體中；將該查核矩陣從該動態記憶體中移動至一第一記憶體，且將該字碼存入一第二記憶體；根據在該第一記憶體中的該查核矩陣，依序將在該第二記憶體的該字碼傳送至複數個查核點單元進行運算；以及將該些查核點單元所運算之該字碼回傳至該第二記憶體。
  2. 如請求項1所述的用於低密度奇偶校驗碼的解碼方法，其中，在根據該字碼的該編碼率，找到該查核矩陣的步驟中，是透過一查表方式，根據該編碼率，從一外部儲存媒體將所對應的該查核矩陣存入該動態記憶體。
  3. 如請求項1所述的用於低密度奇偶校驗碼的解碼方法，其中，將該查核矩陣從該動態記憶體中移動至該第一記憶體的步驟中，係透過一直接存取記憶體控制器，將該查核矩陣從該動態記憶體移至該第一記憶體。
  4. 如請求項1所述的用於低密度奇偶校驗碼的解碼方法，其中，將該查核矩陣從該動態記憶體中移動至該第一記憶體，且將該字碼存入該第二記憶體的步驟中，是將該查核矩陣從該動態記憶體存入該第一記憶體，並同步將該字碼存入該第二記憶體。
  5. 如請求項1所述的用於低密度奇偶校驗碼的解碼方法，其中在根據在該第一記憶體中的該查核矩陣，依序將在該第二記憶體的該字碼傳送至該些查核點單元進行運算的步驟中，是透過一第一位移器依序將在該第二記憶體的該字碼傳送至該些查核點單元進行運算。
  6. 如請求項5所述的用於低密度奇偶校驗碼的解碼方法，其中，在將該些查核點單元所運算之該字碼回傳至該第二記憶體的步驟中，該些查核點單元運算後的字碼會先傳送至一暫存器暫存，再透過該些查核點單元以及一第二位移器，以將計算後的該字碼從該暫存器回傳至該第二記憶體。
  7. 一種用於低密度奇偶校驗碼的解碼方法，其用於檢驗一待檢測的通訊協定，該待檢測的通訊協定包含一字碼，該字碼具有一編碼率，其中該解碼方法包括步驟：將複數個查核矩陣暫存於一動態記憶體中；接收該待檢測之通訊協定的該字碼：根據該字碼的該編碼率，在該動態記憶體中找到其中一個該些查核矩陣；將其中一個該些查核矩陣從該動態記憶體中移動至一第一記憶體，且將該字碼存入一第二記憶體；根據在該第一記憶體中的其中一個該查核矩陣，依序將在該第二記憶體的該字碼傳送至複數個查核點單元進行運算；以及將該些查核點單元所運算之該字碼回傳至該第二記憶體。
  8. 一種用於低密度奇偶校驗碼的解碼系統，用於檢驗一待檢測的通訊協定，該待檢測的通訊協定包含一字碼，該字碼具有一編碼率，該解碼系統包括：一動態記憶體，用於儲存至少一查核矩陣； 一第一記憶體，電連接該動態記憶體，用於儲存從該動態記憶體傳送的至少一該查核矩陣；一第二記憶體，電連接該第一記憶體，用於儲存該字碼的資料；複數個查核點單元，分別電連接該第二記憶體，用於分別接收該字碼，並計算該字碼；以及一暫存器，電連接該些查核點單元，用於儲存該些查核點單元計算後的該字碼；其中，該解碼系統根據該字碼的該編碼率，找到至少一該查核矩陣，並將至少一該查核矩陣存入該動態記憶體中。
  9. 如請求項8所述的用於低密度奇偶校驗碼的解碼系統，更包含：一第一位移器，電連接該第二記憶體與該些查核點單元，用於依序讀取該字碼以傳送至每一該些查核點單元；以及一第二位移器，電連接該第二記憶體與該些查核點單元，用於將計算後的該字碼依序回送至該第二記憶體。
  10. 如請求項8所述的用於低密度奇偶校驗碼的解碼系統，更包含一直接記憶體存取控制器，用於將至少一該查核矩陣從該動態記憶體移動至該第一記憶體。
TW107138636A 2018-10-31 2018-10-31 用於低密度奇偶校驗碼的解碼方法與系統 TWI690167B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW107138636A TWI690167B (zh) 2018-10-31 2018-10-31 用於低密度奇偶校驗碼的解碼方法與系統
US16/410,511 US10826528B2 (en) 2018-10-31 2019-05-13 Decoding method for low-density parity-check code and system thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW107138636A TWI690167B (zh) 2018-10-31 2018-10-31 用於低密度奇偶校驗碼的解碼方法與系統

Publications (2)

Publication Number Publication Date
TWI690167B true TWI690167B (zh) 2020-04-01
TW202019101A TW202019101A (zh) 2020-05-16

Family

ID=70328815

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107138636A TWI690167B (zh) 2018-10-31 2018-10-31 用於低密度奇偶校驗碼的解碼方法與系統

Country Status (2)

Country Link
US (1) US10826528B2 (zh)
TW (1) TWI690167B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100162075A1 (en) * 2008-12-15 2010-06-24 Quantenna Communications, Inc. Low complexity LDCP decoding
US20130262538A1 (en) * 2012-03-30 2013-10-03 Samplify Systems, Inc. Data compression for direct memory access transfers
US8984365B1 (en) * 2013-03-14 2015-03-17 Pmc-Sierra Us, Inc. System and method for reduced memory storage in LDPC decoding
US20150372695A1 (en) * 2013-03-14 2015-12-24 Jian Li Method and apparatus of ldpc decoder with lower error floor

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2372034A1 (en) * 2002-02-14 2003-08-14 Cloakware Corporation Foiling buffer-overflow and alien-code attacks by encoding
KR100643934B1 (ko) * 2005-09-02 2006-11-10 삼성전기주식회사 인쇄회로기판의 회로패턴 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100162075A1 (en) * 2008-12-15 2010-06-24 Quantenna Communications, Inc. Low complexity LDCP decoding
US20130262538A1 (en) * 2012-03-30 2013-10-03 Samplify Systems, Inc. Data compression for direct memory access transfers
US8984365B1 (en) * 2013-03-14 2015-03-17 Pmc-Sierra Us, Inc. System and method for reduced memory storage in LDPC decoding
US20150372695A1 (en) * 2013-03-14 2015-12-24 Jian Li Method and apparatus of ldpc decoder with lower error floor

Also Published As

Publication number Publication date
US20200136646A1 (en) 2020-04-30
US10826528B2 (en) 2020-11-03
TW202019101A (zh) 2020-05-16

Similar Documents

Publication Publication Date Title
US10846171B2 (en) Error correction code decoders, semiconductor memory devices and memory systems
US10922171B2 (en) Error correction code circuits, semiconductor memory devices and memory systems
US9710324B2 (en) Dual in-line memory modules (DIMMs) supporting storage of a data indicator(s) in an error correcting code (ECC) storage unit dedicated to storing an ECC
US20180052732A1 (en) Semiconductor device and semiconductor system
TWI786707B (zh) 用於半導體記憶體的錯誤更正寫碼與資料匯流反轉的裝置與方法
KR20190034699A (ko) 저장 디바이스를 위한 계단 코드 인코딩 및 디코딩을 위한 장치 및 방법
US10992322B2 (en) Data storage system and associated method for saving storage space and eliminating data errors
US9128834B2 (en) Implementing memory module communications with a host processor in multiported memory configurations
US20190280715A1 (en) Compressing error vectors for decoding logic to store compressed in a decoder memory used by the decoding logic
US20230049851A1 (en) Ecc memory chip encoder and decoder
US11914484B2 (en) Data backup and recovery method for NVDIMM, NVDIMM controller and NVDIMM
US11881277B2 (en) Memory device and operating method thereof
TWI690167B (zh) 用於低密度奇偶校驗碼的解碼方法與系統
TWI540433B (zh) 用來存取記憶體的電路及相關的存取方法
CN116244108A (zh) 存储器控制器和存储器的数据写入和读取方法及存储系统
CN110720126B (zh) 传输数据掩码的方法、内存控制器、内存芯片和计算机系统
TWI537971B (zh) Storage device and access method thereof
US10191807B2 (en) Memory systems and operation method thereof
WO2020233203A1 (zh) 对存储信息更新的方法和装置
US10795767B2 (en) Error correcting system shared by multiple memory devices
JPH03254240A (ja) セル送受信装置
TW200820231A (en) Error code correction device with high memory utilization efficiency
CN101996685A (zh) 存储器管理数据的差错控制方法及差错控制器
Viet Adaptive Redundant Data Allocation Using Unused Blocks for Improving Access Efficiency in Dependable Storage Systems