TWI685763B - 用於電路設計的檢查系統以及檢查方法 - Google Patents

用於電路設計的檢查系統以及檢查方法 Download PDF

Info

Publication number
TWI685763B
TWI685763B TW107133356A TW107133356A TWI685763B TW I685763 B TWI685763 B TW I685763B TW 107133356 A TW107133356 A TW 107133356A TW 107133356 A TW107133356 A TW 107133356A TW I685763 B TWI685763 B TW I685763B
Authority
TW
Taiwan
Prior art keywords
layer
circuit table
recorded
coupling point
circuit
Prior art date
Application number
TW107133356A
Other languages
English (en)
Other versions
TW202013220A (zh
Inventor
廖德裕
Original Assignee
和碩聯合科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 和碩聯合科技股份有限公司 filed Critical 和碩聯合科技股份有限公司
Priority to TW107133356A priority Critical patent/TWI685763B/zh
Priority to CN201910895167.1A priority patent/CN110941941B/zh
Application granted granted Critical
Publication of TWI685763B publication Critical patent/TWI685763B/zh
Publication of TW202013220A publication Critical patent/TW202013220A/zh

Links

Images

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本發明提供一種用於電路設計的檢查系統以及檢查方法。所述檢查系統電路表檢查模組以及佈局設計圖檢查模組。電路表檢查模組用以接收電路表的訊號連接資訊,依據訊號連接資訊判斷電路表是否符合多層的樹狀結構,並提供電路表檢查結果。佈局設計圖檢查模組用以接收訊號連接資訊以及佈局設計圖,依據訊號連接資訊判斷佈局設計圖是否有誤,並提供佈局設計圖檢查結果。

Description

用於電路設計的檢查系統以及檢查方法
本發明是有關於一種用於電路設計的檢查系統以及檢查方法,且特別是有關於一種提高電路設計效率的檢查系統以及檢查方法。
在電子產品的規格、效能不斷提高,電子產品的電路設計將越來越複雜。為了能夠快速、準確分析電子產品的電路設計是否能夠滿足規格及/或效能上要求,利用模擬進行分析是主要的作法之一。模擬工程師利用模擬軟體匯入佈局設計圖,並且進行相關的參數設定,即可利用模擬軟體分析,並可進一步提出對應的解決方案。
然而,電路圖是由電子工程師設計,而佈局設計圖是由佈局工程師設計。在習知的作法中,模擬工程師經常需要進行電路設定以進行模擬。如果電路設定錯誤,或是佈局設計圖有開路、短路等錯誤情況,都會影響模擬結果的正確性。此時往往需要模擬工程師、電子工程師以及佈局工程師來進行協同檢查,排除所有錯誤之後才可進行模擬,費時費力,也因此增加模擬所需要花費的時間。
如果透過程式語法轉換,將模擬所需的相關設定透過表格轉換,自動化完成所有設定,可以大幅縮短模擬所需要的時間。但只要佈局設計圖尚未完成,有任何開路、短路的情況,或是表格填寫錯誤,都需要花費時間修改設計、解決問題後才可繼續進行自動化模擬。這使得自動化模擬的可行性大幅降低,模擬所需要的時間無法透過自動化模擬減少,產品開發的時程也會受到影響。
本發明提供一種檢查系統以及檢查方法,可提高電路設定效率,增加自動化模擬的可行性,藉以縮短開發時程。
本發明的檢查系統適用於檢查一電路表與一佈局設計圖。檢查系統包括電路表檢查模組以及佈局設計圖檢查模組。電路表檢查模組用以接收該電路表中對應於多個元件的多個耦接點的一訊號連接資訊,依據該訊號連接資訊判斷該電路表是否符合多層的一樹狀結構,並提供一電路表檢查結果。電路表檢查模組用以接收電路表的訊號連接資訊,依據訊號連接資訊判斷電路表是否符合多層的樹狀結構,並提供電路表檢查結果。佈局設計圖檢查模組用以接收該訊號連接資訊以及該佈局設計圖,依據該訊號連接資訊判斷該佈局設計圖是否有誤,並提供一佈局設計圖檢查結果。
本發明的檢查方法適用於檢查一電路表與一佈局設計圖。檢查方法包括:接收該電路表中對應於多個元件的多個耦接點的一訊號連接資訊,依據該訊號連接資訊判斷該電路表是否符合多層的一樹狀結構,並提供一電路表檢查結果;以及接收該訊號連接資訊以及該佈局設計圖,依據該訊號連接資訊判斷該佈局設計圖是否有誤,並提供一佈局設計圖檢查結果。
基於上述,本發明的檢查系統接收電路表的訊號連接資訊,依據訊號連接資訊判斷電路表是否符合樹狀結構並據以提供電路表檢查結果。檢查系統還依據訊號連接資訊判斷佈局設計圖是否有誤並提供佈局設計圖檢查結果。如此一來,本發明藉由電路表的訊號連接資訊、電路表檢查結果以及佈局設計圖檢查結果判斷出電路表及佈局設計圖的錯誤處,藉以縮短電路自動化模擬、開發所需的時間。
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
請參考圖1,圖1是依據本發明一實施例所繪示的檢查系統的示意圖。在圖1的實施例中,檢查系統100包括電路表110、佈局設計圖120、電路表檢查模組130以及佈局設計圖檢查模組140。電路表110用以記錄對應於多個元件的多個耦接點之間的訊號連接資訊SCI。在本實施例中,在電路表110會記錄對應於多個元件的元件名稱(或符號)以及對應於多個元件的多個耦接點的訊號連接資訊SCI。所謂的訊號連接資訊SCI是對應於多個耦接點之間訊號連接方式。佈局設計圖120可以是藉由電路設計工具/軟體所繪製的電路設計圖。本實施例的檢查系統100可以是設置電子裝置的軟體或者是支援佈局設計圖120、電路表檢查模組130的電子裝置。
在本實施例中,電路表檢查模組130是用以接收電路表110所提供的訊號連接資訊SCI,並且依據訊號連接資訊SCI判斷電路表110是否有誤。電路表檢查模組130依據上述判斷的結果提供對應的電路表檢查結果TCS。如果電路表檢查模組130提供對應於電路表110有誤的訊號連接資訊SCI,則需要依據訊號連接資訊SCI對電路表110進行修正,直到電路表檢查模組130提供對應於電路表110沒有錯誤的訊號連接資訊SCI。在另一方面,如果電路表檢查模組130提供對應於電路表110沒有錯誤的訊號連接資訊SCI,則將訊號連接資訊SCI作為正確的訊號連接資訊CSCI,並將正確的訊號連接資訊CSCI提供到佈局設計圖檢查模組140。佈局設計圖檢查模組140是用以接收電路表110所提供的正確的訊號連接資訊CSCI以及佈局設計圖120,依據正確的訊號連接資訊CSCI判斷佈局設計圖120是否有錯誤的連接,例如是不正常的短路、斷路。並且,佈局設計圖檢查模組140依據上述判斷的結果提供對應的佈局設計圖檢查結果LCS。
在一些實施例中,電路表檢查模組130提供對應於電路表110沒有錯誤的訊號連接資訊SCI,則將訊號連接資訊SCI作為正確的訊號連接資訊CSCI後,並將正確的訊號連接資訊CSCI提供到佈局設計圖檢查模組140。
請同時參考圖1及圖2,圖2是依據本發明一實施例所繪示的檢查方法的操作流程圖。在提供電路表110以及佈局設計圖120之後,進入步驟S210。如步驟S210所述:接收電路表110中對應於多個元件的多個耦接點的訊號連接資訊SCI,依據訊號連接資訊SCI判斷電路表110是否符合多層的樹狀結構,並提供電路表檢查結果TCS。在步驟S210中,電路表檢查模組130會取得在電路表中記錄對應於多個元件的多個耦接點的訊號連接資訊SCI。並且依據電路表中的訊號連接資訊SCI是否符合多層的樹狀結構來判斷記錄於電路表的多個元件的多個耦接點是否有錯誤,以及電路表110是否符合多層的樹狀結構的記錄方式等。如果電路表檢查模組130判斷出電路表具有上述的錯誤項目,提供對應於上述錯誤項目的電路表檢查結果TCS。相反地,如果電路表檢查模組130判斷出電路表是正確的,則提供對應於檢查正確的電路表檢查結果TCS。如此一來,藉由電路表檢查模組130所提供的電路表檢查結果TCS可對電路表110的錯誤處進行修正,藉以產生符合樹狀結構的電路表110。
如步驟S220所述:接收訊號連接資訊SCI以及佈局設計圖120,依據訊號連接資訊SCI判斷佈局設計圖120與電路表110是否相符,並提供佈局設計圖檢查結果LCS。在步驟S220中,佈局設計圖檢查模組140依據符合樹狀結構的電路表110的訊號連接資訊SCI,也就是正確的訊號連接資訊CSCI,來比對佈局設計圖120是否有相同的元件以及訊號線,並依據正確的訊號連接資訊CSCI確認訊號線是否連接到相對應的元件,以進一步確保符合樹狀結構的電路表110的內容與佈局設計圖120一致。此外,佈局設計圖檢查模組140會讀取佈局設計圖120的設計規範驗證DRC結果,以確認電路表110中的元件、訊號在佈局設計圖120是否有開路或短路的錯誤。
值得一提的是,檢查系統100是對電路表110進行檢查,藉由判斷電路表110是否符合樹狀結構的設計來判斷電路表110是否有錯誤處。藉由上述的方法,檢查系統100可以使電路表110中的錯誤處被發現及被修正。接下來,將符合樹狀結構的電路表110與佈局設計圖120進行比對,可快速檢查出佈局設計圖120與電路表110之間是否有不同處或錯誤處。如此一來,當電子工程師將電路圖完成後,佈局工程師根據電路圖製作出佈局設計圖,電路表檢查模組130及佈局設計圖檢查模組140即可提供電路表檢查結果TCS和佈局設計圖檢查結果LCS,以利電子工程師和佈局工程師快速提供符合樹狀結構的電路表110和佈局設計圖120。相較於習知的技術,新的作法可縮短模擬的設定時間、提高模擬的正確性,並讓模擬自動化的可行性大幅提高。如果能夠進一步進行自動化模擬,則可大幅縮短專案所需的模擬及開發時間。
以下內容將進一步說明如圖1所述的電路表110的訊號連接資訊SCI。請同時參考圖1以及表1,表1是依據圖1的實施例所繪示的電路表110。在本實施例中,電路表(即表1)中記錄了元件D1~D9。電路表的記錄方式是以具有多層的樹狀結構來表示,並且將元件D1~D9分別為記錄於第1層至第4層。其中,元件D1是記錄於電路表110中的第1層,元件D2、D5、D8是記錄於電路表中的第2層,元件D3、D6、D7、D9是記錄於電路表中的第3層,並且元件D4是記錄於電路表中的第4層。
表1。
第1層 第2層 第3層 第4層
元件 N1 N2 元件 N1 N2 元件 N1 N2 元件 N1 N2
D1 P1 G D2 P1 S1 D3 S1 S2 D4 S2 G
      D5 P1 S3 D6 S3 G      
            D7 S3 G      
      D8 P1 S4 D9 S4 G      
元件D1~D9分別具有兩個耦接點,在表1中,兩個耦接點的欄位分別以“N1”、“N2”符號來表示。在電路表中,第1層至第4層的“N1”、“N2”欄位中被輸入預設的訊號名稱(或訊號代號)P1、S1~S4、G。當元件D1~D9不同的耦接點之間具有相同的訊號名稱,即表示所述不同的耦接點之間經由對應於訊號名稱的訊號線相互連接。舉例來說,對應於元件D1的耦接點“N1”的欄位中被輸入訊號名稱P1,對應於元件D2的耦接點“N1”的欄位中被輸入訊號名稱P1,表示元件D1中對應於“N1”欄位的耦接點與元件D2中對應於“N1”欄位的耦接點是經由對應於訊號名稱P1的訊號線相互連接。本發明的元件的數量、耦接點的數量以及層數可以是多個,並沒有固定的限制。
更具體來說,請同時參考表1及圖3,圖3是依據本發明表1所繪示的電路表110號連接資訊SCI進行組織所產生的組織圖。相似於表1,圖3具有元件D1~D9、對應於訊號名稱(或訊號代號)P1、S1~S4的訊號線LP1、LS1~LS4以及對應於訊號名稱(或訊號代號)G的參考電位GND。除此之外,元件D1具有耦接點第一耦接點N1_1、第二耦接點N2_1,元件D2具有第一耦接點N1_2、第二耦接點N2_2,依此類推。同樣地,對應於表1,元件D1~D9分別為配置於第1層至第4層。其中的配置方式相同於元件D1~D9在表1中的記錄方式。圖3中,第一耦接點N1_1~N1_9、第二耦接點N2_1~N2_9是經由訊號線LP1、LS1~LS4的其中之一相互連接。舉例來說,元件D1的第一耦接點N1_1經由訊號線LP1與元件D2的第一耦接點N1_2連接,並且第二耦接點N2_1連接到參考電位GND。元件D2的第一耦接點N1_2經由訊號線LP1與元件D5的第一耦接點N1_5連接,並且第二耦接點N2_2經由訊號線LS1與元件D3的第一耦接點N1_3連接。由此可知,電路表110(即表1)的記錄方式會關聯於電路的組織結果(即圖3)。
除此之外,為了讓電路表檢查模組130能更正確的判斷電路表110是否有誤。電路表檢查模組130可檢查電路表110的格式、元件名稱、訊號名稱等內容是否符合特定宣告語法所規範的規則內。舉例來說,元件名稱以及訊號名稱是分別填寫在指定的欄位內,元件名稱(如「起始元件」、「終端元件等」)以及訊號名稱是可用以被識別出對應的元件功能、元件的腳位以及訊號類別的宣告語法,然本發明並不受限於此例。在不同的模擬條件下,宣告語法可能會不同。
以下內容將進一步說明如圖1所述的電路表檢查模組130的檢查方式。請同時參考表1、圖1、圖3以及圖4A。圖4A是依據圖2的步驟S210所繪示的檢查方法的流程圖。首先,如步驟S211所述:接收訊號連接資訊SCI。電路表檢查模組130在步驟S211接收訊號連接資訊SCI。電路表檢查模組130接收到訊號連接資訊SCI之後,進入步驟S212以開始判斷電路表110是否有誤。接下來,以表1與圖3為例,電路表檢查模組130會將記錄於電路表中的元件D1~D9進行區分,將元件D1~D9區分為:記錄於第1層的第1層元件D1(起始元件);記錄於第2層的第2層元件D2、D5、D8;記錄於第3層的第3層元件D3、D6、D7、D9;以及記錄於第4層的第4層元件D4,以進入步驟S212。
如步驟S212所述:判斷各第2層元件的第一耦接點是否至少連接至下列兩者其中之一:至少一起始元件的至少其中之一的第一耦接點及其他至少一第2層元件的至少其中之一的第一耦接點。首先,電路表檢查模組130會檢查起始元件是否存在。如果起始元件存在,在符合樹狀結構的電路表110中,第2層元件的第一耦接點連接到第1層元件的第一耦接點。如果起始元件不存在,則第2層元件的第一耦接點連接到最接近的第2層元件的第一耦接點。當電路表檢查模組130檢查出起始元件存在時,以與元件D1同一列(即,第一列)的元件D2為例,電路表檢查模組130判斷出元件D2經由訊號線LP1連接到第1層的元件D1(即,起始元件)的第一耦接點N1_1以及經由訊號線LP1連接到第2層的元件D5的第一耦接點N1_5。此外,第二耦接點N2_2連接到第3層的元件D3的第一耦接點N1_3。因此,電路表檢查模組130判斷元件D2並沒有發生不正常斷路的連接狀況。再以元件D5為例,元件D5所在列(即,第二列)中並沒有起始元件。電路表檢查模組130判斷出元件D5的第一耦接點N1_5沒有連接到第1層的元件D1的第一耦接點N1_1,而是經由訊號線LP1連接到第2層的元件D2、D8的第一耦接點N1_2、N1_8,並且第二耦接點N2_5連接到第3層的元件D6的第一耦接點N1_6。因此,元件D5並沒有發生不正常斷路的連接狀況。
基於相同的檢查方法,電路表檢查模組130可判斷出其他第2層的元件D8也沒有發生不正常斷路的連接狀況。在電路表檢查模組130判斷出元件D2、D5、D8沒有發生不正常斷路的連接狀況時,判斷位於第1層的元件D1以及位於第2層的元件D2、D5、D8的連接關係為正確,進入步驟S213。
在另一方面,如果電路表檢查模組130在步驟S212中判斷出第2層中有元件沒連接至元件D1的第一耦接點N1_1,並且沒有連接至其他第2層元件的至少其中之一的第一耦接點(未示出)。則電路表檢查模組130判斷出上述元件具有不正常斷路的連接狀況。則電路表檢查模組130進入步驟S214_1以產生對應於第2層的上述元件的檢查錯誤記錄,再進入步驟S213。
如步驟S213所述:判斷各第K層元件的第一耦接點是否至少連接至下列兩者其中之一:至少一第K-1層元件的至少其中之一的第二耦接點及其他該至少一第K層元件的至少其中之一的第一耦接點。在步驟S213中,電路表檢查模組130會判斷第K層元件同一列的第K-1層是否有元件。在符合樹狀結構的電路表110中,如果第K-1層有元件,同一列的第K層元件的第一耦接點會連接到第前K-1層元件的第一耦接點。如果第K-1層沒有元件,則同一列的第K層元件的第一耦接點會連接到上方最接近的第K層元件的第一耦接點。其中K為大於2的整數。以元件D3為例,電路表檢查模組130判斷出元件D3經由訊號線LS1連接到第2層的元件D2的第二耦接點N2_2。因此,元件D3並沒有發生不正常斷路的連接狀況。以元件D6為例,電路表檢查模組130判斷出元件D6經由訊號線LS3連接到第2層的元件D5的第二耦接點N2_5以及訊號線LS3連接到第3層的元件D7的第一耦接點N1_7。此外,第二耦接點N2_6連接到參考電位GND。因此,元件D6並沒有發生不正常斷路的連接狀況。再以元件D7為例,電路表檢查模組130判斷出元件D7的第一耦接點N1_7沒有連接到第2層的元件D2、D5、D8任一的第二耦接點,而是經由訊號線LS3連接到第3層的元件D6的第一耦接點N1_6,第二耦接點N2_7連接到參考電位GND。因此,元件D7並沒有發生不正常斷路的連接狀況。
基於相同的檢查方法,電路表檢查模組130可判斷出其他第3層的元件D9也沒有發生不正常斷路的連接狀況。在電路表檢查模組130判斷出元件D3、D6、D7、D9沒有發生不正常斷路的連接狀況時,電路表檢查模組130判斷位於第2層的元件D2、D5、D8以及位於第3層的元件D3、D6、D7、D9的連接關係為正確,進入步驟S215。
在另一方面,如果電路表檢查模組130在步驟S213中判斷出第3層有元件沒連接至多個第2層元件的至少其中之一的第二耦接點或者並且沒有連接至其他第3層元件的至少其中之一的第一耦接點(未示出),則電路表檢查模組130判斷出上述元件具有不正常斷路的連接狀況。則電路表檢查模組130進入步驟S214_2以產生對應於第3層的上述元件的檢查錯誤記錄,並進入步驟S215。
在一些實施例中,電路表檢查模組130可以在步驟S212、213中進一步判斷元件D1~D9是否為「起始元件」、「終端元件」。以符合樹狀結構的電路表110而言,「終端元件」是位於電路表110中各列的最後一個元件(元件D6、D7、D9、D4)。也就是說,在終端元件之後不可連接其他元件。電路表檢查模組130可依據電路表110中的宣告語法來判斷「起始元件」、「終端元件」以及其他元件的紀錄方式與連接方式是否正確。也就是,電路表檢查模組130可依據電路表110中,「起始元件」、「終端元件」以及其他元件的紀錄位置以及腳位紀錄方式來判斷「起始元件」、「終端元件」以及其他元件的定義是否正確。
如步驟S215所述:判斷各第K層元件是否為最後一層元件。在步驟S215中,電路表檢查模組130會判斷目前檢查到的第3層元件是否是最後一層的元件。如果第3層元件是最後一層的元件,進入步驟S216。如果第3層元件D3、D6、D7、D9並不是最後一層的元件,則進入步驟S217。以表1與圖3為例,電路表檢查模組130會第3層元件並不是最後一層的元件,則進入步驟S217。
如步驟S217所述:判斷下一層。電路表檢查模組130會對下一層的元件(即,第4層元件)進行判斷。電路表檢查模組130會回到步驟S213,判斷第4層的元件D4是否發生不正常斷路的連接狀況。
接下來,電路表檢查模組130在步驟S215中判斷第4層元件D4是最後一層的元件,然後進入步驟S216。
如步驟S216所述:提供電路表檢查結果。在步驟S216中,電路表檢查模組130會依據在步驟S214_1及/或S214_2所產生的檢查錯誤記錄提供對應的電路表檢查結果TCS。在另一方面,在沒有檢查錯誤記錄產生的情況下,電路表檢查模組130提供對應於檢查符合樹狀結構的電路表檢查結果TCS。也就是說,以表1與圖3為例,電路表檢查模組130判斷出符合以下狀況時,會提供對應於檢查符合樹狀結構的電路表檢查結果TCS:(1)第2層元件D2、D5、D8的各個第一耦接點(N1_2、N1_5、N1_8)連接至記錄於第1層元件D1的第一耦接點(N1_1)以及其他該至少一第2層元件的至少其中之一的第一耦接點時;(2)判斷出各該至少一第3層元件D3、D6、D7、D9的各個第一耦接點(N1_3、N1_6、N1_7、N1_9)連接至第2層元件D2、D5、D8的至少其中之一的第二耦接點(N1_2、N1_5、N1_8)及其他該至少一第3層元件的至少其中之一的第一耦接點的至少其中之一時;並且,(3)判斷出各該至少一第4層元件D4的第一耦接點(N1_4)連接至第3層元件D3、D6、D7、D9的至少其中之一的第二耦接點(N1_2、N1_5、N1_8)。電路表檢查模組130提供符合樹狀結構的電路表檢查結果TCS意謂著電路表110具有正確的訊號連接資訊CSCI。
在一些實施例中,元件D1~D9可例如是僅以腳位方式來表示於電路表110中。以元件D1為例,「元件D1」的表示方式可以置換成「元件D1_腳位N1_1」以及「元件D1_腳位N1_2」。「元件D1_腳位N1_1」以及「元件D1_腳位N1_2」表示了元件D1具有上述兩個腳位。
在一些實施例中,在只有起始元件與第2層元件的情況下,電路表檢查模組130則不會執行步驟S213、S214_2、S215以及S217,而是執行步驟S211、S212、S214_1、、S216來判斷判斷電路表110是否有誤。
請同時參考圖1、表1與圖4B,圖4B是依據圖2的步驟S210所繪示的另一檢查方法的流程圖。與圖4A不同的是,在本實施例中,電路表檢查模組130還可以執行步驟S218。如步驟S218所述:判斷各耦接點是否連接多個不同的訊號線。在步驟S218中,電路表檢查模組130判斷電路表110中的各個耦接點是否連接到多個不同的訊號線,藉以檢查出各個耦接點是否發生短路連接的狀況。如果電路表檢查模組130判斷出有耦接點連接到多個不同的訊號線,即表示此耦接點發生短路連接的狀況,並產生對應於上述耦接點的短路連接狀況的檢查錯誤記錄(步驟224_3)。反之,如果電路表檢查模組130判斷出各個耦接點僅連接到相同的訊號線,即表示各耦接點沒有發生短路連接的狀況。接下來進入步驟S216。
應理解的是,步驟S218、S214_3可以被選擇以在步驟S212、S213、S215及/或S216之前執行。
請同時參考圖1、表1與圖4C,圖4C是依據圖2的步驟S210所繪示的再一檢查方法的流程圖。在本實施例中,電路表檢查模組130是依據電路表110的紀錄方式逐列地判斷元件的連接。首先,如步驟S311所述中,接收訊號連接資訊SCI。電路表檢查模組130在步驟S311接收訊號連接資訊SCI。電路表檢查模組130接收到訊號連接資訊SCI之後,進入步驟S312以開始判斷電路表110是否有誤。如步驟S312所述:判斷位於第R列的第2層元件的第一耦接點是否至少連接至下列兩者其中之一:至少一起始元件的至少其中之一的第一耦接點及其他至少一第2層元件的至少其中之一的第一耦接點。其中R是大於0的正整數。在步驟S312中,以電路表中的第一列為例,電路表檢查模組130會依據訊號連接資訊SCI來判斷位於第1層的起始元件(元件D1)以及位於第2層的元件D2的連接是否正確,如果電路表檢查模組130判斷出元件D1與位於第2層的元件D2的連接關係為正確,進入步驟S313。反之,如果元件D1與位於第2層的元件D2的連接有誤,則進入步驟S314_1以產生對應於第2層的上述元件的檢查錯誤記錄,再進入步驟S313。
如步驟S313所述:判斷位於第R列的第K層元件的第一耦接點是否至少連接至下列兩者其中之一:至少一第K-1層元件的至少其中之一的第二耦接點及其他該至少一第K層元件的至少其中之一的第一耦接點。呈上例,在步驟S313中,電路表檢查模組130會判斷位於第一列的第3層的元件D3與位於第2層的元件(元件D2、D5、D8)的連接是否正確。如果電路表檢查模組130判斷出位於第一列的第3層的元件D3與位於第2層的元件(元件D2、D5、D8)的連接關係為正確,進入步驟S315。反之,如果電路表檢查模組130判斷出位於第一列的第3層的元件D3與位於第2層的元件(元件D2、D5、D8)的連接有誤,則進入步驟S314_2以產生對應於第2層的上述元件的檢查錯誤記錄,再進入步驟S315。
如步驟S315所述:判斷位於第R列的各第K層元件是否為最後一層元件。在步驟S315中,電路表檢查模組130會判斷目前檢查到的第3層元件是否是位於第一列的最後一層的元件。如果第3層元件是位於第一列的最後一層的元件,進入步驟S316。如果第3層元件不是位於第一列的最後一層的元件,則進入步驟S317。以表1為例,由於位於第3層的元件D3並不是第一列的最後一層的元件,因此電路表檢查模組130會進入步驟S317以判斷位於第一列的第四層的元件(元件D4)。隨後進入重複步驟S313、S315的判斷操作。呈上例,在步驟S315中,由於位於第4層的元件D4是第一列的最後一層的元件,因此電路表檢查模組130,進入步驟S316。
如步驟S316所述:判斷第R列是否為最後一列。電路表檢查模組130會判斷當前所判斷的第R列是否為最後一列。如果第R列是最後一列,電路表檢查模組130會進入步驟S318。如果不是第R列是最後一列,則電路表檢查模組130會進入步驟S319以判斷下一列。隨後進入重複步驟S312、S313、S315、S316的判斷操作。
如步驟S318所述:提供電路表檢查結果。步驟S318的實施細節可以在步驟S216中獲致足夠的教示,因此恕不在此重述。
在此值得一提的是,相較於圖1、圖4A的實施例以及圖1、圖4B的實施例,本實施例更可以判斷電路表中判斷出電路表是否符合多層的多個樹狀結構。
接下來進一步說明如圖1所述的佈局設計圖檢查模組140的檢查方式。請同時參考圖1以及圖5,圖5是依據圖2的步驟S220所繪示的檢查方法的流程圖。如步驟S221所述:接收正確的訊號連接資訊CSCI以及佈局設計圖120。佈局設計圖檢查模組140在步驟S221接收到電路表110所提供的正確的訊號連接資訊CSCI以及佈局設計圖120之後,進入步驟S222。
如步驟S222所述:比對記錄於電路表110中的多個元件名稱與記錄於佈局設計圖120的多個元件名稱是否相同。在步驟S222中,佈局設計圖檢查模組140會比對記錄於電路表110的多個元件名稱與記錄於佈局設計圖120的多個元件名稱是否相同。當佈局設計圖檢查模組140比對記錄於電路表110的多個元件名稱與記錄於佈局設計圖120的多個元件名稱都相同時,即表示記錄於佈局設計圖120的所有元件與記錄於電路表110的所有元件是一致的。也就是說,記錄於佈局設計圖120的所有元件與記錄於電路表110的所有元件是一致的情況下,記錄於電路表110的多個元件都存在於佈局設計圖120之中,進入步驟S223。
反之,當佈局設計圖檢查模組140比對記錄於電路表110的多個元件名稱與記錄於佈局設計圖120的多個元件名稱不完全相同時,則表示記錄於佈局設計圖120的元件與記錄於電路表110的元件是不完全一致的。佈局設計圖檢查模組140則依據上述的結果產生對應於元件名稱不一致的檢查錯誤記錄(步驟S224_1),接著進入步驟S223。
接下來,如步驟S223所述:檢查佈局設計圖120,判斷電路表110中的訊號線和元件是否在佈局設計圖120中正確相連接。在步驟S223中,佈局設計圖檢查模組140會判斷正確的訊號連接資訊CSCI中的多個耦接點是否可對應到佈局設計圖120的多個耦接點(即,腳位)。在一些實施例中,當元件是僅以腳位方式來表示於電路表110中時,佈局設計圖檢查模組140會檢查元件的腳位是否存在並判斷是否連接到對應的訊號線。並且,佈局設計圖檢查模組140會判斷正確的訊號連接資訊CSCI中的多個訊號名稱(或訊號代號)是否可對應到佈局設計圖120的訊號線。當佈局設計圖檢查模組140比對正確的訊號連接資訊CSCI與記錄於佈局設計圖120的電路佈局都可以相互對應時,即表示記錄於佈局設計圖120的電路佈局與記錄於電路表110的所有耦接點與所有訊號名稱(或訊號代號)是一致的,並且也能確定佈局設計圖120中的對應於訊號名稱的訊號線是存在的,則進入步驟S225。
反之,當佈局設計圖檢查模組140比對正確的訊號連接資訊CSCI與記錄於佈局設計圖120的電路佈局的過程中發現無法完全對應時,即表示記錄於佈局設計圖120的元件與記錄於電路表110的元件是不完全一致的。在這樣的情況下,佈局設計圖120中的對應於訊號名稱的訊號線及/或耦接點可能並不存在,或者是連接錯誤。佈局設計圖檢查模組140則依據上述的結果產生對應的檢查錯誤記錄(步驟S224_2),接著進入步驟S225。
如步驟S225所述:檢查佈局設計圖120,判斷電路表110中的訊號線和元件是否在佈局設計圖120中存在任何開路或短路現象。佈局設計圖檢查模組140在步驟S225中會電路表110的訊號線和元件中,元件的同一腳位是否連接到不同的訊號線。如果元件的同一腳位是連接到相同的訊號線,也就是元件的同一腳位藉由至少一相同的訊號線來接收或提供對應的相同訊號。因此,佈局設計圖檢查模組140藉由上述方法判斷該腳位與訊號線並沒有開路或短路的狀況,並且進入步驟S226。
而在另一方面,佈局設計圖檢查模組140在步驟S225中發現元件的同一腳位連接到不同的訊號線,這意謂著元件的同一腳位藉由至少一不同的訊號接收或提供對應的不同訊號,這是不正常短路的連接狀況。因此,佈局設計圖檢查模組140則會判斷上述的連接狀況為短路。此外,如果訊號線的至少一端沒有連接到腳位,佈局設計圖檢查模組140則會判斷上述的連接狀況開路。佈局設計圖檢查模組140在步驟S224_3中會依據存在開路或短路的判斷結果產生對應的檢查錯誤記錄,並且進入步驟S226。
應注意的是,本領域具通常知識者可依據需求改變步驟S222、S223、S225的先後順序。本發明並不以本實施例的步驟S222、S223、S225的先後順序為限。
如步驟S226所述:提供佈局設計圖檢查結果LCS。在步驟S225中,佈局設計圖檢查模組140會依據在步驟S224_1、S224_2、S224_3中所產生的檢查錯誤記錄提供對應的佈局設計圖檢查結果LCS,例如是對應的佈局設計圖錯誤記錄檔。在另一方面,在沒有檢查錯誤記錄的情況下,佈局設計圖檢查模組140則會提供對應於檢查正確的佈局設計圖檢查結果LCS。
在此值得一提的是,佈局設計圖檢查模組140比對正確的訊號連接資訊CSCI與記錄於佈局設計圖120的電路佈局是否相同,判斷電路表110與佈局設計圖120是否有一致的元件以及相互對應的訊號線與耦接點的連接方式。如此一來,佈局設計圖檢查模組140可確保符合樹狀結構的電路表110的內容與佈局設計圖120一致。
在具有對應於檢查錯誤記錄的電路表檢查結果TCS,或是對應於檢查錯誤記錄的佈局設計圖檢查結果LCS的情況下,表示有元件不存在、訊號線不存在、腳位不存在、訊號未連接到對應的元件或腳位(開路)。因此,電子工程師應修改電路表110。如果佈局設計圖檢查結果LCS遇到訊號有連接但未實際碰觸(開路)或短路的問題,則佈局工程師應該修正佈局設計圖120。
除此之外,在一些實施例中,佈局設計圖檢查模組140還可以對佈局設計圖120執行設計規範驗證(design rule check,DRC)及/或電路佈局驗證(layout versus schematic,LVS),藉以檢查佈局設計圖120是否有不正常斷路或不正常短路的連接狀況。
綜上所述,本發明的檢查系統是依據電路表的訊號連接資訊判斷電路表是否符合樹狀結構,並依據判斷結果提供電路表檢查結果。檢查系統還依據訊號連接資訊判斷佈局設計圖是否有誤並提供一佈局設計圖檢查結果。如此一來,本發明藉由電路表的訊號連接資訊、電路表檢查結果以及佈局設計圖檢查結果判斷出電路表及佈局設計圖的錯誤處,藉以縮短電路自動化模擬、開發所需的時間。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧檢查系統
110‧‧‧電路表
120‧‧‧佈局設計圖
130‧‧‧電路表檢查模組
140‧‧‧佈局設計圖檢查模組
CSCI‧‧‧正確的訊號連接資訊
D1~D9‧‧‧元件
GND‧‧‧參考電位
LCS‧‧‧佈局設計圖檢查結果
LP1、LS1~LS4‧‧‧訊號線
N1_1~N1_9‧‧‧第一耦接點
N2_1~N2_9‧‧‧第二耦接點
S210、S220‧‧‧步驟
S211、S212、S213、S214_1、S214_2、S214_3、S215、S216、S217、S218‧‧‧步驟
S311、S312、S313、S314_1、S314_2、S315、S316、S317、S318、S319‧‧‧步驟
S221、S222、S223、S224_1、S224_2、S224_3、S225、S226‧‧‧步驟
SCI‧‧‧訊號連接資訊
TCS‧‧‧電路表檢查結果
圖1是依據本發明一實施例所繪示的檢查系統的示意圖。 圖2是依據本發明一實施例所繪示的檢查方法的流程圖。 圖3是依據本發明表1所繪示的電路表組織圖。 圖4A、圖4B、圖4C分別是依據圖2的步驟S210所繪示的檢查方法的流程圖。 圖5是依據圖2的步驟S220所繪示的檢查方法的流程圖。
100‧‧‧檢查系統
110‧‧‧電路表
120‧‧‧佈局設計圖
130‧‧‧電路表檢查模組
140‧‧‧佈局設計圖檢查模組
CSCI‧‧‧正確的訊號連接資訊
LCS‧‧‧佈局設計圖檢查結果
SCI‧‧‧訊號連接資訊
TCS‧‧‧電路表檢查結果

Claims (14)

  1. 一種用於電路設計的檢查系統,適用於檢查一電路表與一佈局設計圖,包括:一電路表檢查模組,接收該電路表中對應於多個元件的多個耦接點的一訊號連接資訊,依據該訊號連接資訊將記錄於該電路表的該些元件區別為記錄於該電路表的一第1層的至少一起始元件以及記錄於該電路表的一第2層的至少一第2層元件,判斷各該至少一第2層元件的一第一耦接點是否至少連接至下列兩者其中之一:該至少一起始元件的至少其中之一的第一耦接點及其他該至少一第2層元件的至少其中之一的第一耦接點,當各該至少一第2層元件的一第一耦接點連接至該至少一起始元件的至少其中之一的第一耦接點及其他該至少一第2層元件的至少其中之一的第一耦接點的至少其中之一時,則判斷該第1層的至少一起始元件及該第2層的至少一第2層元件的連接關係為正確,藉以判斷該電路表是否符合多層的一樹狀結構,並提供一電路表檢查結果;以及一佈局設計圖檢查模組,接收該訊號連接資訊以及該佈局設計圖,依據該訊號連接資訊判斷該佈局設計圖是否有誤,並提供一佈局設計圖檢查結果。
  2. 如申請專利範圍第1項所述的檢查系統,其中該電路表檢查模組還用以:將記錄於電路表的該至少一起始元件及該至少一第2層元件 以外的元件區別為記錄於該電路表的一第K層的至少一第K層元件,其中K是大於2的正整數,判斷各該至少一第K層元件的一第一耦接點是否至少連接至下列兩者其中之一:記錄於一第K-1層的至少一第K-1層元件的至少其中之一的第二耦接點及其他該至少一第K層元件的至少其中之一的第一耦接點,當各該至少一第K層元件的第一耦接點連接至記錄於一第K-1層的該至少一第K-1層元件的至少其中之一的第二耦接點以及其他該至少一第K層元件的至少其中之一的第一耦接點時,則判斷該至少一第K-1層元件及該至少一第K層元件的連接關係為正確。
  3. 如申請專利範圍第2項所述的檢查系統,其中該電路表檢查模組還用以:依據一檢查錯誤記錄提供對應於檢查錯誤的該電路表檢查結果。
  4. 如申請專利範圍第1項所述的檢查系統,其中該電路表檢查模組還用以:將記錄於該電路表的該些元件區別為記錄於該電路表的一第1層的至少一起始元件以及記錄於該電路表的一第2層的至少一第2層元件,判斷該至少一第2層元件中,記錄於該電路表的第R列的第2層元件的一第一耦接點是否至少連接至下列兩者其中之一:該至 少一起始元件的至少其中之一的第一耦接點及其他該至少一第2層元件的至少其中之一的第一耦接點,當記錄於該電路表的第R列的第2層元件的一第一耦接點連接至該至少一起始元件的至少其中之一的第一耦接點及其他該至少一第2層元件的至少其中之一的第一耦接點的至少其中之一時,則判斷該第1層的至少一起始元件及記錄於該電路表的第R列的第2層元件的連接關係為正確,其中R為正整數。
  5. 如申請專利範圍第4項所述的檢查系統,其中該電路表檢查模組還用以:將記錄於電路表的該至少一起始元件及該至少一第2層元件以外的元件區別為記錄於該電路表的一第K層的至少一第K層元件,其中K是大於2的正整數,判斷該至少一第K層元件中,記錄於該電路表的第R列的第K層元件的一第一耦接點是否至少連接至下列兩者其中之一:記錄於一第K-1層的至少一第K-1層元件的至少其中之一的第二耦接點及其他該至少一第K層元件的至少其中之一的第一耦接點,當記錄於該電路表的第R列的第K層元件的第一耦接點連接至記錄於一第K-1層的該至少一第K-1層元件的至少其中之一的第二耦接點以及其他該至少一第K層元件的至少其中之一的第一耦接點時,則判斷該至少一第K-1層元件及記錄於該電路表的第R列的第K層元件的連接關係為正確。
  6. 如申請專利範圍第1項所述的檢查系統,其中該電路表檢查模組用以:依據正確的該訊號連接資訊判斷該些耦接點的任一是否連接到不同的訊號線;當判斷出該些耦接點的任一連接到多個不同的訊號線時,提供對應於該些耦接點的任一的短路連接狀況的檢查錯誤記錄。
  7. 如申請專利範圍第1項所述的檢查系統,其中該佈局設計圖檢查模組用以:比對記錄於該電路表的該些元件的多個元件名稱與記錄於佈局設計圖的多個元件名稱是否相同;檢查該佈局設計圖以判斷該電路表中的訊號線和該些元件是否在佈局設計圖中正確相連接;以及檢查該佈局設計圖該判斷該電路表中的訊號線和該些元件是否在該佈局設計圖中存在任何開路或短路現象。
  8. 一種用於電路設計的檢查方法,適用於電路設計的檢查系統,檢查一電路表與一佈局設計圖,該檢查方法包括:接收該電路表中對應於多個元件的多個耦接點的一訊號連接資訊,依據該訊號連接資訊判斷該電路表是否符合多層的一樹狀結構,並提供一電路表檢查結果,其中依據該訊號連接資訊判斷該電路表是否符合多層的該樹狀結構,並提供該電路表檢查結果的步驟包括:將該些元件區別為記錄於該電路表的一第一層的至少 一起始元件以及記錄於該電路表的一第二層的至少一第二層元件;判斷各該至少一第2層元件的一第一耦接點是否至少連接至下列兩者其中之一:該至少一起始元件的至少其中之一的第一耦接點及其他該至少一第2層元件的至少其中之一的第一耦接點;以及當各該至少一第2層元件的一第一耦接點連接至該至少一起始元件的至少其中之一的第一耦接點及其他該至少一第2層元件的至少其中之一的第一耦接點的至少其中之一時,則判斷該第1層的至少一起始元件及該第2層的至少一第2層元件的連接關係為正確;以及接收該訊號連接資訊以及該佈局設計圖,依據該訊號連接資訊判斷該佈局設計圖是否有誤,並提供一佈局設計圖檢查結果。
  9. 如申請專利範圍第8項所述的檢查方法,其中依據該訊號連接資訊判斷該電路表是否符合多層的該樹狀結構,並提供該電路表檢查結果的步驟還包括:將記錄於電路表的該至少一起始元件及該至少一第2層元件以外的元件區別為記錄於該電路表的一第K層的至少一第K層元件,其中K是大於2的正整數;判斷各該至少一第K層元件的一第一耦接點是否至少連接至下列兩者其中之一:記錄於一第K-1層的至少一第K-1層元件的至少其中之一的第二耦接點及其他該至少一第K層元件的至少其 中之一的第一耦接點;以及當各該至少一第K層元件的第一耦接點連接至記錄於一第K-1層的該至少一第K-1層元件的至少其中之一的第二耦接點以及其他該至少一第K層元件的至少其中之一的第一耦接點時,則判斷該至少一第K-1層元件及該至少一第K層元件的連接關係為正確。
  10. 如申請專利範圍第9項所述的檢查方法,其中依據該訊號連接資訊判斷該電路表是否符合多層的該樹狀結構,並提供該電路表檢查結果的步驟還包括:依據一檢查錯誤記錄提供對應於檢查錯誤的該電路表檢查結果。
  11. 如申請專利範圍第8項所述的檢查方法,其中依據該訊號連接資訊判斷該電路表是否符合多層的該樹狀結構,並提供該電路表檢查結果的步驟包括:將記錄於該電路表的該些元件區別為記錄於該電路表的一第1層的至少一起始元件以及記錄於該電路表的一第2層的至少一第2層元件;判斷該至少一第2層元件中,記錄於該電路表的第R列的第2層元件的一第一耦接點是否至少連接至下列兩者其中之一:該至少一起始元件的至少其中之一的第一耦接點及其他該至少一第2層元件的至少其中之一的第一耦接點;以及當記錄於該電路表的第R列的第2層元件的一第一耦接點連 接至該至少一起始元件的至少其中之一的第一耦接點及其他該至少一第2層元件的至少其中之一的第一耦接點的至少其中之一時,則判斷該第1層的至少一起始元件及記錄於該電路表的第R列的第2層元件的連接關係為正確,其中R為正整數。
  12. 如申請專利範圍第11項所述的檢查方法,其中依據該訊號連接資訊判斷該電路表是否符合多層的該樹狀結構,並提供該電路表檢查結果的步驟還包括:將記錄於電路表的該至少一起始元件及該至少一第2層元件以外的元件區別為記錄於該電路表的一第K層的至少一第K層元件,其中K是大於2的正整數;判斷該至少一第K層元件中,記錄於該電路表的第R列的第K層元件的一第一耦接點是否至少連接至下列兩者其中之一:記錄於一第K-1層的至少一第K-1層元件的至少其中之一的第二耦接點及其他該至少一第K層元件的至少其中之一的第一耦接點;以及當記錄於該電路表的第R列的第K層元件的第一耦接點連接至記錄於一第K-1層的該至少一第K-1層元件的至少其中之一的第二耦接點以及其他該至少一第K層元件的至少其中之一的第一耦接點時,則判斷該至少一第K-1層元件及記錄於該電路表的第R列的第K層元件的連接關係為正確。
  13. 如申請專利範圍第8項所述的檢查方法,還包括: 依據正確的該訊號連接資訊判斷該些耦接點的任一是否連接到不同的訊號線;以及當判斷出該些耦接點的任一連接到多個不同的訊號線時,提供對應於該些耦接點的任一的短路連接狀況的檢查錯誤記錄。
  14. 如申請專利範圍第8項所述的檢查方法,其中依據該訊號連接資訊判斷該佈局設計圖是否有誤,並提供該佈局設計圖檢查結果的步驟包括:比對記錄於該電路表的該些元件的多個元件名稱與記錄於佈局設計圖的多個元件名稱是否相同;檢查該佈局設計圖以判斷該電路表中的訊號線和該些元件是否在佈局設計圖中正確相連接;以及檢查該佈局設計圖以判斷該電路表中的訊號線和該些元件是否在該佈局設計圖中存在任何開路或短路現象。
TW107133356A 2018-09-21 2018-09-21 用於電路設計的檢查系統以及檢查方法 TWI685763B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW107133356A TWI685763B (zh) 2018-09-21 2018-09-21 用於電路設計的檢查系統以及檢查方法
CN201910895167.1A CN110941941B (zh) 2018-09-21 2019-09-20 用于电路设计的检查系统以及检查方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW107133356A TWI685763B (zh) 2018-09-21 2018-09-21 用於電路設計的檢查系統以及檢查方法

Publications (2)

Publication Number Publication Date
TWI685763B true TWI685763B (zh) 2020-02-21
TW202013220A TW202013220A (zh) 2020-04-01

Family

ID=69906093

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107133356A TWI685763B (zh) 2018-09-21 2018-09-21 用於電路設計的檢查系統以及檢查方法

Country Status (2)

Country Link
CN (1) CN110941941B (zh)
TW (1) TWI685763B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI230876B (en) * 2001-07-20 2005-04-11 Via Tech Inc Method to preserve comments of circuit simulation text file
TW200620013A (en) * 2004-12-06 2006-06-16 Inventec Corp Method capable of increasing layout efficiency of electronic device
CN100520789C (zh) * 2006-10-19 2009-07-29 英业达股份有限公司 设计图面信息旋转系统以及方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103870619A (zh) * 2012-12-13 2014-06-18 鸿富锦精密工业(深圳)有限公司 布线检查系统及方法
CN104102758A (zh) * 2013-04-15 2014-10-15 鸿富锦精密工业(深圳)有限公司 信号线长度检查系统及方法
CN104573157A (zh) * 2013-10-24 2015-04-29 英业达科技有限公司 印刷电路检查方法与装置
US9916409B2 (en) * 2015-12-08 2018-03-13 International Business Machines Corporation Generating a layout for an integrated circuit
US10073942B1 (en) * 2016-09-30 2018-09-11 Cadence Design Systems, Inc. Methods, systems, and computer program product for implementing synchronous clones for an electronic design

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI230876B (en) * 2001-07-20 2005-04-11 Via Tech Inc Method to preserve comments of circuit simulation text file
TW200620013A (en) * 2004-12-06 2006-06-16 Inventec Corp Method capable of increasing layout efficiency of electronic device
CN100520789C (zh) * 2006-10-19 2009-07-29 英业达股份有限公司 设计图面信息旋转系统以及方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
A *

Also Published As

Publication number Publication date
TW202013220A (zh) 2020-04-01
CN110941941B (zh) 2023-03-28
CN110941941A (zh) 2020-03-31

Similar Documents

Publication Publication Date Title
CN108228917B (zh) 电路原理图检查装置及方法
US7293204B2 (en) Computer peripheral connecting interface system configuration debugging method and system
CN100342381C (zh) 集成电路设计和整合方法
US20060218516A1 (en) Design rule report utility
US6629307B2 (en) Method for ensuring correct pin assignments between system board connections using common mapping files
CN113779919A (zh) 集成电路版图设计规则文件检查工具及检查方法
KR20080001624A (ko) 설계 검증 장치, 설계 검증 방법 및 cad 시스템
CN103310037B (zh) 一种建立版图设计规则检测文件验证图形库的方法
US8769337B2 (en) Detection method for configuration of power supply units and detection system using the same
TWI685763B (zh) 用於電路設計的檢查系統以及檢查方法
CN109426674B (zh) 一种印刷电路板检测方法和系统
CN101673200A (zh) 用户输入模型的检测方法及装置
US7287236B2 (en) Electronic device connectivity analysis methods and systems
CN113609577B (zh) 一种汽车电器原理检查方法
US11475202B1 (en) Method of designing a semiconductor device
CN113704265B (zh) 一种数据维护方法、系统、电子设备和存储介质
CN111258916B (zh) 自动化测试方法、装置、存储介质及设备
CN115758976B (zh) Pdk中器件差异的比较方法、电子设备和计算机可读介质
JPH10247207A (ja) 不具合部分推定システム
WO2024195336A1 (ja) トレーサビリティ情報抽出装置およびトレーサビリティ情報検証装置
JPH0637183A (ja) レイアウト設計検証方法及びレイアウト設計検証装置
JP3326546B2 (ja) コンピュータシステムの故障検知方法
JP2000293563A (ja) 論理回路接続検証装置
JP2560545B2 (ja) インタフェース検査処理装置
JP2002157295A (ja) 半導体回路設計装置および半導体回路設計方法