TWI681281B - 主動式特定用途積體電路入侵防護罩 - Google Patents

主動式特定用途積體電路入侵防護罩 Download PDF

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Abstract

本發明提供一種用於保護一積體電路免受侵入式攻擊及各種形式之篡改之系統、方法及設備。一防禦性機構係一主動式實體安全性防護罩，其包含處於該積體電路之一高金屬層之跡線之一陣列，其覆蓋此層之表面積的一高百分比，及跨該等跡線驅動信號之一套數位邏輯組件。以一主動方式完成跨該等跡線之該等信號之該驅動使得在一非常短的時間週期內偵測任何該等跡線上之一短路、斷開或固定型故障。該主動式安全性系統經連接至一警報回應機構或與一警報回應機構通信，使得由該安全性系統偵測之一故障導致一信號被發送至該警報回應機構。

Description

主動式特定用途積體電路入侵防護罩
一高效能特定用途積體電路(ASIC)必須防止來自未經授權之對手的各種特定攻擊。一類攻擊涉及實體探測、修改或破壞ASIC內之邏輯。此篡改類型通常涉及包含(例如)下列數個步驟：(1)將封裝實體去覆蓋以使矽晶粒上之導線及邏輯實體暴露；(2)將孔鑽至表面保護層中以接達至金屬接點；(3)實體探測(作用時)處於裝置之頂層之導線以判定其等內容；(4)切割被認為不重要之高層級導線以接達下層(可能低至基底層)上之更多感興趣的內容；(5)使用一聚焦離子束(FIB)以切割導線來潛在地切斷重要安全性構件；及(6)沈積金屬以產生新連接來修改重要功能性。
儘管涉及數個步驟，但未經授權方在其用於實體探測、修改及/或破壞ASIC內之邏輯之技術中變得更精密。為免受損及裝置之正確操作及功能性之影響，重要的是具有一實體安全性系統，其可在晶片作用時偵測任何上述活動，以及在啟動之後在最後斷電週期期間偵測是否發生任何此等活動。
本[發明內容]以一簡化形式引入概念之一選擇以提供本發明之一些態樣之一基本理解。本[發明內容]並非為本發明之一詳盡概述，且其不旨在 識別本發明之決定性或關鍵元件或不界定本發明之範疇。本[發明內容]僅呈現本發明之一些概念作為下文所提供之[實施方式]之一序言。
本發明大致係關於積體電路。更特定言之，本發明之態樣係關於一種防止一特定用途積體電路上之侵入性攻擊的保護。
本發明之一項實施例係關於一種用於保護一積體電路免受一侵入性攻擊之設備，該設備包括：跡線導線之一陣列，其經配置跨該積體電路之至少一頂部金屬層；一偽隨機二進位序列產生器，其用於產生複數個位元；一真隨機數產生器，其用於將一熵源提供至饋送至該偽隨機二進位序列產生器之複數個分接點之至少一者；及比較電路，其經連接至跡線導線之該陣列之一端，其中該比較電路基於由該偽隨機二進位序列產生器產生及於該至少一個跡線導線之該一端處接收之一位元來判定該等跡線導線之至少一者是否具有一期望值。
在另一實施例中，用於保護一積體電路免受一侵入性攻擊之設備進一步包括將偽隨機二進位序列產生器連接至跡線導線之陣列之另一端之解多工電路。
在又另一實施例中，用於保護一積體電路免受一侵入性攻擊之設備進一步包括一警報回應系統，其用於判定是否回應於由比較電路產生之警報信號來起始一或多個動作。
在一或多個其他實施例中，本文中所描述之方法、系統及設備可視情況包含一或多個下列額外特徵：由偽隨機二進位序列產生器產生之複數個位元之各者當轉移至跡線導線之陣列時與其鄰近位元不同；偽隨機二進位序列產生器係一線性反饋移位暫存器；跡線導線之一子集根據一即時時脈週期而切換；比較電路針對各即時時脈循環來比較所有跡線導線；比較 電路針對各即時時脈循環來判定跡線導線之至少一者是否具有一期望值；解多工電路針對各即時時脈循環僅驅動跡線導線之一者，且將剩餘跡線導線接地；比較電路基於在至少一個跡線導線之第二端處接收之位元而偵測一短路電路故障、一斷開故障及一固定型故障之一者；比較電路回應於偵測一短路電路故障、一斷開故障及一固定型故障之一者而產生一警報信號；警報回應系統判定由比較電路產生之警報信號之數目是否滿足一條件，及回應於判定警報信號之數目滿足條件，警報回應系統起始一或多個動作；若由比較電路產生之警報信號之數目在一預定時間週期內超過臨限數目，則警報回應系統判定警報信號之數目滿足條件；若警報信號之各者之產生之間之一時間間隔係在一臨限時間週期內，則警報回應系統判定警報信號之數目滿足條件；及/或一或多個動作包含將一中斷發送至積體電路之一處理器及控制積體電路之一電力供應之至少一者。
應注意，本文中所揭示之一些或所有處理器及記憶體系統之實施例亦可經組態以執行上文所揭示之一些或所有方法實施例。另外，上文所揭示之一些或所有方法之實施例亦可表示為體現於非暫態處理器可讀取儲存媒體(諸如光學或磁性記憶體)上之指令。
本發明之方法及系統之可應用性之進一步範疇將自以下給出之[實施方式]而變得顯而易見。然而，應理解，該[實施方式]及特定實例在指示方法及系統之實施例時僅係以圖解方式給出，此係因為熟習此項技術者將自此[實施方式]變得明白在本文中所揭示之概念之精神及範疇內之各種改變及修改。
100‧‧‧安全性系統
110‧‧‧解多工邏輯電路
120‧‧‧PRBS產生器電路(偽隨機二進位序列產生器電路)
130‧‧‧真隨機數產生器電路(TRNG)
140‧‧‧N個導線匯流排/導線陣列/PRBS(偽隨機二進位序列)
150‧‧‧比較器電路
160‧‧‧信號
170‧‧‧期望值
210‧‧‧安全性系統
220‧‧‧警報回應系統
230‧‧‧處理器
240‧‧‧電力供應
320‧‧‧Z字形組態
340‧‧‧迷宮狀組態
360‧‧‧配置
400‧‧‧實例程序
405‧‧‧方塊
410‧‧‧方塊
415‧‧‧方塊
420‧‧‧方塊
425‧‧‧方塊
430‧‧‧方塊
435‧‧‧方塊
熟習此項技術者結合隨附申請專利範圍及圖式(圖式之所有者形成此 說明書之一部分)自下列[實施方式]之一研究而更知曉本發明之此等及其他目的、特徵及特性。在圖式中：
圖1係繪示根據本文中所描述之一或多項實施例之用於防禦一特定用途積體電路上之侵入性攻擊之一實例系統之一方塊圖。
圖2係繪示根據本文中所描述之一或多項實施例之用於一積體電路之一安全性系統及一警報回應系統之一實例配置之一方塊圖。
圖3A至圖3C繪示根據本文中所描述之一或多項實施例之用於佈線跨一積體電路之一層之跡線導線之實例佈線組態。
圖4係繪示根據本文中所描述之一或多項實施例之用於防禦一特定用途積體電路上之侵入性攻擊之一實例方法之一流程圖。
本文中提供之標題僅為了方便起見且不一定影響本發明中之申請專利範圍之範疇或意義。
在圖式中，為了便於理解及方便，相同參考數字及任何首字母縮寫詞使用相同或類似結構或功能性識別元件或動作。將在下列[實施方式]之過程中詳細描述該等圖式。
現將描述本發明之方法及系統之各種實例及實施例。下列描述提供用於一全面理解之特定細節及實現此等實例之描述。然而，熟習此項技術者將理解，本文中所描述之一或多項實施例可在無許多此等細節之情況下實踐。同樣地，熟習此項技術者亦將理解，本發明之一或多項實施例可包含本文中未詳細描述之其他特徵。此外，在下文可不詳細展示或描述一些已知的結構或功能，以避免不必要地混淆相關描述。
本發明之實施例係關於一種經設計以保護一積體電路(IC)(例如，一 ASIC)免受(例如)探測攻擊、FIB及其他此篡改之防禦機構或系統。如將在下文中所更詳細描述，防禦機構可為一主動式實體安全性防護罩，其包含處於IC之一高金屬層(例如，可用於全部覆蓋或實質上覆蓋靈敏電路之頂部一個或兩個金屬層)之較佳地覆蓋此層之表面積之一高百分比(例如，80%、90%、95%等)之跡線之一陣列(例如，跡線導線)及可跨跡線驅動信號之一套數位邏輯組件。
根據至少一項實施例，可跨跡線主動地驅動信號(例如，由一線性反饋暫存器產生之位元或類似物)使得在一短時間週期內可偵測任何跡線上之一短路電路故障、一斷開故障(例如，一破損跡線導線)或固定型故障(例如，固定於一「0」或「1」值之信號或閘輸出)。根據至少一項實施例，例如，用於偵測跡線之一者上之一故障之偵測時間可為具有特定用途之頻率之若干時脈循環之數量級。針對低功率實施方案，針對欲偵測之一缺口，其可為若干微秒之數量級。例如，具有250kHz之一頻率，偵測時間將為1/250kHz=4us。
根據一或多項實施例，應注意，歸因於跨導線之信號之傳播延遲而可能存在故障偵測時間之一下限(例如，較大晶片具有更大傳播延遲，且因此具有此較大晶片之偵測時間可受限於可適用的傳播延遲)。
在一或多項實施例中，進一步地，本發明之主動式安全性系統/機構可(例如，經由一有線或無線網路之一直接或間接連接)連接至、包含及/或另外與一相關聯警報回應機構或系統(例如，積體電路之一專用處理器)通信，使得由安全性系統偵測之一故障可經指示作為發送至警報回應機構之一警報。在至少一項實施例中，安全性系統及/或警報回應機構可經連接至IC之一處理器或與IC之一處理器通信。例如，若基於安全性系統偵測 之一故障而判定(例如，由警報回應機構)應採取可動作的回應以解決對一IC之一潛在威脅，則可起始各種保護性或預防性措施(諸如處理器之一中斷、IC之一完全關斷或類似措施)。
圖1係用於防禦一IC上之侵入性或入侵攻擊之一實例安全性系統100。根據至少一項實施例，系統100包含一M位元PRBS(偽隨機二進位序列)產生器電路120、用以將一熵源提供至PRBS產生器電路120之一真隨機數產生器電路(TRNG)130、跨IC之一高金屬層(例如，可用於完全覆蓋或實質上覆蓋IC之靈敏電路之頂部一個或兩個金屬層)之一N個導線匯流排140、將M轉換至N之解多工電路110及在取樣時間檢查並確保N個導線具有正確(例如，期望)值之比較器電路150。另外，該系統100亦可包含一或多個暫存器以控制系統之各種組件，及亦包含一警報回應機構或電路(未展示)。
根據一或多項實施例，除了所展示之實例組態之外或替代所展示之實例組態，其他佈線組態可用於N個導線匯流排140。此等其他佈線組態可取決於包含(例如)跡線導線之數目(N)(例如，1000條導線、1200條導線、1485條導線、1550條導線等)、導線之厚度、鄰近導線之間之間隔及類似物之各種因素。
在圖3A至圖3C中展示此其他佈線組態之實例。例如，(N個導線匯流排140之)跡線導線之陣列可呈一Z字形組態(圖3A中所展示之320)或呈一迷宮狀組態(圖3B中所展示之340)跨IC之金屬層佈線。應理解，只要此組態確保最大覆蓋且亦避免可在關注之一區域上方(使用FIB+沈積)容易進行切割及跳接處之區域，亦可使用各種其他佈線組態。例如，N個導線匯流排140可經設計以包含覆蓋晶片之儘可能多的不同跡線，使得任何合理開 口需要大量的切割及跳接，此係高成本的且困難的。此外，在至少一項實施例中，IC之超過一個頂部金屬層可用於導線匯流排。例如，在IC之一頂部金屬層處，可在一第一方向上跨層之表面(例如，水平地或跨層之寬度)佈線跡線導線，及在金屬層處僅在頂層下方，跡線導線可在垂直於第一方向之一第二方向上跨層之表面(例如，垂直地或跨層之長度)佈線。圖3C繪示此一配置(360)之一實例。
根據至少一項實施例，M位元PRBS產生器電路120(其中M係諸如(例如)99之一任意值)可為一線性反饋移位暫存器(LFSR)，其中向下移位M-1位元，且被移入之新位元係在暫存器中之數個分接點之一「互斥或」(XOR)(例如，使用一XOR閘)，包含移位出之位元且一個位元連接至一熵源(例如，來自TRNG 130)以提高隨機化。熟習此項技術者已知分接點之右序列、一PRBS可針對具有無一熵源之2 M-1 之一重複週期之任何值M而產生。然而，具有一熵源，諸如(例如)TRNG 130，將不存在可預測重複。
應注意，最小化電力汲取(例如，由於在至少一項實施例中，跨晶片之跡線導線之數目可相對大，故各具有一合理量的電容)，每個核循環可不完成PRBS產生器120之移位。實情係，可根據切換(例如)250kHz之數量級之一即時時脈(RTC)移位PRBS產生器120。根據至少一項實施例，RTC可自晶片之主(核)時脈分離。在此一實施例中，RTC可低於主時脈來幫助減少晶片上之電力消耗及雜訊。應注意，儘管自主時脈之一分離時脈(RTC)可用於安全性系統(防護罩)，此一分離時脈可不嚴格地專用於安全性系統，而是可替代地用於額外目的及/或晶片之組件。
應理解，在本文中所描述之實例系統(例如，系統100)中，由PRBS 產生器電路120產生之系統之精確值不重要於PRBS 120之各位元正以一相對隱蔽方式及處於一相對高頻率(例如，250kHz更新)改變，使得各位元(由於其經轉移至導線140之陣列)與其鄰近位元不同。基於PRBS 120隨著TRNG 130輸出而更新之事實，PRBS 120之位元被認為以一「隱蔽」方式改變。若PRBS 120僅於啟動時佈種(或極不頻繁地重種)，則接著，一攻擊者可基於先前值而潛在地預測未來PRBS 120值。因此，TRNG 130經設計以隱蔽未來PRBS 120值，藉此使攻擊者更難以猜測未來值(接著，攻擊者接著可能切割導線以避免偵測)。儘管250kHz更新係相對低(例如，相較於數十MHz之核時脈頻率)，針對PRBS 120之各位元可依此改變之速率而言，應理解「頻率」意謂在晶片作用時足以使一切割及跳接為不可能的頻繁度。
應注意，同時切換全部跡線導線係不必要的(儘管係可能的)。在至少一項實施方案中，例如可減少切換之量(例如，每個RTC時脈週期切換1/15導線)以在每個RTC時脈邊緣處不實質上汲取過多電流。在此一實施例中，接著，下個鄰近導線(例如，針對經切換之一個)可於下個時脈循環切換等等。根據一或多項其他實施例，一額外PRBS可用於隨機地判定哪一或多個跡線導線在下個時脈循環期間切換，而非線性地步進通過如上文所描述之跡線。
為減小邏輯複雜度及面積，PRBS產生器電路120之尺寸可重要地小於跨晶片之導線匯流排140中之導線之數目(N)。為將M位元PRBS 120連接至跨金屬之N個導線，在一或多項實施例中，系統100可包含解多工邏輯電路110。根據至少一項實施例，例如比率N：M係表示為R之一整數。在解多工邏輯電路110中，各循環可僅驅動R個導線中之一個，而針對該 循環之其他導線則保持接地(其中「循環」指各RTC時脈循環之PRBS 120移位之週期)。PRBS 120之各新循環，可驅動R導線之下一個。此一技術有效地導致如下文之導線之一指派(其中此一指派僅係用於圖解之目的)，其中cur_sel係含有自0至R-1之一值之一暫存器，其指示哪個導線在比率內繼續驅動：for(a=0；a<M；a++) for(b=0；b<R；b++)導線[a*R+b]=(cur_sel==b)& prbs[a]
根據至少一項實施例，PRBS 120之每個循環可驅動R個導線中超過一個。然而，取決於於特定實施方案，電源(例如，電池供電裝置可具有嚴格電力需求)及/或信號完整性(例如，防護罩是否引入影響IC之主電路之過多雜訊)可限制PRBS 120之一給出循環用於驅動之導線之數目。在可在同一時間驅動超過一個導線之一實施例中，可實體分離導線使得遍及IC之電力網(及其旁路電容)分佈電力消耗。
跨IC之一高金屬層之N個導線之實體繪製陣列(N個導線匯流排140)產生旨在使包含(例如)探測、視覺檢驗及類似物之各種類型之侵入性攻擊禁入之一實體及電密集網。導線之陣列可(例如)經由位置及路線連接至邏輯之其餘部分(例如，解多工電路110及/或比較器電路150)。
N個導線匯流排140可經連接至比較器電路150以確保所有值如在採樣時間所期望。此不僅包含驅動PRBS值(例如，位元值)之M主動式導線，而且包含應連接至零之一值或至接地之N-M個導線。針對比較器電路150用以判定跨主動式導線驅動值是否係其等應為之值(且亦判定導線應連接至接地或至零之一值)，比較器電路150可經連接至PRBS 120以便接收 期望值(170)。根據至少一項實施例，比較器電路150可經組態以執行每個RTC時脈循環之比較邏輯，其給出用於跨導線陣列140之信號之傳播之充足時間。
根據至少一項實施例，在導線陣列140上之一值失配可為防禦性防護罩(例如，安全性系統100)中之一缺口或ASIC上之一攻擊之一指示。可(例如)藉由比較器電路150(其將一信號(160)發送至一相關聯警報回應機構)偵測此一值失配。取決於實施方案，警報回應機構可為(例如，經由一有線或無線網路之一直接或間接連接)安全性系統100之一部分、連接至安全性系統100及/或另外與安全性系統100通信，使得由比較器電路150產生之信號(160)由警報回應機構接收並以一有效方式處理。
圖2展示用於一積體電路之一安全性系統210及警報回應系統220之一實例配置。根據至少一項實施例，安全性系統210可(例如，經由一網路)與警報回應系統220通信或(例如，經由一有線或無線連接)連接至警報回應系統220使得若安全性系統210偵測積體電路之防禦性防護罩中之一可能故障或一潛在缺口，則安全性系統210可將一信號傳輸(例如，發送、提供等)至警報回應系統220(例如，信號(160)至圖1中所展示之實例系統100中之警報回應機構)，且警報回應系統220可判定是否執行任何動作，且若執行，執行什麼特定動作。
可以若干組態方式處置經產生警報或由警報回應系統220執行之回應，例如，回應於接收自安全性系統210之一信號(例如，來自圖1中所展示及上文所詳細描述之實例系統100之比較器電路150之信號(160))。例如，此一警報可為一可動作的回應之形式(諸如對處理器230之一中斷或藉由控制電力供應240而一部分或完全關斷積體電路)。取決於特定攻擊，回 應為慢的及經量測的為最佳的，或若回應係快的及破壞性的，則其為較佳的。在另一實例中，警報回應系統220可經組態以使其呈好像沒有任何事發生，而實際上裝置(例如，ASIC)之秘密被鎖定或另外保護。因此，根據至少一項實施例，安全性系統210可包含或結合經組態以具有變動層級回應(例如，將一特定類型之回應附接至一給出威脅)之一警報回應系統(機構)220而操作。
應注意，甚至當ASIC電源切斷時，或在一「關斷」狀態時，安全性系統(例如，圖1中所展示之實例系統100)可持續監測各RTC時脈循環之活動。例如，任何經偵測入侵可導致在電源關斷期間仍可作用(例如，使用永遠開啟邏輯)之一計數器之增量。在自關斷狀態(例如，當ASIC通電或另外切換至「開啟」狀態時)返回之後，便可用非永遠開啟邏輯且直接感測(例如，判定)計數器之值。若值係非零的，則可發送一警報且可儲存計數器之值用於隨後使用(例如，要藉由一相關聯程式查詢)。
圖4係用於防禦一特定用途積體電路上之侵入性攻擊之一實例程序400。
在方塊405處，可更新PRBS(例如，圖1中所展示之實例系統100中之PRBS產生器電路120)之一值(例如，隨機值)。(例如)可使用由一TRNG(例如，TRNG 130)產生之輸出更新PRBS，藉此將一熵源提供至PRBS且一潛在攻擊者難以猜測PRBS之未來值。
在方塊410處，可跨導線陣列(例如，圖1中所展示之實例系統100中之N個導線匯流排140)驅動PRBS之經更新隨機值。根據至少一項實施例，可(自方塊405)跨構成陣列之一或多個跡線導線驅動PRBS之經更新值。
在方塊415處，可作出在方塊410處跨導線陣列驅動值是否匹配(相同於)期望值之一判定。根據至少一項實施例，例如在方塊415處作出之判定可基於轉移至在陣列之其他端處接收之值之一端處之陣列之值之一比較(例如，由圖1中所展示之實例系統100中之比較器電路150執行)。此一比較可不僅涉及驅動PRBS值(例如，在方塊405處產生位元值)之陣列之一或多個主動式導線，而且涉及連接至零之一值或至接地之陣列之跡線。根據至少一項實施例，每個RTC時脈循環可執行在方塊415處之比較，其允許用於跨導線陣列(在方塊410處)之信號之傳播之充足時間。
若經判定在方塊415處驅動值與期望值相同，則程序可返回再次更新PRBS值之方塊405。
另一方面，若經判定在方塊415處跨導線陣列之驅動值不匹配期望值，則接著，在方塊420處可產生一警報。根據至少一項實施例，例如在導線陣列(在方塊415處判定)上之一值失配可為防禦性防護罩(例如，安全性系統100)中之一缺口或ASIC上之一攻擊之一指示。若(例如，藉由比較器電路150)在方塊415處偵測此一值失配，則接著，可在方塊420處產生一警報信號(例如，圖1中所展示之實例系統100中之信號(160))。可將在方塊420處產生之警報發送至與安全性系統相關聯或安全性系統之一部分之一警報回應機構或系統(例如，如圖2中所展示之警報回應系統220)。
在方塊425處，可基於在方塊420處產生之警報判定經產生警報之數目是否滿足一條件。根據至少一項實施例，例如在方塊425處作出之判定可為在一預定時間週期(例如，30秒、2分鐘、5分鐘等)期間是否已經產生警報之一臨限數目(例如，3個警報、5個警報、10個警報等)，彼此之一特定時間間隔(例如，5秒、30秒等)內是否已經產生警報之一臨限數目之一 判定，該判定可指示晶片上之一特定類型之潛在攻擊或類似物。若經判定在方塊425處經產生警報之數目不滿足條件，則程序可返回至更新一PRBS值之方塊405。
若替代地經判定在方塊425處經產生警報之數目滿足條件，則接著，在方塊430處可作出是否出現一誤差或故障偵測遮蔽程序或參數之一判定。若經判定在方塊430處應遮蔽經偵測誤差或故障，則程序可返回至方塊405。根據至少一項實施例，例如警報回應系統(例如，如圖2中所展示之警報回應系統220)可經組態以使其呈好像沒有任何事發生(例如，在方塊430處遮蔽之誤差或故障偵測)，而實際上裝置(例如，ASIC)之秘密被鎖定或另外保護。
另一方面，若在方塊430處經判定無遮蔽誤差或故障偵測出現，則接著，在方塊435處可對在方塊420處產生之警報起始一可動作的回應。此一可動作的回應可為(例如)對晶片之處理器(例如，處理器230)之一中斷，或藉由控制至晶片之電力供應(例如，控制電力供應240)之晶片之一部分或完全關斷。取決於特定情況(例如，在一時間週期內經產生警報之數目，經產生警報之間之時間間隔等)，在方塊435處起始之回應可為一慢的及經計算的回應，或替代地回應可為快的及破壞性的。
前述詳細描述已經由使用方塊圖、流程圖及/或實例闡述裝置及/或程序之各種實施例。只要此等方塊圖、流程圖及/或實例含有一或多個功能及/或操作，熟習此項技術者將理解可藉由廣泛範圍之硬體、軟體、韌體或實質上其等之任何組合而個別及/或共同實施此等方塊圖、流程圖或實例內之各個功能及/或操作。根據至少一項一實施例，可經由一或多個ASIC、場可程式化閘陣列(FPGA)、數位信號處理器(DSP)或其他整合格 式實施本文中所描述之標的物之若干部分。然而，熟習此項技術者將認識到，在本文中整體或部分揭示之實施例之一些態樣可等效實施於一或多個積體電路中作為在一或多個電腦上運行之一或多個電腦程式，作為在一或多個處理器上運行之一或多個程式，作為韌體或作為實質上其等之任何組合，且鑒於本發明，針對軟體及/或韌體設計電路及/或寫入程式碼將在熟習此項技術者之一者之技術內係良好的。
另外，熟習此項技術者將瞭解本文中所描述之標的物之機構能夠以多種形式分佈為一程式產品，且應用本文中所描述之標的物之一闡釋性實施例而無關於用於實際執行分佈之非暫態信號承載媒體之特定類型。一非暫態信號承載媒體之實例包含(但不限於)以下者：一可記錄類型媒體，諸如一軟碟、一硬碟機、一光碟(CD)、一數位多功能光碟(DVD)、一數位帶、一電腦記憶體等。
關於本文中使用實質上任何複數及/或單數術語，若適合於背景內容及/或應用，則熟習此項技術者可自複數轉譯成單數及/或自單數轉譯成複數。為了清楚起見，可在本文中明確闡述各種單數/複數排列。
因此，已描述標的物之特定實施例。其他實施例係在以下申請專利範圍之範疇內。在一些情況中，敘述於申請專利範圍中之動作可以一不同順序執行且仍達成所要結果。另外，在隨附圖式中描繪之程序並不一定需要以所展示之特定次序或順序次序來達成所要結果。在特定實施方案中，多任務及並行處理可係有利的。
100‧‧‧安全性系統
110‧‧‧解多工邏輯電路
120‧‧‧PRBS產生器電路(偽隨機二進位序列產生器電路)
130‧‧‧真隨機數產生器電路(TRNG)
140‧‧‧N個導線匯流排/導線陣列/PRBS(偽隨機二進位序列)
150‧‧‧比較器電路
160‧‧‧信號
170‧‧‧期望值

Claims (10)

  1. 一種用於防禦一特定用途積體電路(ASIC)免受一侵入性攻擊之設備，該設備包括：一導線陣列，其包括經配置跨該ASIC之複數個跡線導線；一真隨機數產生器(TRNG)，其用於提供一熵源；及一偽隨機(pseudo-random)二進位序列產生器，其基於由該TRNG提供之熵產生饋送至該導線陣列之一端之一偽隨機二進位序列(PRBS)；及比較電路，其：經連接至該導線陣列之另一端，判定於該導線陣列之該另一端處接收之二進位值是否具有期望值，該等期望值係基於饋送至該導線陣列之該端之該PRBS，及回應於判定該等二進位值不匹配該等期望值，產生一警報信號，其有效使該ASIC之一警報回應機制或系統鎖定、保護該ASIC之資源或秘密或使其無法被存取。
  2. 如請求項1之設備，其中由該偽隨機二進位序列產生器產生複數個PRBS且該等PRBS之各者被饋送至於該導線陣列之該端處之該等跡線導線之一或多者之中。
  3. 如請求項1之設備，其中該比較電路將來自該等跡線導線之一子集之之該等二進位值與該等期望值進行比較，該等跡線導線之該子集係根據一即時時脈週期而切換(toggled)。
  4. 如請求項1之設備，其中該偽隨機二進位序列產生器係一線性反饋移位暫存器。
  5. 如請求項1之設備，其進一步包括：將該偽隨機二進位序列產生器連接至該導線陣列之該端之解多工電路。
  6. 如請求項5之設備，其中該解多工電路將該PRBS饋送至該等跡線導線之一者內，且將該等跡線導線之剩餘者係接地。
  7. 如請求項1之設備，其中該比較電路基於該等二進位值而偵測一短路電路故障、一斷開故障或一固定型(stuck-at)故障。
  8. 如請求項7之設備，其中回應於偵測該短路電路故障、該斷開故障或該固定型故障而產生該警報信號。
  9. 如請求項1之設備，判定該等二進位值不匹配該等期望值係非匹配二進位值之複數個相似判定一者，且回應於非匹配二進位值之該等判定之數目達到一臨限值或非匹配二進位值之該等判定之間之一時間而產生該警報信號。
  10. 如請求項1之設備，其中該等警報信號係有效於：造成該ASIC之一處理器之一中斷；或控制該ASIC之一電力供應。
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