TWI678069B - 箝制邏輯電路 - Google Patents

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陳智聖
Chih-Sheng Chen
彭天雲
Tien-Yun Peng
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立積電子股份有限公司
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Abstract

一種箝制邏輯電路具有邏輯電路、控制端、電流箝制電路以及輸出端。邏輯電路具有至少一接面場效電晶體。控制端接收輸入訊號。電流箝制電路具有電晶體和電阻。電晶體的第一端耦接箝制邏輯電路的控制端，電晶體的第二端耦接電阻的第一端，電晶體的控制端耦接參考電壓，電阻的第二端耦接到邏輯電路的輸入端。箝制邏輯電路的輸出端耦接到邏輯電路的輸出端。

Description

箝制邏輯電路
本發明係關於一種箝制邏輯電路(Clamp logic circuit)，尤指一種可用於高頻射頻應用的箝制邏輯電路。
隨著半導體製程技術的進展，晶粒(die)中電子元件(例如，電晶體)的密度變得更高，導致電子元件的訊號容易受到內部訊號及/或外部訊號的影響。請參考第1A圖，第1A圖是先前技術的邏輯電路(logic circuit)100的功能方塊圖。輸入訊號S1經由輸入端A輸入到邏輯電路100。寄生電容Cp1存在於邏輯電路100和射頻裝置之間，而來自射頻裝置的外部交流(alternating current；AC)訊號Sr(例如：射頻訊號)可以經由寄生電容Cp1傳送到輸入端A，以致於邏輯電路100可能會因外部交流訊號Sr的干擾而異常地操作。例如，邏輯電路100的輸出端B之邏輯電平的轉換(transition)(例如：從高電平到低電平或從低電平到高電平)可能會異常。此外，由於邏輯電路100的電子特性，邏輯電路100可能消耗大量功率。請參考第1B圖，第1B圖是從輸入端A流入邏輯電路100的電流I與輸入訊號S1的電壓電平之關係圖。當輸入訊號S1的電壓電平大於1伏特時，從輸入端A流入邏輯電路100的電流I隨著輸入訊號S1電位的增加而增加，造成邏輯電路100消耗過多的功率。
在本發明的一實施例提供了一種箝制邏輯電路。箝制邏輯電路包含邏輯電路、控制端、電流箝制電路以及輸出端。邏輯電路包含至少一接面場效電晶體。控制端用以接收一輸入訊號。電流箝制電路包含第一電晶體及第一電阻。第一電晶體的第一端耦接箝制邏輯電路的控制端，第一電晶體的第二端耦接第一電阻的第一端，第一電晶體的控制端耦接參考電壓，而第一電阻的第二端耦接邏輯電路的輸入端。箝制邏輯電路的輸出端耦接到邏輯電路的輸出端。
100、220、320‧‧‧邏輯電路
200、300、400、800、900、1000、1300、1400、1500、1600‧‧‧箝制邏輯電路
210、310、410‧‧‧電流箝制電路
420、420A、420B、420C‧‧‧高阻抗網路
530、530A、530B、530C‧‧‧低通濾波器
610、610A、610B‧‧‧直流偏移電路
620、620A、620B、720B‧‧‧整流裝置
710、720、730、740‧‧‧高通濾波器
A‧‧‧控制端；輸入端
a、N1、N3、B1‧‧‧第一端
B、F‧‧‧輸出端
b、N2、N4、B2‧‧‧第二端
C、C1、C2、C3、C4、Ca‧‧‧電容
Cp1、Cpa、Cpb‧‧‧寄生電容
D1、D2‧‧‧二極體
E‧‧‧輸入端
I‧‧‧電流
L、L1‧‧‧電感
Nc、Nc2‧‧‧控制端
R、R1、R2、Ra‧‧‧電阻
S1‧‧‧輸入訊號
Sr‧‧‧外部交流訊號
T1、Q‧‧‧電晶體
T2‧‧‧以二極體形式連接的電晶體
Ta、Tb‧‧‧接面場效電晶體
VDD、Vr‧‧‧參考電壓
第1A圖是先前技術的邏輯電路的功能方塊圖。
第1B圖是第1A圖中從輸入端流入邏輯電路的電流與輸入訊號的電壓電平之關係圖。
第2A圖是本發明一實施例的箝制邏輯電路的功能方塊圖。
第2B圖是第2A圖中從控制端流入箝制邏輯電路的電流箝制電路的電流與輸入訊號的電壓電平的關係圖。
第3圖是本發明另一實施例的箝制邏輯電路的電路圖。
第4圖是本發明另一實施例的箝制邏輯電路的電路圖。
第5A圖至第5C圖是本發明的不同實施例之箝制邏輯電路的電流箝制電路之高阻抗網路的電路圖。
第6A圖至第6C圖是本發明的不同實施例的箝制邏輯電路的電路圖。
第7A圖是對應於第6B圖中從控制端流入箝制邏輯電路的電流箝制電路的電流與輸入訊號的電壓電平之間的關係圖。
第7B圖是對應於第6C圖中從控制端流入箝制邏輯電路的電流箝制電路的電流與 輸入訊號的電壓電平之間的關係圖。
第8圖是本發明另一實施例的箝制邏輯電路的電路圖。
第9A圖至第9C圖是本發明的不同實施例的箝制邏輯電路的低通濾波器的電路圖。
第10A圖至第10C圖是本發明的不同實施例的箝制邏輯電路的電路圖。
以下示例性的實施例將隨著參考附圖進行詳細的說明，以便使本領域具有通常知識者可以輕易地實現本發明。本發明的構思可以以各種形式實施，而不限於本說明書中所闡述的示例性實施例。公知的技術部分將予以省略以使本發明的重點技術特徵能更為清楚，而相同或相似的元件符號用以標記表示相同或相似的元件。
請參考第2A圖，第2A圖是本發明一實施例的箝制邏輯電路200的功能方塊圖。箝制邏輯電路200包含輸入端A、電流箝制電路(current clamp circuit)210、邏輯電路220以及輸出端B。輸入端A作為箝制邏輯電路200的控制端，用以接收輸入訊號S1。輸入訊號S1可以是直流(direct-current；DC)訊號或數位訊號。邏輯電路220的輸入端E耦接到電流箝制電路210，而邏輯電路220的輸出端F耦接到箝制邏輯電路200的輸出端B。此外，寄生電容Cp1存在於箝制邏輯電路200與射頻裝置之間，而來自射頻裝置的外部交流訊號Sr(例如：射頻訊號)經由寄生電容Cp1傳送到控制端A。在直流(DC)分析的情況下，電流箝制電路210用以箝制從控制端A流入電流箝制電路210的電流I。由於電流箝制電路210的存在，從控制端A流入箝制邏輯電路200的最大電流會受到限制。請參考第2B圖，第2B圖是從控制端A流入箝制邏輯電路200的電流箝制電路210的電流I與輸入訊 號S1的電壓電平的關係圖。如第2B圖所示，從控制端A流入箝制邏輯電路200的最大電流不超過一最大電流值(例如：20微安培(μ A))。因此，箝制邏輯電路200的功率消耗小於邏輯電路100的功率消耗。
請參考第3圖，第3圖是本發明另一實施例的箝制邏輯電路300的電路圖。箝制邏輯電路300包含邏輯電路320、控制端A、電流箝制電路310以及輸出端B。邏輯電路320的輸入端E耦接到電流箝制電路310，而邏輯電路320的輸出端F耦接到箝制邏輯電路300的輸出端B。邏輯電路320可以是反相器(inverter)，並且可以包含至少一接面場效電晶體(Junction Field-Effect Transistor；JFET)。在本實施例中，邏輯電路320包含電阻Ra和複數個接面場效電晶體Ta和Tb。接面場效電晶體Ta的第一端耦接到參考電壓VDD，接面場效電晶體Ta的第二端耦接到電阻Ra的第一端，而接面場效電晶體Ta的控制端耦接到電阻Ra的第二端以及邏輯電路320的輸出端F。接面場效電晶體Tb的第一端耦接到電阻Ra的第二端以及邏輯電路320的輸出端F，接面場效電晶體Tb的第二端耦接到參考電壓Vr，而接面場效電晶體Tb的控制端耦接到邏輯電路320的輸入端E。參考電壓VDD可以是一可變電壓，而參考電壓Vr可以是一恆定電壓。例如，參考電壓VDD可以是電源電壓，而參考電壓Vr可以是接地電壓。在本發明的實施例中，接面場效電晶體Ta及Tb可以是假性高速電子遷移率電晶體(pseudomorphic high-electron-mobility transistors；pHEMT)。在本發明的另一實施例中，接面場效電晶體Ta可以是空乏型(depletion-mode；D-mode)場效電晶體，而接面場效電晶體Tb可以是增強型(enhancement-mode；E-mode)場效電晶體。
電流箝制電路310用以箝制從控制端A流入電流箝制電路310的電流I。電流箝制電路310包含電晶體T1和電阻R1。電晶體T1的第一端N1耦接到控制 端A，電晶體T1的第二端N2耦接到電阻R1的第一端，電晶體T1的控制端Nc耦接到參考電壓Vr，而電阻R1的第二端耦接到邏輯電路320的輸入端E。電晶體T1可以是空乏型場效電晶體，並且具有負的臨界電壓(threshold voltage)(即，小於0伏特的臨界電壓(例如，-1伏特))。在高頻分析的情況下，當外部交流訊號Sr的訊號強度大於電晶體T1的臨界電壓時，外部交流訊號Sr將從電晶體T1的第一端N1傳送到第二端N2，且外部交流訊號Sr不會失真。然而，當外部交流訊號Sr的訊號強度小於電晶體T1的臨界電壓時，外部交流訊號Sr將被截波，導致外部交流訊號Sr的失真。在另一實施例中，電晶體T1可以是增強型場效電晶體。
請參考第4圖，第4圖是本發明另一實施例的箝制邏輯電路400的電路圖。在本實施例中，箝制邏輯電路400相似於箝制邏輯電路300。箝制邏輯電路300和400之間的主要區別在於箝制邏輯電路400的電流箝制電路410不僅包含電晶體T1及電阻R1，還另包含耦接在電晶體T1的控制端Nc及參考電壓Vr之間的高阻抗網路420。高阻抗網路420用以在控制端Nc和參考電壓Vr之間提供一高阻抗，以增加電晶體T1的線性度。例如，高阻抗網路420可以具有50K歐姆的阻值。另外，如第4圖所示，寄生電容Cpa可以存在於電晶體T1的第一端N1和控制端Nc之間，而寄生電容Cpb可以存在於電晶體T1的第二端N2和控制端Nc之間。由於寄生電容Cpa和Cpb的存在，交流訊號的一傳輸路徑形成於第一端N1和第二端N2之間。因此，外部交流訊號Sr因電晶體T1所引起的失真將會減小，進而保持外部交流訊號Sr的完整性。
如第4圖所示，箝制邏輯電路400的高阻抗網路420具有第一端a和第二端b。更具體地，高阻抗網路420的第一端a耦接到電晶體T1的控制端Nc，而高阻抗網路420的第二端b耦接到參考電壓Vr。在本發明的實施例中，高阻抗網路 420可以由第5A圖中所示的高阻抗網路420A予以實現，而高阻抗網路420A包含電阻R。在本發明的另一個實施例中，高阻抗網路420可以由第5B圖中所示的高阻抗網路420B予以實現，而高阻抗網路420B包含電晶體Q。在本發明的另一實施例中，高阻抗網路420可以由第5C圖中所示的高阻抗網路420C予以實現，而高阻抗網路420C包含電感L。
請參考第6A圖，第6A圖是本發明另一實施例的箝制邏輯電路800的電路圖。在本實施例中，箝制邏輯電路800相似於箝制邏輯電路400。箝制邏輯電路400和800之間的主要區別在於箝制邏輯電路800另包含直流偏移電路(DC offset circuit)610和電容C。直流偏移電路610耦接在控制端A和電晶體T1的第一端N1之間。直流偏移電路610用以調整輸入訊號S1的直流電壓電平(例如，依據邏輯電路320的臨界值(threshold value)以調整輸入訊號S1的直流電壓電平)。直流偏移電路610包含整流裝置620。整流裝置620的第一端耦接到控制端A，而整流裝置620的第二端耦接到電晶體T1的第一端N1。另外，電容C的第一端耦接於邏輯電路320的輸入端E和電阻R1的第二端之間，而電容C的第二端耦接到參考電壓Vr。電阻R1和電容C形成一低通濾波器，用以允許輸入訊號S1通過，並濾除外部交流訊號Sr。在本發明的另一個實施例中，箝制邏輯電路800還可以包括一電感，耦接在電阻R1的第二端和電容C的第一端之間。電阻R1、電容C和上述的電感形成一低通濾波器，以允許輸入訊號S1通過，並濾除外部交流訊號Sr。由於高阻抗網路420的存在，外部交流訊號Sr因電晶體T1所引起的失真將減小，並可以保持外部交流訊號Sr的完整性，從而外部交流訊號Sr可以經由上述的低通濾波器而大致上被濾除(例如：可以去除(remove)外部交流訊號Sr)。如此一來，可以減小外部交流訊號Sr對邏輯電路320的輸入端E的直流電壓電平的影響，使得邏輯電路320的輸出端F的邏輯電平的轉換會是正常。因此，箝制邏輯 電路800的輸出端B的邏輯電平的轉換會是正常的。在另一實施例中，可以基於箝制邏輯電路800的不同設計，而選擇性地省略直流偏移電路610。
請參考第6B圖，第6B圖是本發明另一實施例的箝制邏輯電路900的電路圖。在本實施例中，箝制邏輯電路900相似於箝制邏輯電路800。箝制邏輯電路800的直流偏移電路610是由箝制邏輯電路900的直流偏移電路610A予以實現。直流偏移電路610A包含整流裝置620A，耦接在控制端A和電晶體T1的第一端N1之間。整流裝置620A包含以二極體形式連接的電晶體(diode-connected transistor)T2。以二極體形式連接的電晶體T2的第一端N3和控制端Nc2彼此耦接，且耦接到控制端A。以二極體形式連接的電晶體T2的第二端N4耦接到電晶體T1的第一端N1，而以二極體形式連接的電晶體T2可以是增強型場效電晶體。
請參考第6C圖，第6C圖是本發明另一實施例的箝制邏輯電路1000的電路圖。在本實施例中，箝制邏輯電路1000相似於箝制邏輯電路800，而箝制邏輯電路800的直流偏移電路610由箝制邏輯電路1000的直流偏移電路610B予以實現。直流偏移電路610B包含整流裝置620B，耦接在控制端A和電晶體T1的第一端N1之間。整流裝置620B包含二極體D1。二極體D1的第一端(即，陽極)耦接到控制端A，而二極體D1的第二端(即，陰極)耦接到電晶體T1的第一端N1。
請參考第2B圖、第7A圖至第7B圖。第7A圖是對應於第6B圖中從控制端A流入箝制邏輯電路900的電流箝制電路410的電流I與輸入訊號S1的電壓電平之間的關係圖。第7B圖是對應於第6C圖中從控制端A流入箝制邏輯電路1000的電流箝制電路410的電流I與輸入訊號S1的電壓電平之間的關係圖。如第2B圖所示，只要輸入訊號S1的電壓電平例如為大於0伏特，從控制端A流入箝制邏輯 電路200的電流箝制電路210的電流I就可大於0微安培，且電流I的最大電流不超過一最大電流值(例如：20微安培)。如第7A圖所示，由於直流偏移電路610A的存在，只要輸入訊號S1的電壓電平例如為大於0.3伏特，從控制端A流入箝制邏輯電路900的電流箝制電路410的電流I就可大於0微安培，且電流I的最大電流不超過一最大電流值(例如：20微安培)。如第7B圖所示，由於直流偏移電路610B的存在，只要輸入訊號S1的電壓電平例如為大於0.5伏特，從控制端A流入箝制邏輯電路1000的電流箝制電路410的電流I就可大於0微安培，且電流I的最大電流不超過一最大電流值(例如：20微安培)。
請參考第8圖，第8圖是本發明另一實施例的箝制邏輯電路1300的電路圖。在本實施例中，箝制邏輯電路1300相似於箝制邏輯電路800。箝制邏輯電路800和1300之間的主要區別在於箝制邏輯電路1300另包含低通濾波器530。低通濾波器530耦接在控制端A和直流偏移電路610之間。更具體地，低通濾波器530的第一端B1耦接到控制端A，而低通濾波器530的第二端B2耦接到直流偏移電路610。低通濾波器530用以調整外部交流訊號Sr的振幅。當外部交流訊號Sr具有較大的振幅時，為了減小外部交流訊號Sr的影響，可藉由增設低通濾波器530，以提供輔助濾波功能，從而濾除外部交流訊號Sr，進而減小外部交流訊號Sr的振幅。
在本發明的一實施例中，第8圖中所示的低通濾波器530可由第9A圖中的低通濾波器530A予以實現。低通濾波器530A包含電阻R2和電容Ca。電阻R2的第一端耦接到低通濾波器530A的第一端B1，電阻R2的第二端耦接到低通濾波器530A的第二端B2和電容Ca的第一端，而電容Ca的第二端耦接到參考電壓Vr。在本發明的另一實施例中，第8圖中所示的低通濾波器530可由第9B圖中的低通濾波器530B予以實現。低通濾波器530B包含電阻R2、電感L1以及電容Ca。電阻 R2的第一端耦接到低通濾波器530B的第一端B1，電阻R2的第二端耦接到電感L1的第一端，電感L1的第二端耦接到低通濾波器530B的第二端B2以及電容Ca的第一端，而電容Ca的第二端耦接到參考電壓Vr。在本發明的另一實施例中，第8圖中所示的低通濾波器530可由第9C圖中的低通濾波器530C予以實現。低通濾波器530C包含電容Ca。電容Ca的第一端耦接到低通濾波器530C的第一端B1和第二端B2，而電容Ca的第二端耦接到參考電壓Vr。
請參考第10A圖，第10A圖是本發明另一實施例的箝制邏輯電路1400的電路圖。在本實施例中，箝制邏輯電路1400相似於箝制邏輯電路900。箝制邏輯電路900和1400之間的主要區別在於箝制邏輯電路1400另包含高通濾波器710、720和730中的至少其中之一。換句話說，基於箝制邏輯電路1400的不同設計，箝制邏輯電路1400可以進一步包含一個、兩個或全部的高通濾波器710、720和730。其中，高通濾波器710耦接在電晶體T1的第一端N1和第二端N2之間，高通濾波器720耦接在以二極體形式連接的電晶體T2的第一端N3和第二端N4之間，而高通濾波器730耦接在電晶體T1的控制端Nc和以二極體形式連接的電晶體T2的控制端Nc2之間。在本實施例中，高通濾波器710對外部交流訊號Sr提供了從電晶體T1的第一端N1通過高通濾波器710到電晶體T1的第二端N2的一低阻抗路徑；高通濾波器720對外部交流訊號Sr提供了從以二極體形式連接的電晶體T2的第一端N3通過高通濾波器720到以二極體形式連接的電晶體T2的第二端N4的一低阻抗路徑；而高通濾波器730對外部交流訊號Sr提供了從以二極體形式連接的電晶體T2的第一端N3通過高通濾波器730到電晶體T1的控制端Nc的一低阻抗路徑。由於每個高通濾波器710、720和730可以為外部交流訊號Sr提供低阻抗路徑，因此，外部交流訊號Sr因電晶體T1和以二極體形式連接的電晶體T2的非線性特性所引起的失真將減小，從而外部交流訊號Sr的完整性將得以保持。更進一 步來說，外部交流訊號Sr可以經由上述電阻R1和電容C所形成的低通濾波器而大致上被濾除(例如：可以去除外部交流訊號Sr)。如此一來，可以減小外部交流訊號Sr對邏輯電路320的輸入端E的直流電壓電平的影響，進而使得輸出端B的邏輯電平的轉換是正常的。另外，每一個高通濾波器710、720和730還可以提供雙向導電路徑(例如，外部交流訊號Sr的正半週期的電壓路徑以及外部交流訊號Sr的負半週期的電壓路徑)，以有助於減少外部交流訊號Sr的失真。高通濾波器710可以是電容C1，高通濾波器720可以是電容C2，或高通濾波器730可以是電容C3。
請參考第10B圖，第10B圖是本發明另一實施例的箝制邏輯電路1500的電路圖。在本實施例中，箝制邏輯電路1500相似於箝制邏輯電路900。箝制邏輯電路900和1500之間的主要區別在於箝制邏輯電路1500另包含高通濾波器730和740中的至少其中之一。換句話說，基於箝制邏輯電路1500的不同設計選擇，箝制邏輯電路1500可包含高通濾波器730和740中的一個或全部。高通濾波器730耦接在電晶體T1的控制端Nc和以二極體形式連接的電晶體T2的控制端Nc2之間，而高通濾波器740耦接在控制端A和電晶體T1的第二端N2之間。在本實施例中，高通濾波器730對外部交流訊號Sr提供了從以二極體形式連接的電晶體T2的第一端N3通過高通濾波器730到電晶體T1的控制端Nc的一低阻抗路徑，而高通濾波器740對外部交流訊號Sr提供了從以二極體形式連接的電晶體T2的第一端N3通過高通濾波器740到電晶體T1的第二端N2的一低阻抗路徑。因此，外部交流訊號Sr因電晶體T1和以二極體形式連接的電晶體T2的非線性特性所引起的失真將減小，從而外部交流訊號Sr的完整性將得以保持。每一個高通濾波器730和740還可以提供雙向導電路徑，以有助於減少外部交流訊號Sr的失真。高通濾波器730可以是電容C3，或者高通濾波器740可以是電容C4。
請參考第10C圖，第10C圖是本發明另一實施例的箝制邏輯電路1600的電路圖。在本實施例中，箝制邏輯電路1600相似於箝制邏輯電路1000。箝制邏輯電路1000和1600之間的主要區別在於箝制邏輯電路1600更包含另一個整流裝置720B以及一高通濾波器730。整流裝置720B的第一端耦接到整流裝置620B的第二端，而整流裝置720B的第二端耦接到整流裝置620B的第一端。整流裝置720B包含二極體D2。二極體D2的第一端(即，陽極)耦接到二極體D1的第二端(即，陰極)，而二極體D2的第二端(即，陰極)耦接到二極體D1的第一端(即，陽極)。整流裝置620B和720B在控制端A和電晶體T1的第一端N1之間提供了一雙向導電路徑(例如，外部交流訊號Sr的正半週期的電壓路徑以及外部交流訊號Sr的負半週期的電壓路徑)，以有助於減少外部交流訊號Sr的失真。高通濾波器730耦接在電晶體T1的控制端Nc和二極體D1的第二端(即，陰極)之間，以對外部交流訊號Sr提供從二極體D1的第二端(即，陰極)及二極體D2的第一端(即，陽極)通過高通濾波器730到電晶體T1的控制端Nc的一低阻抗路徑。因此，外部交流訊號Sr因電晶體T1的非線性特性所引起的失真將減小，從而外部交流訊號Sr的完整性將得以保持。高通濾波器730可以是電容C3。在另一實施例中，整流裝置720B可包含以二極體形式連接的電晶體。在另一個實施例中，可以基於箝制邏輯電路1600的不同設計，而選擇性地省略高通濾波器730。
在本發明的部分實施例中，箝制邏輯電路中的電晶體T1、以二極體形式連接的電晶體T2、接面場效電晶體Ta和Tb可以是砷化鎵(GaAs)電晶體或氮化鎵(GaN)電晶體。
依據本發明實施例的箝制邏輯電路，使用電流箝制電路來限制從控 制端流入箝制邏輯電路的電流箝制電路的最大電流，以降低功率消耗。電流箝制電路可以包含高阻抗網路，以在電流箝制電路的電晶體的控制端和參考電壓之間提供高阻抗，從而增加電流箝制電路的電晶體的線性度。因此，外部交流訊號的失真將減少，而外部交流訊號的完整性將保持。另外，藉由電容和電流箝制電路的電阻形成低通濾波器，以濾除外部交流訊號。如此一來，可以減小外部交流訊號對邏輯電路的輸入端之直流電壓電平的影響，進而使得箝制邏輯電路的輸出端的邏輯電平的轉換(即，邏輯電路之輸出端的邏輯電平的轉換)會是正常的。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (20)

  1. 一種箝制邏輯電路，包含：一邏輯電路，包含至少一接面場效電晶體(Junction Field-Effect Transistor；JFET)；一控制端，用以接收一輸入訊號；一電流箝制電路，包含一第一電晶體及一第一電阻，該第一電晶體的一第一端耦接該箝制邏輯電路的該控制端，該第一電晶體的一第二端耦接該第一電阻的一第一端，該第一電晶體的一控制端耦接一參考電壓，該第一電阻的一第二端耦接該邏輯電路的一輸入端；以及一輸出端，耦接到該邏輯電路的一輸出端；其中該電流箝制電路另包含一高阻抗網路，耦接在該第一電晶體的該控制端和該參考電壓之間，用以在該第一電晶體的該控制端和該參考電壓之間提供一高阻抗。
  2. 如請求項1所述的箝制邏輯電路，其中該高阻抗網路包含一電阻、一電晶體或一電感。
  3. 如請求項1所述的箝制邏輯電路，另包含一第一電容，該第一電容的一第一端耦接在該邏輯電路的該輸入端和該第一電阻的該第二端之間，該第一電容的一第二端耦接該參考電壓，其中該第一電容與該第一電阻形成一第一低通濾波器。
  4. 如請求項3所述的箝制邏輯電路，另包含一直流偏移電路(DC offset circuit)，耦接於該箝制邏輯電路的該控制端與該第一電晶體的該第一端之間。
  5. 如請求項4所述的箝制邏輯電路，其中該直流偏移電路包含一第一整流裝置，該第一整流裝置的一第一端耦接至該箝制邏輯電路的該控制端，該第一整流裝置的一第二端耦接至該第一電晶體的該第一端。
  6. 如請求項5所述的箝制邏輯電路，其中該第一整流裝置包含一以二極體形式連接的電晶體(diode-connected transistor)，該以二極體形式連接的電晶體的一第一端和該以二極體形式連接的電晶體的一控制端彼此耦接並耦接到該箝制邏輯電路的該控制端，該以二極體形式連接的電晶體的一第二端耦接到該第一電晶體的該第一端。
  7. 如請求項6所述的箝制邏輯電路，另包含一第一高通濾波器、一第二高通濾波器及一第三高通濾波器中的至少其中之一，其中該第一高通濾波器耦接在該第一電晶體的該第一端和該第一電晶體的該第二端之間，該第二高通濾波器耦接在該以二極體形式連接的電晶體的該第一端和該以二極體形式連接的電晶體的該第二端之間，該第三高通濾波器耦接在該第一電晶體的該控制端和該以二極體形式連接的電晶體的該控制端之間。
  8. 如請求項7所述的箝制邏輯電路，其中該第一高通濾波器包含一第二電容、該第二高通濾波器包含一第三電容，或該第三高通濾波器包含一第四電容。
  9. 如請求項6所述的箝制邏輯電路，另包含一第一高通濾波器和一第二高通濾波器中的至少其中之一，其中該第一高通濾波器耦接在該箝制邏輯電路的該控制端和該第一電晶體的該第二端之間，該第二高通濾波器耦接在該第一電晶體的該控制端和該以二極體形式連接的電晶體的該控制端之間。
  10. 如請求項9所述的箝制邏輯電路，其中該第一高通濾波器包含一第二電容，或該第二高通濾波器包含一第三電容。
  11. 如請求項5所述的箝制邏輯電路，其中該第一整流裝置包含一第一二極體，該第一二極體的一第一端耦接到該箝制邏輯電路的該控制端，該第一二極體的一第二端耦接到該第一電晶體的該第一端。
  12. 如請求項11所述的箝制邏輯電路，另包含一第二整流裝置，其中該第二整流裝置包含一第二二極體，該第二二極體的一第一端耦接到該第一二極體的該第二端，該第二二極體的一第二端耦接到該第一二極體的該第一端。
  13. 如請求項5所述的箝制邏輯電路，另包含一第二整流裝置，該第二整流裝置的一第一端耦接到該第一整流裝置的該第二端，該第二整流裝置的一第二端耦接到該第一整流裝置的該第一端，其中該第二整流裝置和該第一整流裝置在該箝制邏輯電路的該控制端和該第一電晶體的該第一端之間提供一雙向導電路徑。
  14. 如請求項13所述的箝制邏輯電路，另包含一第一高通濾波器，其中該第一高通濾波器耦接在該第一電晶體的該控制端和該第一整流裝置的該第二端之間。
  15. 如請求項14所述的箝制邏輯電路，其中該第一高通濾波器包含一第二電容。
  16. 如請求項4所述的箝制邏輯電路，另包含一第二低通濾波器，耦接在該箝制邏輯電路的該控制端和該直流偏移電路之間。
  17. 如請求項1所述的箝制邏輯電路，其中該邏輯電路包含一反相器。
  18. 如請求項17所述的箝制邏輯電路，其中該至少一接面場效電晶體包含一增強型(enhancement-mode；E-mode)場效電晶體和一空乏型(depletion-mode；D-mode)場效電晶體。
  19. 如請求項1所述的箝制邏輯電路，其中該至少一接面場效電晶體包含複數個接面場效電晶體，該些接面場效電晶體是假性高速電子遷移率電晶體(pseudomorphic high-electron-mobility transistors；pHEMT)。
  20. 如請求項1所述的箝制邏輯電路，其中該第一電晶體是一空乏型場效電晶體。
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