TWI670726B

TWI670726B - 儲存裝置及其微型接口

Info

Publication number: TWI670726B
Application number: TW107140306A
Authority: TW
Inventors: 李俊昌; 林嘉偉
Original assignee: 宇瞻科技股份有限公司
Priority date: 2018-11-14
Filing date: 2018-11-14
Publication date: 2019-09-01
Also published as: TW202018706A

Abstract

本發明揭露了一種儲存裝置及其微型接口。儲存裝置包含第一儲存模組、第一控制電路、第二儲存模組以及微型接口。第一儲存模組和第二儲存模組用以儲存資料。第一控制電路耦接於第一儲存模組，用以控制第一儲存模組的操作。第二控制電路耦接於第二儲存模組，用以控制第二儲存模組的操作。微型接口包含四十二個接腳並耦接於第一控制電路及第二控制電路，用以依據PCI-E 4.0的OCuLink標準與第一控制電路進行資料傳輸，並用以依據UFS標準與第二控制電路進行資料傳輸。

Description

儲存裝置及其微型接口

本發明係有關於一種微型接口(nano pitch I/O connector)及具有微型接口的儲存裝置，尤其是有關於一種具有多種傳輸介面的微型接口(nano pitch I/O connector)及具有此微型接口的儲存裝置。

近年來，快速週邊組件互連(Peripheral Component Interconnect Express；PCI-E)已在電腦相關領域被大幅地採用，其擁有快速的速率，並足以取代習用的多種內部匯流排，同時PCI-E更支援熱插拔(Hot Swapping)，並具備較佳的可移植性及模組化潛力。其中，基於PCI-E 4.0的光學銅線連接(Optical Copper Link；OCuLink)介面，係使用銅電纜作為主要連接的介質，並提供了單一通道高達每秒8千兆位元(8Gb/s)的頻寬，並且支援四通道(4 lanes)，亦即可達到每秒32千兆位元(32Gb/s)的總頻寬，且其體積較小，可提供未來小型或輕薄化平台連接外接裝置的標準連接，以增加內部擴充性以及外部外接多元化。

此外，通用快閃記憶體儲存(Universal Flash Storage；UFS)是一種設計用於數位相機、智慧型手機等消費電子產品使用的快閃記憶體儲存規範。UFS的設計目標是發展一套統一的快閃記憶卡格式，在提供高資料傳輸速度和穩定性的同時，也可以減少消費者對於市面上各種記憶卡格式的混淆和不同記憶卡轉接器的使用。

然而當同時使用OCuLink介面以及UFS介面時，目前的技術大多是使用兩個連接器以分別連接這兩種介面，而無法透過單一的連接器同時使用OCuLink介面以及UFS介面。這樣的情形，並不利於傳輸介面的接口之小型化的發展。

本發明一實施例提供了一種儲存裝置，其包含第一儲存模組、第一控制電路、第二儲存模組、第二控制電路以及微型接口(nano pitch I/O connector)。第一儲存模組和第二儲存模組用以儲存資料。第一控制電路耦接於第一儲存模組，用以控制第一儲存模組的操作。第二控制電路耦接於第二儲存模組，用以控制第二儲存模組的操作。微型接口包含四十二個接腳並耦接於第一控制電路及第二控制電路，用以依據快速週邊組件互連(Peripheral Component Interconnect Express；PCI-E) 4.0的光學銅線連接(Optical/Copper Link；OCuLink)標準與第一控制電路進行資料傳輸，並用以依據通用快閃記憶體儲存(Universal Flash Storage；UFS)標準與第二控制電路進行資料傳輸。

本發明另一實施例提供了一種微型接口，其包含四十二個接腳，用以依據PCI-E 4.0的OCuLink標準與外部的第一控制電路進行資料傳輸，並用以依據UFS標準與外部的第二控制電路進行資料傳輸。

請參考第1圖，第1圖為本發明一實施例之儲存裝置100連接至主機10時的功能方塊圖。儲存裝置100包含微型接口(nano pitch I/O connector)110、第一控制電路121、第二控制電路122、第一儲存模組131以及第二儲存模組132。第一儲存模組131和第二儲存模組132可分別為快閃記憶體(flash memory)模組，用以儲存資料。第一控制電路121耦接於第一儲存模組131，用以控制第一儲存模組131的操作。第二控制電路122耦接於第二儲存模組132，用以控制第二儲存模組132的操作。微型接口110包含四十二個接腳並耦接於第一控制電路121及第二控制電路122，用以依據快速週邊組件互連(Peripheral Component Interconnect Express；PCI-E) 4.0的光學銅線連接(Optical/Copper Link；OCuLink)標準與第一控制電路121進行資料傳輸，並用以依據通用快閃記憶體儲存(Universal Flash Storage；UFS)標準與第二控制電路122進行資料傳輸。

當儲存裝置100透過微型接口110連接至主機10的連接器30時，主機10會將儲存裝置100辨識成一個OCuLink裝置以及一個UFS裝置。微型接口110可從主機10的連接器30接收資料，並將所接收到的資料傳送給第一控制電路121及/或第二控制電路122，以使第一控制電路121及/或第二控制電路122將所接收的資料儲存至第一儲存模組131及/或第二儲存模組132。相對地，主機10的處理器20可透過微型接口110命令第一控制電路121及第二控制電路122分別從第一儲存模組131及第二儲存模組132讀取資料，並將所讀取的資料透過微型接口110和連接器30傳送給處理器20。

請參考第2圖，第2圖為第1圖之儲存裝置100的微型接口110之接腳定義圖。微型接口110具有四十二個接腳A1至A21以及B1至B21，其中這四十二個接腳A1至A21以及B1至B21的定義多數與OCuLink的定義相同。詳言之，在本實施例中，接腳A1、A2、A5、A8至A14、A17、A20、B2、B5、B8至B14、B17、B20及B21與官方OCuLink的接腳定義相同。所不同的是，微型接口110的接腳A21被第二控制電路122作為UFS的REF_CLK接腳使用，而接腳B1被第二控制電路122作為UFS的RST_N接腳使用。此外，接腳A3、A4、B3和B4組成第一通道(lane)151，接腳A6、A7、B6和B7組成第二通道152，接腳A15、A16、B15和B16組成第三通道153，而接腳A18、A19、B18和B19組成第四通道154。第一控制電路121藉由第一通道151、第二通道152、第三通道153及第四通道154當中的兩個通道，並依據PCI-E 4.0的OCuLink標準與微型接口110進行資料傳輸。同時，第二控制電路122藉由第一通道151、第二通道152、第三通道153及第四通道154當中除第一控制電路121所使用的兩個通道之外的另外兩個通道，並依據UFS標準與微型接口110進行資料傳輸。例如，第一控制電路121可藉由第一通道151和第二通道152並依據PCI-E 4.0的OCuLink標準與微型接口110進行資料傳輸，而第二控制電路122則是藉由第三通道153及第四通道154並依據UFS標準與微型接口110進行資料傳輸。再者，接腳A1和B21可作為供電端，以提供3.3伏特的電壓給第一控制電路121、第二控制電路122、第一儲存模組131以及第二儲存模組132。此外，接腳A2和B20可作為接地端，以提供接地電壓給第一控制電路121、第二控制電路122、第一儲存模組131以及第二儲存模組132。

藉由上述微型接口110的接腳定義，即可藉由單一個微型接口110同時連接分別使用OCuLink介面和UFS介面的電子元件或電子裝置。因此，有利於電子產品整體體積的縮小化。

請參考第3圖，第3圖為本發明另一實施例之儲存裝置300連接至主機10時的功能方塊圖。儲存裝置300與儲存裝置200之間最大的不同點在於儲存裝置300另包含了第三控制電路123及第三儲存模組133，而微型接口110則由微型接口310取代。第三儲存模組133可為快閃記憶體模組，用以儲存資料。第三控制電路123耦接於第三儲存模組133，用以控制第三儲存模組133的操作。其中，微型接口310除了可依據PCI-E 4.0的OCuLink標準與第一控制電路121進行資料傳輸，並依據UFS標準與第二控制電路122進行資料傳輸之外，還可依據通用序列匯流排3.0 (Universal Serial Bus 3.0；USB 3.0)與第三控制電路123進行資料傳輸。

當儲存裝置100透過微型接口310連接至主機10的連接器50時，主機10會將儲存裝置300辨識成一個OCuLink裝置、一個UFS裝置以及一個USB裝置。微型接口310可從主機10的連接器50接收資料，並將所接收到的資料傳送給第一控制電路121、第二控制電路122及/或第三控制電路123，以使第一控制電路121、第二控制電路122及/或第三控制電路123將所接收的資料儲存至第一儲存模組131、第二儲存模組132及/或第三儲存模組133。相對地，主機10的處理器20可透過微型接口310命令第一控制電路121、第二控制電路122及第三控制電路123分別從第一儲存模組131、第二儲存模組132及第三儲存模組133讀取資料，並將所讀取的資料透過微型接口310和連接器50傳送給處理器20。

請參考第4圖，第4圖為第3圖之儲存裝置300的微型接口310之接腳定義圖。其中，接腳A1、A2、A5、A8至A14、A17、A20、B2、B5、B8至B14、B17、B20及B21與官方OCuLink的接腳定義相同。所不同的是，微型接口110的接腳A21被第二控制電路122作為UFS的REF_CLK接腳使用，而接腳B1被第二控制電路122作為UFS的RST_N接腳使用。再者，第一控制電路121、第二控制電路122及第三控制電路123分別使用了第一通道151、第二通道152、第三通道153及第四通道154這四個通道中的其中兩個通道、一個通道及另一個通道。舉例來說，第一控制電路121使用了第一通道151和第二通道152並依據PCI-E 4.0的OCuLink標準與微型接口310進行資料傳輸，第二控制電路122使用了第四通道154並依據UFS標準與微型接口310進行資料傳輸，而第三控制電路123則使用了第三通道153並依據USB 3.0標準與微型接口310進行資料傳輸。與前一實施例類似的，接腳A1和B21可作為供電端，以提供3.3伏特的電壓給第一控制電路121、第二控制電路122、第三控制電路123、第一儲存模組131、第二儲存模組132以及第三儲存模組133。此外，接腳A2和B20可作為接地端，以提供接地電壓給第一控制電路121、第二控制電路122、第三控制電路123、第一儲存模組131、第二儲存模組132以及第三儲存模組133。

請參考第5圖，第5圖為第3圖之儲存裝置300的微型接口310之另一接腳定義圖。與第4圖接腳定義圖不同的是，依據第5圖的接腳定義圖，第一控制電路121、第二控制電路122及第三控制電路123分別使用了第一通道151、第二通道152、第三通道153及第四通道154這四個通道中的其中一個通道、兩個通道及另一個通道。舉例來說，第一控制電路121使用了第一通道151並依據PCI-E 4.0的OCuLink標準與微型接口310進行資料傳輸，第二控制電路122使用了第三通道153和第四通道154並依據UFS標準與微型接口310進行資料傳輸，而第三控制電路123則使用了第二通道152並依據USB 3.0標準與微型接口310進行資料傳輸。

藉由上述微型接口310的接腳定義，即可藉由單一個微型接口110同時連接分別使用OCuLink介面、UFS介面及USB 3.0介面的電子元件或電子裝置。因此，有利於電子產品整體體積的縮小化。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧主機

20‧‧‧處理器

30、50‧‧‧連接器

100、300‧‧‧儲存裝置

110、310‧‧‧微型接口

121‧‧‧第一控制電路

122‧‧‧第二控制電路

123‧‧‧第三控制電路

131‧‧‧第一儲存模組

132‧‧‧第二儲存模組

133‧‧‧第三儲存模組

151‧‧‧第一通道

152‧‧‧第二通道

153‧‧‧第三通道

154‧‧‧第四通道

A1至A21、B1至B21‧‧‧接腳

第1圖為本發明一實施例之儲存裝置連接至一主機時的功能方塊圖。第2圖為第1圖之儲存裝置的微型接口之接腳定義圖。第3圖為本發明另一實施例之儲存裝置連接至一主機時的功能方塊圖。第4圖為第3圖之儲存裝置的微型接口之接腳定義圖。第5圖為第3圖之儲存裝置的微型接口之另一接腳定義圖。

Claims

一種儲存裝置，包含：一第一儲存模組，用以儲存資料；一第一控制電路，耦接於該第一儲存模組，用以控制該第一儲存模組的操作；一第二儲存模組，用以儲存資料；一第二控制電路，耦接於該第二儲存模組，用以控制該第二儲存模組的操作；以及一微型接口(nano pitch I/O connector)，包含四十二個接腳，耦接於該第一控制電路及該第二控制電路，用以依據快速週邊組件互連(Peripheral Component Interconnect Express；PCI-E) 4.0的光學銅線連接(Optical/Copper Link；OCuLink)標準與該第一控制電路進行資料傳輸，並用以依據通用快閃記憶體儲存(Universal Flash Storage；UFS)標準與該第二控制電路進行資料傳輸。
如請求項1所述之種儲存裝置，其中：該微型接口的四十二個接腳中的接腳A3、A4、B3和B4組成一第一通道(lane)，該微型接口的四十二個接腳中的接腳A6、A7、B6和B7組成一第二通道，該微型接口的四十二個接腳中的接腳A15、A16、B15和B16組成一第三通道，且該微型接口的四十二個接腳中的接腳A18、A19、B18和B19組成一第四通道；其中該第一控制電路藉由該第一通道、該第二通道、該第三通道及該第四通道當中的兩個通道並依據PCI-E 4.0的OCuLink標準與該微型接口進行資料傳輸；以及其中該第二控制電路藉由該第一通道、該第二通道、該第三通道及該第四通道當中除該第一控制電路所使用的兩個通道之外的另外兩個通道並依據UFS標準與該微型接口進行資料傳輸。
如請求項2所述之儲存裝置，其中該第一控制電路是藉由該第一通道與該第二通道並依據PCI-E 4.0的OCuLink標準與該微型接口進行資料傳輸，而該第二控制電路是藉由該第三通道及該第四通道並依據UFS標準與該微型接口進行資料傳輸。
如請求項1所述之儲存裝置，另包含：一第三儲存模組，用以儲存資料；以及一第三控制電路，耦接於該第三儲存模組，用以控制該第三儲存模組的操作；其中該微型接口還用以依據通用序列匯流排3.0 (Universal Serial Bus 3.0；USB 3.0)與該第三控制電路進行資料傳輸。
如請求項4所述之儲存裝置，其中：該微型接口的四十二個接腳中的接腳A3、A4、B3和B4組成一第一通道(lane)，該微型接口的四十二個接腳中的接腳A6、A7、B6和B7組成一第二通道，該微型接口的四十二個接腳中的接腳A15、A16、B15和B16組成一第三通道，且該微型接口的四十二個接腳中的接腳A18、A19、B18和B19組成一第四通道；其中該第一控制電路藉由該第一通道、該第二通道、該第三通道及該第四通道當中的兩個通道並依據PCI-E 4.0的OCuLink標準與該微型接口進行資料傳輸；其中該第二控制電路藉由該第一通道、該第二通道、該第三通道及該第四通道當中除該第一控制電路所使用的兩個通道之外的一個通道並依據UFS標準與該微型接口進行資料傳輸；以及其中該第三控制電路藉由該第一通道、該第二通道、該第三通道及該第四通道當中除該第一控制電路和該第二控制電路所使用的三個通道之外的另一個通道並依據USB 3.0標準與該微型接口進行資料傳輸。
如請求項4所述之儲存裝置，其中：該微型接口的四十二個接腳中的接腳A3、A4、B3和B4組成一第一通道(lane)，該微型接口的四十二個接腳中的接腳A6、A7、B6和B7組成一第二通道，該微型接口的四十二個接腳中的接腳A15、A16、B15和B16組成一第三通道，且該微型接口的四十二個接腳中的接腳A18、A19、B18和B19組成一第四通道；其中該第一控制電路藉由該第一通道、該第二通道、該第三通道及該第四通道當中的一個通道並依據PCI-E 4.0的OCuLink標準與該微型接口進行資料傳輸；其中該第二控制電路藉由該第一通道、該第二通道、該第三通道及該第四通道當中除該第一控制電路所使用的一個通道之外的兩個通道並依據UFS標準與該微型接口進行資料傳輸；以及其中該第三控制電路藉由該第一通道、該第二通道、該第三通道及該第四通道當中除該第一控制電路和該第二控制電路所使用的三個通道之外的另一個通道並依據USB 3.0標準與該微型接口進行資料傳輸。
一種微型接口(nano pitch I/O connector)，包含四十二個接腳，用以依據快速週邊組件互連(Peripheral Component Interconnect Express；PCI-E) 4.0的光學銅線連接(Optical/Copper Link；OCuLink)標準與外部的一第一控制電路進行資料傳輸，並用以依據通用快閃記憶體儲存(Universal Flash Storage；UFS)標準與外部的一第二控制電路進行資料傳輸。
如請求項7所述之微型接口，其中：該微型接口的四十二個接腳中的接腳A3、A4、B3和B4組成一第一通道(lane)，該微型接口的四十二個接腳中的接腳A6、A7、B6和B7組成一第二通道，該微型接口的四十二個接腳中的接腳A15、A16、B15和B16組成一第三通道，且該微型接口的四十二個接腳中的接腳A18、A19、B18和B19組成一第四通道；其中該微型接口藉由該第一通道、該第二通道、該第三通道及該第四通道當中的兩個通道並依據PCI-E 4.0的OCuLink標準與該第一控制電路進行資料傳輸；以及其中該微型接口藉由該第一通道、該第二通道、該第三通道及該第四通道當中除該第一控制電路所使用的兩個通道之外的另外兩個通道並依據UFS標準與該第二控制電路進行資料傳輸。
如請求項7所述之微型接口，另用於依據通用序列匯流排3.0 (Universal Serial Bus 3.0；USB 3.0)與外部的一第三控制電路進行資料傳輸，其中該微型接口的四十二個接腳中的接腳A3、A4、B3和B4組成一第一通道(lane)，該微型接口的四十二個接腳中的接腳A6、A7、B6和B7組成一第二通道，該微型接口的四十二個接腳中的接腳A15、A16、B15和B16組成一第三通道，且該微型接口的四十二個接腳中的接腳A18、A19.B18和B19組成一第四通道；其中該微型接口藉由該第一通道、該第二通道、該第三通道及該第四通道當中的兩個通道並依據PCI-E 4.0的OCuLink標準與該第一控制電路進行資料傳輸；其中該微型接口藉由該第一通道、該第二通道、該第三通道及該第四通道當中除該第一控制電路所使用的兩個通道之外的一個通道並依據UFS標準與該第二控制電路進行資料傳輸；以及其中該微型接口藉由該第一通道、該第二通道、該第三通道及該第四通道當中除該第一控制電路和該第二控制電路所使用的三個通道之外的另一個通道並依據USB 3.0標準與該第三控制電路進行資料傳輸。
如請求項7所述之微型接口，另用於依據通用序列匯流排3.0 (Universal Serial Bus 3.0；USB 3.0)與外部的一第三控制電路進行資料傳輸，其中該微型接口的四十二個接腳中的接腳A3、A4、B3和B4組成一第一通道(lane)，該微型接口的四十二個接腳中的接腳A6、A7、B6和B7組成一第二通道，該微型接口的四十二個接腳中的接腳A15、A16、B15和B16組成一第三通道，且該微型接口的四十二個接腳中的接腳A18、A19、B18和B19組成一第四通道；其中該微型接口藉由該第一通道、該第二通道、該第三通道及該第四通道當中的一個通道並依據PCI-E 4.0的OCuLink標準與該第一控制電路進行資料傳輸；其中該微型接口藉由該第一通道、該第二通道、該第三通道及該第四通道當中除該第一控制電路所使用的一個通道之外的兩個通道並依據UFS標準與該第二控制電路進行資料傳輸；以及其中該微型接口藉由該第一通道、該第二通道、該第三通道及該第四通道當中除該第一控制電路和該第二控制電路所使用的三個通道之外的另一個通道並依據USB 3.0標準與該第三控制電路進行資料傳輸。