TWI649753B - 控制器、半導體記憶體系統、資料儲存系統及其操作方法 - Google Patents

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Abstract

本發明揭示一種一控制器之操作方法，包含：根據一第一讀取電壓，在從一半導體記憶體裝置讀取的一碼字上反覆將一第一ECC解碼一預定反覆次數，直到該第一ECC解碼成功，其中根據一未滿足故障檢驗(USC,unsatisfied syndrome check)的數量來更新該第一讀取電壓值；以及當到達該預定的反覆次數而該第一ECC解碼仍舊失敗時，則利用根據該第一讀取電壓產生的軟決策資料，就是對應至該第一ECC解碼反覆期間該等更新值之間該USC最小數量之一值，在該碼字上執行一第二ECC解碼。

Description

控制器、半導體記憶體系統、資料儲存系統及其操作方法
本發明的許多示範具體實施例係關於半導體設計技術，尤其係關於控制器、半導體記憶體系統、資料儲存系統及其操作方法。
本申請案主張於2014年10月21日申請且韓國專利申請號為10-2014-0142355的申請案為優先權基礎案，在此併入其全部內容。
半導體記憶體裝置一般分成揮發性記憶體裝置，例如動態隨機存取記憶體(DRAM,Dynamic Random Access Memory)和靜態RAM(SRAM,Static Random Access Memory)，以及非揮發性記憶體裝置，例如唯讀記憶體(ROM,Read Only Memory)、遮罩ROM(MROM,Mask ROM)、可程式ROM(PROM,Progtammable ROM)、可抹除PROM(EPROM,Erasable PROM)、電EPROM(EEPROM,Electrically EPROM)、鐵磁RAM(FRAM,Ferromagnetic RAM)、相變RAM(PRAM,Phase Change RAM)、磁RAM(MRAM,Magnetic RAM)、電阻RAM(RRAM,Resistive RAM)以及快閃記憶體。
揮發性記憶體裝置會在電力中斷時遺失儲存的資料，而非揮發性記憶體裝置則可在電源中斷時仍舊保留儲存的資料。尤其是，由於快閃記憶體裝置的高編程速度、低耗電量以及大資料儲存容量，因此廣泛運用當成電腦 系統內的儲存媒體。
在非揮發性記憶體裝置內，尤其是快閃記憶體裝置，每一記憶體單元內可儲存的資料狀態都根據該記憶體單元內所儲存位元數來決定，每單元儲存1位元資料的記憶體單元稱為單位元單元或單階單元(SLC,single-level cell)，每單元儲存多個位元資料(即是2或更多位元資料)的記憶體單元稱為多位元單元、多階單元(MLC,multi-level cell)或多狀態單元。多位元單元的優點在於高集成化，不過隨著每記憶體單元內編程的位元數增加，可靠度會下降並且讀取錯誤率提高。
例如：當在記憶體單元內編程k位元時，在該記憶體單元內會形成2k臨界電壓之一。由於記憶體單元的電氣特性間之些微差異，因此使用相同資料編程的記憶體單元之臨界電壓形成臨界電壓分佈。對應至2k資料值的臨界電壓分佈分別對應於k位元資訊。
不過，可用於臨界電壓分佈的電壓窗口受到限制，因此隨著k值增加，該臨界電壓分佈之間的距離縮短，並且相鄰臨界電壓分佈彼此重疊。當相鄰的臨界電壓分佈彼此重疊，讀取資料可能包含幾個或幾十個錯誤位元。
圖1為圖解例示3位元多階單元(3位元MLC)非揮發性記憶體裝置的編程與抹除狀態之臨界電壓分佈。
圖2為圖解例示由於3位元MLC非揮發性記憶體裝置特性退化下的編程與抹除狀態之臨界電壓分佈。
在MLC非揮發性記憶體裝置內，例如其中在記憶體單元內編程k位元資料的MLC快閃記憶體裝置，該記憶體單元具有2k個臨界電壓分佈之一，例如：3位元MLC具有8個臨界電壓分佈其中之一。
由於記憶體單元之間的特性差異，所以使用相同資料編程的記憶體單元之臨界電壓會形成該臨界電壓分佈。在3位元MLC非揮發性記憶體單元內，如圖1內所例示，形成對應至7個編程狀態「P1」至「P7」以及一個抹除狀態「E」的臨界電壓分佈。圖1顯示其中臨界電壓分佈不重疊並且在其間具有讀取電壓容限之理想情況。
請參閱圖2的快閃記憶體範例，該記憶體單元會因為電子陷入浮動閘或穿隧氧化膜過度放電，而經歷電荷耗損。當該穿隧氧化膜反覆編程與抹除操作而劣化時，會加速這種電荷耗損。電荷耗損導致記憶體單元的臨界電壓下降，例如：如圖2內所例示，由於電荷耗損，因此該臨界電壓分佈向左位移。
進一步，編程干擾、抹除干擾及/或背面圖案依賴性也會導致臨界電壓增加。隨著記憶體單元的特性劣化，如上述，相鄰狀態的臨界電壓分佈會重疊，如圖2內所例示。
一旦臨界電壓分佈重疊，當一特定讀取電壓施加至一選取的字元線時，讀取資料會包含許多錯誤，例如：當一記憶體單元之感測狀態根據已施加至一選取字元線的一讀取電壓Vread3為開啟時，則判定該記憶體單元具有一第二編程狀態「P2」。當一記憶體單元之感測狀態根據已施加至一選取字元線的一讀取電壓Vread3為關閉時，則判定該記憶體單元具有一第三編程狀態「P3」。不過，當臨界電壓分佈重疊時，會將實際上具有該第三編程狀態「P3」的該記憶體單元錯誤判定為具有該第二編程狀態「P2」。總之，當如圖2內例示該等臨界電壓分佈重疊時，讀取資料會包含許多錯誤。
因此，需要一種規則精確判定儲存在半導體記憶體裝置的記憶 體單元內資料之最佳讀取電壓。
本發明的許多具體實施例係關於可精準判定用於儲存在記憶體單元內資料的最佳讀取電壓之一控制器、一半導體記憶體系統、一資料儲存系統及其操作方法。
依照本發明的具體實施例，一控制器的操作方法包含：根據一第一讀取電壓，在從一半導體記憶體裝置讀取的一碼字上反覆將一第一ECC解碼一預定反覆次數，直到該第一ECC解碼成功，其中根據一未滿足故障檢驗(USC,unsatisfied syndrome check)的數量來更新該第一讀取電壓值；以及當到達該預定的反覆次數而該第一ECC解碼仍舊失敗時，則利用根據該第一讀取電壓產生的軟決策資料，就是對應至該第一ECC解碼反覆期間該等更新值之間該USC最小數量之一值，在該碼字上執行一第二ECC解碼。
該第一ECC解碼可為一低密度同位元檢查(LDPC,low density parity check)解碼。
該USC可為由該LDPC解碼的故障檢驗所產生的一向量之非零成分。
該第一ECC解碼的反覆可包含：根據一第一讀取電壓，在從一半導體記憶體裝置上讀取的一碼字上執行一第一ECC解碼之一第一步驟；根據該第一ECC解碼結果內含的一未滿足的故障檢驗(USC)，決定該第一ECC解碼失敗或成功之一第二步驟；當判定該第一ECC解碼失敗時，根據該USC數量更新該第一讀取電壓值之一第三步驟；以及將該第一至第三步驟反覆一預定反覆次數，直到該第一ECC解碼成功之一第四步驟。
該第二步驟可決定在該第一至第三步驟每次反覆當中，從該第一步驟結果所獲得之該USC數量。
該第三步驟可根據在該第一至第三步驟每次反覆當中，從該第一步驟結果所獲得之該USC數量，更新該第一讀取電壓之值。
該第三步驟可根據該第一讀取電壓與該USC平均數量之間的預定關係，更新該第一讀取電壓值之值。
該第三步驟可根據底下的等式1，更新該第一讀取電壓之值。
[等式1]
要更新的該第一讀取電壓=對應至目前反覆的該第一讀取電壓+差異值(Δ)，該差異值(Δ)可根據等式2來決定。
[等式2]
Δ=[USC_RDCNT]-[USC_RDCNT-1]，其中USC_RDCNT代表對應至當前反覆的該USC數量，並且[USC_RDCNT-1]代表對應至先前反覆的該USC數量。
該差異值(Δ)可固定。
該差異值(Δ)的大小取決於等式2的大小。
該差異值(Δ)為正數或負數取決於等式2呈現出正數或負數。
依照本發明的具體實施例，一控制器的操作方法可包含：根據一第一讀取電壓，在從一半導體記憶體裝置上讀取的一碼字上執行一第一ECC解碼之一第一步驟；根據該第一ECC解碼結果內含的一未滿足的故障檢驗(USC)，決定該第一ECC解碼失敗或成功之一第二步驟；當判定該第一ECC解碼失敗時， 根據該USC數量更新該第一讀取電壓值之一第三步驟；以及將該第一至第三步驟反覆一預定反覆次數，直到該第一ECC解碼成功之一第四步驟。
該控制器的操作方法可另包含一第五步驟，當到達該預定的反覆次數而該第一ECC解碼仍舊失敗時，則利用根據該第一讀取電壓產生的軟決策資料，就是對應至該第四步驟期間該等更新值之間該USC最小數量之一值，在該碼字上執行一第二ECC解碼。
該USC可為由該LDPC解碼的故障檢驗所產生的一向量之非零成分。
該第二步驟可決定在該第一至第三步驟每次反覆當中，從該第一步驟結果所獲得之該USC數量。
該第三步驟可根據在該第一至第三步驟每次反覆當中，從該第一步驟結果所獲得之該USC數量，更新該第一讀取電壓之值。
該第三步驟可根據該第一讀取電壓與該USC平均數量之間的預定關係，更新該第一讀取電壓值之值。
該第三步驟可根據底下的等式1，更新該第一讀取電壓之值。
[等式1]
要更新的該第一讀取電壓=對應至目前反覆的該第一讀取電壓+差異值(Δ)，該差異值(Δ)可根據底下等式2來決定。
[等式2]
Δ=[USC_RDCNT]-[USC_RDCNT-1]，其中USC_RDCNT代表對應至當前反覆的該USC數量，並且[USC_RDCNT-1]代表對應至先前反覆的該 USC數量。
該差異值(Δ)可固定。
該差異值(Δ)的大小取決於等式2的大小。
該差異值(Δ)為正數或負數取決於等式2呈現出正數或負數。
根據本發明的具體實施例，一控制器可包含：裝置，用於根據一第一讀取電壓，在從一半導體記憶體裝置讀取的一碼字上反覆將一第一ECC解碼一預定反覆次數，直到該第一ECC解碼成功，其中根據一未滿足故障檢驗(USC)的數量來更新該第一讀取電壓值；以及裝置，用於當到達該預定的反覆次數而該第一ECC解碼仍舊失敗時，則利用根據該第一讀取電壓產生的軟決策資料，就是對應至該第一ECC解碼反覆期間該等更新值之間該USC最小數量之一值，在該碼字上執行一第二ECC解碼。
該第一ECC解碼可為一低密度同位元檢查(LDPC)解碼。
該USC可為由該LDPC解碼的故障檢驗所產生的一向量之非零成分。
用於反覆該第一ECC解碼的該等裝置可包含：第一裝置，用於根據一第一讀取電壓，在從一半導體記憶體裝置上讀取的一碼字上執行一第一ECC解碼；第二裝置，用於根據該第一ECC解碼結果內含的一未滿足的故障檢驗(USC)，決定該第一ECC解碼失敗或成功；以及第三裝置，用於當判定該第一ECC解碼失敗時，根據該USC數量更新該第一讀取電壓值。該控制器可將該第一至第三裝置的操作反覆一預定反覆次數，直到該第一ECC解碼成功。
該第二裝置可決定在該第一至第三裝置操作每次反覆當中，由該第一裝置所獲得之該USC數量。
該第三裝置可根據在該第一至第三裝置每次反覆當中，由該第一裝置所獲得之該USC數量，更新該第一讀取電壓之值。
該第三裝置可根據該第一讀取電壓與該USC平均數量之間的預定關係，更新該第一讀取電壓值之值。
該第三裝置可根據底下的等式1，更新該第一讀取電壓之值。
[等式1]
要更新的該第一讀取電壓=對應至目前反覆的該第一讀取電壓+差異值(Δ)，該差異值(Δ)可根據底下等式2來決定。
[等式2]
Δ=[USC_RDCNT]-[USC_RDCNT-1]，其中USC_RDCNT代表對應至當前反覆的該USC數量，並且[USC_RDCNT-1]代表對應至先前反覆的該USC數量。
該差異值(Δ)可固定。
該差異值(Δ)的大小取決於等式2的大小。
該差異值(Δ)為正數或負數取決於等式2呈現出正數或負數。
根據本發明的具體實施例，一控制器可包含：第一裝置，用於根據一第一讀取電壓，在從一半導體記憶體裝置上讀取的一碼字上執行一第一ECC解碼；第二裝置，用於根據該第一ECC解碼結果內含的一未滿足的故障檢驗(USC)，決定該第一ECC解碼失敗或成功；以及第三裝置，用於當判定該第一ECC解碼失敗時，根據該USC數量更新該第一讀取電壓值。該控制器可將該第一至第三裝置的操作反覆一預定反覆次數，直到該第一ECC解碼成功。
該控制器可另包含第四裝置，用於當到達該預定的反覆次數而該第一ECC解碼仍舊失敗時，則利用根據該第一讀取電壓產生的軟決策資料，就是對應至該第一裝置至第三裝置反覆操作期間該等更新值之間該USC最小數量之一值，在該碼字上執行一第二ECC解碼。
該第一ECC解碼可為一低密度同位元檢查(LDPC)解碼。
該USC可為由該LDPC解碼的故障檢驗所產生的一向量之非零成分。
該第二裝置可決定在該第一至第三裝置操作每次反覆當中，由該第一裝置所獲得之該USC數量。
該第三裝置可根據在該第一至第三裝置每次反覆當中，由該第一裝置所獲得之該USC數量，更新該第一讀取電壓之值。
該第三裝置可根據該第一讀取電壓與該USC平均數量之間的預定關係，更新該第一讀取電壓值之值。
該第三裝置可根據底下的等式1，更新該第一讀取電壓之值。
[等式1]
要更新的該第一讀取電壓=對應至目前反覆的該第一讀取電壓+差異值(Δ)，該差異值(Δ)可根據底下等式2來決定。
[等式2]
Δ=[USC_RDCNT]-[USC_RDCNT-1]，其中USC_RDCNT代表對應至當前反覆的該USC數量，並且[USC_RDCNT-1]代表對應至先前反覆的該USC數量。
該差異值(Δ)可固定。
該差異值(Δ)的大小取決於等式2的大小。
該差異值(Δ)為正數或負數取決於等式2呈現出正數或負數。
根據本發明的具體實施例，半導體記憶體系統可包含：一半導體記憶體裝置以及一控制器。該控制器可包含：裝置，用於根據一第一讀取電壓，在從一半導體記憶體裝置讀取的一碼字上反覆將一第一ECC解碼一預定反覆次數，直到該第一ECC解碼成功，其中根據一未滿足故障檢驗(USC)的數量來更新該第一讀取電壓值；以及裝置，用於當到達該預定的反覆次數而該第一ECC解碼仍舊失敗時，則利用根據該第一讀取電壓產生的軟決策資料，就是對應至該第一ECC解碼反覆期間該等更新值之間該USC最小數量之一值，在該碼字上執行一第二ECC解碼。
該第一ECC解碼可為一低密度同位元檢查(LDPC)解碼。
該USC可為由該LDPC解碼的故障檢驗所產生的一向量之非零成分。
用於反覆該第一ECC解碼的該等裝置可包含：第一裝置，用於根據一第一讀取電壓，在從一半導體記憶體裝置上讀取的一碼字上執行一第一ECC解碼；第二裝置，用於根據該第一ECC解碼結果內含的一未滿足的故障檢驗(USC)，決定該第一ECC解碼失敗或成功；以及第三裝置，用於當判定該第一ECC解碼失敗時，根據該USC數量更新該第一讀取電壓值。該控制器可將該第一至第三裝置的操作反覆一預定反覆次數，直到該第一ECC解碼成功。
該第二裝置可決定在該第一至第三裝置操作每次反覆當中，由該第一裝置所獲得之該USC數量。
該第三裝置可根據在該第一至第三裝置每次反覆當中，由該第一裝置所獲得之該USC數量，更新該第一讀取電壓之值。
該第三裝置可根據該第一讀取電壓與該USC平均數量之間的預定關係，更新該第一讀取電壓值之值。
該第三裝置可根據底下的等式1，更新該第一讀取電壓之值。
[等式1]
要更新的該第一讀取電壓=對應至目前反覆的該第一讀取電壓+差異值(Δ)，該差異值(Δ)可根據底下等式2來決定。
[等式2]
Δ=[USC_RDCNT]-[USC_RDCNT-1]，其中USC_RDCNT代表對應至當前反覆的該USC數量，並且[USC_RDCNT-1]代表對應至先前反覆的該USC數量。
該差異值(Δ)可固定。
該差異值(Δ)的大小取決於等式2的大小。
該差異值(Δ)為正數或負數取決於等式2呈現出正數或負數。
根據本發明的具體實施例，半導體記憶體系統可包含：一半導體記憶體裝置以及一控制器。該控制器可包含：第一裝置，用於根據一第一讀取電壓，在從一半導體記憶體裝置上讀取的一碼字上執行一第一ECC解碼；第二裝置，用於根據該第一ECC解碼結果內含的一未滿足的故障檢驗(USC)，決定該第一ECC解碼失敗或成功；以及第三裝置，用於當判定該第一ECC解碼失敗時，根據該USC數量更新該第一讀取電壓值。該控制器可將該第一至第三裝 置的操作反覆一預定反覆次數，直到該第一ECC解碼成功。
該控制器可另包含第四裝置，用於當到達該預定的反覆次數而該第一ECC解碼仍舊失敗時，則利用根據該第一讀取電壓產生的軟決策資料，就是對應至該第一裝置至第三裝置反覆操作期間該等更新值之間該USC最小數量之一值，在該碼字上執行一第二ECC解碼。
該第一ECC解碼可為一低密度同位元檢查(LDPC)解碼。
該USC可為由該LDPC解碼的故障檢驗所產生的一向量之非零成分。
該第二裝置可決定在該第一至第三裝置操作每次反覆當中，由該第一裝置所獲得之該USC數量。
該第三裝置可根據在該第一至第三裝置每次反覆當中，由該第一裝置所獲得之該USC數量，更新該第一讀取電壓之值。
該第三裝置可根據該第一讀取電壓與該USC平均數量之間的預定關係，更新該第一讀取電壓值之值。
該第三裝置可根據底下的等式1，更新該第一讀取電壓之值。
[等式1]
要更新的該第一讀取電壓=對應至目前反覆的該第一讀取電壓+差異值(Δ)，該差異值(Δ)可根據底下等式2來決定。
[等式2]
Δ=[USC_RDCNT]-[USC_RDCNT-1]，其中USC_RDCNT代表對應至當前反覆的該USC數量，並且[USC_RDCNT-1]代表對應至先前反覆的該 USC數量。
該差異值(Δ)可固定。
該差異值(Δ)的大小取決於等式2的大小。
該差異值(Δ)為正數或負數取決於等式2呈現出正數或負數。
根據本發明的許多具體實施例，可有效決定儲存在一半導體記憶體裝置的記憶體單元內資料之最佳讀取電壓。
10‧‧‧半導體記憶體系統
100‧‧‧記憶體控制器
110‧‧‧儲存單元
120‧‧‧CPU
130‧‧‧ECC單元
131‧‧‧ECC編碼器
133‧‧‧ECC解碼器
140‧‧‧主機介面
150‧‧‧記憶體介面
160‧‧‧系統匯流排
200‧‧‧半導體記憶體裝置
210‧‧‧記憶體單元陣列
211‧‧‧記憶體區塊
220‧‧‧控制電路
221‧‧‧單元串
230‧‧‧電壓供應單元
240‧‧‧電壓發送單元
250‧‧‧讀/寫電路
260‧‧‧欄選擇單元
251‧‧‧分頁緩衝區
610‧‧‧檢查節點
615‧‧‧邊緣
620‧‧‧可變節點
615A‧‧‧檢查節點訊息
615B‧‧‧可變節點訊息
1111‧‧‧基板
1112‧‧‧絕緣材料
1113‧‧‧圓柱
1114‧‧‧表面層
1115‧‧‧內層
1116‧‧‧絕緣層
1117‧‧‧第一子絕緣層
1118‧‧‧第二子絕緣層
1119‧‧‧第三子絕緣層
1211-1291‧‧‧導電材料
1212-1292‧‧‧導電材料
1213-1293‧‧‧導電材料
1233‧‧‧控制閘
1311-1314‧‧‧摻雜區
1320‧‧‧汲極
1331-1333‧‧‧導電材料
6311‧‧‧基板
6312‧‧‧摻雜材料層
6321‧‧‧第一導電材料層
6322‧‧‧第二導電材料層
6323‧‧‧第三導電材料層
6324‧‧‧第四導電材料層
6325‧‧‧第五導電材料層
6326‧‧‧第六導電材料層
6327‧‧‧第七導電材料層
6328‧‧‧第八導電材料層
6340‧‧‧汲極
6351‧‧‧第一上方導電材料層
6352‧‧‧第二上方導電材料層
6361‧‧‧內部材料層
6362‧‧‧中間層
6363‧‧‧表面層
10000‧‧‧電子裝置
15000‧‧‧記憶體控制器
16000‧‧‧半導體記憶體裝置
13000‧‧‧顯示器
11000‧‧‧處理器
12000‧‧‧無線電收發器
14000‧‧‧輸入裝置
20000‧‧‧電子裝置
21000‧‧‧處理器
22000‧‧‧輸入裝置
23000‧‧‧顯示器
24000‧‧‧記憶體控制器
25000‧‧‧半導體記憶體裝置
30000‧‧‧電子裝置
31000‧‧‧卡介面
32000‧‧‧控制器
33000‧‧‧緩衝記憶體
34000‧‧‧半導體記憶體裝置
40000‧‧‧電子裝置
41000‧‧‧處理器
42000‧‧‧影像感測器
43000‧‧‧顯示器
44000‧‧‧記憶體控制器
45000‧‧‧半導體記憶體裝置
60000‧‧‧電子裝置
61000‧‧‧記憶體控制器
62000A‧‧‧半導體記憶體裝置
62000B‧‧‧半導體記憶體裝置
62000C‧‧‧半導體記憶體裝置
70000‧‧‧資料儲存裝置
71000‧‧‧RAID控制器
72000A-72000N‧‧‧記憶體系統
ADDR‧‧‧位址
ADDRESS‧‧‧位址匯流排
ANT‧‧‧天線
BL0-BLm-1‧‧‧位元線
BLK1-BLKh‧‧‧記憶體區塊
CG0-CG31‧‧‧記憶體單元
CMD‧‧‧指令
CSL‧‧‧共用源極線
CTRL‧‧‧控制信號
DATA‧‧‧資料
DMC‧‧‧假記憶體單元
DP‧‧‧下方圓柱
DSG‧‧‧汲極選擇閘
DSL‧‧‧汲極選擇線
DSL1‧‧‧第一汲極選擇線
DSL2‧‧‧第二汲極選擇線
DST‧‧‧汲極選擇電晶體
GST‧‧‧接地選擇電晶體
MC0-MCn-1‧‧‧記憶體單元
NS11-NS31‧‧‧NAND串
NS12-NS32‧‧‧NAND串
NS13-NS33‧‧‧NAND串
PG‧‧‧管閘
PWR‧‧‧電源
SSG‧‧‧源極選擇閘
SSL‧‧‧串選擇線
SSL1‧‧‧第一串選擇線
SSL2‧‧‧第二串選擇線
SSL3‧‧‧第三串選擇線
SST‧‧‧選擇電晶體
ST1‧‧‧第一串
ST2‧‧‧第二串
UP‧‧‧上方圓柱
Vopt‧‧‧最佳讀取電壓
〔圖1〕為圖解例示3位元多階單元(3位元MLC)非揮發性記憶體裝置的編程與抹除狀態之臨界電壓分佈。
〔圖2〕為圖解例示由於3位元MLC非揮發性記憶體裝置特性退化下的編程與抹除狀態之臨界電壓分佈。
〔圖3〕為圖解例示根據本發明具體實施例的一半導體記憶體系統之方塊圖。
〔圖4〕為例示圖3內所示一半導體記憶體系統之細部方塊圖。
〔圖5〕為例示圖3內所示一記憶體區塊之電路圖。
〔圖6A〕為例示利用圖形表示法(tanner graph)表示的LDPC解碼之示意圖。
〔圖6B〕為例示一LDPC碼之示意圖。
〔圖6C〕為例示根據LDPC解碼的一故障檢驗處理之示意圖。
〔圖7A〕為例示隨著一硬決策讀取電壓變更使得USC數量轉換的之圖式。
〔圖7B〕為例示隨著一硬決策讀取電壓變更使得根據RBER的USC數量轉換之圖式。
〔圖8〕為例示圖3內所示控制器操作之流程圖。
〔圖9至圖13〕為圖解例示根據本發明具體實施例的一三維(3D)非揮發性記憶體裝置之圖式。
〔圖14至圖16〕為圖解例示根據本發明具體實施例的一3D非揮發性記憶體裝置之圖式。
〔圖17〕為圖解例示包含根據本發明具體實施例中一半導體記憶體系統的一電子裝置之方塊圖。
〔圖18〕為圖解例示包含根據本發明具體實施例中一半導體記憶體系統的一電子裝置之方塊圖。
〔圖19〕為圖解例示包含根據本發明具體實施例中一半導體記憶體系統的一電子裝置之方塊圖。
〔圖20〕為圖解例示包含根據本發明具體實施例中一半導體記憶體系統的一電子裝置之方塊圖。
〔圖21〕為圖解例示包含根據本發明具體實施例中一半導體記憶體系統的一電子裝置之方塊圖。
〔圖22〕為包含圖21內所示電子裝置的一資料處理系統之方塊圖。
底下將參照附圖來更詳細說明許多具體實施例。不過，本發明可以有不同形式的修改，並且不受限於此處公佈的具體實施例。而是提供這些具體實施例，如此所揭示範圍更完整，並且將本發明範疇完整傳輸給精通此技術的人士。該等圖式並不需要依照比例尺，並且在某些實例中，比例會放大以便清晰例示具體實施例的特色。在整個揭露事項中，元件符號直接對應至本發 明的許多圖式與具體實施例內相同之符號部分。另請注意，在本說明書中，「已連接/已耦合」表示一個組件不僅直接耦合另一個組件，也透過中間組件間接耦合另一個組件。此外，句子當中沒有特別提到時，單數型態可包含複數型態。吾人應了解，本文內「上」與「之上」的含意應廣義解釋，這樣「上」不僅表示「直接在上」，也表示在其間具有中間部件或層的物體「上」，並且「之上」不僅表示直接在頂端上，也表示在其間具有中間部件或層的物體頂端上。當聲稱第一層在第二層「上」或基板「上」時，不僅代表該第一層直接形成於該第二層或該基板上之情況，也代表一第三層存在於該第一層與該第二層或該基板之間的情況。
圖3為圖解例示根據本發明具體實施例的一半導體記憶體系統10之方塊圖。
圖4為例示圖3內所示半導體記憶體系統10的細部方塊圖。
圖5為例示圖3內所示一記憶體區塊211的電路圖。
請參閱圖3和圖5，半導體記憶體系統10可包含一半導體記憶體裝置200以及一記憶體控制器100。
半導體記憶體裝置200可在記憶體控制器100的控制之下執行抹除、編程與讀取操作之一或多者。半導體記憶體裝置200可透過輸入/輸出線路接收一指令CMD、一位址ADDR以及資料DATA。半導體記憶體裝置200可透過一電源線接收電源PWR，以及透過一控制線接收控制信號CTRL。該控制信號可包含一指令鎖啟用(CLE,command latch enable)信號、一位址鎖啟用(ALE,address latch enable)信號、一晶片啟用(CE,chip enable)信號、一寫入啟用(WE,write enable)信號、一讀取啟用(RE,read enable)信號等等。
記憶體控制器100可控制半導體記憶體裝置200的整體操作。記憶體控制器100可包含用於修正錯誤位元的一ECC單元130，ECC單元130可包含一ECC編碼器131以及一ECC解碼器133。
ECC編碼器131可在要編程進入半導體記憶體裝置200的資料上執行錯誤修正編碼，輸出已加入同位位元之資料。該等同位位元可儲存在半導體記憶體裝置200內。
ECC解碼器133可在從半導體記憶體裝置200讀取的資料上執行錯誤修正解碼，ECC解碼器133可決定該錯誤修正解碼是否成功，並且可根據該決策結果輸出一指示信號。ECC解碼器133可使用ECC編碼上產生的同位位元，修正資料的錯誤位元。
當錯誤位元數量超出ECC單元130的錯誤修正容量，則ECC單元不會修正該等錯誤位元。在此情況下，ECC單元130可產生一錯誤修正失敗信號。
ECC單元130可透過一編碼調變來修正錯誤，例如低密度同位元檢查(LDPC,low-density parity-check)碼、博斯-喬赫里-霍克文黑姆(BCH,Bose-Chaudhuri-Hocquenghem)碼、turbo碼、里德-所羅門(RS,Reed-Solomon)碼、一卷積碼、遞歸系統碼(RSC,Recursive Systematic Code)、一網格編碼調變(TCM,Trellis-Coded Modulation)、一塊編碼調變(BCM,Block Coded Modulation)，依此類推。ECC編碼器130可包含用於錯誤修正的所有電路、系統或裝置。
如上述，當錯誤位元數量超出ECC單元130的錯誤修正容量，則ECC單元可產生該錯誤修正失敗信號。根據本發明的具體實施例，ECC單元130可使用硬決策讀取資料與軟決策資料，執行一錯誤位元修正操作。
控制器100和半導體記憶體裝置200可整合在單一半導體裝置內，例如：控制器100和半導體記憶體裝置200可整合在單一半導體裝置內，像是固態硬碟(SSD,solid-state drive)。該固態硬碟可包含一儲存裝置，用於將資料儲存在半導體記憶體內。當半導體記憶體系統10用於SSD內時，如此可顯著改善與半導體記憶體系統10連結的一主機(未顯示)之操作速度。
控制器100和半導體記憶體裝置200可整合在單一半導體裝置內，例如記憶卡，例如：控制器100和半導體記憶體裝置200可整合在單一半導體裝置內且設置成記憶卡，例如個人電腦記憶卡國際協會(PCMCIA,personal computer memory deveice)的PC卡、小型快閃(CF,compact flash)卡、智慧媒體(SM,smart media)卡、記憶棒(memory stick)、多媒體卡(MMC,multimedia card)、小型多媒體卡(RS-MMC,reduced-seze multimedia card)、微型多媒體卡(MMCmicro,mircro-size version of MMC)、安全數位(SD,secure digital)卡、Mini-SD卡、Micro-SD卡、SDHC、和通用快閃儲存(UFS,universal flash storage)卡等等。
針對其他範例，可提供半導體記憶體系統10當成包含電子裝置的許多元件之一者，例如電腦、超行動PC(UMPC,ultra-mobile PC)、工作站、網路筆記型電腦、個人數位助理(PDA,personal digital assistant)、可攜式電腦、網絡平板電腦、無線電話、行動電話、智慧型電話、電子書閱讀器、可攜式多媒體播放器(PMP,portable multimedia player)、可攜式遊戲裝置、導航裝置、黑盒子、數位相機、數位多媒體廣播(DMB,digital multimedia broadcasting)播放器、3D電視、智慧型電視、數位音頻記錄器、數位音頻播放器、數位圖像記錄器、數位圖像播放器、數位視頻記錄器、數位視頻播放器、數據中心儲存裝置、可在無線環境中收發資訊的裝置、家庭網路電子裝置之一者、電腦網路電子裝置 之一者、遠程通信網路電子裝置之一者、射頻識別(RFID,ratio-frequency identification)裝置或計算系統成分設備。
請參閱圖4，記憶體控制器100可包含一個儲存單元110、一個CPU 120、ECC單元130、一個主機介面140、一個記憶體介面150以及一個系統匯流排160。儲存單元110可運作當成CPU 120的工作記憶體。
主機介面140可透過許多介面協定之一或多者與一主機通訊，例如通用序列匯流排(USB,universal serial bus)、多媒體卡(MMC)、高速週邊組件互連(PCI-E,peripheral component interconnect express)、小型電腦系統介面(SCSI,small computer system interface)、序列附加SCSI(SAS,serial-attached SCSI)、序列先進技術附件(SATA,serial advanced technology attachment)、並列先進技術附件(PATA,parallel advanced technology attachment)、先進小型磁碟介面(ESDI,enhanced small disk interface)以及整合磁碟電子裝置(IDE,integrated drive electronics)。
ECC單元130可偵測並修正從半導體記憶體裝置200讀取的資料內含之錯誤。記憶體介面150可與半導體記憶體裝置200介接。CPU 120可執行許多一般控制操作。
半導體記憶體裝置200可包含一個記憶體單元陣列210、一個控制電路220、一個電壓供應單元230、一個電壓發送單元240、一個讀/寫電路250以及一個欄選擇單元260。
記憶體單元陣列210可包含複數個記憶體區塊211。使用者資料可儲存在記憶體區塊211內。
請參閱圖5，記憶體區塊211可包含分別連結至位元線BL0至 BLm-1的複數個單元串211。每一欄的單元串221都可包含一或多個汲極選擇電晶體DST以及一或多個源極選擇電晶體SST。複數個記憶體單元或記憶體單元電晶體可在該等選擇電晶體DST與SST之間串聯。每一記憶體單元MC0至MCn-1都可由在每一單元內都儲存多位元資料資訊的一多階單元(MLC,multi-level cell)所形成。單元串221可分別電連結至該等對應位元線BL0至BLm-1。
圖5示範例示包含NAND型快閃記憶體單元的一記憶體區塊211。不過，記憶體裝置200的記憶體區塊211將不受限於該NAND快閃記憶體，而是可包含NOR型快閃記憶體、其中組合二或多種記憶體單元的複合式快閃記憶體，以及其中控制器嵌入一記憶體晶片內部的一個NAND快閃記憶體。該半導體裝置的操作特性可適用於一電荷陷阱快閃(CTF,charge trap flash)，其中由一絕緣層形成一電荷儲存層，以及適用於其中一電荷儲存層由一導電浮動閘形成的該快閃記憶體裝置。
請回頭參閱圖4，控制電路220可控制有關半導體記憶體裝置200的編程、抹除與寫入操作之整體操作。
電壓供應單元230可根據一操作模式，將字元線電壓，例如一編程電壓、一讀取電壓以及一通過電壓，供應到該等個別字元線，並且可提供要供應給一區塊的一電壓，例如其中形成該等記憶體單元的井區域。電壓供應電路230的電壓產生操作可在控制電路220的控制之下執行。
電壓供應單元230可產生複數個可變讀取電壓，用來產生複數個讀取資料。
電壓發送單元240可選擇記憶體區塊211或記憶體單元陣列210 的扇區之一者，並且可在控制電路220的控制之下，選擇該已選取記憶體單元的該等字元線之一者。電壓發送單元240可在控制電路220的控制之下，將電壓供應電路230產生的該字元線電壓提供給選取的字元線或未選取的字元線。
讀/寫電路250可受到控制電路220的控制，並且可根據操作模式當成一感應放大器或一寫入驅動器，例如：在一確認/正常讀取操作期間，讀/寫電路250可當成一感應放大器，用於讀取來自記憶體單元陣列210的資料。在該正常讀取操作期間，欄選擇單元260可根據欄位置資訊，將從讀/寫電路250讀取的該資料輸出至外界，例如記憶體控制器100。在另一方面，在該確認讀取操作期間，可將該讀取資料提供至半導體記憶體裝置200內含的一通過/失敗確認電路(未例示)，並且用於決定該記憶體單元的一編程操作是否成功。
在該編程操作期間，讀/寫電路250可當成一寫入驅動器，用於根據要儲存在記憶體單元陣列210內的資料來驅動該等位元線。在該編程操作期間，讀/寫電路250可從一緩衝區(未例示)接收要寫入記憶體單元陣列210內的該資料，並且可根據該輸入資料來驅動該等位元線。為此，讀/寫電路250可包含分別對應至該等欄(或該等位元線)或欄配對(或位元線配對)的複數個分頁緩衝區(PB,page buffer)251。每一分頁緩衝區251內都包含複數個閂鎖器。
圖6A為例示利用圖形表示法表示的LDPC解碼之示意圖。
圖6B為例示一LDPC碼的示意圖。
圖6C為例示根據LDPC解碼的一故障檢驗處理之示意圖。
儲存系統內會共用一錯誤修正碼(ECC,Error Correction Code)，儲存裝置內發生的許多物理現象導致雜訊效果，毀損儲存的資訊。錯誤修正編碼法可用來保護該已儲存資訊抵擋該結果錯誤，這可用在該記憶體裝置內儲存 該資訊之前將該資訊編碼來達成。該編碼處理利用在該資訊內添加冗餘，將該資訊位元順序轉換成一碼字，然後可使用此冗餘，以便透過一解碼處理將該資訊從可能毀損的碼字中復原。
在反覆編碼法當中，該碼建構為許多簡單構成碼的串聯，並且利用在接收該簡單構成碼的解碼器之間交換資訊，根據一反覆解碼演算法來解碼。通常來說，使用描述該等構成碼之間互連的二分圖或圖形表示法定義該碼。在此情況下，解碼可看待成訊息反覆通過該等圖形邊緣。
該等反覆碼可包含一低密度同位元檢查(LDPC)碼。該LDPC碼為利用稀疏的一同位元檢查矩陣H來定義的一線性二進制區塊碼。
請參閱圖6A，該LDPC碼具有一同位元檢查矩陣，其中每列與欄內1的數量非常小，並且可由包含檢查節點610、可變節點620和將檢查節點610連接至可變節點620的邊緣615之該圖形表示法，定義其結構。在檢查節點處理之後從檢查節點610傳遞至可變節點620之值變成一檢查節點訊息615A，並且在可變節點處理之後從可變節點620傳遞至檢查節點610之值變成一可變節點訊息615B。
利用根據一「和-積」演算法的反覆解碼，來執行該LDPC碼的一解碼處理。根據一次優訊息傳遞演算法，例如「最小和」演算法，其為該和-積演算法的簡化版，提供一解碼方法。
例如：請參閱圖6B，該LDPC碼的圖形表示法包含代表該LDPC碼同位元檢查等式的5個檢查節點610、代表碼符號的10個可變節點620以及代表檢查節點610與可變節點620之間關係的邊緣615。邊緣615將每一檢查節點610連接至可變節點620，該可變節點對應至由檢查節點610所呈現該同位元 檢查等式內含的一碼符號。圖6B示範例示一制式LDPC碼，其中連結至每一檢查節點610的可變節點620數量固定為4，並且連結至每一可變節點620的檢查節點610數量固定為2。
圖6C顯示對應至該圖形表示法的一同位元檢查矩陣H，該同位元檢查矩陣H類似於該同位元檢查等式的圖形表示。在該同位元檢查矩陣H內，在每一欄和每一列內包含相同數量的1。如此，該同位元檢查矩陣H的每一欄都具有兩個1，對應至每一可變節點620與檢查節點610之間的連接，並且每一列具有四個1，對應至每一檢查節點610與可變節點620之間的連接。
利用反覆在圖形表示法內可變節點620與檢查節點610之間交換訊息的處理，來執行該LDPC碼的解碼處理，其中該等交換訊息在每一節點內產生並更新。在此情況下，每一節點根據該和-積演算法或類似的次優演算法來更新該等訊息。
在具有預定長度的一碼字上(根據一第一硬決策讀取電壓從記憶體區塊211的該記憶體單元讀取)之該LDPC解碼可包含複數次反覆，每一次都包含初次更新可變節點620之後更新檢查節點610、更新可變節點620以及一故障檢驗。在單次反覆之後，當該故障檢驗的結果滿足一預定條件，則可結束該LDPC解碼。當該故障檢驗的結果未滿足該預定條件，則使用與該第一硬決策讀取電壓不同的一第二硬決策讀取電壓，在該記憶體區塊211的該記憶體單元上執行另一單次反覆。反覆次數受限於最大讀取計數。當反覆次數已經達到該最大讀取計數，而該故障檢驗結果還未滿足該預定條件時，則判定ECC解碼當中該碼字上的該LDPC解碼已經失敗。
請參閱圖6C，該故障檢驗為識別該同位元檢查矩陣H與一向量 「v」(利用更新可變節點620所獲得)的乘積Hvt是否滿足該預定條件。當該同位元檢查矩陣H與該向量「v」的乘積Hvt變成該零向量，則評估該乘積Hvt來滿足該預定條件。
圖6C顯示該故障檢驗處理，圖6C示範顯示一非零向量「01000」當成該乘積Hvt，如此圖6C顯示該故障檢驗並未滿足該預定條件，並且應該用另一個硬決策讀取電壓來執行另一單次反覆。
考慮該非零向量「01000」當成該乘積Hvt，則不符合該零向量條件的非零向量成分數量為1。在此描述當中，在該單次反覆當中不滿足該乘積Hvt的該故障檢驗中該零向量條件之該等成分定義為未滿足的故障檢驗(USC)。圖6C顯示其中該USC數量為1的該故障檢驗結果。
圖7A為例示隨著一硬決策讀取電壓變更使得USC數量轉換的圖式。
圖7B為例示隨著該硬決策讀取電壓變更使得根據一原始位元錯誤率(RBER,raw bit error rate)的USC數量轉換之圖式。
圖7A顯示一NAND快閃記憶體裝置的記憶體單元之臨界電壓分佈，其為高斯分佈。圖7A也顯示該USC數量與該硬決策讀取電壓Vth之間的關係，其中該電壓為當該RBER為10e-3並且該ECC目標碼字長度為18342時，以0.025為單位所量測得出。在該已知的臨界電壓分佈當中，在該硬決策讀取電壓Vth為「0」(Vth=0)並且該USC數量為該最佳讀取電壓Vopt(Vth=0)之間最少的一點上，該最佳讀取電壓Vopt為「0」。
第7B顯示根據許多RBER的該NAND快閃記憶體裝置的該等記憶體單元中該USC數量與該硬決策讀取電壓Vth間之關係。儘管有許多RBER， 不過在該硬決策讀取電壓Vth為「0」(Vth=0)的一點上，該USC數量為該最佳讀取電壓Vopt之間最少的。
因此，雖然無法明確顯示該USC數量與該碼字內錯誤發生率之間有直接關聯，不過還是顯示出該USC數量與該碼字內錯誤發生率之間有可觀的關聯。因此，該USC數量可代表該碼字的品質。
如上述，ECC單元130可偵測並修正來自半導體記憶體裝置200的該讀取資料內含之錯誤，以便根據該最佳讀取電壓Vopt從來自記憶體區塊211的該記憶體單元所讀取之該碼字當中，復原無錯誤資訊位元順序。
例如：當判定根據該第一硬決策讀取電壓讀取的該碼字上該LDPC解碼在該ECC解碼當中已經失敗，則因為依照該單次反覆結果該故障檢驗未滿足該零向量條件，ECC單元130可用與該第一硬決策讀取電壓不同的該第二硬決策讀取電壓，執行該LDPC解碼的另一單次反覆。也就是，ECC單元130可根據與該第一硬決策讀取電壓不同的該第二硬決策讀取電壓，讀取來自該記憶體單元的該碼字，並且可根據該第二硬決策讀取電壓，對該碼字執行該LDPC解碼的另一單次反覆。
該重試或反覆的效率取決於如何決定該重試的該第二硬決策讀取電壓，也就是當決定該最佳讀取電壓Vopt具有最少重試次數時，則可用最少重試次數從該碼字當中復原該資訊位元順序。
根據本發明的具體實施例，針對該最少重試次數，該USC可用來決定該最佳讀取電壓Vopt。
根據本發明的具體實施例，當根據當前與先前反覆內當前與先前硬決策讀取電壓，分析從記憶體區塊211的該記憶體單元讀取之該碼字中該 USC數量的升降率時，可決定該重試的該硬決策讀取電壓Vth之改變方向與值，並且根據圖7A和圖7B內所示該NAND快閃記憶體裝置的該等記憶體單元中該USC數量與該硬決策讀取電壓Vth間之關係，決定使用該最少重試次數的該最佳讀取電壓Vopt。
進一步，根據本發明的具體實施例，即使因為直到該LDPC解碼反覆次數已經到達該最高讀取計數時該故障檢驗未滿足該零向量條件，已判定該碼字上根據該硬決策讀取電壓Vth的該LDPC解碼已經失敗，透過使用軟決策資料的ECC解碼，其中該資料以圖7A和圖7B內所示該NAND快閃記憶體裝置的該等記憶體單元中該USC數量與該硬決策讀取電壓Vth間之關係為基礎，根據對應至該USC最小數量的該硬決策讀取電壓Vth來產生，可使用該最小重試次數來決定該最佳讀取電壓Vopt。
圖8為例示控制器100操作的流程圖。
請參閱圖8，控制器100的操作可包含步驟S810硬決策ECC解碼，並且進一步包含步驟S830軟決策ECC解碼。
如參考圖6A至圖7B所描述，步驟S810該硬決策ECC解碼可重複ECC解碼，如此根據複數個硬決策讀取電壓，其根據該USC來決定，在從記憶體區塊211的該記憶體單元讀取的該碼字上進行LDPC解碼。
例如：當判定根據該第一硬決策讀取電壓讀取的記憶體區塊211上該記憶體單元之該碼字上該LDPC解碼在該ECC解碼當中已經失敗，則因為依照該單次反覆結果該故障檢驗未滿足該零向量條件，控制器100可用與該第一硬決策讀取電壓不同的該第二硬決策讀取電壓，重試該LDPC解碼的另一單次反覆。根據本發明的具體實施例，針對該最少重試次數，該USC可用來決定 該硬決策讀取電壓。
即使在步驟S810該硬決策ECC解碼期間，該LDPC解碼的反覆次數到達該最大讀取計數，當判定根據該硬決策讀取電壓的該碼字上該LDPC解碼，在滿足該故障檢驗的該零向量條件之下仍舊失敗，則步驟S830該軟決策ECC解碼可執行ECC解碼。利用根據該最佳讀取電壓Vopt，其對應至在執行該等反覆直到在步驟S810該硬決策ECC解碼期間的該最大讀取計數的過程當中，所獲得該USC數量之間該USC最小數量，來產生該軟決策資料，步驟S830該軟決策ECC解碼可執行ECC解碼。
請參閱圖8，控制器100的操作可從步驟S801初始化一可變RDCNT以及一差異值Δ開始，即是RDCNT=1並且Δ=Δini。該可變RDCNT可用來判定是否執行該LDPC解碼的反覆直到該最大讀取計數，該差異值Δ可用來判定該重試的該硬決策讀取電壓。
然後，在步驟S810該硬決策ECC解碼期間，在步驟S811上，控制器100可根據一預定的第一硬決策讀取電壓，從記憶體區塊211的一記憶體單元讀取預定長度的一碼字，其中該電壓由電壓供應單元230產生。在步驟S813上，控制器100可執行ECC解碼，例如參考圖6A至圖7B描述的該LDPC解碼，用於步驟S811上的該碼字讀取。詳細來說，如參考圖6A至圖7B的描述，在可變節點620的初次更新之後，控制器100可更新檢查節點610和可變節點620。
然後在步驟S815上，控制器100可根據步驟S813上該ECC解碼的結果，判定步驟S813上該ECC解碼是否成功。例如：控制器100可識別該同位元檢查矩陣H與一向量「v」(利用更新可變節點620所獲得，當成步驟 S813的該ECC解碼結果)的乘積Hvt是否為該零向量。
如參閱圖6A至圖7B之描述，當在步驟S815上判定該乘積Hvt為該零向量時，則在步驟S803上判定步驟S813的該ECC解碼已經成功。
在另一方面，當該乘積Hvt並非該零向量，例如圖6C內所示的範例「01000」，則依照步驟S815上的判定，可判定步驟S813的該ECC解碼已失敗。
步驟S813和S815可形成參閱圖6A至圖7B所描述的該單次反覆。
當在步驟S815上已經判定步驟S813的該ECC解碼已經失敗，則在步驟S817上，控制器100可判定來自記憶體區塊211的該記憶體單元之該碼字讀取計數，即是該LDPC解碼的反覆次數，是否已經到達該最大讀取計數。控制器100可利用判定該可變RDCNT之值是否到達一預定最大值來執行步驟S817。
當控制器100在步驟S817上判定該可變RDCNT之值到達該最大讀取計數，則額外執行步驟S830該軟決策ECC解碼，因為儘管已經到達該反覆的最大讀取計數，該硬決策ECC解碼仍舊失敗。
否則，當控制器100在步驟S817上判定該可變RDCNT之值尚未到達該最大讀取計數時，則該LDPC解碼的該反覆次數未到達該最大讀取計數。因此，控制器100可根據與該第一硬決策讀取電壓不同的一第二硬決策讀取電壓，在從記憶體區塊211的該記憶體單元讀取之該碼字上反覆重試該LDPC解碼。另一方面，控制器100可在該LDPC解碼反覆期間儲存在步驟S815上識別的該USC數量。
詳細來說，在步驟S819上，控制器100可儲存對應至該第一硬決策讀取電壓的該USC數量，或在步驟S815上識別的該USC數量。例如：參閱圖6C，非零向量「01000」內含的該USC數量為1。在步驟S819上，控制器100可儲存對應至該當前反覆的該USC(USC_RDCNT)數量，或對應至該第一硬決策讀取電壓的該USC(USC_RDCNT)數量。
如圖7A和圖7B內所例示，該USC數量大體上可為該第一硬決策讀取電壓上的探測值，或可為該第一硬決策讀取電壓上的平均值。從該硬決策讀取電壓與該USC的平均數間之一預先儲存關係表，例如呈現該硬決策讀取電壓與圖7A和圖7B內所例示該USC平均數之間關係的一表格，可獲得該USC的平均數量。
該USC數量可儲存在記憶體單元陣列210與儲存單元110之一或多者內。
然後在步驟S821內，控制器100可決定該差異值Δ，用於決定該第二硬決策讀取電壓，以便重試該反覆。該差異值Δ可根據以下等式1來決定。
[等式1]
Δ=[USC_RDCNT]-[USC_RDCNT-1]，其中[USC_RDCNT]代表對應至當前反覆的該USC數量，並且[USC_RDCNT-1]代表對應至先前反覆的該USC數量。
在該初次反覆期間，該差異值Δ可為步驟S801上設定的該初始值Δini。
例如：該差異值Δ可固定，如此可根據對應至該固定差異值Δ 的一固定間隔之該硬決策讀取電壓，重試該等反覆。
另外例如：該差異值Δ的大小取決於等式1的大小。例如：該差異值Δ的大小可隨等式1的大小變大而變大。例如：該差異值Δ的大小可隨等式1的大小變小而變小。在對比範例中，該差異值Δ的大小可隨等式1的大小變大而變小。例如：該差異值Δ的大小可隨等式1的大小變小而變大。
從該硬決策讀取電壓與該USC的平均數間之一預先儲存關係表，例如呈現圖7A和圖7B內所例示該硬決策讀取電壓與該USC平均數之間關係的一表格，可獲得等式1與該差異值Δ之間的大小關係。
在這種情況下，用於該反覆重試的該等硬決策讀取電壓間之該 間隔，在該USC平均數大大小改變的區段內相對較小，而用於該反覆重試的該等硬決策讀取電壓間之該間隔，在該USC平均數些微改變的區段內相對較大，如例示該硬決策讀取電壓與該USC平均數之間關係的圖7A和圖7B內可見。
在步驟S821上，控制器100可根據等式1是呈現正數或負數，來決定該差異值Δ為正或為負，或決定用於該反覆重試的該第二硬決策讀取電壓大於或小於該第一硬決策讀取電壓。
例如：請參閱圖7A和圖7B，當等式1呈現正數，表示對應至當前反覆的該USC(USC_RDCNT)數量大於對應至先前反覆的該USC(USC_RDCNT-1)數量，或表示該USC數量大於該硬決策讀取電壓變化，則該第一硬決策讀取電壓大於該最佳讀取電壓Vopt。在這種情況下，該差異值Δ可設定為負。然後，該用於該反覆重試的該第二硬決策讀取電壓小於該第一硬決策讀取電壓。
例如：請參閱圖7A和圖7B，當等式1呈現負數，表示對應至 當前反覆的該USC(USC_RDCNT)數量小於對應至先前反覆的該USC(USC_RDCNT-1)數量，或表示該USC數量小於該硬決策讀取電壓變化，則該第一硬決策讀取電壓小於該最佳讀取電壓Vopt。在這種情況下，該差異值Δ可設定為正。然後，該用於該反覆重試的該第二硬決策讀取電壓大於該第一硬決策讀取電壓。
然後在步驟S823上，控制器100可根據該第一硬決策讀取電壓以及在步驟S821上設定的該差異值Δ，設定用於該反覆重試的該第二硬決策讀取電壓。該控制器100可利用將該第一硬決策讀取電壓與步驟S821上設定的該差異值Δ加總來執行步驟S821。
請參閱圖7A和圖7B，如上述，當在步驟S821上將該差異值Δ設定為負時，在步驟S823上可將該第二硬決策讀取電壓設定成小於該第一硬決策讀取電壓。根據該負差異值Δ的該第二硬決策讀取電壓，可介於該最佳讀取電壓Vopt與大於該最佳讀取電壓Vopt的該第一硬決策讀取電壓之間。在另一方面，當在步驟S821上將該差異值Δ設定為正時，在步驟S823上可將該第二硬決策讀取電壓設定成大於該第一硬決策讀取電壓。根據該正差異值Δ的該第二硬決策讀取電壓，可介於該最佳讀取電壓Vopt與小於該最佳讀取電壓Vopt的該第一硬決策讀取電壓之間。
另一方面，在步驟S823上，控制器100可累加代表該反覆重試次數的該可變RDCNT之值。
然後，控制器100可重複該硬決策ECC解碼的步驟S810。步驟S810可反覆執行至該最大讀取計數，直到在步驟S815上判定步驟S813的該ECC解碼已經成功。
當在步驟S813上根據該硬決策讀取電壓的該碼字上該LDPC解碼，在步驟S815上滿足該故障檢驗的該零向量條件之下仍舊失敗，即使在步驟S810該硬決策ECC解碼期間，該LDPC解碼的反覆次數到達該最大讀取計數，控制器100還是可執行步驟S830該軟決策ECC解碼。如此，當在步驟S815上已經判定步驟S813的該硬決策ECC解碼已經失敗，儘管已經將步驟S810該硬決策ECC解碼反覆執行至該最大讀取計數，還是會額外執行步驟S830該軟決策ECC解碼。
在步驟S831上，在步驟S830該軟決策ECC解碼期間，利用根據該硬決策讀取電壓，其對應至在執行該等反覆直到在步驟S810該硬決策ECC解碼期間的該最大讀取計數的過程當中，所獲得該USC數量之間該USC最小數量，控制器100可決定該最佳讀取電壓Vopt。在步驟S831上決定的該最佳讀取電壓Vopt，可對應至在執行該等反覆直到在步驟S810該硬決策ECC解碼期間的該最大讀取計數的過程當中，所獲得該USC數量之間該USC最小數量。根據該軟決策資料，其根據圍繞該最佳讀取電壓Vopt所決定的複數個軟決策讀取電壓所產生，非常有可能在該軟決策ECC解碼當中成功。
因此在步驟S833上，控制器100可根據步驟S831上所決定圍繞該最佳讀取電壓Vopt所決定的複數個軟決策讀取電壓，讀取來自記憶體區塊211的該記憶體單元之該碼字。在步驟S835上，控制器100可在步驟S833上讀取該碼字上執行該ECC解碼。在步驟S837上，控制器100可決定步驟S835的該ECC解碼是否成功。
當在步驟S837上判定根據該等複數個軟決策讀取電壓在步驟S835上該碼字之上的該ECC解碼已經失敗，則在步驟S805上最終判定從記憶 體區塊211的該記憶體單元讀取之該資料已經失敗。
圖9至圖13為圖解例示根據本發明具體實施例的一三維(3D)非揮發性記憶體裝置之圖式。圖9至圖13例示根據本發明具體實施例，以3D形式實施的該半導體記憶體裝置，例如快閃記憶體裝置。
圖9為圖5內所示記憶體單元陣列210的方塊圖。
請參閱圖9，記憶體單元陣列210可包含複數個記憶體區塊BLK1至BLKh，該等許多記憶體區塊BLK1至BLKh的每一者都具有3D結構或垂直結構，例如：該等許多記憶體區塊BLK1至BLKh的每一者都可包含沿著第一至第三方向延伸的結構。
該等許多記憶體區塊BLK1至BLKh的每一者都可包含沿著該第二方向延伸的複數個NAND串NS。沿著該第一和第三方向可提供複數個NAND串NS，該等NAND串NS之每一者都可連結至一位元線BL、一或多個串選擇線SSL、一或多個接地選擇線GSL、複數個字元線WL、一或多個假字元線DWL以及一共用源極線CSL。也就是，該許多記憶體區塊BLK1至BLKh之每一者都可連結至複數個位元線BL、複數個串選擇線SSL、複數個接地選擇線GSL、複數個字元線WL、複數個假字元線DWL以及複數個共用源極線CSL。
圖10為圖9內所示該等許多記憶體區塊BLK1至BLKh之一記憶體區塊BLKi的透視圖。圖11為沿著圖10內所示該記憶體區塊BLKi的I-I’線之剖面圖。
請參閱圖10和圖11，該記憶體區塊BLKi可包含沿著第一至第三方向延伸的結構。
此時可提供一基板1111，例如：基板1111可包含摻雜第一型雜 質的矽材料。例如：基板1111可包含摻雜p型雜質的矽材料或p型井，例如一口袋p井。基板1111可進一步包含圍繞該p型井的一n型井。在該描述當中，示範性假設基板1111為p型矽。不過，基板1111將不受限於p型矽。
基板1111之上可提供沿著該第一方向延伸的複數個摻雜區1311至1314，例如：該等複數個摻雜區1311至1314可具有與基板1111的摻雜物不同之第二型摻雜物，例如：該等複數個摻雜區1311至1314可摻雜n型摻雜物。在該描述當中，示範性假設第一至第四摻雜區1311至1314為n型。不過，該第一至第四摻雜區1311至1314將不受限於n型。
在該第一與第二摻雜區1311與1312之間基板1111的一區域之上，沿著該第二方向依序提供沿著該第一方向延伸的複數個絕緣材料1112，例如：該等複數個絕緣材料1112與基板1111在該第二方向內相隔一預定距離。在第二範例中，該等複數個絕緣材料1112可在該第二方向內彼此相隔。在第三範例中，該等絕緣材料1112可包含一絕緣體，例如氧化矽。
在該第一摻雜區1311與該第二摻雜區1312之間基板1111的一區域之上，沿著該第一方向依序提供複數個圓柱1113，並且該等圓柱可沿著該第二方向穿透絕緣材料1112，例如：複數個圓柱1113之每一者都可穿透絕緣材料1112，與基板1111接觸，例如：許多圓柱1113的每一者都可由複數個材料構成。許多圓柱1113每一者的一表面層1114可包含具有第一型的一矽材料。許多圓柱1113每一者的表面層1114可包含摻雜與基板1111的相同型摻雜物之一矽材料。在該描述當中，示範性假設圓柱1113每一者的表面層1114包含p型矽。不過，許多圓柱1113每一者的表面層1114將不受限於包含p型矽。
許多圓柱1113每一者的一內層1115都可由絕緣材料形成，例如： 許多圓柱1113每一者的內層1115都可填入絕緣材料，例如氧化矽。
在該第一與第二摻雜區1311與1312之間的一區域內，沿著絕緣材料1112、圓柱1113以及基板1111的露出表面，提供一絕緣層1116，例如：絕緣層1116的厚度可小於絕緣材料1112之間距離的一半。如此，在(i)絕緣材料1112的一第一絕緣材料底部表面之上提供的絕緣層1116與(ii)絕緣材料1112的一第二絕緣材料頂端表面之上提供的絕緣層1116之間，提供其中放置絕緣材料1112與絕緣層1116以外材料的一區域。絕緣材料1112位於該第一絕緣材料底下。
在該第一和第二摻雜區1311與1312之間的該區域內，可在絕緣層1116的該表面之上提供導電材料1211至1291，例如：在基板1111與和基板1111相鄰的許多絕緣材料1112之間，可提供沿著該第一方向延伸的導電材料1211。尤其是，在(i)基板1111之上放置的絕緣層1116與(ii)和基板1111相鄰的絕緣材料1112底部表面之上放置的絕緣層1116之間，可提供沿著該第一方向延伸的導電材料1211。
在(i)絕緣材料1112之間一特定絕緣材料頂端表面之上放置的絕緣層1116與(ii)絕緣材料1112之間另一絕緣材料(放置在該特定絕緣材料1112之上)的底部表面之上放置之絕緣層1116之間，提供沿著該第一方向延伸的一導電材料，例如：在絕緣材料1112之間可提供沿著該第一方向延伸的複數個導電材料1221至1281。另外，在最上面絕緣材料1112之上可提供沿著該第一方向延伸的一導電材料1291，例如：沿著該第一方向延伸的導電材料1211至1291可為金屬材料。在另一個範例中，沿著該第一方向延伸的導電材料1211至1291可為導電材料，例如多晶矽。
在第二與第三摻雜區1312與1313之間，可提供與放置在第一與第二摻雜區1311與1312之間該結構相同的結構，例如：沿著該第一方向延伸的複數個絕緣材料1112、依序排列在該第一方向內並且沿著該第二方向穿透複數個絕緣材料1112之複數個圓柱1113、複數個絕緣材料1112與複數個圓柱1113的該等表面之上提供之絕緣層1116，以及可在第二與第三摻雜區1312與1313之間提供沿著該第一方向延伸的複數個導電材料1212至1292。
在第三與第四摻雜區1313與1314之間，可提供與放置在第一與第二摻雜區1311與1312之間該結構相同的結構，例如：沿著該第一方向延伸的複數個絕緣材料1112、依序排列在該第一方向內並且沿著該第二方向穿透複數個絕緣材料1112之複數個圓柱1113、複數個絕緣材料1112與複數個圓柱1113的該等表面之上提供之絕緣層1116，以及可在第三與第四摻雜區1313與1314之間提供沿著該第一方向延伸的複數個導電材料1213至1293。
在複數個圓柱1113之上可分別提供汲極1320，例如：汲極1320可為摻雜第二型材料的矽材料，例如：汲極1320可為摻雜n型材料的矽材料。在該描述當中，示範性假設汲極1320為摻雜n型材料的矽材料。不過，汲極1320並不受限於n型矽材料，例如：汲極1320的寬度可比許多圓柱1113的對應一者寬度還要寬，例如：在許多圓柱1113的對應一者之頂端表面之上，可提供焊墊形狀的汲極1320。
在汲極1320之上可提供往該第三方向延伸的導電材料1331至1333，導電材料1331至1333可依序沿著該第一方向放置，導電材料1331至1333可分別連結至對應區域內的汲極1320，例如：汲極1320和沿著該第三方向延伸的導電材料1333可分別透過接點插頭彼此連結，例如：沿著該第三方向延伸的 導電材料1331至1333可為金屬材料。在其他範例中，導電材料1331至1333可為例如多晶矽的導電材料。
請參閱圖10與圖11，許多圓柱1113之每一者都可連結至絕緣層1116以及沿著該第一方向延伸的導電材料1211至1291、1212至1292以及1213至1293，來形成一串，例如：許多圓柱1113之每一者可與絕緣層1116以及沿著該第一方向延伸的導電材料1211至1291、1212至1292以及1213至1293，一起形成一NAND串NS，該NAND串NS可包含複數個電晶體結構TS。
圖12為圖11內所示該電晶體結構TS的剖面圖。
請參閱圖10至圖12，絕緣層1116可包含第一至第三子絕緣層1117、1118和1119。
許多圓柱1113每一者內P型矽的表面層1114可當成一本體。第一子絕緣層1117與許多圓柱1113每一者相鄰，可當成一穿隧絕緣層，例如：第一子絕緣層1117與許多圓柱1113每一者相鄰，可包含一熱氧化物層。
第二子絕緣層1118可當成一電荷儲存層，例如：第二子絕緣層1118可當成一電荷捕捉層。第二子絕緣層1118可包含一氮層或一金屬氧化物層，例如氧化鋁層、氧化鋯層等等。
第三子絕緣層1119與一導電材料1233相鄰，可當成一阻擋絕緣層，例如：第三子絕緣層1119與沿著該第一方向延伸的導電材料1233相鄰，可具有單層或多層結構。第三子絕緣層1119可為一高介電層，例如氧化鋁層、氧化鋯層等等，具有一介電常數大於第一和第二子絕緣層1117和1118。
導電材料1233可當成一閘極或控制閘。如此，閘極或控制閘1233、第一子絕緣層1119(阻擋絕緣層)、第二子絕緣層1118(電荷捕捉層)、第三子絕緣 層1117(穿隧絕緣層)以及本體1114可形成一電晶體或記憶體單元電晶體結構，例如：第一至第三子絕緣層1117至1119可形成一氧化物-氮-氧化物(ONO,oxide-nitride-oxide)結構。在該描述當中，許多圓柱1113每一者內P型矽的表面層1114可看待成在該第二方向內延伸的一本體。
該記憶體區塊BLKi可包含複數個圓柱1113，如此該記憶體區塊BLKi可包含複數個NAND串NS，尤其是，該記憶體區塊BLKi可包含沿著該第二方向或與基板1111垂直的一方向延伸之複數個NAND串NS。
該NAND串NS每一者都可包含複數個電晶體結構TS，其在該第二方向內堆疊。每一NAND串NS的該等複數個電晶體結構TS之一或多者可當成一串選擇電晶體SST，每一NAND串NS的該等複數個電晶體結構TS之一或多者可當成一接地選擇電晶體GST。
該等閘極或控制閘可對應至沿著該第一方向延伸的導電材料1211至1291、1212至1292以及1213至1293，如此該等閘極或控制閘可沿著該第一方向延伸，形成字元線WL以及二或多條選擇線，例如一或多條串選擇線SSL以及一或多條接地選擇線GSL。
沿著該第三方向延伸的導電材料1331至1333可連結至該NAND串NS的一末端，例如：沿著該第三方向延伸的導電材料1331至1333可當成位元線BL，如此在一個記憶體區塊BLKi內，一單位元線BL可連結至該等複數個NAND串。
沿著該第一方向延伸的第二型摻雜區1311至1314可連結至該NAND串NS的另一末端，沿著該第一方向延伸的第二型摻雜區1311至1314可當成共用源極線CSL。
總結來說，該記憶體區塊BLKi可包含沿著一方向延伸的複數個NAND串NS，例如一第二方向、垂直於基板1111，並可操作當成一NAND快閃記憶體區塊，例如一電荷捕捉型記憶體，其中複數個NAND串NS已連結至單位元線BL。
請參閱圖10和圖12，描述在9個層上提供沿著該第一方向延伸的導電材料1211至1291、1212至1292以及1213至1293。不過，沿著該第一方向延伸的該等第一導電材料1211至1291、1212至1292以及1213至1293並不受限於9個層，例如：可在8、16或更多層上提供沿著該第一方向延伸的該等導電材料。如此，一NAND串可包含8、16或更多電晶體。
參閱圖10至圖12，描述3個NAND串NS已經連結至單位元線BL。不過，本具體實施例並不受限於3個NAND串NS連結至單位元線BL。在另一個具體實施例內，在該記憶體區塊BLKi內，m個NAND串NS可連結至單位元線BL，m為整數。在此，沿著該第一方向延伸的導電材料1211至1291、1212至1292以及1213至1293之數量以及共用源極線1311至1314之數量也可調整，如此對應至連結至單位元線BL的NAND串NS之數量。
參閱圖10至圖12，描述3個NAND串NS已經連結至沿著該第一方向延伸的單一導電材料。不過，本具體實施例並不受限於3個NAND串NS連結至單一導電材料。在另一個具體實施例內，n個NAND串NS可連結至單一導電材料，n為整數。在此，沿著該第三方向延伸的導電材料1331至1333之數量也可調整，如此對應至連結至單一導電材料的NAND串NS之數量。
圖13為例示參考圖10至圖12所述該記憶體區塊BLKi的等效電路圖。
請參閱圖10至圖13，在一第一位元線BL1與一共用源極線CSL之間可提供NAND串NS11至NS31，該第一位元線BL1可對應至沿著該第三方向延伸的導電材料1331。在一第二位元線BL2與該共用源極線CSL之間可提供NAND串NS12至NS32，該第二位元線BL2可對應至沿著該第三方向延伸的導電材料1332。在一第三位元線BL3與該共用源極線CSL之間可提供NAND串NS13至NS33，該第三位元線BL3可對應至沿著該第三方向延伸的導電材料1333。
每一NAND串NS的一串選擇電晶體SST都可連結至一對應的位元線BL，每一NAND串NS的一接地選擇電晶體GST都可連結至該共用源極線CSL。每一NAND串NS的該串選擇電晶體SST與該接地選擇電晶體GST之間都可提供記憶體單元MC。
該等NAND串NS可用列與欄為單位來定義，通常連結至單位元線的該等NAND串NS可形成單一欄，例如：連結至該第一位元線BL1的該等NAND串NS11至NS31可對應至第一欄，連結至該第二位元線BL2的該等NAND串NS12至NS32可對應至第二欄，連結至該第三位元線BL3的該等NAND串NS13至NS33可對應至第三欄。
連結至單串選擇線SSL的該等NAND串NS可形成單一列，例如：連結至該第一串選擇線SSL1的該等NAND串NS11至NS31可形成第一列，連結至第二串選擇線SSL2的該等NAND串NS21至NS23可形成第二列，連結至第三串選擇線SSL3的該等NAND串NS31至NS33可形成第三列。
每一NAND串NS都可定義一高度，例如：在每一NAND串NS內，該接地選擇電晶體GST的高度可定義為「1」之值。在每一NAND串 NS內，當從基板1111測量時，越靠近該串選擇電晶體SST，該記憶體單元的高度就越高。在每一NAND串NS內，與該串選擇電晶體SST相鄰的該記憶體單元MC6之高度可定義為「8」之值，就是大於該接地選擇電晶體GST8倍。
相同列中該等NAND串NS的該串選擇電晶體SST可共享相同的串選擇線SSL，而不同列中該等NAND串NS的該串選擇電晶體SST可分別與不同的串選擇線SSL1、SSL2和SSL3連結。
在相同列的該等NAND串NS內具有相同高度之該等記憶體單元MC可共享一字元線WL。在一預定高度上，不同列內但是在相同階層或相同高度上的該等NAND串NS之該等記憶體單元MC會共享該字元線WL。在預定高度或相同階層上，相同列的該等NAND串NS之假記憶體單元DMC可共享一假字元線DWL。在預定高度或階層上，不同列內該等NAND串NS的該等假記憶體單元DMC可共享該假字元線DWL，例如：位於相同階層、高度或層上的該等字元線WL或該等假字元線DWL，都可在提供沿著該第一方向延伸的導電材料1211至1291、1212至1292以及1213至1293之層上共同連結，例如：在已知階層、高度或層上提供的導電材料1211至1291、1212至1292以及1213至1293可透過一接點連結至上層。在該第一方向內延伸的導電材料1211至1291、1212至1292以及1213至1293可在該上層內共同連結。相同列中該等NAND串NS的該接地選擇電晶體GST可共享該接地選擇線GSL，不同列中該等NAND串NS的該接地選擇電晶體GST可共享該接地選擇線GSL，如此該等NAND串NS11至NS13、NS21至NS23以及NS31至NS33可共同連結至該接地選擇線GSL。
該共用源極線CSL可共同連結至該等NAND串NS，例如：第 一至第四摻雜區1311至1314可在基板1111的活性區上連結，例如：第一至第四摻雜區1311至1314可透過一接點連結至上層，第一至第四摻雜區1311至1314可在該上層上共同連結。
如圖13內所示，相同高度或階層上的該等字元線WL可共同連結。因此，當選擇特定高度上一字元線WL，則會選取已連結至該選取字元線WL的所有該等NAND串NS。不同列內的該等NAND串NS可連結至不同的串選擇線SSL。因此，在已連結至相同字元線WL的該等NAND串NS之間，根據該等串選擇線SSL1至SSL3的選擇，該未選取列的該等NAND串NS可與該等位元線BL1至BL3電絕緣。如此，利用選擇該等串選擇線SSL1至SSL3之一者，就可選擇該等NAND串NS的一列。根據該等位元線BL1至BL3的選擇，可用欄為單位選擇該選取列的該等NAND串NS。
在每一NAND串NS內，可提供一假記憶體單元DMC。在圖13內，在每一NAND串NS內該第三記憶體單元MC3與該第四記憶體單元MC4之間提供該假記憶體單元DMC。如此，在該假記憶體單元DMC與該接地選擇電晶體GST之間可提供該第一至第三記憶體單元MC1至MC3，在該假記憶體單元DMC與該串選擇電晶體SST之間可提供該第四至第六記憶體單元MC4至MC6。在該具體實施例內，示範性假設每一NAND串NS內該等記憶體單元MC都利用該假記憶體單元DMC分成記憶體單元群組。在該等記憶體單元群組之間，與該接地選擇電晶體GST相鄰的一記憶體單元群組，例如MC1至MC3，可稱為下方記憶體單元群組。在該等記憶體單元群組之間，與該串選擇電晶體SST相鄰的一記憶體單元群組，例如MC4至MC6，可稱為上方記憶體單元群組。
本文將參考圖9至圖13，描述包含一或多個單元串，每一串都 排列在與一基板垂直的方向內，與一記憶體控制器連結並包含記憶體單元、一串選擇電晶體和一接地選擇電晶體之非揮發性記憶體裝置操作方法。運用該操作方法，該非揮發性記憶體裝置：可提供一第一讀取指令，根據一第一硬決策讀取電壓以及與該第一硬決策讀取電壓不同的一第二硬決策讀取電壓，執行第一和第二硬決策讀取操作；可獲取硬決策資料；可根據該硬決策資料的一錯誤位元狀態，選擇該第一和第二硬決策電壓之一者；可根據與該第一和第二硬決策讀取電壓都不同的一軟讀取電壓，獲取軟決策資料；以及可將該軟決策資料提供給一記憶體控制器。
圖14至圖16為圖解例示根據本發明具體實施例的一3D非揮發性記憶體裝置之圖式。圖14至圖16例示根據本發明具體實施例，以3D形式實施的該半導體記憶體裝置，例如快閃記憶體裝置。
圖14為例示圖5內所示記憶體區塊211的一記憶體區塊BLKj之透視圖。圖15為例示圖14內所示該記憶體區塊BLKj沿著VII-VII’線的剖面圖。
請參閱圖14和圖15，該記憶體區塊BLKj可包含沿著第一至第三方向延伸的結構。
此時可提供一基板6311，例如：基板6311可包含摻雜第一型雜質的矽材料。例如：基板6311可包含摻雜p型雜質的矽材料或p型井，例如一口袋p井。基板6311可進一步包含圍繞該p型井的一n型井。在該具體實施例當中，示範性假設基板6311為p型矽。不過，基板6311將不受限於該p型矽。
沿著該X方向與該Y方向延伸的第一至第四導電材料層6321至6324可置於基板6311之上，第一至第四導電材料層6321至6324可在該Z 方向內彼此相隔。
沿著該X方向與該Y方向延伸的第五至第八導電材料層6325至6328可置於基板6311之上，第五至第八導電材料層6325至6328可在該Z方向內彼此相隔。第五至第八導電材料層6325至6328可在該Y方向內與第一至第四導電材料6321至6324相隔。
在此形成複數個下方圓柱DP，穿透第一至第四導電材料6321至6324，該等許多下方圓柱DP每一者都可在該Z方向內延伸。在此形成複數個上方圓柱DP，穿透第五至第八導電材料6325至6328，該等許多上方圓柱UP每一者都可在該Z方向內延伸。
該等下方圓柱DP與該等上方圓柱UP每一者可包含一內部材料層6361、一中間層6362以及一表面層6363。中間層6362可當成該單元電晶體的一通道。表面層6363可包含一阻擋絕緣層、一電荷儲存層以及一穿隧絕緣層。
該等許多下方圓柱DP與該等許多上方圓柱UP可透過一管閘PG連結在一起。該管閘PG可形成於基板6311內，例如：該管閘PG可包含大體上與該等許多下方圓柱DP與該等許多上方圓柱UP相同的材料。
摻雜第二型摻雜物的摻雜材料層6312可置於該等許多下方圓柱DP之上，摻雜材料層6312可在該X方向與在該Y方向內延伸，例如：摻雜該第二型摻雜物的摻雜材料層6312可包含一n型矽材料。摻雜第二型摻雜物的摻雜材料層6312可當成該共用源極線CSL。
在該等許多上方圓柱1113每一者之上可形成汲極6340，例如：汲極6340可包含一n型矽材料。在汲極6340之上可形成第一和第二上方導電材料層6351和6352，第一和第二上方導電材料層6351和6352可在該Y方向 內延伸。
第一和第二上方導電材料層6351和6352可在該X方向內彼此相隔，例如：第一和第二上方導電材料層6351和6352可由金屬製成。例如：第一和第二上方導電材料層6351和6352可透過接點插頭連結至汲極6340。第一和第二上方導電材料層6351和6352可分別當成第一和第二位元線BL1和BL2。
第一導電材料層6321可當成該串選擇線SSL、第二導電材料層6322可當成該第一假字元線DWL1，並且第三和第四導電材料層6323和6324可分別當成該第一和第二主字元線MWL1和MWL2。第五和第六導電材料層6325和6326可分別當成該第三和第四主字元線MWL3和MWL4、第七導電材料層6327可當成該第二假字元線DWL2，並且第八導電材料層6328可當成該汲極選擇線DSL。
該等許多下方圓柱DP每一者以及與該下方圓柱DP相鄰的第一至第四導電材料層6321至6324可形成一下方串，該等許多上方圓柱UP每一者以及與該上方圓柱UP相鄰的第五至第八導電材料層6325至6328可形成一上方串，該下方串與該上方串可透過一管閘PG連結在一起。該下方串的一端可連結至當成該共用源極線CSL的該第二型摻雜材料層6312。該上方串的一端可透過汲極6340連結至一對應位元線。該下方串與該上方串可透過一管閘PG連結在一起。一單一下方串與一單一上方串可形成一單一單元串，連結在當成該共用源極線CSL的第二型摻雜材料層6312與當成該位元線BL的上方導電材料層6351和6352之對應一者之間。
如此，該下方串可包含該源極選擇電晶體SST、該第一假記憶 體單元DMC1以及該第一和第二主記憶體單元MMC1和MMC2。該上方串可包含該第三和第四主記憶體單元MMC3和MMC4、該第二假記憶體單元DMC2以及該汲極選擇電晶體DST。
請參閱圖14和圖15，該上方串與該下方串可形成具有複數個電晶體結構TS的該NAND串NS。該電晶體結構TS大體上與參閱圖12描述的該等電晶體相同。
圖16為例示參考圖14至圖15所述該記憶體區塊BLKj的等效電路圖。圖16示範性顯示該記憶體區塊BLKj內含該等串之間的第一和第二串。
請參閱圖16，該記憶體區塊BLKj可包含複數個單元串，每一都包含透過該管閘PG彼此連結的一單一上方串與一單一下方串，如參閱圖14和圖15所描述。
在該記憶體區塊BLKj內，沿著一第一通道層CH1(未顯示)堆疊的記憶體單元CG0至CG31、一或多個源極選擇閘SSG以及一或多個汲極選擇閘DSG可形成一第一串ST1。沿著一第二通道層CH2(未顯示)堆疊的記憶體單元CG0至CG31、一或多個源極選擇閘SSG以及一或多個汲極選擇閘DSG可形成一第二串ST2。
該第一和第二串ST1和ST2可連結至一單一汲極選擇線DSL以及一單一串選擇線SSL。該第一串ST1可連結至一第一位元線BL1，並且該第二串ST2可連結至一第二位元線BL2。
圖16顯示該第一和第二串ST1和ST2連結至一單一汲極選擇線DSL以及一單一串選擇線SSL。在另一個具體實施例內，該第一和第二串ST1和ST2可連結至一單一串選擇線SSL以及一單一位元線BL。在這種情況下，該 第一串ST1可連結至該第一汲極選擇線DSL1，並且該第二串ST2可連結至該第二汲極選擇線DSL2。在另一個具體實施例內，該第一和第二串ST1和ST2可連結至一單一汲極選擇線DSL以及一單一位元線BL。在這種情況下，該第一串ST1可連結至該第一串選擇線SSL1，並且該第二串ST2可連結至該第二串選擇線SSL2。
圖17為圖解例示包含根據本發明具體實施例中包含一記憶體控制器15000與一半導體記憶體裝置16000的一電子裝置10000之方塊圖。
請參閱圖17，像是行動電話、智慧型電話或平板PC的電子裝置10000可包含利用快閃記憶體裝置實施的半導體記憶體裝置16000以及用於控制半導體記憶體裝置16000的記憶體控制器15000。
半導體記憶體裝置16000可對應至上面參閱圖3至圖13所描述的半導體記憶體裝置200。半導體記憶體裝置16000可儲存隨機資料。
記憶體控制器15000可對應至參閱圖3至圖13所描述的該記憶體控制器。記憶體控制器15000可由一處理器11000控制，其控制電子裝置10000的整體操作。
半導體記憶體裝置16000內儲存的資料可在記憶體控制器15000的控制之下，透過一顯示器13000來顯示。記憶體控制器15000在處理器11000的控制之下操作。
一無線電收發器12000可透過一天線ANT接收與輸出一無線電信號，例如：無線電收發器12000可將接收自該天線ANT的無線電信號轉換成處理器11000可處理的信號。如此，處理器11000可處理來自無線電收發器12000的該已轉換信號，並且可將該已處理的信號儲存在半導體記憶體裝置16000內。 否則，處理器11000可透過顯示器13000顯示該已處理的信號。
無線電收發器12000可將來自處理器11000的信號轉換成無線電信號，並且可透過該天線ANT將該已轉換的無線電信號輸出至一外部裝置。
一輸入裝置14000可接收用來控制處理器11000的操作之一控制信號，或要由處理器11000處理的資料，並且可由一指標裝置來實施，例如觸控板或電腦滑鼠、小鍵盤或鍵盤。
處理器11000可控制顯示器13000，如此可透過顯示器13000顯示來自半導體記憶體裝置16000的該資料、來自無線電收發器12000的該無線電信號或來自輸入裝置14000的該資料。
圖18為圖解例示包含根據本發明具體實施例中一記憶體控制器24000與一半導體記憶體裝置25000的一電子裝置20000之方塊圖。
記憶體控制器24000和半導體記憶體裝置25000可分別對應至上面參閱圖3至圖13所描述的記憶體控制器100和半導體記憶體裝置200。
請參閱圖18，電子裝置20000可由一資料處理裝置來實施，例如個人電腦(PC,personal computer)、平板電腦、網路筆記型電腦、電子書閱讀器、個人數位助理(PDA,personal digital assistant)、可攜式多媒體播放器(PMP,portable multimedia player)、MP3播放器或MP4播放器，並且可包含例如快閃記憶體裝置的半導體記憶體裝置25000，以及控制半導體記憶體裝置25000的操作之記憶體控制器24000。
電子裝置20000可包含一處理器21000，來控制電子裝置20000的整體操作。記憶體控制器24000可受到處理器21000的控制。
處理器21000可根據來自輸入裝置22000的一輸入信號，透過 一顯示器23000顯示半導體記憶體裝置25000內儲存的資料，例如：輸入裝置22000可由一指標裝置來實施，例如觸控板或電腦滑鼠、小鍵盤或鍵盤。
圖19為圖解例示包含根據本發明具體實施例中一控制器32000與一半導體記憶體裝置34000的一電子裝置30000之方塊圖。
控制器32000和半導體記憶體裝置34000可分別對應至上面參閱圖3至圖13所描述的記憶體控制器100和半導體記憶體裝置200。
請參閱圖19，電子系統30000可包含一卡介面31000、控制器32000以及半導體記憶體裝置34000，例如一快閃記憶體裝置。
電子裝置30000可透過卡介面31000，與一主機交換資料。卡介面31000可為一SD卡介面或MMC介面，這將不限制本發明的範圍。卡介面31000可與該主機介接，並且控制器32000可根據該主機的通訊協定與電子裝置30000通訊。
控制器32000可控制電子裝置30000的整體操作，並且控制卡介面31000與半導體記憶體裝置34000之間的資料交換。控制器32000的一緩衝記憶體33000可緩衝在卡介面31000與半導體記憶體裝置34000之間傳輸的資料。
控制器32000可透過一資料匯流排DATA以及一位址匯流排ADDRESS，與卡介面31000和半導體記憶體裝置34000連結。根據一個具體實施例，控制器32000可透過該位址匯流排ADDRESS，從卡介面31000接收要讀取或寫入的資料位址，並且可將其傳送至半導體記憶體裝置34000。進一步，控制器32000可透過與卡介面31000或半導體記憶體裝置34000連接的該資料匯流排DATA，接收或傳輸要讀取或寫入的資料。
當電子裝置30000與該主機連接，例如PC、平板PC、數位相機、數位音頻播放機、行動電話、中控台遊戲硬體或數位機上盒，則該主機可透過卡介面31000以及控制器32000與半導體記憶體裝置34000交換資料。
圖20為圖解例示包含根據本發明具體實施例中一記憶體控制器44000與一半導體記憶體裝置45000的一電子裝置40000之方塊圖。
記憶體控制器44000和半導體記憶體裝置45000可分別對應至上面參閱圖3至圖13所描述的記憶體控制器100和半導體記憶體裝置200。
請參閱圖20，電子裝置40000可包含例如該快閃記憶體裝置的半導體記憶體裝置45000、控制半導體記憶體裝置45000的資料處理操作之記憶體控制器44000，以及控制電子裝置40000整體操作的處理器41000。
進一步，電子裝置40000的一影像感測器42000可將光學信號轉換成數位信號，並且該已轉換的數位信號可在處理器41000的控制之下儲存在半導體記憶體裝置45000內。否則，該已轉換的數位信號可在處理器41000的控制之下，透過一顯示器43000顯示。
圖21為圖解例示包含根據本發明具體實施例中一記憶體控制器61000與一半導體記憶體裝置62000A、62000B和62000C的一電子裝置60000之方塊圖。
記憶體控制器61000和半導體記憶體裝置62000A、62000B和62000C可分別對應至上面參閱圖3至圖13所描述的記憶體控制器100和半導體記憶體裝置200。
請參閱圖21，電子裝置60000可由一資料儲存裝置，例如固態硬碟(SSD)來實施。
電子裝置60000可包含複數個半導體記憶體裝置62000A、62000B和62000C，以及控制許多半導體記憶體裝置62000A、62000B和62000C每一者的資料處理操作之記憶體控制器61000。
電子裝置60000可由一記憶體系統或一記憶體模組來實施。
例如：記憶體控制器61000可在電子裝置60000之外或之內實施。
圖22為包含參閱圖21所描述電子裝置6000的一資料處理系統之方塊圖。
請參閱圖21和圖22，一資料儲存裝置70000可由獨立磁碟備援陣列(RAID,redundant array of independent disks)系統來實施，資料儲存裝置70000可包含一RAID控制器71000以及複數個記憶體系統72000A至72000N，其中N為自然數。
記憶體系統72000A至72000N每一者都可對應至參閱圖21描述的電子裝置60000。記憶體系統72000A至72000N可形成一RAID系統。資料儲存裝置70000可由一SSD實施。
在編程操作期間，RAID控制器71000可根據從複數個RAID階層所選取之一者，依照從該主機輸出的RAID階層資訊，將從一主機輸出的編程資料輸出至記憶體系統72000A至72000N之一者。
在編程操作期間，RAID控制器71000可根據從複數個RAID階層所選取之一者，依照從該主機輸出的RAID階層資訊，將從記憶體系統72000A至72000N之一者讀取的資料傳輸給該主機。
雖然已經針對該等特定具體實施例來描述本發明，不過精通技 術人士將了解，在不背離如以下申請專利範圍所定義的本發明精神與領域之下，可進行許多變更與修改。

Claims (18)

  1. 一種一控制器之操作方法，包含：根據一第一讀取電壓，在從一半導體記憶體裝置讀取的一碼字上反覆將一第一ECC解碼一預定反覆次數，直到該第一ECC解碼成功，其中根據一未滿足故障檢驗(USC,unsatisfied syndrome check)的數量來更新該第一讀取電壓值；以及當到達該預定的反覆次數而該第一ECC解碼仍舊失敗時，則利用根據該第一讀取電壓產生的軟決策資料，就是對應至該第一ECC解碼反覆期間該等更新值之間該USC最小數量之一值，在該碼字上執行一第二ECC解碼。
  2. 如請求項1所述之操作方法，其中該第一ECC解碼為一低密度同位元檢查(LDPC,low density parity check)解碼。
  3. 如請求項2所述之操作方法，其中該USC為由該LDPC解碼的一故障檢驗所產生之一向量的非零成分。
  4. 一種一控制器之操作方法，包含：根據一第一讀取電壓，在從一半導體記憶體裝置上讀取的一碼字上執行一第一ECC解碼之一第一步驟；根據該第一ECC解碼結果內含的一未滿足的故障檢驗(USC)，決定該第一ECC解碼失敗或成功之一第二步驟；當判定該第一ECC解碼失敗時，根據該USC數量更新該第一讀取電壓值之一第三步驟；以及 將該第一至第三步驟反覆一預定反覆次數，直到該第一ECC解碼成功之一第四步驟。
  5. 如請求項4所述之操作方法，另包含：一第五步驟，當到達該預定的反覆次數而該第一ECC解碼仍舊失敗時，則利用根據該第一讀取電壓產生的軟決策資料，就是對應至該第四步驟期間該等更新值之間該USC最小數量之一值，在該碼字上執行一第二ECC解碼。
  6. 如請求項4所述之操作方法，其中該第一ECC解碼為一低密度同位元檢查(LDPC)解碼。
  7. 一種控制器，包含：一ECC單元，該ECC單元偵測並修正從一半導體記憶體裝置讀取的資料內含之錯誤，其中該ECC單元：根據一第一讀取電壓，在來自一半導體記憶體裝置的一碼字讀取上反覆將一第一ECC解碼一預定反覆次數，直到該第一ECC解碼成功，其中根據一未滿足故障檢驗(USC)的數量來更新該第一讀取電壓值；以及當到達該預定的反覆次數而該第一ECC解碼仍舊失敗時，則利用根據該第一讀取電壓產生的軟決策資料，就是對應至該第一ECC解碼反覆期間該等更新值之間該USC最小數量之一值，在該碼字上執行一第二ECC解碼。
  8. 如請求項7所述之控制器，其中該第一ECC解碼為一低密度同位元檢查(LDPC)解碼。
  9. 如請求項8所述之控制器，其中該USC為由該LDPC解碼的一故障檢驗所產生之一向量的非零成分。
  10. 一種控制器，包含：一ECC單元，該ECC單元偵測並修正從一半導體記憶體裝置讀取的資料內含之錯誤，其中該ECC單元執行：根據一第一讀取電壓，在從一半導體記憶體裝置上讀取的一碼字上執行一第一ECC解碼之一第一操作；根據該第一ECC解碼結果內含的一未滿足的故障檢驗(USC)，決定該第一ECC解碼失敗或成功之一第二操作；當判定該第一ECC解碼失敗時，根據該USC數量更新該第一讀取電壓值之一第三操作；以及將該第一至第三操作反覆一預定反覆次數，直到該第一ECC解碼成功之一第四操作。
  11. 如請求項10所述之控制器，其中當到達該預定的反覆次數而該第一ECC解碼仍舊失敗時，則該ECC單元利用根據該第一讀取電壓產生的軟決策資料，就是對應至該第一操作至第三操作反覆操作期間該等更新值之間該USC最小數量之一值，該ECC單元在該碼字上執行一第二ECC解碼。
  12. 如請求項10所述之控制器，其中該第一ECC解碼為一低密度同位元檢查(LDPC)解碼。
  13. 一種半導體記憶體系統，包含： 一半導體記憶體裝置；以及一控制器，其中該控制器：根據一第一讀取電壓，在從一半導體記憶體裝置讀取的一碼字上反覆將一第一ECC解碼一預定反覆次數，直到該第一ECC解碼成功，其中根據一未滿足故障檢驗(USC)的數量來更新該第一讀取電壓值；以及當到達該預定的反覆次數而該第一ECC解碼仍舊失敗時，則利用根據該第一讀取電壓產生的軟決策資料，就是對應至該第一ECC解碼反覆期間該等更新值之間該USC最小數量之一值，在該碼字上執行一第二ECC解碼。
  14. 如請求項13所述之半導體記憶體系統，其中該第一ECC解碼為一低密度同位元檢查(LDPC)解碼。
  15. 如請求項14所述之半導體記憶體系統，其中該USC為由該LDPC解碼的一故障檢驗所產生之一向量的非零成分。
  16. 一種半導體記憶體系統，包含：一半導體記憶體裝置；以及一控制器，其中該控制器執行：根據一第一讀取電壓，在從一半導體記憶體裝置上讀取的一碼字上執行一第一ECC解碼之一第一操作；根據該第一ECC解碼結果內含的一未滿足的故障檢驗(USC)，決定該第一ECC解碼失敗或成功之一第二操作； 當判定該第一ECC解碼失敗時，根據該USC數量更新該第一讀取電壓值之一第三操作；以及將該第一至第三操作反覆一預定反覆次數，直到該第一ECC解碼成功之一第四操作。
  17. 如請求項16所述之半導體記憶體系統，其中該控制器當到達該預定的反覆次數而該第一ECC解碼仍舊失敗時，則利用根據該第一讀取電壓產生的軟決策資料，就是對應至該第一操作至第三操作反覆操作期間該等更新值之間該USC最小數量之一值，該控制器在該碼字上執行一第二ECC解碼。
  18. 如請求項16所述之半導體記憶體系統，其中該第一ECC解碼為一低密度同位元檢查(LDPC)解碼。
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