TWI640013B - 熔絲陣列和記憶體裝置 - Google Patents

Abstract

根據本發明之一實施例提供了一種熔絲陣列和記憶體裝置。熔絲陣列包括複數熔絲以及複數第一D型正反器。複數熔絲用以產生複數資料訊號。複數第一D型正反器分別耦接至每一上述熔絲，以接收對應之熔絲所產生之上述資料訊號，且傳送一時脈訊號以及上述資料訊號至複數記憶體細胞包含之複數第二D型正反器。上述第一D型正反器以串聯之方式連接，且上述第二D型正反器以串聯方式連接。

Description

熔絲陣列和記憶體裝置

本發明說明書主要係有關於一記憶體裝置技術，特別係有關於藉由串聯之D型正反器傳送熔絲陣列之訊號之記憶體裝置技術。

為了能夠提升半導體記憶體之生產良率和降低生產成本，在記憶體裝置中的每一記憶體單元會配置一冗餘記憶體。當記憶體單元之部分字元線或位元線發生故障時，就會使用冗餘記憶體之字元線或位元線來進行修補。

傳統上，會藉由雷射之方式來熔斷熔絲(fuse)，以使得冗餘記憶體之字元線或位元線可以取代記憶體單元發生故障之字元線或位元線。然而，隨著半導體製程技術之進步，半導體記憶體裝置所需之尺寸也越來越小。因此，熔絲(或熔絲陣列)會被獨立配置在記憶體單元之外以節省空間，且每一熔絲都會藉由一訊號線連接至控制器，以指示是否使用冗餘記憶體之字元線或位元線取代記憶體單元發生故障之字元線或位元線。

然而，當所有熔絲被獨立配置在記憶體單元之外時，也就表示當所需傳送之訊號越多(即配置的熔絲越多)，所需之訊號線之數量也會因而增加。因此，訊號線將會佔用了許多半導體記憶體之佈線(layout)面積，使得佈線之難度也會因 而增加。

有鑑於上述先前技術之問題，本發明提供了藉由串聯之D型正反器傳送熔絲陣列之訊號之熔絲陣列和記憶體裝置。

根據本發明之一實施例提供了一種熔絲陣列。上述熔絲陣列包括複數熔絲以及複數第一D型正反器。複數熔絲用以產生複數資料訊號。複數第一D型正反器分別耦接至每一上述熔絲，以接收對應之熔絲所產生之上述資料訊號，且傳送一時脈訊號以及上述資料訊號至複數記憶體細胞包含之複數第二D型正反器。上述第一D型正反器以串聯之方式連接，且上述第二D型正反器以串聯方式連接。

根據本發明之一實施例提供了一種記憶體裝置。上述記憶體裝置包括複數記憶體細胞、一時脈產生器以及一熔絲陣列。每一上述記憶體細胞包含一記憶體陣列以及一冗餘陣列。時脈產生器用以產生時脈訊號。熔絲陣列包括複數熔絲以及複數第一D型正反器。複數熔絲會產生複數資料訊號。複數第一D型正反器耦接上述時脈產生器以接收上述時脈訊號，且分別耦接至上述熔絲之一者，以接收對應之熔絲所產生之上述資料訊號。此外，複數第一D型正反器傳送上述時脈訊號以及上述資料訊號至上述每一記憶體細胞包含之複數第二D型正反器。上述複數第一D型正反器和上述複數第二D型正反器以串聯之方式連接，且上述複數第一D型正反器和上述複數第二D型正反器之數量相同。

關於本發明其他附加的特徵與優點，此領域之熟習技術人士，在不脫離本發明之精神和範圍內，當可根據本案實施方法中所揭露之記憶體裝置，做些許的更動與潤飾而得到。

100‧‧‧記憶體裝置

110、110-1~110-N‧‧‧記憶體細胞

111‧‧‧記憶體陣列

112‧‧‧冗餘陣列

120、120-1~120-N‧‧‧熔絲陣列

130‧‧‧時脈產生器

D1、D2、D3、D4‧‧‧D型正反器

F1‧‧‧熔絲

F2‧‧‧調整熔絲

L1、L3‧‧‧資料線

L2、L4‧‧‧時脈線

第1圖係顯示根據本發明之一實施例所述之記憶體裝置100之方塊圖。

第2圖係顯示根據本發明之一實施例所述之記憶體細胞110之示意圖。

第3圖係顯示根據本發明之一實施例所述之熔絲陣列120之示意圖。

第4圖係顯示根據本發明之一實施例所述之D型正反器D1和D型正反器D2之連接關係之示意圖。

第5A圖係顯示根據本發明之一實施例所述之透過熔絲陣列120調整複數電路200之示意圖。

第5B圖係顯示根據本發明之一實施例所述之D型正反器D3和D型正反器D4之連接關係之示意圖。

本章節所敘述的是實施本發明之最佳方式，目的在於說明本發明之精神而非用以限定本發明之保護範圍，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

第1圖係顯示根據本發明之一實施例所述之記憶體裝置100之方塊圖。在一些實施例，記憶體裝置100可係一 揮發性記憶體裝置(volatile memory devices)，例如：一動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)，但本發明不以此為限。在一些實施例，記憶體裝置100可係一非揮發性記憶體裝置(nonvolatile memory devices)，例如：唯讀記憶體(Read Only Memory，ROM)，但本發明不以此為限。如第1圖所示，記憶體裝置100可包括複數記憶體細胞110-1~110-N，以及複數熔絲陣列120-1~120-N，其中每一記憶體細胞會對應一熔絲陣列，且熔絲陣列會藉由資料線L1和時脈線L2傳送信號給記憶體細胞。注意地是，在第1圖中之方塊圖，僅係為了方便說明本發明之實施例，但本發明並不以此為限。記憶體裝置100亦可包括其他元件。

根據本發明之一實施例，複數熔絲陣列120-1~120-N亦可整合成一熔絲陣列。根據本發明之實施例，在記憶體裝置100中，熔絲陣列120-1~120-N可配置於記憶體細胞110-1~110-N外之任何適當的位置，並不以第1圖所顯示之位置為限。

此外，特別說明的是，為了簡化說明，以下實施例內容將以一記憶體細胞110和一熔絲陣列120來做說明，也就是說在記憶體細胞110和熔絲陣列120之操作適用每一記憶體細胞110-1~110-N和熔絲陣列120-1~120-N。

第2圖係顯示根據本發明之一實施例所述之記憶體細胞110之示意圖。如第2圖所示，根據本發明之一實施例，記憶體細胞110可包含一記憶體陣列111、一冗餘陣列112以及複數D型正反器D1。注意地是，在第2圖中之示意圖，僅 係為了方便說明本發明之實施例，但本發明並不以此為限。記憶體細胞110亦可包括其他元件。

記憶體陣列111係由複數字元線和位元線所組成。冗餘陣列可係一冗餘記憶體。當記憶體陣列111之字元線或位元線發生故障時，可藉由冗餘陣列112所包含之字元線或位元線來取代原先之字元線或位元線來進行修復。根據本發明之實施例，複數D型正反器D1係以串聯之方式相連接，且串聯之D型正反器D1會經由一資料線L1以及一時脈線L2連接至熔絲陣列120，以接收熔絲陣列120所傳送之時脈訊號和資料訊號。D型正反器D1從熔絲陣列120所接收到之訊號會傳送至一控制器或控制電路(圖未顯示)。在一些實施例中，控制器會解碼所接收之訊號，並根據解碼之訊號，判斷是否藉由冗餘陣列112所包含之字元線或位元線來取代原先之字元線或位元線。舉例來說，若解碼出之位址資料和暫存之一位址指資料相同時，即表示記憶體陣列111中對應此位址資料之一字元線或一位元線發生故障。控制器就會指示藉由冗餘陣列112所包含之一字元線或一位元線來取代記憶體陣列111中對應此位址資料之一字元線或一位元線。在一些實施例中，控制器更會判斷是否有接收到被標記(mark)之熔絲所傳送之訊號，以判斷是否藉由冗餘陣列112所包含之字元線或位元線來取代原先之字元線或位元線。

第3圖係顯示根據本發明之一實施例所述之熔絲陣列120之示意圖。如第3圖所示，根據本發明之一實施例，熔絲陣列120中包含複數熔絲F1以及複數D型正反器D2。在 此實施例中，複數熔絲F1和複數D型正反器D2之數量相同，且每一熔絲F1會耦接至一D型正反器D2，以提供訊號給對應之D型正反器D2。根據本發明之實施例，複數D型正反器D2係以串聯之方式相連接，且經由一資料線L1以及一時脈線L2連接至記憶體細胞110之D型正反器D1，以傳送時脈訊號和資料訊號至複數D型正反器D1。根據本發明之實施例，D型正反器D1之數量和D型正反器D2之數量相同。

在本發明之實施例中，熔絲F1所產生之訊號係透過串聯之D型正反器D2來傳送，所以僅需要一資料線L1以及一時脈線L2即可進行傳輸。因此，將可避免藉由複數訊號線連接至每一熔絲F1來傳送熔絲F1所產生之訊號所造成之訊號線過多之問題。

在本發明之實施例中，複數熔絲F1可分成複數組，且每一組熔絲F1會對應冗餘陣列112所包含之一字元線或一位元線。舉例來說，若應冗餘陣列112之一字元線或一位元線需要對應到8位元之位址資料時，複數熔絲F1就會每8個分成一組，以提供對應之資料。

根據本發明之一實施例，熔絲F1可係雷射熔絲。在此實施例中，若熔絲F1係雷射熔絲(即傳統之熔絲)，當記憶體陣列111之一字元線或一位元線發生故障時，可藉由雷射裝置熔斷熔絲，以傳送訊號(例如：熔斷為1，未熔斷為0)至D型正反器D1，以指示藉由冗餘陣列112所包含之一字元線或一位元線來取代發生故障之一字元線或一位元線。

根據本發明之另一實施例，熔絲F1可係電子熔絲。 在此實施例中，若熔絲F1係電子熔絲，當記憶體陣列111之一字元線或一位元線發生故障時，可藉由高壓打穿熔絲F1所包含之半導體元件(例如：一金氧半場效電晶體(Metal-Oxide-Semiconductor Flield-EF1Flect Transistor，MOSF1ET))，以傳送訊號(例如：打穿(導通)為1，未打穿(未導通)為0)至D型正反器D1，以指示藉由冗餘陣列112所包含之一字元線或一位元線來取代發生故障之一字元線或一位元線。

根據本發明之一實施例，記憶體裝置100會包括一時脈產生器130。時脈產生器130會耦接至D型正反器D2，以提供D型正反器D2所需之時脈訊號。時脈產生器130所產生之時脈訊號係每一D型正反器D1和每一D型正反器D2所共用。也就是說，時脈產生器130所產生之時脈訊號會同時經由時脈線L2提供給D型正反器D1和D2。時脈產生器130產生之時脈訊號之數量(周期數量)，會根據需要傳送之訊號之數量來決定。舉例來說，若是需要傳送9600比之資料，時脈產生器130就會產生9600個時脈訊號。

根據本發明之一實施例，當資料之傳輸時間不足時，熔絲陣列120可分成複數區塊，且每一區塊可同時進行平行處理。根據區塊之個數，D型正反器D2和熔絲F1會平均分配至每一區塊中。在此實施例中，每一區塊會包含一資料線以及一時脈線，以串聯其所包含之D型正反器D2。舉例來說，假設熔絲陣列120需要傳送9600筆資料，當資料之傳輸時間不足時，熔絲陣列120可分成4個區塊來進行平行處理。也就 是說，每一區塊會傳送2400筆資料，且每一區塊都需要包含一資料線以及一時脈線，以串聯每一區塊所包含之D型正反器D2，並傳送資料訊號和時脈訊號至記憶體細胞110所包含之複數D型正反器D1。在此實施例中，複數D型正反器D1亦會對應每一區塊被分成4組，以接收對應之資料訊號和時脈訊號。

第4圖係顯示根據本發明之一實施例所述之D型正反器D1和D型正反器D2之連接關係之示意圖。如第4圖所示，每一D型正反器D2之資料腳位都會耦接至一熔絲F1，以接收熔絲F1所產生之資料，且每一D型正反器D2之時脈腳位都會耦接至時脈產生器130，以接收時脈訊號。此外，D型正反器D1和D型正反器D2會藉由資料線L1和時脈線L2串聯在一起，且D型正反器D2會藉由資料線L1和時脈線L2傳送資料訊號和時脈訊號給D型正反器D1。

第5A圖係顯示根據本發明之一實施例所述之透過熔絲陣列120調整複數電路200之示意圖。如第5A圖所示，根據本發明之一實施例，記憶體裝置100中可包括一或複數需要進行調整之電路200(例如：電路200之時脈需要調整)。在本發明之實施例中，每一需調整之電路200中會根據其所需要之調整信號之數量，配置一或多個D型正反器D3，以接收熔絲陣列120所傳送之調整信號。在此實施例中，熔絲陣列120會包括複數調整熔絲(option fuse)F2，以及複數D型正反器D4。調整熔絲F2係用來調整記憶體裝置100中所需調整之電路200。當需要調整電路200時，記憶體裝置100之控制器(圖未顯示) 可藉由熔斷調整熔絲F2來傳送調整訊號至需要調整之電路200，以進行電路200之調整。調整訊號會經由資料線L3和時脈線L4傳送至每一需要調整之電路200。

第5B圖係顯示根據本發明之一實施例所述之D型正反器D3和D型正反器D4之連接關係之示意圖。如第5B圖所示，複數D型正反器D4係以串聯之方式連接，且每一D型正反器D4分別耦接一調整熔絲F2。調整熔絲F2和D型正反器D4之數量相同。在此實施例中，D型正反器D3和D型正反器D4亦以串聯之方式連接，且D型正反器D3和D型正反器D4之數量相同。在此實施例中，時脈產生器130亦會耦接至D型正反器D4，以提供時脈訊號給D型正反器D3和D型正反器D4。調整訊號和時脈訊號會經由資料線L3和時脈線L4從D型正反器D4傳送至D型正反器D3。

根據本發明之實施例所提出之記憶體裝置100，當熔絲陣列獨立配置在記憶體細胞之外時，熔絲陣列僅須透過資料線和時脈線傳送熔絲所產生之訊號至記憶體細胞，因而，可避免訊號線過多之情形產生。此外，本發明之實施例所提出之記憶體裝置100亦可應用在，需要藉由調整熔絲進行電路之調整之情況。

本說明書中所提到的「一實施例」或「實施例」，表示與實施例有關之所述特定的特徵、結構、或特性是包含根據本發明的至少一實施例中，但並不表示它們存在於每一個實施例中。因此，在本說明書中不同地方出現的「在一實施例中」或「在實施例中」詞組並不必然表示本發明的相同實施例。

以上段落使用多種層面描述。顯然的，本文的教示可以多種方式實現，而在範例中揭露之任何特定架構或功能僅為一代表性之狀況。根據本文之教示，任何熟知此技藝之人士應理解在本文揭露之各層面可獨立實作或兩種以上之層面可以合併實作。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (16)

1. 一種熔絲陣列：包括：複數熔絲，產生複數資料訊號；以及複數第一D型正反器，分別耦接至每一上述熔絲，以接收對應之熔絲所產生之上述資料訊號，從一時脈產生器接收一時脈訊號，且傳送上述時脈訊號以及上述資料訊號至複數記憶體細胞包含之複數第二D型正反器，其中上述第一D型正反器以串聯之方式連接，且上述第二D型正反器以串聯方式連接，其中所有上述複數第一D型正反器和所有上述複數第二D型正反器都以串聯之方式連接，且上述複數第一D型正反器和上述複數第二D型正反器之數量相同。
2. 如申請專利範圍第1項所述之熔絲陣列，包括：一資料線，用以從上述第一D型正反器傳送上述資料訊號至上述第二D型正反器；以及一時脈線，用以同時提供上述時脈訊號至上述第一D型正反器和第二D型正反器。
3. 如申請專利範圍第1項所述之熔絲陣列，其中上述熔絲陣列可分成複數區塊，且每一區塊對應之資料同時被處理。
4. 如申請專利範圍第3項所述之熔絲陣列，其中每一區塊包含上述複數熔絲之不同部分，且被配置對應之一資料線以及一時脈線。
5. 如申請專利範圍第1項所述之熔絲陣列，其中上述熔絲可係雷射熔絲或電子熔絲。
6. 一種記憶體裝置：包括：複數記憶體細胞，其中每一上述記憶體細胞包含一記憶體陣列以及一冗餘陣列；一時脈產生器，產生時脈訊號；以及一熔絲陣列，其中上述熔絲陣列包括：複數熔絲，產生複數資料訊號；以及複數第一D型正反器，耦接上述時脈產生器以接收上述時脈訊號，且分別耦接至上述熔絲之一者，以接收對應之熔絲所產生之上述資料訊號，且上述第一D型正反器傳送上述時脈訊號以及上述資料訊號至上述每一記憶體細胞包含之複數第二D型正反器，其中所有上述複數第一D型正反器和所有上述複數第二D型正反器都以串聯之方式連接，且上述複數第一D型正反器和上述複數第二D型正反器之數量相同。
7. 如申請專利範圍第6項所述之記憶體裝置，上述複數第二D型正反器被分成複數組，且上述冗餘陣列之一字元線或位元線分別對應一組第二D型正反器。
8. 如申請專利範圍第7項所述之記憶體裝置，包括：一控制電路，根據上述複數第二D型正反器之輸出訊號，判斷是否啟用上述冗餘陣列所包括之字元線或位元線。
9. 如申請專利範圍第6項所述之記憶體裝置，其中上述熔絲陣列包括：一資料線，用以從上述複數第一D型正反器傳送上述資料訊號至上述複數第二D型正反器；以及 一時脈線，用以從上述時脈產生器接收上述時脈訊號，且同時提供上述時脈訊號至上述複數第一D型正反器和上述複數第二D型正反器。
10. 如申請專利範圍第6項所述之記憶體裝置，其中上述熔絲陣列可分成複數區塊，且每一區塊對應之資料同時被處理。
11. 如申請專利範圍第10項所述之記憶體裝置，其中每一區塊包含上述複數熔絲之不同部分，且被配置對應之一資料線以及一時脈線。
12. 如申請專利範圍第6項所述之記憶體裝置，其中上述熔絲可係雷射熔絲或電子熔絲。
13. 如申請專利範圍第6項所述之記憶體裝置，其中上述時脈產生器產生之上述時脈訊號之一周期數量和上述複數第一D型正反器之數量相同。
14. 如申請專利範圍第6項所述之記憶體裝置，更包括：複數需調整之電路；以及複數第三D型正反器，其中每一上述複數需調整之電路包含上述複數第三D型正反器之一或多者。
15. 如申請專利範圍第14項所述之記憶體裝置，其中上述熔絲陣列更包括：複數調整熔絲；以及複數第四D型正反器，分別耦接至上述調整熔絲之一者，其中上述複數調整熔絲和上述複數第四D型正反器之數量相同。
16. 如申請專利範圍第15項所述之記憶體裝置，其中上述複數 第三D型正反器和上述複數第四D型正反器以串聯之方式連接，且上述複數第三D型正反器和上述複數第四D型正反器之數量相同。