TWI623846B - 包含產生基板之訊號失真的積體電路效能模型化 - Google Patents

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Abstract

所揭示為用於模型化積體電路(IC)效能之具體實施例。在這些具體實施例中，進行寄生萃取程序以產生網表，其不僅決定IC裡之各種寄生現象，還決定IC裡出現之基板產生之訊號失真(例如：基板產生之諧波訊號失真)。在此網表萃取程序期間，分析IC之設計布局以識別將於網表中表示之寄生現象，並且亦識別所具輸出訊號經受基板產生訊號失真之任何電路元件。識別此類電路元件時，自模型庫選擇並於網表內併入訊號失真模型，其乃預先依經驗判定並儲存於模型庫中、對應於所識別之電路元件、以及決定訊號失真。隨後使用網表進行模擬以產生IC之效能模型。

Description

包含產生基板之訊號失真的積體電路效能模型化
本發明係關於模型化積體電路(IC)之效能，且尤係關於用於模型化積體電路(IC)效能之系統、方法及電腦程式產品，包括基板產生之訊號失真，例如：基板產生之諧波訊號失真。
訊號失真會引起量值與相位誤差，並從而會負面影響積體電路效能。舉例而言，當電路元件輸入處之負載呈非線性時，此電路元件輸出處(例如，金屬或多晶矽訊號導線或裝置之輸出處)之訊號會產生諧波訊號失真。此失真之量值將會取決於非線性負載之相對大小、所論電路元件之特性、以及源極阻抗。諧波失真會使訊號輸出波形之形狀從基本波形變為更複雜形狀，並從而影響訊號完整性，使得接收器誤讀訊號。另外，美國聯邦通信委員會(FCC)已對無線電(RF)應用中的諧波產生設定限制(即規格)以降低訊號彼此間的干擾。不幸的是，目前的積體電路效能模型化技術並未適當地模型化基板產生之訊號失 真，尤其是基板產生之諧波訊號失真。因此，所屬技術領域需要一種改良型積體電路效能模型化技術，其包括基板產生之訊號失真，尤其是基板產生之諧波訊號失真。
鑑於前述，本文中所揭示的是用於積體電路(IC)效能模型化之方法、系統及電腦程式產品的具體實施例。在這些具體實施例中，可進行寄生萃取程序以產生布局萃取網表，其不僅決定IC裡之各種寄生現象(例如：各種寄生電容與電阻)，還決定IC裡出現之基板產生訊號失真(例如：基板產生諧波訊號失真)。具體而言，在此網表萃取程序期間，可分析IC之設計布局以識別將於布局萃取網表中表示之寄生現象，並且亦識別所具輸出訊號經受基板產生訊號失真之任何電路元件。識別此類電路元件時，可自模型庫選擇並於布局萃取網表內併入訊號失真模型，其乃預先依經驗判定並儲存於模型庫中、對應於所識別之電路元件、以及決定訊號失真。隨後可使用此布局萃取網表進行模擬以產生IC之效能模型。
更具體地說，本文中所揭示的是用於積體電路(IC)效能模型化之相關方法。
在本方法中，可在記憶體中儲存特定技術節點中積體電路(IC)之設計布局。在此IC中，會在半導體基板(例如：絕緣體上覆半導體(SOI)基板)上面佈設各種電路元件，使得基板產生之訊號失真可能出現。此類基板產生之訊號失真舉例而言，可以是IC之金屬階或多晶矽(PC) 階裡訊號導線輸出處因與半導體基板之非線性電容性耦合(亦即，因非線性訊號導線至基板電容性耦合)而出現之諧波訊號失真、半導體裝置輸出處因裝置間耦合而出現之諧波訊號失真，此耦合乃藉由半導體裝置至半導體基板之非線性電容性耦合、及穿過半導體裝置彼此間之部分半導體基板的非線性電阻兩者來進行特性分析，還可以是任何其它基板產生訊號失真。
在本方法中，亦可在記憶體中儲存模型庫。模型庫可包括多個特定階訊號失真模型，其乃預先依經驗判定。這些特定階訊號失真模型各可專屬於半導體基板上面IC多個不同層級(例如：在半導體層階中，本文亦稱為裝置階、PC階、及/或半導體層上面自第一金屬階至最後金屬階之不同金屬階)其中一特定者中之電路元件。亦即，各特定階訊號失真模型可與半導體基板上面IC之特定層級相關聯。另外，各特定階訊號失真模型可包括決定將會在IC特定層級裡電路元件輸出處訊號上出現之基板產生之訊號失真(例如：基板產生之諧波訊號失真)之示意表徵。
在本方法中，可基於IC設計布局並使用模型庫(例如：藉由與記憶體連通之處理器)來產生IC之布局萃取網表。可具體產生網表，使得其不僅決定IC裡之各種寄生現象(例如：各種寄生電容與電阻)，還決定IC裡出現之基板產生訊號失真(例如：基板產生諧波訊號失真)。具體而言，產生布局萃取網表之程序可包括分析IC設計布 局，以便識別待於布局萃取網表中表示之寄生現象，並且亦識別所具輸出訊號因耦合或通過半導體基板(例如：藉由與半導體基板之非線性電容性耦合、及/或穿過半導體基板之非線性電阻進行特性分析之耦合)、及所識別電路元件之IC裡之對應層級而經受訊號失真的電路元件。其次，可分別基於對應層級自模型庫選擇所識別電路元件之訊號失真模型，而且可將那些訊號失真模型併入布局萃取網表，以便決定訊號失真。
產生布局萃取網表之後，可使用此布局萃取網表(例如：藉由處理器)進行模擬，以便產生IC之效能模型。
本文中還揭示積體電路(IC)效能模型化之系統。
此系統可合併至少一個記憶體、及與此記憶體連通之至少一個處理器。
記憶體可儲存特定技術節點中積體電路(IC)之設計布局。在此IC中，會在半導體基板(例如：上覆半導體絕緣體(SOI)基板)上面佈設各種電路元件，使得基板產生訊號失真可能出現。此類基板產生訊號失真舉例而言，可以是IC之金屬階或多晶矽(PC)階裡訊號導線輸出處因與半導體基板之非線性電容性耦合(亦即，因非線性訊號導線至基板電容性耦合)而出現之諧波訊號失真、具有主動區之裝置輸出處因裝置間耦合而出現之諧波訊號失真，此耦合乃藉由半導體裝置至半導體基板之非線性電容性耦 合、及穿過半導體裝置彼此間之部分半導體基板的非線性電阻兩者來進行特性分析，還可以是任何其它基板產生訊號失真。
記憶體亦可儲存模型庫，而且此模型庫可包括多個特定階訊號失真模型，其乃預先依經驗判定。這些特定階訊號失真模型各可專屬於半導體基板上面IC多個不同層級(例如：半導體層階，本文亦稱為裝置階、PC階、及/或半導體層上面自第一金屬階至最後金屬階之不同金屬階)其中一特定者中之電路元件。亦即，各特定階訊號失真模型可與半導體基板上面IC之特定層級相關聯。另外，各特定階訊號失真模型可包括決定將會在IC特定層級裡電路元件輸出處訊號上出現之基板產生訊號失真(例如：基板產生諧波訊號失真)之示意表徵。
處理器可基於IC設計布局並使用模型庫，產生IC之布局萃取網表，其不僅決定IC裡之各種寄生現象(例如：各種寄生電容與電阻)，還決定IC裡出現之基板產生之訊號失真(例如：基板產生之諧波訊號失真)。具體而言，處理器可進行以下程序，以便產生布局萃取網表。處理器可分析IC設計布局，以便識別將於布局萃取網表中表示之任何寄生現象，並且亦識別所具輸出訊號因耦合或通過半導體基板(例如：藉由與半導體基板之非線性電容性耦合、及/或穿過半導體基板之非線性電阻進行特性分析之耦合)、及所識別電路元件之IC裡之層級而經受訊號失真的任何電路元件。其次，處理器可基於對應層級，分別自 模型庫選擇所識別電路元件之訊號失真模型。接著，處理器可將那些訊號失真模型併入布局萃取網表，以便決定訊號失真。
處理器在產生布局萃取網表之後，可使用此布局萃取網表進行模擬，以便產生IC之效能模型。
本文還揭示一種電腦程式產品。此電腦程式產品可包括體現有(例如：上有儲存)程式指令之電腦可讀儲存媒體。可藉由處理器執行程式指令以令處理器進行上述方法。
10‧‧‧中央處理單元
11‧‧‧碟片單元
12‧‧‧系統匯流排
13‧‧‧磁帶機
14‧‧‧隨機存取記憶體
15‧‧‧鍵盤
16‧‧‧唯讀記憶體
17‧‧‧滑鼠
18‧‧‧I/O配接器
19‧‧‧使用者介面配接器
20‧‧‧通訊配接器
21‧‧‧顯示配接器
22‧‧‧麥克風
23‧‧‧顯示裝置
24‧‧‧揚聲器
25‧‧‧資料處理網路
101、102、104、106、107、109、111、113、114、116、118、120‧‧‧程序
200‧‧‧IC
210‧‧‧絕緣體上覆半導體晶圓
211‧‧‧半導體基板
212‧‧‧絕緣體層
213‧‧‧半導體層
221、222‧‧‧場效電晶體、半導體裝置、裝置
230‧‧‧後段(BEOL)金屬階
231、232、233、234、235‧‧‧訊號導線
240‧‧‧反轉電荷層
300‧‧‧示意表徵
310‧‧‧電阻性及電容性組件、第一電阻器
320‧‧‧電阻性及電容性組件、第二電阻器
330‧‧‧電阻性及電容性組件、第二電容器、電容器
400‧‧‧設計系統
401‧‧‧系統匯流排
410‧‧‧記憶體
415‧‧‧IC設計布局
411‧‧‧程式
412‧‧‧模型庫
413‧‧‧效能規格
414‧‧‧初始IC設計
416‧‧‧布局萃取網表、網表
417‧‧‧效能模型
418‧‧‧最終IC設計布局
430‧‧‧處理器
430a‧‧‧處理器、實體設計處理器
430b‧‧‧處理器、IC設計布局分析器
430c‧‧‧處理器、訊號失真模型選擇器、模型選擇器
430d‧‧‧處理器、網表萃取器
430e‧‧‧處理器、模擬器
430f‧‧‧處理器、IC效能模型產生器、效能模型產生器
450‧‧‧圖形使用者介面
本發明將會參照圖式經由以下詳細說明而更加讓人了解，此等圖式不必然按照比例繪製，其中：第1圖為繪示用來模型化基板產生之訊號失真感知IC效能之積體電路(IC)設計方法的流程圖；第2圖為繪示可使用本文所揭示之具體實施例設計及處理之例示性IC用IC設計布局其中一部分的截面圖；第3圖繪示決定給定BEOL金屬或多晶矽(PC)階中訊號導線輸出處基板產生諧波訊號失真的例示性示意表徵；第4圖為用來模型化基板產生訊號失真感知IC效能之積體電路(IC)設計系統的示意圖；以及第5圖為繪示本文所揭示具體實施例實施用代表性硬體環境的示意圖。
如上所述，當電路元件輸入處之負載呈非線性時，此電路元件輸出處(例如，金屬或多晶矽訊號導線或裝置之輸出處)之訊號會產生諧波訊號失真。此失真之量值將會取決於非線性負載之相對大小、所論電路元件之特性、以及源極阻抗。此類諧波訊號失真可能是基板產生的，並且在絕緣體上覆半導體(SOI)結構(例如：絕緣體上覆矽結構)中很普遍。
具體而言，SOI結構典型包括半導體基板、位在半導體基板上面之埋置型絕緣體層(例如：埋置型氧化物(BOX)層)、以及位在絕緣體層上面之半導體層(即內有形成半導體裝置主動區之矽層或其它半導體層)。憑藉SOI結構，正固定電荷可在絕緣體層裡遭截留，並且可將電子吸引至介於絕緣體層與半導體基板間的介面，藉以在此介面形成具有負電荷之反轉電荷層(亦稱為累積層)。半導體層中具有主動區之半導體裝置(例如：場效電晶體)所產生之電壓訊號能造成反轉電荷層負電荷之量值有非線性變異。這些變異會造成具有半導體基板之反轉電荷層之電阻(即基板電阻)產生非線性變異，並造成訊號導線(例如：後段(BEOL)訊號導線或多晶矽訊號導線)與半導體基板間之電容性耦合(capacitive coupling)(即，訊號導線至基板(signal wire-to-substrate)電容性耦合)產生非線性變異。基板電阻及訊號導線至基板電容耦合之此類非線性變異會導致訊號導線輸出處產生諧波訊號失真，包括二階與三階諧 波。所屬技術領域中具有通常知識者將認識的是一階諧波係指具有基本頻率之基本波形，尤其是無失真之基本波形。更高階諧波具有頻率為基本頻率數倍之波形。舉例而言，二階諧波典型會使阻抗產生線性變化(即當阻抗為輸入訊號之函數時)，三階諧波典型會使阻抗產生二次變化(即當阻抗為輸入訊號平方之函數時)，依此類推。因此，這些諧波訊號失真會使輸出波形之形狀由基本波形變為更複雜形狀。基板電阻、及穿過半導體基板之裝置間電容性耦合的非線性變異會在半導體裝置輸出處，類似地導致產生諧波訊號失真，包括二階與三階諧波。
為說明起見，以上乃參照絕緣體上覆半導體(SOI)結構說明諧波訊號失真。然而，所屬技術領域中具有通常知識者將認識的是，主體半導體結構上形成之積體電路中會因為半導體基板的上部分與下部分間形成之井區，而類似地出現此類諧波訊號失真。
在任一例中，諧波失真會使訊號輸出波形之形狀從基本波形變為更複雜形狀，並從而影響訊號完整性，使得接收器誤讀訊號。另外，美國聯邦通信委員會(FCC)已對無線電(RF)應用中的諧波產生設定限制(即規格)以降低訊號彼此間的干擾。不幸的是，目前的積體電路效能模型化技術並未適當地模型化基板產生之訊號失真，尤其是基板產生之諧波訊號失真。具體而言，目前的積體電路效能模型化技術基於包括寄生電容性元件之布局萃取網表(layout-extracted netlist)進行模擬，此等寄生電容性元件具 有代表訊號導線對基板電容與裝置間電容之固定電容值、及代表基板電阻之固定電阻值。因此，這些技術並未決定反轉層所造成之非線性可變電容與電阻，從而未決定諧波產生。
鑑於前述，本文中所揭示的是用於模型化積體電路(IC)效能之方法、系統及電腦程式產品的具體實施例。在這些具體實施例中，可進行寄生萃取程序(parasitic extraction process)以產生布局萃取網表，其不僅決定IC裡之各種寄生現象(例如：各種寄生電容與電阻)，還決定IC裡出現之基板產生之訊號失真(例如：基板產生之諧波訊號失真)。具體而言，在網表萃取程序期間，可分析IC之設計布局以識別待於網表中表示之寄生現象，並且亦識別所具輸出訊號經受基板產生之訊號失真之任何電路元件。識別此類電路元件時，可自模型庫選擇並於布局萃取網表內併入訊號失真模型，其乃預先依經驗判定並儲存於模型庫中、對應於所識別之電路元件、以及決定訊號失真。隨後可使用此布局萃取網表進行模擬以產生IC之效能模型。
更具體地說，請參閱第1圖，本文中所揭示的是用來模型化基板產生之訊號失真感知IC效能之積體電路(IC)設計方法。
本方法舉例而言，可在特定技術節點(例如：32nm絕緣體上覆矽(SOI)、22nm SOI等)下積體電路(IC)之設計中實施。在本方法中，可(例如：由設計人員經由圖形使用者介面(GUI)藉由處理器)接收設計輸入，尤其 是設計規格與效能規格(101)。效能規格舉例而言，可包括行為特性要求、電流-電壓(I-V)特性要求、諧波限制設定要求等。這些輸入可儲存於記憶體中(例如：可藉由處理器存取之資料儲存裝置上)，而IC之初始設計舉例而言，可由設計人員基於設計規格來開發(102)。此初始設計可藉由高階描述來表示，其陳述對於IC的要求。高階描述可在記憶體中儲存成例如硬體描述語言(HDL)，例如：VHDL或Verilog。所屬技術領域中具有通常知識者將認識的是，此高階描述將會陳述各種參數(例如：通道長度、通道寬度、摻雜、間隔物寬度等)之規格。
初始IC設計開發後，可進行實體設計程序，以便產生IC之IC設計布局(104)。這些實體設計程序可包括但不限於邏輯合成、佈局規劃、電力規劃與輸入/輸出接腳置放、庫元件置放、時脈樹合成以及導線繞線。此類實體設計程序在所屬技術領域中屬於眾所周知，本說明書因而省略那些程序的詳細內容，以便容許讀者聚焦於所揭示方法的突出態樣。可在記憶體中儲存IC設計布局(106)。
第2圖為繪示可使用本文所揭示之具體實施例設計及處理之例示性IC 200的IC設計布局之其中一部分的截面圖。如圖所示，此IC 200可以是絕緣體上覆半導體(SOI)結構。也就是說，IC 200可設計成在絕緣體上覆半導體(SOI)晶圓210上形成。此一絕緣體上覆半導體晶圓210可包括半導體基板211(例如：矽基板或任何其它合適 的半導體基板)、絕緣體層212(例如：氧化矽層、或半導體基板211上任何其它合適的絕緣體層)、絕緣體層212上之半導體層213(例如：矽層或任何其它合適的半導體層)。IC 200可更具有佈設於半導體基板211上面不同層級之各種電路元件。此等電路元件舉例而言，可包括在半導體層213中具有主動區並在多晶矽層級(PC階)中具有閘極之半導體裝置(例如：請參閱場效電晶體221與222)。此等電路元件亦可在PC階中包括多晶矽訊號導線(圖未示)，例如：電阻器、波導、或任何其它類型之多晶矽訊號導線。此等電路元件舉例而言，亦可包括半導體裝置上面後段(BEOL)金屬階230之不同者中之訊號導線(例如，請參閱第一金屬階M1中之訊號導線231，其最接近半導體基板211；第二金屬階M2中之訊號導線232、第三金屬階M3中之訊號導線233與234；以及最後金屬階MX中之訊號導線235，其為離半導體基板最遠之金屬階)。
上述電路元件至少有一些可具有經受基板產生之訊號失真之輸出訊號，尤其是因耦合或通過半導體基板211導致之基板產生之諧波訊號失真，其中此耦合乃藉由與半導體基板211之非線性電容性耦合、及/或穿過半導體基板211之非線性電阻進行特性分析，以絕緣體層212附近的半導體基板211裡建立之反轉電荷層為函數。具體而言，如以上所述，憑藉SOI結構，正固定電荷可在絕緣體層212裡遭截留，並且可將電子吸引至絕緣體層212與半導體基板211間的介面，藉以在此介面形成具有負電荷 之反轉電荷層240。由於此反轉電荷層240的緣故，半導體基板211與半導體層213上面之BEOL金屬階M1至MX中訊號導線231至235中任一者(或PC階中之任何訊號導線(圖未示))間的電容性耦合可呈非線性，藉以造成源極阻抗出現變異，並且導致訊號導線輸出處產生諧波訊號失真，包括二階與三階諧波。所屬技術領域中具有通常知識者將認識的是，非線性電容性耦合之量值將隨訊號導線之不同而有差異，以訊號導線與絕緣體層212之距離為函數，也以該訊號導線之尺寸(例如：長度與寬度)為函數。諧波訊號失真可因裝置間的耦合而類似地在IC 200之半導體層213中的裝置221或222之輸出處出現，此裝置間的耦合乃藉由半導體裝置221與222對半導體基板211之非線性電容性耦合、及穿過半導體裝置221與222間之部分半導體基板211之非線性電阻來進行特性分析。
在本方法中，亦可在記憶體中儲存模型庫。模型庫可包括多個特定階訊號失真模型，其乃就特定技術節點預先依經驗判定。這些特定階訊號失真模型各可專屬於半導體基板上面多個不同層級IC的其中一特定者中之電路元件。亦即，各特定階訊號失真模型可與半導體基板上面不同層級之IC相關聯。因此，舉例而言，請再參閱第2圖，模型庫可含有M1中任何訊號導線(例如：訊號導線231)之訊號失真模型、M2中任何訊號導線(例如：請參閱訊號導線232)之另一訊號失真模型、M3中任何訊號導線(例如：請參閱訊號導線233與234)之又另一訊號失真 模型，依此類推。模型庫亦可含有對應於半導體層中不同類型的裝置、以及PC層中之裝置組件或訊號導線的訊號失真模型。
各特定階訊號失真模型可包括決定將會在IC特定層級裡的電路元件輸出處訊號上出現之基板產生之訊號失真(例如：基板產生之諧波訊號失真)之示意表徵。舉例而言，第3圖繪示決定IC裡之給定層級(諸如給定的BEOL金屬階(例如：M1、M2、M3…MX)或PC階)中訊號導線輸出處基板產生之諧波訊號失真的例示性示意表徵。示意表徵300包括對應於給定BEOL金屬階或PC階中訊號導線電阻之第一電阻器310。第一電阻器310具有固定電阻，或更具體地說，具有獨立於訊號電壓之電阻。此示意表徵更包括對應於半導體基板其中一部分中之反轉電荷層的電阻之第二電阻器320，其在第一電阻器310下面對準，並且朝半導體基板頂端表面實質垂直延展。第二電阻器320具有非線性可變電阻，尤其是以電荷量值變化為函數呈現非線性變異之電阻(如上所述，其具有電壓相依性)。最後，示意表徵300包括在給定第一電阻器310相對位置形成之電容器330、第二電阻器320、以及介於第一電阻器310(即訊號導線)與第二電阻器320間的絕緣體層。第二電容器330具有非線性可變電容，尤其是以電荷量值變化為函數呈現非線性變異之電容(如上所述，其具有電壓相依性)。
應注意的是，此等特定階訊號失真模型各 可具有與第3圖所示且以上所詳述示意結構相同的示意結構。然而，與該結構裡不同電阻性及電容性組件310、320、330相關的電氣特性之數值將會隨著模型不同而改變，特別的是，將會取決於IC裡訊號導線之給定層級(例如：BEOL或PC)而變。舉例而言，各特定階訊號失真模型可就訊號導線來開發，其乃由預定傳導材料所組成(其舉例而言，可就特定技術節點在技術檔案中規定)，並且其具有預定尺寸包括導線寬度(其舉例而言，可就特定技術節點在技術檔案中規定)、導線厚度(其亦可就特定技術節點在技術檔案中規定)、以及模型開發人員選擇之導線長度(例如：1μm、10μm、100μm等)。各特定階訊號失真模型可進一步規定與示意結構相關之電阻性及電容性組件相關的電氣特性(即第一電阻器310之固定電阻，其獨立於訊號電壓；第二電阻器320之非線性可變電阻；以及電容器330之非線性可變電容)。這些電氣特性將會因給定層級與半導體基板間的間隔距離而不同，並且可判定為各種因素的函數，包括但不限於用於訊號導線之傳導材料之電氣特性、訊號導線之預定尺寸、絕緣體層(或給定層級與半導體基板間的任何其它介電層)之電氣特性、絕緣體層之厚度、以及給定層級與半導體基板間的間隔距離。
應進一步注意的是，上述特定階訊號失真模型可按比例換算。舉例而言，雖然各特定階訊號失真模型乃就具有預定尺寸(如上所述)之訊號導線進行開發，但如果IC給定層級中訊號導線的尺寸(例如：更大尺寸或更 小尺寸)有別於預定尺寸(例如，比預定導線寬度大x倍之導線寬度、及/或比模型開發人員選擇之導線長度大y倍之導線長度，或比預定導線寬度小m倍之導線寬度、及/或比模型開發人員選擇之導線長度小n倍之導線長度)，則特定階訊號失真模型可從而進行比例換算以決定不同尺寸。亦即，預定模型開發人員選擇之導線長度可透過處理器之功能進行動態置換，藉以容許將新參數值傳遞至相關的示意表徵參數，並且容許以此新參數值執行此模型，下面有更詳細的描述。
應進一步注意的是，上述特定階訊號失真模型可依經驗判定。舉例而言，可在所論特定技術節點中形成一或多個測試晶圓，使得裝置存在於半導體層中之主動區中，並且訊號導線存在於IC之不同層級裡(例如，不同BEOL金屬階及PC階)。如使用(多個)測試晶圓，能以標準技術藉由測量跨絕緣體層(例如：埋置型氧化物層)之電容來直接測量非線性電容，而且也可測量基板之非線性電阻。另外，可對裝置/訊號導線之輸入施加測試訊號。接著，可在裝置/訊號導線輸出處擷取輸出訊號，而且此等輸出訊號可經受完全諧波分析，包括測量基本頻率音調及諧波。用於擷取輸出訊號並且對此輸出訊號進行完全諧波分析之技術在所屬技術領域中屬於眾所周知。因此，本說明書省略此類技巧的詳細內容，以便容許讀者聚焦於所揭示具體實施例的突出態樣。進行諧波分析之後，可使用此等諧波分析的結果，就不同層級中的裝置及訊號導線，開發 特定階訊號失真模型。舉例而言，使用迴歸及相關分析技術，各給定層級中訊號導線包括第一電阻器310之電阻、第二電阻器320之非線性可變電阻、及電容器330之非線性可變電容在內之各特定階訊號失真模型可基於自測試晶圓給定層級中之訊號導線擷取之輸出訊號上進行諧波分析的結果、以及進一步基於上述各種因素來開發(例如，用於此給定層級中訊號導線之傳導材料的電氣特性、訊號導線之預定尺寸、絕緣體層(或給定層級與半導體基板間的任何其它介電層)之電氣特性、絕緣體層之厚度、給定層級與半導體基板中訊號導線間的間隔距離等)。
請再參閱第1圖，在本方法中，可(例如藉由與記憶體連通之處理器)進行寄生萃取程序，以便產生布局萃取網表，並且將此網表儲存於記憶體中(106)。如習知的寄生萃取程序中，產生此布局萃取網表時可決定設計特徵，包括但不限於對IC供應輸入之所有輸入節點、自IC接收輸出之所有輸出節點、連接至IC之所有電力供應節點(例如：VDD及接地節點)、IC裡的所有電路元件(例如：庫元件及/或自訂元件，其代表一或多個裝置及裝置彼此間之互連、BEOL金屬階與多晶矽(PC)階中之訊號導線等)。如習知的寄生萃取程序中，此布局萃取網表可決定IC裡之各種寄生現象來進一步產生(例如：各種寄生電容與電阻)。最後基板訊號基板訊號，基於IC設計布局並使用模型庫來進一步產生此布局萃取網表，可決定IC裡出現之基板產生訊號失真(例如：基板產生諧波訊號失真)。
具體而言，產生布局萃取網表之程序106可包括分析IC設計布局(107)。可分析IC設計布局，以便識別將於布局萃取網表中表示之設計特徵及各種寄生現象。使用寄生萃取工具用於分析設計布局以識別設計特徵及寄生現象的技術在所屬技術領域中屬於眾所周知，本說明書因而省略詳細內容，以便容許讀者聚焦於所揭示發明的突出態樣。另外，可分析IC設計布局以識別所具輸出訊號因與耦合半導體基板或穿過半導體基板、及所識別電路元件之IC裡對應層級之非線性電容性耦合而經受訊號失真的任何電路元件。舉例而言，經受非線性訊號導線對基板電容性耦合(non-linear wire-to-substrate capacitive coupling)之特定訊號導線可連同那些訊號導線之特定層級(例如：BEOL金屬或PC)分別予以識別。另外，亦可識別在半導體層中具有主動區且經受穿過半導體基板之非線性裝置間電容性耦合(non-linear device-to-device capacitive coupling)的半導體裝置。其次，所識別電路元件(即在程序107識別之電路元件)之訊號失真模型可基於對應層級而選自於模型庫(109)。舉例而言，對於在程序107識別且判定位在IC裡特定層級(例如：BEOL金屬階或PC階其中一特定者)中之特定訊號導線，與此特定層級相關之特定階訊號失真模型將選自於模型庫。接著，可視需要比例換算選擇之訊號失真模型(即在程序109選擇之訊號失真模型)(111)。亦即，如果所識別電路元件具有之尺寸(例如：更大尺寸或更小尺寸)有別於用於針對該電路元件開發已 選擇之訊號失真模型之預定尺寸，則可從而比例換算該已選擇之訊號失真模型以決定此等更大或更小尺寸。舉例而言，如果在程序107識別之訊號導線具有比預定導線寬度大x倍之導線寬度、及/或比針對該訊號導線開發已選擇之訊號失真模型時所用模型開發人員選擇之導線長度大y倍之導線長度，則可從而比例換算該已選擇之訊號失真模型。類似的是，如果在程序107識別之訊號導線具有比預定導線寬度小m倍之導線寬度、及/或比針對該訊號導線開發已選擇之訊號失真模型時所用模型開發人員選擇之導線長度小n倍之導線長度，則可從而比例換算該已選擇訊號失真模型。其次，可將識別之寄生現象(即在程序107識別之電阻性與電容性寄生元件)及已選擇之訊號失真模型(視需要，經比例換算)併入布局萃取網表(113)。
所屬技術領域中具有通常知識者將認識的是習知的寄生萃取工具識別各種不同電阻性與電容性寄生元件，並且將其併入布局萃取網表。這些包括具有代表訊號導線對基板電容與裝置間電容之固定電容值、及代表基板電阻之固定電阻值。在本文中所揭示之具體實施例中，此類電容性寄生元件乃遭到已選擇之訊號失真模型所取代。
產生並在記憶體中儲存布局萃取網表之後，可使用此布局萃取網表(例如：藉由處理器)進行模擬(114)。舉例而言，可對全範圍之操作溫度、並對全範圍之操作供應電壓進行模擬(例如，模擬重點為積體電路之模擬 程式(SPICE))。基於這些模擬之結果，可產生並在記憶體中儲存IC之效能模型(116)。此效能模型可預測IC的效能特性，舉例而言，包括行為特性、電流-電壓(I-V)特性等。布局萃取網表乃是在模擬期間使用，並且包括已選擇之訊號失真模型，因此，藉由效能模型預測的行為特性可包括以上將會在程序107所識別任何電路元件(例如：訊號導線、裝置)輸出處出現的任何諧波訊號失真。
接著，可基於此效能模型，判斷是否已符合IC的效能規格(例如：行為特性要求、電流-電壓(I-V)特性要求、諧波限制設定要求等)(118)。包括但不限於諧波設定限制要求在內之效能規格若有一或多者尚未符合，則可進行設計調整，並且可反復進行程序104至118，直到符合此等效能規格為止。當IC符合各效能要求時，可將目前的IC設計布局儲存為最終IC設計布局(120)。所屬技術領域中具有通常知識者將認識的是，可視需要在完成最終IC設計布局前，先進行一或多個其它驗證程序(例如：時序與訊號完整性驗證、實體驗證、電遷移失效及電壓降驗證等)。此最終IC設計布局一旦完成並儲存於記憶體中，便可發佈以進入製造階段。亦即，可根據最終IC設計布局中所提出的設計來製造IC晶片。
請參閱第4圖，本文中還揭示用來模型化基板產生訊號失真感知IC效能之積體電路(IC)設計系統。設計系統400可以是電腦輔助設計(CAD)系統，而且具體而言，可合併：儲存(多個)指令程式411與其它資訊之至少 一個記憶體410(例如：至少一個電腦可讀儲存媒體，諸如電腦可讀儲存裝置)、使用者介面450(例如：圖形使用者介面(GUI))、以及至少一個處理器(例如：430或430a至430f，請參閱下文的詳細論述)。如所示，設計系統400包括(多個)處理器、(多個)記憶體及GUI在內之組件可透過系統匯流排401互連。或者，設計系統400之組件其中任何一或多者可透過有線或無線網路與任何其它組件連通。
此至少一個處理器可以是單一專用處理器430(例如：單一專用電腦處理單元)，其在IC設計期間，進行(即適於進行、組配成用來進行、及/或執行(多個)指令程式411以進行)多個程序步驟，如下文所詳述。或者，該至少一個處理器可以是多個專用處理器430a至430f(例如：多個不同專用電腦處理單元)，並且在IC設計期間，各處理器可進行(即可適於進行、可組配成用來進行、及/或可執行一或多個特定指令程式411以進行)多個處理步驟其中之一或多者，如下文所詳述。為說明起見，第4圖中展示六個不同特殊用途處理器，包括實體設計處理器430a、IC設計布局分析器430b、訊號失真模型選擇器430c、網表萃取器430d、模擬器430e(例如：積體電路為重點之模擬程式(SPICE)模擬器)、以及IC效能模型產生器430f。然而，應了解第4圖用意不在於限制，而且替代地，如下文所詳述，多個程序步驟可藉由任意數目之一或多個處理器來進行。舉例而言，如所屬技術領域中具有通常知識者將領會，IC設計布局分析器430b及訊號失真模型選擇器 430c可以是諸如布局對線路圖(LVS)工具(圖未示)之另一工具的組件。另外，IC設計布局分析器430b及訊號失真模型選擇器430c(或LVS工具)、以及模型庫412與網表萃取器430d全都可以是製程設計套件(PDK)(圖未示)的組件。
在任一例中，設計系統400可就特定技術節點中之IC接收(例如：可適於接收、可組配成用來接收等)設計輸入，尤其是設計規格及效能規格413。這些設計與效能規格413舉例而言，可經由圖形使用者介面(GUI)450接收自設計人員，並且儲存於記憶體410中。效能規格舉例而言，可包括行為特性要求、電流-電壓(I-V)特性要求、諧波限制設定要求等。設計人員可使用GUI 450舉例而言，開發初始IC設計414。初始IC設計414可藉由高階描述來表示，其陳述對於IC晶片的要求。初始IC設計414可在記憶體410中儲存成例如硬體描述語言(HDL)，例如：VHDL或Verilog。所屬技術領域中具有通常知識者將認識的是，此高階描述將會陳述各種參數(例如：通道長度、通道寬度、摻雜、間隔物寬度等)之規格。
初始IC設計開發後，處理器430(或若適用的話，實體設計處理器430a)可進行(即可適於進行、可組配成用來進行、可執行指令程式411以進行等)產生IC設計布局415所需的實體設計程序，並且在記憶體410中儲存此IC設計布局415。這些實體設計程序舉例而言，可包括但不限於邏輯合成、佈局規劃、電力規劃與輸入/輸出接腳置放、庫元件置放、時脈樹合成以及導線繞線。此類實 體設計程序在所屬技術領域中屬於眾所周知，本說明書因而省略那些程序的詳細內容，以便容許讀者聚焦於所揭示系統的突出態樣。
記憶體410可進一步儲存模型庫412。如以上參照本方法所詳述，模型庫412可含有多個特定階訊號失真模型，其乃就特定技術節點預先依經驗判定。這些特定階訊號失真模型各可專屬於半導體基板上面IC多個不同層級其中一特定者中之電路元件。亦即，各特定階訊號失真模型可與半導體基板上面IC之不同層級相關聯。因此，舉例而言，如以上參照本方法所詳述，第2圖為繪示可使用本文所揭示之具體實施例設計及處理之例示性IC 200的IC設計布局其中一部分的截面圖。模型庫412可含有M1中任何訊號導線(例如：訊號導線231)之訊號失真模型、M2中任何訊號導線(例如：請參閱訊號導線232)之另一訊號失真模型、M3中任何訊號導線(例如：請參閱訊號導線233與234)之又另一訊號失真模型，依此類推。模型庫412亦可含有對應於半導體層及PC層中不同類裝置之訊號失真模型。
各特定階訊號失真模型可包括決定將會在IC特定層級裡電路元件輸出處訊號上出現之基板產生之訊號失真(例如：基板產生之諧波訊號失真)之示意表徵。舉例而言，第3圖繪示決定IC裡諸如給定BEOL金屬階(例如：M1、M2、M3…MX)或PC階之給定層級中訊號導線輸出處的基板產生之諧波訊號失真的例示性示意表徵。示意 表徵300包括對應於給定BEOL金屬階或PC階中訊號導線電阻之第一電阻器310。第一電阻器310具有固定電阻，並且更具體地說，具有獨立於訊號電壓之電阻。此示意表徵更包括對應於半導體基板其中一部分中反轉電荷層電阻之第二電阻器320，其在第一電阻器310下面對準，並且朝半導體基板頂端表面實質垂直延展。第二電阻器320具有非線性可變電阻，尤其是以電荷量值變化為函數呈現非線性變異之電阻(如上所述，其具有電壓相依性)。最後，示意表徵300包括在給定第一電阻器310相對位置形成之電容器330、第二電阻器320、以及介於第一電阻器310(即訊號導線)與第二電阻器320間的絕緣體層。第二電容器330具有非線性可變電容，尤其是以電荷量值變化為函數呈現非線性變異之電容(如上所述，其具有電壓相依性)。
上述且在模型庫412中所含之此等特定階訊號失真模型各可具有與第3圖所示之示意結構相同的示意結構。然而，該結構裡與不同電阻性及電容性組件310、320、330相關的電氣特性之數值將會隨著模型不同而改變，特別的是，將會取決於IC裡之給定層級而變(請參閱以上本方法論述中模型示意結構之更詳細說明)。上述且在模型庫412中所含之此等特定階訊號失真模型各可進一步按比例換算(請參閱以上本方法論述中模型比例換算能力之更詳細說明)。最後，上述且在模型庫412中所含之此等特定階訊號失真模型各可依經驗判定(請參閱以上本方法論述中模型開發之更詳細說明)。
處理器430(或若適用的話，IC設計布局分析器430b、模型選擇器430c及網表萃取器430d之組合)可進行(即可適於進行、可組配成用來進行、及/或可執行指令程式411以進行)寄生萃取程序，以便產生布局萃取網表416，並且在記憶體410中儲存此網表416。如習知的寄生萃取程序中，產生此布局萃取網表416時可決定設計特徵，包括但不限於對IC供應輸入之所有輸入節點、自IC接收輸出之所有輸出節點、連接至IC之所有電力供應節點(例如：VDD及接地節點)、IC裡的所有電路元件(例如：庫元件及/或自訂元件，其代表一或多個裝置及裝置彼此間之互連、BEOL金屬階與PC階中之訊號導線等)。如習知的寄生萃取程序中，可進一步產生此布局萃取網表416以決定IC裡之各種寄生現象(例如：各種寄生電容與電阻)。最後，基於IC設計布局並使用模型庫來進一步產生此布局萃取網表416，可決定IC裡出現之基板產生之訊號失真(例如：基板產生之諧波訊號失真)。
更具體地說，處理器430(或若適用的話，IC設計布局分析器430b)可分析IC設計布局415，以便識別將於布局萃取網表中表示之設計特徵及各種寄生現象。使用寄生萃取工具用於分析設計布局以識別設計特徵及寄生現象的技術在所屬技術領域中屬於眾所周知，本說明書因而省略詳細內容，以便容許讀者聚焦於所揭示具體實施例的突出態樣。處理器430(或若適用的話，IC設計布局分析器430b)可進一步分析IC設計布局415，以識別所具輸出 訊號因耦合或通過半導體基板211而經受訊號失真的任何電路元件，其中此耦合乃藉由與半導體基板之非線性電容性耦合、及/或穿過半導體基板、及所識別電路元件之IC裡之對應層級之非線性電阻進行特性分析。舉例而言，經受非線性訊號導線對基板電容性耦合之特定訊號導線可連同那些訊號導線之IC裡之特定層級(BEOL金屬或PC)分別予以識別。另外，亦可識別在半導體層中具有主動區且經受穿過半導體基板之非線性裝置間電容性耦合的半導體裝置。其次，處理器430(或若適用的話，模型選擇器430c)可基於對應層級，自模型庫412選擇所識別之電路元件之訊號失真模型。舉例而言，對於受識別為所具輸出訊號可經受訊號失真、且判定為處於特定層級中之特定訊號導線而言，與此特定層級相關之特定階訊號失真模型可選自於模型庫412。處理器430(或若適用的話，模型選擇器430c)可視需要，進一步比例換算已選擇之訊號失真模型。亦即，如果所識別電路元件具有比用於針對該電路元件開發已選擇之訊號失真模型之預定尺寸更大或更小的尺寸，則可從而比例換算該已選擇之訊號失真模型以決定此等更大或更小尺寸。舉例而言，如果受識別為所具輸出訊號可經受訊號失真之訊號導線具有比預定導線寬度大x倍之導線寬度、及/或比針對該訊號導線開發已選擇之訊號失真模型時所用模型開發人員選擇之導線長度大y倍之導線長度，則可從而比例換算該已選擇訊號失真模型。類似的是，如果受識別為所具輸出訊號可經受訊號失真之訊號導線具有比 預定導線寬度小m倍之導線寬度、及/或比針對該訊號導線開發已選擇之訊號失真模型時所用模型開發人員選擇之導線長度小n倍之導線長度，則可從而比例換算該已選擇之訊號失真模型。其次，處理器430(或若適用的話，網表萃取器430d)可將受識別寄生現象及已選擇訊號失真模型(視需要，經比例換算)併入布局萃取網表416，並且在記憶體410中儲存此網表416。
所屬技術領域中具有通常知識者將認識的是，習知的寄生萃取工具識別各種不同電阻性與電容性寄生元件，並且將其併入布局萃取網表。這些包括具有代表訊號導線對基板電容與裝置間電容之固定電容值、及代表基板電阻之固定電阻值。在本文中所揭示之具體實施例中，此類電容性寄生元件乃遭到已選擇之訊號失真模型所取代。
處理器430(或若適用的話，模擬器430e)可接著使用此布局萃取網表416進行模擬。舉例而言，可對全範圍之操作溫度、並對全範圍之操作供應電壓進行模擬(例如，模擬重點為積體電路之模擬程式(SPICE))。基於這些模擬之結果，處理器430(或若適用的話，效能模型產生器430f)可產生IC之效能模型417，並且在記憶體410中儲存此IC效能模型417。此效能模型417可預測積體電路的效能特性，舉例而言，包括行為特性、電流-電壓(I-V)特性等。布局萃取網表416乃是在模擬期間使用，並且包括已選擇之訊號失真模型，因此，藉由效能模型417預測的行 為特性可包括將會在各種電路元件(例如：訊號導線、裝置)輸出處出現的任何諧波訊號失真。
可基於此效能模型，(藉由設計人員或自動藉由處理器430)判斷是否已符合IC的效能規格413(例如：行為特性要求、電流-電壓(I-V)特性要求、諧波限制設定要求等)。包括但不限於諧波設定限制要求在內之效能規格413若有一或多者尚未符合，則可(例如：藉由處理器430，或若適用的話，藉由實體設計處理器430a)進行設計調整，並且可反復進行上述程序，直到符合此等效能規格為止。當IC符合各效能要求時，可在記憶體410中將目前的IC設計布局儲存為最終IC設計布局418。所屬技術領域中具有通常知識者將認識的是，可視需要在完成最終IC設計布局前，先進行一或多個其它驗證程序(例如：時序與訊號完整性驗證、實體驗證、電遷移失效及電壓降驗證等)。此最終IC設計布局418一旦完成並儲存於記憶體中，便可發佈以進入製造階段。亦即，可根據最終IC設計布局中所提出的設計來製造IC晶片。
本文還揭示一種電腦程式產品。此電腦程式產品可包括體現有(例如：上有儲存)程式指令之電腦可讀儲存媒體。可藉由處理器執行程式指令以令處理器進行上述方法。更具體地說，可將本發明體現為系統、方法、及/或電腦程式產品。此電腦程式產品可包括上有電腦可讀程式指令之(多個)電腦可讀取儲存媒體，用於令處理器實行本發明之態樣。
此電腦可讀儲存媒體可以是有形裝置，可保留並且儲存供指令執行裝置使用之指令。此電腦可讀儲存媒體舉例而言，可以是但不限於電子儲存裝置、磁性儲存裝置、光學儲存裝置、電磁儲存裝置、半導體儲存裝置、或任何前述合適的組合。以下包括電腦可讀儲存媒體之更多特定實施例的非窮舉清單：可攜式電腦碟片、硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、可抹除可編程唯讀記憶體(EPROM或快閃記憶體)、靜態隨機存取記憶體(SRAM)、可攜式光碟唯讀記憶體(CD-ROM)、數位多功能光碟(DVD)、記憶條、軟碟、諸如上有記錄指令之凹槽中的打卡或隆起結構之機械編碼裝置、以及任何前述合適的組合。電腦可讀儲存媒體於本文中使用時，並非是要解讀為暫存訊號本身，諸如無線電波或其它自由傳播之電磁波、穿過波導或其它傳輸介質傳播之電磁波(例如：通過光纖電纜之光脈衝)、或穿過電線傳輸之電訊號。
可將本文所述之電腦可讀程式指令從電腦可讀儲存媒體下載至各別運算/處理裝置，或經由例如網際網路、區域網路、廣域網路及/或無線網路之網路下載至外部電腦或外部儲存裝置。此網路可包括銅傳輸纜線、光傳輸纖維、無線傳輸、路由器、防火牆、交換器、閘道電腦及/或邊緣伺服器(edge server)。各運算/處理裝置中之網路配接卡或網路介面從網路接收電腦可讀程式指令，並且轉發此等電腦可讀程式指令，以供儲存於各別運算/處理裝置內之電腦可讀儲存媒體中。
用於實行本發明之操作的電腦可讀程式指令可以是組譯器指令、指令集架構(ISA)指令、機器指令、機器相依指令、微碼、韌體指令、狀態設定資料、或以一或多種程式語言之任何組合撰寫之原始碼或目標碼，所述程式語言包括諸如Smalltalk、C++或類似者之物件導向程式語言、以及諸如「C」程式語言或類似程式語言之習知程序性程式語言。電腦可讀程式指令可完全在使用者的電腦上、部分在使用者的電腦上當作獨立套裝軟體執行、部分在使用者的電腦上以及部分在遠端電腦上或完全在遠端電腦或伺服器上執行。在後項情境中，遠端電腦可透過任何類型的網路連線至使用者的電腦，包括區域網路(LAN)或廣域網路(WAN)，或可(例如使用網際網路服務提供者透過網際網路)對外部電腦進行連線。在一些具體實施例中，包括例如可編程邏輯電路系統、場式可編程閘極陣列(FPGA)、或可編程邏輯陣列(PLA)之電子電路系統可藉由利用電腦可讀程式指令之狀態資訊來執行電腦可讀程式指令以將電子電路系統個人化，以便進行本發明之態樣。
本發明之態樣在本文中乃根據本發明之具體實施例，參照方法、設備(系統)及電腦程式產品之流程圖說明及/或方塊圖來說明。將理解的是，可藉由電腦可讀程式指令來實施流程圖說明及/或方塊圖之各方塊、以及流程圖說明及/或方塊圖中之方塊組合。
可對通用型電腦、特殊用途電腦、或其它可編程資料處理設備之處理器提供這些電腦可讀程式指令 以產生機器，使得指令經由電腦或其它可編程資料處理設備之處理器執行，建立用於實施流程圖及/或方塊圖一或多個方塊中所指明之功能/動作的手段。這些電腦可讀程式指令亦可儲存於電腦可讀儲存媒體中，可指揮電腦、可編程資料處理設備、及/或其它裝置以特定方式作用，使得內有儲存指令之電腦可讀儲存媒體為包括指令之製品，此等指令實施流程圖及/或方塊圖一或多個方塊中所載明的功能/動作之態樣。
亦可將電腦可讀程式指令載入到電腦、其它可編程資料處理設備、或其它裝置上以在此電腦、其它可編程設備、或其它裝置上進行一連串操作步驟，使得此電腦、其它可編程設備、或其它裝置上執行之指令實施流程圖及/或方塊圖一或多個方塊中所指明之功能/動作。
圖中的流程圖及方塊圖根據本發明之各項具體實施例，說明系統、方法、以及電腦程式產品可能實作態樣之架構、功能及操作。就此而言，流程圖或方塊圖中的各方塊可代表指令之模組、節段或部分，其具有用於實施此(等)所指明邏輯功能之一或多個可執行指令。在一些替代實作態樣中，方塊中所註記的功能可不依照圖中註記的順序出現。舉例而言，兩個接續展示的方塊事實上，可予以實質同時執行，或此等方塊的執行順序有時可反過來，端視所涉及的功能而定。亦應注意的是，方塊圖及/或流程圖說明之各方塊、以及方塊圖及/或流程圖說明中之方塊組合可藉由特殊用途硬體式系統來實施，此系統進行 指明的功能或動作、或實行特殊用途硬體與電腦指令之組合。
以上第5圖中所揭示的是用於實施此等系統、方法及電腦程式產品的代表性硬體環境(即電腦系統)。此示意圖根據本文之具體實施例，繪示資訊處理/電腦系統之硬體組態。本系統合併至少一個處理器或中央處理單元(CPU)10。CPU 10乃經由系統匯流排12互連至各項裝置，例如：隨機存取記憶體(RAM)14、唯讀記憶體(ROM)16、以及輸入/輸出(I/O)配接器18。I/O配接器18可連接至週邊裝置，例如：碟片單元11及磁帶機13、或其它可由系統讀取之程式儲存裝置。本系統可讀取程式儲存裝置上的本發明指令，並且遵循這些指令執行本文具體實施例之方法。本系統匯流排更包括將鍵盤15、滑鼠17、揚聲器24、麥克風22、及/或其它諸如觸控螢幕裝置(圖未示)等使用者介面裝置連接至匯流排12以蒐集使用者輸入的使用者介面配接器19。另外，通訊配接器20將匯流排12連接至資料處理網路25，而顯示配接器21將匯流排12連接至顯示裝置23，可將此顯示裝置體現為例如監視器、印表機或傳送器之輸出裝置。
應了解的是本文中使用的術語乃是為了說明所揭示之方法、系統及電腦程式產品，並且用意不在於限制。舉例而言，單數形之「一」(及其變形)及「該」於本文中使用時，用意在於同樣包括複數形，除非內容另有清楚指示。另外，「包含」及/或「包括」(及其變形)等詞 於本文中使用時，指明所述特徵、整體、步驟、操作、元件及/或組件之存在，但並未排除一或多個其它特徵、整體、步驟、操作、元件、組件及/或其群組之存在或新增。再者，諸如「右」、「左」、「垂直」、「水平」、「頂端」、「底端」、「上」、「下」、「底下」、「下面」、「下層」、「上方」、「上層」、「平行」、「垂直」等用語用意在於說明此等用語在圖式中取向及繪示時的相對位置(除非另有所指)，而「觸及」、「上」、「直接接觸」、「毗連」、「直接相鄰於」等用語用意在於指出至少一個元件實體接觸另一元件(此等所述元件之間沒有用其它元件來分隔)。下面申請專利範圍中所有手段或步驟加上功能元件之對應結構、材料、動作及均等者用意在於包括結合如具體主張之其它主張專利權之元件進行任何結構、材料或動作。
本發明之各項具體實施例的描述已為了說明目的而介紹，但用意不在於窮舉或受限於所揭示的具體實施例。許多修改及變例對於所屬技術領域中具有通常知識者將會顯而易知，但不會脫離所述具體實施例的範疇及精神。本文中使用的術語是為了最佳闡釋具體實施例之原理、對市場出現之技術所作的實務應用或技術改良、或讓所屬技術領域中具有通常知識者能夠理解本文中所揭示之具體實施例而選擇。
因此，以上所揭示的是用於模型化積體電路(IC)效能之方法、系統及電腦程式產品的具體實施例。在這些具體實施例中，可進行寄生萃取程序以產生布局萃 取網表，其不僅決定IC裡之各種寄生現象(例如：各種寄生電容與電阻)，還決定IC裡出現之基板產生之訊號失真(例如：基板產生之諧波訊號失真)。具體而言，在此網表萃取程序期間，可分析IC之設計布局以識別將於布局萃取網表中表示之寄生現象，並且亦識別所具輸出訊號經受基板產生訊號失真之任何電路元件。識別此類電路元件時，可自模型庫選擇訊號失真模型並將其併入於布局萃取網表內訊號，這些訊號失真模型係預先依經驗判定並儲存於模型庫中、對應於所識別之電路元件、以及決定訊號失真。隨後可使用此布局萃取網表進行模擬以產生IC之效能模型。這些具體實施例容許設計人員準確評定將會在給定設計中出現的基板產生之訊號失真，並且施作局部設計修改，以避免此類訊號失真。因此，設計人員可使用習知的SOI晶圓，而不是含有用意在於使基板產生訊號失真降到最小之特徵的經高度處理、更昂貴之SOI晶圓。由於美國聯邦通信委員會(FCC)對諧波限制有規定，這在射頻(RF)開關應用中特別有幫助。

Claims (18)

  1. 一種用於模型化積體電路之效能之方法，其包含：藉由處理器自記憶體存取半導體基板上的積體電路之設計布局、及具有多個特定階訊號失真模型之模型庫；藉由該處理器產生該積體電路之布局萃取網表，該布局萃取網表之產生包含：分析該設計布局以識別具輸出處之電路元件，其中，在該等輸出處的輸出訊號因與該半導體基板耦合或通過該半導體基板而經受訊號失真，並進一步識別該積體電路內該等電路元件之對應層級；為了決定該等訊號失真，基於該等對應層級，自該模型庫選擇分別用於該等電路元件之訊號失真模型，其中，各特定訊號失真模型包括決定基板產生訊號失真之特定示意表徵，該基板產生訊號失真出現在特定積體電路層級裡特定電路元件的輸出處，且其中，各特定訊號失真模型包括：代表該電路元件的第一電阻之第一電阻器；代表在該半導體基板之部分中反轉電荷層的第二電阻之第二電阻器，其在該第一電阻器下面對準；及代表由該第一電阻器、該第二電阻器、及介於該第一電阻器與該第二電阻器間之絕緣體所呈現的電容之電容器；以及將該等訊號失真模型併入該布局萃取網表；藉由該處理器使用該布局萃取網表進行模擬以產生該積體電路之效能模型；以及基於該效能模型藉由該處理器判斷該積體電路是否符合至少一個效能要求，其中，當該積體電路無法符合該效能要求時，該方法更包括修改該設計布局並重複下列程序：產生該布局萃取網表、進行該等模擬、以及判斷該積體電路是否符合該至少一個效能要求；以及其中，當該積體電路符合該至少一個效能要求時，該方法更包括發佈該設計布局作為最終設計布局及根據該最終設計布局製造積體電路晶片。
  2. 如申請專利範圍第1項所述之方法，該耦合乃藉由連至該半導體基板之非線性電容性耦合、及穿過該半導體基板之非線性電阻的其中至少一者進行特性分析。
  3. 如申請專利範圍第1項所述之方法，其更包含在將該等訊號失真模型併入該布局萃取網表之前，先對於所具有尺寸比用於開發該訊號失真模型之預定尺寸更大之任何電路元件，比例換算任何訊號失真模型。
  4. 如申請專利範圍第1項所述之方法，該積體電路係依照特定技術節點設計，並且該多個特定階訊號失真模型係使用針對該特定技術節點所產生之測試晶圓依經驗判定。
  5. 如申請專利範圍第1項所述之方法，該半導體基板包含絕緣體上覆半導體，使得絕緣體層置於該等電路元件與該半導體基板間，並且反轉電荷層是建立在與介於該絕緣體層與該半導體基板間之介面相鄰之該半導體基板中。
  6. 如申請專利範圍第5項所述之方法，該等電路元件為該絕緣體層上之半導體層上面不同層級中之訊號導線，並且該模型庫中之該多個特定階訊號失真模型各與該等不同層級之對應者相關聯。
  7. 如申請專利範圍第1項所述之方法，該第一電阻器具有固定電阻，該第二電阻器具有為電壓相依性之非線性可變電阻；以及該電容器具有為電壓相依性之非線性可變電容。
  8. 一種用於模型化積體電路之效能之系統，其包含：記憶體，其儲存半導體基板上之積體電路之設計布局、及具有多個特定階訊號失真模型之模型庫；以及處理器，其與該記憶體連通，該處理器產生該積體電路之布局萃取網表，該布局萃取網表之產生包含：分析該設計布局以識別具輸出處之電路元件，其中，在該等輸出處之輸出訊號因與該半導體基板耦合或通過該半導體基板而經受訊號失真，並進一步識別該積體電路內該等電路元件之對應層級；為了決定該等訊號失真，基於該等對應層級，自該模型庫選擇分別用於該等電路元件之訊號失真模型，其中，各特定訊號失真模型包括決定基板產生訊號失真之特定示意表徵，該基板產生訊號失真出現在特定積體電路層級裡特定電路元件的輸出處，且其中，各特定訊號失真模型包括：代表該電路元件的第一電阻之第一電阻器；代表在該半導體基板之部分中反轉電荷層的第二電阻之第二電阻器，其在該第一電阻器下面對準；及代表由該第一電阻器、該第二電阻器、及介於該第一電阻器與該第二電阻器間之絕緣體所呈現的電容之電容器；以及將該等訊號失真模型併入該布局萃取網表，且該處理器更包括：使用該布局萃取網表進行模擬以產生該積體電路之效能模型；基於該效能模型判斷該積體電路是否符合至少一個效能要求；當該積體電路無法符合該效能要求時，修改該設計布局並重複該布局萃取網表之產生、該等模擬之進行、以及該積體電路是否符合至少一個效能要求之判斷；以及當該積體電路符合該至少一個效能要求時，發佈該設計布局作為最終設計布局及根據該最終設計布局製造積體電路晶片。
  9. 如申請專利範圍第8項所述之系統，該耦合係藉由與該半導體基板之非線性電容性耦合、及穿過該半導體基板之非線性電阻的其中至少一者進行特性分析。
  10. 如申請專利範圍第8項所述之系統，其更包含在將該等訊號失真模型併入該布局萃取網表之前，先對於所具有尺寸比用於開發該訊號失真模型之預定尺寸更大之任何電路元件，比例換算任何訊號失真模型。
  11. 如申請專利範圍第8項所述之系統，該積體電路係依照特定技術節點設計，並且該多個特定階訊號失真模型係使用針對該特定技術節點所產生之測試晶圓依經驗判定。
  12. 如申請專利範圍第8項所述之系統，該半導體基板包含絕緣體上覆半導體，使得絕緣體層置於該等電路元件與該半導體基板間，並且反轉電荷層是建立在與介於該絕緣體層與該半導體基板間之介面相鄰之該半導體基板中。
  13. 如申請專利範圍第12項所述之系統，該等電路元件為該絕緣體層上之半導體層上面不同層級中之訊號導線，並且該模型庫中之該多個特定階訊號失真模型各與該等不同層級之對應者相關聯。
  14. 如申請專利範圍第8項所述之系統，該第一電阻器具有固定電阻，該第二電阻器具有為電壓相依性之非線性可變電阻，以及該電容器具有為電壓相依性之非線性可變電容。
  15. 一種電腦程式產品，其包含體現有程式指令之電腦可讀儲存媒體，該等程式指令可藉由處理器執行以令該處理器進行一種方法，該方法包含：自記憶體存取半導體基板上之積體電路之設計布局、及具有多個特定階訊號失真模型之模型庫；產生該積體電路之布局萃取網表，該布局萃取網表之產生包含：分析該設計布局以識別具輸出處之電路元件，其中，在該等輸出處的輸出訊號因與該半導體基板耦合或通過該半導體基板而經受訊號失真，並進一步識別該積體電路內該等電路元件之對應層級；為了決定該等訊號失真，基於該等對應層級，自該模型庫選擇分別用於該等電路元件之訊號失真模型，其中，各特定訊號失真模型包括決定基板產生訊號失真之特定示意表徵，該基板產生訊號失真出現在特定積體電路層級裡特定電路元件的輸出處，且其中，各特定訊號失真模型包括：代表該電路元件的第一電阻之第一電阻器；代表在該半導體基板之部分中反轉電荷層的第二電阻之第二電阻器，其在該第一電阻器下面對準；及代表由該第一電阻器、該第二電阻器、及介於該第一電阻器與該第二電阻器間之絕緣體所呈現的電容之電容器；以及將該等訊號失真模型併入該布局萃取網表；使用該布局萃取網表進行模擬以產生該積體電路之效能模型；基於該效能模型判斷該積體電路是否符合至少一個效能要求；當該積體電路無法符合該效能要求時，修改該設計布局並重複下列程序：產生該布局萃取網表、進行該等模擬、以及判斷該積體電路是否符合該至少一個效能要求；以及當該積體電路符合該至少一個效能要求時，發佈該設計布局作為最終設計布局及根據該最終設計布局製造積體電路晶片。
  16. 如申請專利範圍第15項所述之電腦程式產品，該耦合係藉由與該半導體基板之非線性電容性耦合、及穿過該半導體基板之非線性電阻的其中至少一者進行特性分析。
  17. 如申請專利範圍第15項所述之電腦程式產品，該方法更包含在將該等訊號失真模型併入該布局萃取網表之前，先對於所具有尺寸比用於開發該訊號失真模型之預定尺寸更大之任何電路元件，比例換算任何訊號失真模型。
  18. 如申請專利範圍第15項所述之電腦程式產品，該積體電路係依照特定技術節點設計，並且該多個特定階訊號失真模型係使用針對該特定技術節點所產生之測試晶圓依經驗判定。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10223483B1 (en) * 2016-12-23 2019-03-05 Intel Corporation Methods for determining resistive-capacitive component design targets for radio-frequency circuitry
TWI664546B (zh) * 2018-06-21 2019-07-01 瑞昱半導體股份有限公司 時脈樹合成方法
US20240118964A1 (en) * 2022-10-05 2024-04-11 Nanya Technology Corporation Fault analysis device and fault analysis method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5682336A (en) * 1995-02-10 1997-10-28 Harris Corporation Simulation of noise behavior of non-linear circuit
US20080028353A1 (en) * 2006-07-18 2008-01-31 Ning Lu Method for treating parasitic resistance, capacitance, and inductance in the design flow of integrated circuit extraction, simulations, and analyses
US8698244B2 (en) * 2009-11-30 2014-04-15 International Business Machines Corporation Silicon-on-insulator (SOI) structure configured for reduced harmonics, design structure and method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291322B1 (en) 1999-03-04 2001-09-18 Snaketech, Inc. Method for modeling noises in an integrated circuit
US6617750B2 (en) * 1999-09-21 2003-09-09 Rockwell Automation Technologies, Inc. Microelectricalmechanical system (MEMS) electrical isolator with reduced sensitivity to inertial noise
US7480879B2 (en) * 2005-09-19 2009-01-20 Massachusetts Institute Of Technology Substrate noise tool
CN101317180A (zh) * 2005-12-02 2008-12-03 Nxp股份有限公司 提供ic设计的方法以及ic设计工具
KR100749753B1 (ko) * 2006-08-08 2007-08-17 삼성전자주식회사 게이트 레벨에서의 동적 시뮬레이션 방법, 게이트 레벨의 시뮬레이션 장치, 집적 회로의 디자인 방법, 전압 섬을 포함하는 집적 회로 칩에 대한 디자인 방법 및 칩 설계 방법
US8891615B2 (en) * 2008-01-08 2014-11-18 Qualcomm Incorporated Quantization based on rate-distortion modeling for CABAC coders
US8471340B2 (en) 2009-11-30 2013-06-25 International Business Machines Corporation Silicon-on-insulator (SOI) structure configured for reduced harmonics and method of forming the structure
US8674472B2 (en) 2010-08-10 2014-03-18 International Business Machines Corporation Low harmonic RF switch in SOI

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5682336A (en) * 1995-02-10 1997-10-28 Harris Corporation Simulation of noise behavior of non-linear circuit
US20080028353A1 (en) * 2006-07-18 2008-01-31 Ning Lu Method for treating parasitic resistance, capacitance, and inductance in the design flow of integrated circuit extraction, simulations, and analyses
US8698244B2 (en) * 2009-11-30 2014-04-15 International Business Machines Corporation Silicon-on-insulator (SOI) structure configured for reduced harmonics, design structure and method

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