TWI618239B - 頂接觸結構及其製造方法 - Google Patents

Abstract

本揭露提供一種頂接觸結構。此頂接觸結構包括基板。此基板包括第一半導體層，絕緣層形成於第一半導體層上，以及第二半導體層形成於絕緣層上。此頂接觸結構亦包括第一溝槽及第二溝槽形成於第二半導體層中，且分別沿第一方向及第二方向延伸。第一溝槽與第二溝槽於一交會點連接。此頂接觸結構亦包括絕緣材料，填入第一溝槽及第二溝槽中。此頂接觸結構亦包括接觸插塞，形成於交會點且直接接觸第一半導體層。本揭露亦提供一種頂接觸結構的製造方法。

Description

頂接觸結構及其製造方法

本發明係有關於一種半導體裝置，且特別係有關於一種頂接觸結構及其製造方法。

在半導體裝置中，可利用深溝隔離結構與基板中的絕緣層形成封閉的隔離區域，將內部元件與外部元件電性隔離，以避免互相干擾。需要對上述隔離區域施加偏壓或接地時，可在基板中形成底接觸結構(bottom side contact structure)或頂接觸結構(top side contact structure)。

在現有技術中，不論是底接觸結構或頂接觸結構，皆需要使用額外的光罩以定義接觸孔的位置。因此，業界需要一種新穎的接觸結構及其製造方法，以降低製程複雜度及製造成本。

本揭露之一實施例係揭示一種頂接觸結構，包括：基板，此基板包括第一半導體層，絕緣層形成於第一半導體層上，以及第二半導體層形成於絕緣層上；第一溝槽沿第一方向延伸，形成於第二半導體層中；第二溝槽沿第二方向延伸，形成於第二半導體層中，其中第一溝槽與第二溝槽於一交會點連接；絕緣材料，填入第一溝槽及第二溝槽中；接觸插塞， 形成於交會點且直接接觸第一半導體層。

本揭露之另一實施例係揭示一種頂接觸結構的製造方法，包括：提供基板，其中基板包括第一半導體層，絕緣層形成於第一半導體層上，以及第二半導體層形成於絕緣層上；形成第一溝槽於第二半導體層中且沿第一方向延伸；形成第二溝槽於第二半導體層中且沿第二方向延伸，其中第一溝槽與第二溝槽於交會點連接；填入絕緣材料於第一溝槽及第二溝槽中；形成接觸插塞於交會點，其中接觸插塞直接接觸第一半導體層。

為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，作詳細說明如下：

10‧‧‧第一方向

20‧‧‧第二方向

100、200、500‧‧‧頂接觸結構

102‧‧‧第一溝槽(第一深溝隔離結構)

102a、102b、104a、106a‧‧‧突出部分

104‧‧‧第二溝槽(第二深溝隔離結構)

106‧‧‧第三溝槽(第三深溝隔離結構)

108‧‧‧第四溝槽(第四深溝隔離結構)

110、110-1、110-2、110-3、110-4‧‧‧交會點

201‧‧‧基板

202‧‧‧第一半導體層

204‧‧‧絕緣層

205‧‧‧溝槽

206‧‧‧第二半導體層

208‧‧‧硬罩幕層

210‧‧‧圖案化光阻層

212‧‧‧絕緣材料

214‧‧‧佈植區

215‧‧‧接觸孔

216‧‧‧接觸插塞

218‧‧‧介電層

220‧‧‧通孔插塞

222‧‧‧導線

R‧‧‧區域

W1、W2‧‧‧寬度

M1‧‧‧第一導電材料

M2‧‧‧第二導電材料

T‧‧‧厚度

θ‧‧‧夾角

第1圖為一些實施例之頂接觸結構的上視示意圖。

第2圖為第1圖中區域R的放大上視示意圖。

第3A圖至第3H圖為一些實施例之頂接觸結構之各個製程階段的剖面示意圖。

第4圖為一些實施例之頂接觸結構之一製程階段的剖面示意圖。

第5圖為另一些實施例之頂接觸結構的上視示意圖。

為使本發明之上述和其他目的、特徵、優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。然而，任何所屬技術領域中具有通常知識者將會瞭 解本發明中各種特徵結構僅用於說明，並未依照比例描繪。事實上，為了使說明更加清晰，可任意增減各種特徵結構的相對尺寸比例。在說明書全文及所有圖式中，相同的參考標號是指相同的特徵結構。

本揭露提供一種頂接觸結構及其製造方法，第1圖為第1圖為一些實施例之頂接觸結構100的上視示意圖。

請參照第1圖，頂接觸結構100可包括第一溝槽102、第二溝槽104、第三溝槽106、第四溝槽108以及位於第一溝槽102與第二溝槽104連接位置的交會點110。第一溝槽102、第二溝槽104、第三溝槽106及第四溝槽108具有高深寬比(例如，深寬比大於10)，且可填入絕緣材料至溝槽中，以形成深溝隔離結構(deep trench isolation,DTI)。因此，在本揭露中，溝槽102、104、106及108亦可稱為深溝隔離結構(DTI)102、104、106及108。

在本實施例中，第一溝槽102、第二溝槽104、第三溝槽106及第四溝槽108在上視圖中形成一封閉的矩形，如第1圖所示。此封閉的矩形所包圍的區域中可包括各種半導體元件，因此可稱為元件區。由於溝槽102、104、106及108後續將形成深溝隔離結構102、104、106及108，因此可使位於元件區中的元件與外部元件電性隔離。應可理解的是，第1圖所繪示的溝槽102、104、106及108之數量及其排列方式僅用於說明，並非用以限定本發明。舉例而言，在其他實施例中，溝槽102、104、106及108可排列而在上視圖中形成梯形(trapezoid)、菱形(rhombus)平行四邊形(parallelogram)或其他不規則四邊形 (irregular quadrilateral)。舉例而言，在其他實施例中，可形成三條、五條或其他任意數量之溝槽，且這些溝槽在上視圖中形成一封閉的多邊形。

請參照第1圖，交會點110位於第一溝槽102與第二溝槽104的連接位置。在後續製程中，接觸插塞將會自對準形成於交會點110的中心，此部分將於下文中詳細討論。

請參照第2圖，其繪示第1圖中區域R的放大上視示意圖。第一溝槽102係沿著第一方向10延伸，第二溝槽104係沿著第二方向20延伸，第一方向10與第二方向20具有一夾角θ。需注意的是，夾角θ過大或過小，都會對後續形成接觸插塞的步驟造成不良的影響，此部分將於下文中詳細討論。在一些實施例中，夾角θ為30-150度。在其他實施例中，夾角θ為60-120度。在本實施例中，夾角θ為90度。

第3A圖至第3H圖為一些實施例之頂接觸結構200之各個製程階段的剖面示意圖。第3A圖至第3H圖是沿著第2圖中的剖線A-A’所繪製。

請參照第3A圖，形成硬罩幕層208於基板201，且形成圖案化光阻層210於硬罩幕層208上。在一些實施例中，基板201可包括絕緣層上覆矽(silicon on insulator,SOI)的結構。基板201中的絕緣層204與後續的深溝隔離結構可形成電性絕緣的封閉區域，此電性絕緣的封閉區域對應於上述的元件區。如此一來，位於元件區中的元件可與外部元件電性隔離。在本實施例中，基板201可包括第一半導體層202、絕緣層204及第二半導體層206由下而上依序堆疊的結構。在一些實施例中， 第一半導體層202與第二半導體層206可各自包括矽、鍺、矽鍺、III-V族材料(例如，砷化鎵、砷化銦)、II-VI族材料(例如，硒化鋅、硫化鋅)或其他合適之半導體材料，且可利用磊晶成長(epitaxially grown)或其他的方法形成。在一些實施例中，絕緣層204可包括埋入式氧化物(buried oxide,BOX)，且可利用離子佈植及退火製程形成。

硬罩幕層208可包括氧化物、氮化物、氮氧化物、其他合適的介電材料或上述之組合。在後續的製程中，硬罩幕層208將作為蝕刻基板201的罩幕。

圖案化光阻層210用以定義出第1圖中的溝槽102、104、106及108。可在塗佈光阻後，藉由微影製程或其他合適的製程形成圖案化光阻層210。

請參照第3B圖，在形成圖案化光阻層210之後，利用圖案化光阻層210為遮罩，對硬罩幕層208及第一半導體層202實施蝕刻製程。可藉由蝕刻製程穿過硬罩幕層208及第一半導體層202以形成溝槽205，直到暴露出絕緣層204的上表面。由於第3B圖是沿著第2圖中剖線A-A’的剖面示意圖，因此溝槽205係對應於第一溝槽102與第二溝槽104之交會點110。蝕刻製程可包括乾式蝕刻。在一些實施例中，蝕刻製程可為反應性離子蝕刻(reactive ion etch,RIE)，如此可形成具有較高深寬比的溝槽205，以利於後續形成深溝隔離結構。

請參照第3C圖，在形成溝槽205之後，順應性地沉積絕緣材料212於硬罩幕層208的表面上，並且填入溝槽205中。如第3C圖所繪示，絕緣材料212位於硬罩幕層208表面上並 且位於溝槽205側壁及底部上。絕緣材料212可包括氧化物、氮化物、氮氧化物、碳化物、其他合適之材料或上述之組合。可利用合適的製程沉積絕緣材料212，例如，常壓化學氣相沉積(atmospheric pressure chemical vapor deposition,APCVD)製程、高密度電漿化學氣相沉積(high density plasma chemical vapor deposition,HDP-CVD)、流動式化學氣相沉積(flow-able CVD)或其他類似之製程。在一些實施例中，絕緣材料212為氧化物，且係利用高密度電漿化學氣相沉積製程沉積絕緣材料212。

在本實施例中，位於第一溝槽102與第二溝槽104之連接位置的溝槽205並未被絕緣材料212完全填滿，因此形成接觸孔215於溝槽205的中心處，如第3C圖所繪示。接觸孔215在後續製程中將形成頂接觸結構。

第4圖為一些實施例之頂接觸結構200之一製程階段的剖面示意圖。第4圖與第3C圖係對應於相同製程階段(即，沉積絕緣材料212之後)，差別在於第4圖是沿著第2圖中的剖線B-B’所繪製。請參照第4圖，位於第一溝槽102與第二溝槽104之連接位置以外的溝槽205被絕緣材料212完全填滿，因此並未形成接觸孔於溝槽205中。

請參照第2圖，在本實施例中，第一溝槽102與第二溝槽104具有相同的寬度W1。在第一溝槽102與第二溝槽104之連接位置的溝槽具有對角線寬度W2，由於夾角θ為90度，根據三角函數計算的結果，對角線寬度W2應為寬度W1的1.1414倍。再者，因為蝕刻所導致的角落圓化效應，使第一溝 槽102與第二溝槽104之連接位置的溝槽被拓寬。因此，對角線寬度W2大於寬度W1的1.1414倍。

本揭露藉由控制絕緣材料212的沉積厚度，使位於第一溝槽102與第二溝槽104之交會點的溝槽205並未被絕緣材料212完全填滿，同時完全填滿交會點以外的第一溝槽102與第二溝槽104。如此一來，可在不額外使用光罩的前提下，使接觸孔215自對準地形成於第一溝槽102與第二溝槽104之交會點的中心處。

請繼續參照第2圖，為了使接觸孔形成於第一溝槽與第二溝槽之交會點，第一溝槽之寬度與第二溝槽之寬度的比例必須維持在特定的範圍內。第一溝槽之寬度與第二溝槽之寬度的比例過高或過低，皆會使位於交會點的溝槽對角線寬度並未明顯寬於第一及第二溝槽的寬度。如此一來，將導致第一溝槽與第二溝槽之交會點完全被絕緣材料填滿，而無法形成接觸孔。在一些實施例中，第一溝槽之寬度對第二溝槽之寬度比例為0.8-1.2。在一些實施例中，第一溝槽之寬度與第二溝槽之寬度大抵相同。

再者，請參照第2圖，為了使接觸孔形成於第一溝槽與第二溝槽之交會點，第一方向10與第二方向20的夾角θ必須維持在特定的範圍內。夾角θ過大或過小，皆會使位於交會點的溝槽對角線寬度並未明顯寬於第一及第二溝槽的寬度。同樣地，將導致第一溝槽與第二溝槽之交會點完全被絕緣材料填滿，而無法形成接觸孔。在一些實施例中，夾角θ為30-150度。在其他實施例中，夾角θ為60-120度。在本實施例中，夾角θ 為90度。

本案發明人發現第二半導體層的厚度T與溝槽寬度W1的比例(T/W1)也是影響接觸孔形成的重要參數之一。當第二半導體層的厚度T與溝槽寬度W1的比例(T/W1)越高，則越難以控制絕緣材料的填洞能力。亦即，填入溝槽側壁的絕緣材料厚度不均勻。若溝槽側壁的絕緣材料太厚，則位於兩側壁的絕緣材料可能彼此連接，因而導致接觸孔無法形成於第一溝槽與第二溝槽之交會點。若溝槽側壁的絕緣材料太薄，則絕緣效果不佳，因而可能導致漏電流等問題。此外，第二半導體層的厚度T與溝槽寬度W1的比例(T/W1)越高，則越難以蝕刻接觸孔底部的絕緣材料及其下方的絕緣層。如此一來，將導致無法露出第一半導體層，亦無法使基板電性連接到後續形成的接觸插塞。在一些實施例中，第二半導體層的厚度T為第一溝槽之寬度W1的1-8倍(即，T/W1=1-8)。在一些實施例中，第二半導體層的厚度T為第一溝槽之寬度W1的3-6倍(即，T/W1=3-6)。

接著請參照第3D圖，在沉積絕緣材料212之後，進行一回蝕刻製程，以移除接觸孔215下方的絕緣材料212及絕緣層204，直到暴露出第一半導體層204的上表面。此回蝕刻製程亦可同時移除硬罩幕層208上方的絕緣材料212。此回蝕刻製程使接觸孔215向下延伸穿過絕緣層204，並且暴露出第一半導體層204的上表面。接著，進行佈植製程，以在第一半導體層202的暴露表面下方形成佈植區214。接著，進行退火製程，以活化佈植區214的摻質。經過退火製程後，佈植區214的電阻值降低，因此可與後續形成的接觸插塞電性連接。

請參照第3E圖，沉積第一導電材料M1於硬罩幕層208及絕緣材料212上，並且填入接觸孔215中。第一導電材料M1可包括經摻雜的多晶矽(doped poly silicon)、金屬、合金、金屬矽化物或其他合適之材料。可利用合適的製程沉積第一導電材料M1，例如，化學氣相沉積、物理氣相沉積、原子層沉積或其他類似之製程。

請參照第3F圖，進行平坦化製程(例如，化學機械研磨製程)，以移除位於接觸孔215以外之多餘的第一導電材料M1，藉此形成接觸插塞216於第一溝槽102與第二溝槽104之交會點110。接觸插塞216直接接觸第一半導體層202，且電性連接至位於第一半導體層202中的佈植區214，以利於後續對基板201施加偏壓或接地。

請參照第3G圖，形成一介電層218於硬罩幕層208、絕緣材料212及接觸插塞216上。介電層218可保護並且電形隔絕元件區的上表面。介電層218的材料可包括氧化物、氮化物、碳化物或其他合適之材料。

請參照第3G圖，進行圖案化製程，以在介電層218中對應於接觸插塞216的位置形成通孔。接著，沉積第二導電材料M2於介電層218上，並且填入通孔中。之後，對第二導電材料M2進行圖案化製程，以形成通孔插塞220及導線222。基板201可藉由接觸插塞216、通孔插塞220及導線222電性連接至外部裝置。形成第二導電材料M2的方法與材料可與形成第一導電材料M1的方法與材料相同或相似，在此不再詳述。

在習知技術中，底接觸結構是在基板的背側(即， 相對於基板上形成元件的前側)形成接觸孔，再填入導電材料而形成。為了製作底接觸結構，必須形成額外的保護層或介電層於基板的背側，並且必須使用額外的光罩圖案化上述保護層或介電層，以在所需的位置形成電性接觸點。因此，底接觸結構的製程複雜度及製造成本皆很高。

再者，頂接觸結構是在基板的前側(即，基板上形成元件的一側)形成接觸孔，再填入導電材料而形成。在習知技術中，為了形成頂接觸結構，仍需要額外的光罩以定義接觸孔的位置。此外，形成於元件區之中的頂接觸結構將會佔用可供元件使用的有效面積，不利於半導體裝置的小型化。

本揭露所提供的頂接觸結構之製造方法係將頂接觸結構的製程與深溝隔離結構的製程整合，相較於習知的底接觸結構或頂接觸結構，能夠減少光罩的使用，進而大幅降低製程複雜度及製造成本。再者，本揭露所提供的頂接觸結構係形成於深溝隔離結構中，不會佔用可供元件使用的有效面積，因而有助於半導體裝置的小型化。

請參照回第1圖，溝槽102、104、106及108形成一封閉的矩形。第一溝槽102包括突出部分102a朝向此封閉的矩形之外側延伸。同樣地，第二溝槽104包括突出部分104a朝向此封閉的矩形之外側延伸。如上所述，因為蝕刻所導致的角落圓化效應，使位於第一溝槽102與第二溝槽104之交會點的溝槽被拓寬。在本實施例中，第一溝槽102及第二溝槽104各自包括突出部分102a及突出部分104a，因此第一溝槽102及第二溝槽104在交會點110處呈現十字形排列。由於交會點110的四個角 落皆會被圓化，因此交會點110的對角線寬度可明顯增加。如此一來，使對角線寬度與溝槽寬度的差異值增加，因而有助於在交會點110形成接觸孔。

第5圖為另一些實施例之頂接觸結構500的上視示意圖。如第5圖所繪示，在交會點110-1，第一溝槽102與第二溝槽104各自包括突出部分102a及104a朝向此封閉的矩形之外側延伸。在交會點110-2，第一溝槽102包括突出部分102a朝向此封閉的矩形之外側延伸，第三溝槽106不具有朝向此封閉的矩形之外側延伸的突出部分。同樣地，在交會點110-3，第三溝槽106包括突出部分106a朝向此封閉的矩形之外側延伸，第四溝槽108不具有朝向此封閉的矩形之外側延伸的突出部分。在交會點110-4，第二溝槽104與第四溝槽108皆不具有朝向此封閉的矩形之外側延伸的突出部分。在本實施例中，彼此連接的兩條溝槽在交會點110-2、110-3呈現T字形排列，而在交會點110-4呈現L字形排列。在交會點110-2、110-3及110-4，由於位於對角的兩個角落只有其中一個角落會被圓化，因此其對角線寬度增加的程度低於交會點110-1。如欲在交會點110-2、110-3及110-4形成接觸孔，則上述參數(例如，溝槽寬度的比例、夾角θ及第二半導體層的厚度與溝槽寬度的比例)的控制就顯得更為重要。

應可理解的是，第5圖所繪示的溝槽102、104、106及108之排列方式僅用於說明，並非用以限定本發明。舉例而言，在其他實施例中，在每個交會點可各自包括零個、一個或兩個突出部分。

此外，若突出部分的長度太短，則角落圓化的效果不佳，可能導致對角線寬度無法明顯增加。若突出部分的長度太短，則可能佔用可供元件使用的有效面積，不利於半導體裝置的小型化。在一些實施例中，突出部分的長度為0.2-5μm。在一些實施例中，突出部分的長度為0.5-2μm。

依據本揭露之一些實施例，可形成多條沿著第一方向延伸的溝槽及多條沿著垂直於第一方向之第二方向延伸的溝槽。在這樣的實施例中，可形成多個呈現陣列排列的矩形元件區，且可在每一個溝槽交會點形成上述頂接觸結構。如此一來，可大幅簡化製程並且降低製造成本。

相較於習知技術，本揭露所提供之頂接觸結構的製造方法的優點在於整合頂接觸結構的製程與深溝隔離結構的製程，因此能夠減少光罩的使用，進而大幅降低製程複雜度及製造成本。再者，本揭露所提供的頂接觸結構係形成於深溝隔離結構中，不會佔用可供元件使用的有效面積，因此有助於半導體裝置的小型化。

雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (20)

1. 一種頂接觸結構，包括：一基板，其中該基板包括一第一半導體層，一絕緣層形成於該第一半導體層上，以及一第二半導體層形成於該絕緣層上；一第一溝槽沿一第一方向延伸，形成於該第二半導體層中；一第二溝槽沿一第二方向延伸，形成於該第二半導體層中，其中該第一溝槽與該第二溝槽於一交會點連接；一絕緣材料，填入該第一溝槽及該第二溝槽中；以及一接觸插塞，形成於該交會點且直接接觸該第一半導體層。
2. 如申請專利範圍第1項所述之頂接觸結構，其中該第一方向與該第二方向的夾角為60-120度。
3. 如申請專利範圍第1項所述之頂接觸結構，其中該接觸插塞自對準形成於該交會點之中心。
4. 如申請專利範圍第1項所述之頂接觸結構，其中該第一溝槽之寬度與該第二溝槽之寬度相同。
5. 如申請專利範圍第4項所述之頂接觸結構，其中該第二半導體層的厚度為該第一溝槽之寬度的3-6倍。
6. 如申請專利範圍第1項所述之頂接觸結構，其中該第一溝槽之寬度對該第二溝槽之寬度比例為0.8-1.2。
7. 如申請專利範圍第1項所述之頂接觸結構，更包括至少一個溝槽形成於該第二半導體層中，其中該第一溝槽、該第 二溝槽及該至少一個溝槽在上視圖中形成一封閉的多邊形。
8. 如申請專利範圍第7項所述之頂接觸結構，其中該第一溝槽在上視圖中更包括一突出部分朝該封閉的多邊形之外側延伸。
9. 如申請專利範圍第8項所述之頂接觸結構，其中該突出部分的長度為0.5-2μm。
10. 如申請專利範圍第7項所述之頂接觸結構，其中該第一溝槽及該第二溝槽皆不具有朝該封閉的多邊形之外側延伸的一突出部分。
11. 如申請專利範圍第1項所述之頂接觸結構，更包括：一介電層，形成於該第二半導體層上；一通孔，形成於介電層中且對應於該接觸孔；以及一通孔插塞，填入該通孔中且直接接觸該接觸插塞。
12. 一種頂接觸結構的製造方法，包括：提供一基板，其中該基板包括一第一半導體層，一絕緣層形成於該第一半導體層上，以及一第二半導體層形成於該絕緣層上；形成一第一溝槽於該第二半導體層中且沿一第一方向延伸；形成一第二溝槽於該第二半導體層中且沿一第二方向延伸，其中該第一溝槽與該第二溝槽於一交會點連接；填入一絕緣材料於該第一溝槽及該第二溝槽中；以及形成一接觸插塞於該交會點，其中該接觸插塞直接接觸該 第一半導體層。
13. 如申請專利範圍第12項所述之頂接觸結構的製造方法，其中形成該接觸插塞的步驟包括：順應性地沉積該絕緣材料於該第一溝槽及該第二溝槽之該交會點的一底部與一側壁；進行一回蝕刻製程，以移除位於該底部的該絕緣材料及其下方之該絕緣層，以形成一露出該第一半導體層之接觸孔；以及填入一導電材料至該接觸孔中以形成該接觸插塞。
14. 如申請專利範圍第12項所述之頂接觸結構的製造方法，其中該第一方向與該第二方向具有一夾角為60-120度。
15. 如申請專利範圍第12項所述之頂接觸結構的製造方法，其中該第二半導體層的厚度為該第一溝槽之寬度的3-6倍。
16. 如申請專利範圍第12項所述之頂接觸結構的製造方法，更包括形成至少一個溝槽於該第二半導體層中，其中該第一溝槽、該第二溝槽及該至少一個溝槽在上視圖中形成一封閉的多邊形。
17. 如申請專利範圍第16項所述之頂接觸結構的製造方法，其中該第一溝槽在上視圖中更包括一突出部分朝該封閉的多邊形之外側延伸。
18. 如申請專利範圍第17項所述之頂接觸結構的製造方法，其中該突出部分的長度為0.5-2μm。
19. 如申請專利範圍第16項所述之頂接觸結構的製造方法， 其中該第一溝槽及該第二溝槽皆不具有朝該封閉的多邊形之外側延伸的一突出部分。
20. 如申請專利範圍第12項所述之頂接觸結構的製造方法，更包括：形成一介電層於該第二半導體層上；以及形成一通孔插塞於該介電層中且直接接觸該接觸插塞。