TWI618076B - 用於記憶體之塊狀冗餘架構 - Google Patents

用於記憶體之塊狀冗餘架構 Download PDF

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Abstract

一種積體電路(IC)包括可定址記憶體區塊以及至少一冗餘記憶體區塊。一記憶體區塊包括兩個或兩個以上記憶體塊。該IC亦包括冗餘控制單元。包括控制電路，以基於該等冗餘控制單元，代替該等可定址記憶體區塊中之一者的一第一重映射塊而存取一冗餘記憶體區塊之一第一塊，及代替該等可定址記憶體區塊中之一者的一第二重映射塊而存取一冗餘記憶體區塊之一第二塊。

Description

用於記憶體之塊狀冗餘架構 發明領域
本發明之主題大體係關於半導體積體電路，且更特定而言，係關於用於記憶體裝置中之冗餘記憶體單元之一架構，該等記憶體裝置包括利用三維電路技術之記憶體裝置。
發明背景
包括專用記憶體裝置之一些積體電路(IC)包括記憶體單元之區塊。雖然傳統記憶體裝置按二維陣列組織該等單元，但是一些裝置可包括單元之三維陣列。在一些三維快閃記憶體中，可垂直建置NAND串，將該串之個別場效電晶體(FET)堆疊於彼此之上，從而使該串自基板向外延伸。此等架構可於快閃記憶體裝置中提供非常高之位元密度。此等較大三維結構之副作用在於：由於缺陷之數目可與各種層之總面積成比例，且三維記憶體可具有許多層，因此可含有缺陷之總面積遠大於具有類似大小之二維陣列，導致製造之良率較低。
冗餘記憶體單元已用以改善良率。在一些架構中，已提供額外記憶體單元以實施諸如漢明碼之錯誤校正碼，以校正記憶體陣列之字或其他大小之並列存取中的單一位元錯誤，或甚至多位元錯誤。其他架構已包括記憶體陣列之可進行映射以代替被認為有缺陷之完整列或行的冗餘列或行。
依據本發明之一實施例，係特地提出一種積體電路，其包含：兩個或兩個以上可定址記憶體區塊及至少一冗餘記憶體區塊，其中記憶體區塊分別至少包含一第一砌塊之一第一記憶體塊及一第二砌塊之一第二記憶體塊；冗餘控制單元；控制電路，其基於儲存於該等冗餘控制單元中之資訊，代替該兩個或兩個以上可定址記憶體區塊中之一者的一第一重映射塊而存取該至少一冗餘記憶體區塊的一第一冗餘塊，及代替該兩個或兩個以上可定址記憶體區塊中之一者的一第二重映射塊而存取該至少一冗餘記憶體區塊的一第二冗餘塊。
100‧‧‧記憶體塊
101、102、420、421、422、423、424、425、426、427‧‧‧塊字線
103、104、410‧‧‧通過閘
106、107、108、109‧‧‧記憶體單元
110‧‧‧區塊位址
111、112、490、491、492、493、494、495、496、497‧‧‧區塊字線
113、114‧‧‧塊位元線
115、120、121、122、415‧‧‧塊啟用線
130A、330A、330B‧‧‧砌塊0
130B、131B、132B‧‧‧砌塊
131A、331A、331B‧‧‧砌塊1
132A、332A、332B‧‧‧砌塊2
140A‧‧‧可定址區塊0
140B、141B、142B、143B‧‧‧可定址記憶體區塊
141A‧‧‧可定址區塊1
142A‧‧‧可定址區塊2
143A‧‧‧可定址區塊3
144A‧‧‧冗餘區塊4/冗餘記憶體區塊
144B、145B‧‧‧冗餘記憶體區塊
145A‧‧‧冗餘區塊5/冗餘記憶體區塊
150、150A、150B、151A、151B、152A、152B、350A、350B、351A、351B、352A、352B‧‧‧塊控制電路
160A、360A、360B‧‧‧頁面緩衝區
170‧‧‧砌塊冗餘控制單元
171‧‧‧第一啟用位元
172‧‧‧第一代替位址
173‧‧‧第二啟用位元
174‧‧‧第二代替位址
180‧‧‧砌塊之塊選擇器電路
181、183‧‧‧比較器
185‧‧‧NOR閘
187‧‧‧解碼器
199A、199B、300A、300B‧‧‧記憶體陣列
200‧‧‧流程圖
301、302、304、305、306‧‧‧缺陷
342A‧‧‧Blk2
400‧‧‧記憶體陣列
401‧‧‧基板
402‧‧‧源線
403、404‧‧‧位元線
411、412‧‧‧控制線
429、430‧‧‧行/串
439、449、459、469、479‧‧‧行
500‧‧‧電子系統
501‧‧‧處理器
502‧‧‧外部連接
503‧‧‧控制/位址線
504‧‧‧資料線
510‧‧‧記憶體裝置
511‧‧‧控制電路
512‧‧‧位址電路
513‧‧‧I/O電路
517‧‧‧記憶體陣列
518‧‧‧寫入緩衝區
519‧‧‧讀取緩衝區
600‧‧‧流程圖
Ch00、Ch01、Ch02、Ch03、Ch10、Ch11、Ch12、Ch13、Ch20、Ch21、Ch22、Ch23、RD04、RD05、RD14、RD15、RD24、RD25‧‧‧塊
WL0、WL1‧‧‧全域字線
併入本說明書中且構成本說明書之一部分的隨附圖式說明各種實施例。連同一般描述，該等圖式用以解釋不同原理。在圖式中：圖1A為具有一塊狀冗餘架構之一記憶體陣列之一實施例的高階方塊圖；圖1B、1C及1D為圖1A之記憶體陣列之實施例的更 詳細的方塊圖；圖2為用於在存取期間重映射記憶體之冗餘塊之實施例的流程圖；圖3A及3B為展示在實施例中存取記憶體塊之方式的圖；圖4A為具有一塊狀冗餘架構之一三維記憶體陣列的截面側視圖；圖4B為圖4A之三維記憶體陣列之一部分的示意圖；圖5為使用一塊狀冗餘架構之一電子系統之一實施例的方塊圖；且圖6為用以測試一IC之一方法的實施例的流程圖。
較佳實施例之詳細說明
在以下詳細描述中，以實例之方式闡述了大量具體細節，以便提供對相關教示之全面理解。然而，熟習此項技術者應瞭解，可在沒有此等細節的情況下實踐本教示。在其他情況中，已在無細節之情況下以相對較高階描述熟知之方法、程序及組件，以便避免不必要地混淆本發明概念之態樣。若干描述性術語及片語用於描述本發明之各種實施例。除非本說明書中給定一不同定義，否則此等描述性術語及片語用以向熟習此項技術者傳達一般達成一致之意義。現詳細參考隨附圖式中所說明且於下文中進行論述之實例。
圖1A為具有一塊狀冗餘架構之一記憶體陣 列199A之一實施例的高階方塊圖。記憶體陣列199A可為二維記憶體陣列或三維記憶體陣列，且可使用任一類型之半導體記憶技術，該等半導體記憶技術包括(但不限於)浮動閘極快閃記憶體、電荷捕集快閃記憶體、相變記憶體、具有開關之相變記憶體、電阻式記憶體、雙向記憶體(ovonic memory)、鐵電電晶體隨機存取記憶體(FeTRAM)、奈米線技術記憶體及其他記憶技術。使用3D技術之一種類型的記憶體為堆疊式NAND快閃記憶體，其在以NAND方式佈線之垂直堆疊中堆疊多個浮動閘極或電荷捕集快閃記憶體單元。在一些實施例中可使用堆疊式NAND快閃記憶體來形成陣列199A。
記憶體陣列199A可經配置作為記憶體塊。記憶體塊為具有共同本端字線或塊字線及共同本端位元線或塊位元線之記憶體陣列。記憶體塊之不同實施例展示於圖1B與圖4B中。記憶體陣列199A可以組織為記憶體塊之陣列，記憶體塊被組織為可被視為塊之列的由塊構成的區塊140A至145A，及可被視為塊之行的由塊構成的砌塊130A至132A。雖然很多實施例可具有若干砌塊及若干可定址區塊(可定址區塊的數目為了便於位址解碼起見而為二的冪)，但出於方便起見，具有三個砌塊之四個可定址區塊展示於圖1A中。各種實施例可具有任何數目個砌塊及任何數目個區塊，該等砌塊及區塊具有一具有任何大小之單一塊。在圖1A中所示的實施例中，記憶體陣列199A具有三個砌塊130A至132A，該三個砌塊130A至132A具有四 個可定址區塊140A至143A及兩個冗餘區塊144A至145A。可定址區塊0 140A可包括塊Ch00、塊Ch10及塊Ch20。可定址區塊1 141A可包括塊Ch01、塊Ch11及塊Ch21。可定址區塊2 142A可包括塊Ch02、塊Ch12及塊Ch22。可定址區塊3 143A可包括塊Ch03、塊Ch13及塊Ch23。冗餘區塊4 144A可包括塊RD04、塊RD14及塊RD24。冗餘區塊5 145A可包括塊RD05、塊RD15及塊RD25。塊Ch00、Ch01、CH02、CH03、RD04及RD05可包括於砌塊0 130A中。塊Ch10、Ch11、CH12、CH13、RD14及RD15可包括於砌塊1 131A中。塊Ch20、Ch21、CH22、CH23、RD24及RD25可包括於砌塊2 132A中。頁面緩衝區160A可經提供以鎖存藉由存取具體位址而讀取之資料之頁面的輸出。
區塊之塊可共用共同的區塊字線集合，且砌塊之塊可共用共同的砌塊位元線集合。可定址區塊140A至143A可直接對應於記憶體陣列199A之實體位址的範圍，而冗餘區塊144A至145A可能無法在正常操作期間直接對應於記憶體陣列199A之實體位址。所以作為一實例，若1位元組寬的記憶體具有30位元的實體位址以提供十億位元組(1GB)的記憶體，且記憶體區塊為一百萬位元組(1MB)的記憶體，則該記憶體將具有1024個可定址記憶體區塊。相同的記憶體可具有某一數目個額外的記憶體區塊(即冗餘區塊)，此係因為該等區塊並不對應於記憶體的實體位址，但可經重新映射以用於代替可定址區塊中的某一部分。
隨著記憶體幾何形狀變得更小，導致記憶體中一些區段之不當操作的記憶體建構中的缺陷變得更加常見。因為在很多技術中缺陷數目與面積相對地成線性關係，且三維技術有效地使晶粒之有效面積乘以層數，所以三維記憶技術可呈現出高得多缺陷率，此情形可能導致良率低於可接受良率。在過去，已添加冗餘記憶體單元，其可使得整個砌塊被一冗餘砌塊代替，或整個區塊被一冗餘砌塊代替，但由於一塊中之缺陷將使得整個區塊或整個砌塊被代替，因此此等架構可能並非很有效。
在本文中所描述之塊狀冗餘架構的實施例中，除記憶體之可定址區塊之外，還可提供記憶體之冗餘區塊。但是，可定址區塊之個別塊可由冗餘區塊之個別塊代替，使得該冗餘區塊的其他塊不必代替該可定址區塊的其他缺陷塊，而非為單一缺陷而代替整個記憶體區塊。塊控制電路150A至152A可包括於砌塊中，以存取代替可定址區塊140A至143A之塊的冗餘區塊144A至145A之塊。在一些實施例中，塊控制電路150A至152A可如所示分區為每砌塊一個電路。在其他實施例中，塊控制電路150A至152A可集中於整個記憶體陣列199A之一位置處。在又一其他實施例中，塊控制電路150A至152A可分佈遍及記憶體陣列199A，其中塊控制電路之至少部分與個別記憶體塊、記憶體區塊或記憶體塊之其他群組相關聯。各種實施例可按照可對特定實施例有效之任何方式將塊控制電路150A至152A分區。
圖1B為圖1A之記憶體陣列199A的記憶體塊100之一實施例的更詳細的方塊圖。塊100為2×2位元記憶體陣列之極為簡化的描繪。大多數實施例可針對一塊利用大得多的記憶體陣列，但塊100可有助於理解實施例。塊100包括個別地耦接至塊字線及塊位元線之四個記憶體單元。記憶體單元106耦接至塊字線101及塊位元線113，而記憶體單元107耦接至塊字線101及塊位元線114。記憶體單元108耦接至塊字線102及塊位元線113，而記憶體單元109耦接至塊字線102及塊位元線114。在諸如圖1C之實施例的一些實施例中，塊位元線為砌塊位元線，但一些實施例可使用電路將砌塊位元線與塊位元線耦接起來。
塊字線101藉由通過閘103耦接至區塊字線111，該通過閘103在一些實施例中可為場效電晶體(FET)。塊字線102可藉由通過閘104耦接至區塊字線112。通過閘103及通過閘104可由塊啟用線115控制，該塊啟用線115可由塊控制電路150A驅動。若塊啟用線115不在作用中，則關斷通過閘103、104，且塊100之記憶體單元106至109不可存取。若塊啟用線115在作用中，則通過閘103、104將區塊字線111至112耦接至塊字線101至102，使得將存取塊100之記憶體單元106至109。
圖1C為圖1A之記憶體陣列199A之一實施例的更詳細的方塊圖。記憶體陣列199B可等效於記憶體陣列199A，且具有包括塊100的18個塊，該等塊被組織成為三個砌塊130B至132B及六個區塊140B至145B。塊100 為砌塊130B及區塊145B之一部分。砌塊可具有砌塊位元線，諸如砌塊130B之砌塊位元線113、114。區塊可具有區塊字線，諸如砌塊145B之區塊字線111、112。可自全域字線WL0至WL1由緩衝區驅動區塊字線。
在一些實施例中，可將字線位址提供至記憶體陣列199B，且代替區塊字線，跨越區塊140B至145B驅動該字線位址。可在塊內提供字線解碼器，使得塊包括其自身的字線解碼器。雖然此可能導致呈字線解碼器形式之重複電路，但是由於橫跨陣列之線可少很多，因此可大大簡化佈線。舉例來說，若塊中有1024條塊字線，則可包括1024條區塊字線。若字線解碼器包括於該塊中，則僅10條區塊字位址線用以產生1024條塊字線。
若IC接收邏輯位址，則該邏輯位址可經解碼成為區塊位址110以識別可定址記憶體區塊140B至143B，且經解碼成為某一數目之全域字線以識別記憶體單元的一特定列。該區塊位址110可提供至砌塊130B之塊控制電路150B以產生塊啟用線120，提供至砌塊131B之塊控制電路151B以產生塊啟用線121，且提供至砌塊132B之塊控制電路152B以產生塊啟用線122。諸如砌塊130B之塊控制電路150B之塊控制電路150B至152B可被劃分為兩個部分。砌塊冗餘控制單元170可包括某一數目的儲存位元，其可用於儲存資訊以將砌塊130B之冗餘塊(諸如塊100)重新映射至砌塊130B之可定址塊。任一類型之儲存器可用於砌塊冗餘控制單元170。一些實施例可利用與可在 製造測試程序期間進行設定的陣列199B具有相同類型之專用記憶體單元。一些實施例可使用可由測試程序斷開或橋接之熔絲鏈或防鉸鏈(anti-link)。一些實施例可使用非揮發性記憶體單元，但其他實施例可使用可在系統通電之後於系統組配程序期間進行程式化之鎖存或其他揮發性記憶技術。砌塊之塊選擇器電路180可使用儲存於砌塊冗餘控制單元及區塊位址110中之資訊來判定啟用哪根塊啟用線，諸如塊啟用線120中的塊啟用線115。
圖1D為圖1A之記憶體陣列199A的塊控制器150A至152A，或圖1C之記憶體陣列199B的塊控制器150B至152B之一實施例的更詳細的方塊圖。砌塊冗餘控制單元170可包括與一特定冗餘記憶體區塊相關聯之冗餘控制單元的集合。記憶體陣列199A/B具有兩個冗餘記憶體區塊144A/B、145A/B，所以砌塊冗餘控制單元170中包括冗餘控制單元之兩個集合。冗餘控制單元之第一集合可用於儲存第一代替位址172及第一啟用171，該第一代替位址172及該第一啟用171可與記憶體陣列199A之塊RD04或記憶體陣列199B之等效塊相關聯。冗餘控制單元之第二集合可用於儲存第二代替位址174及第二啟用173，該第二代替位址174及該第二啟用173可與記憶體陣列199A之塊RD05或記憶體陣列199B之塊100相關聯。用於代替位址172、174之位元的數目可取決於包括在記憶體199A/B中之可定址區塊的數目。在所示的簡單實例中，記憶體陣列199A/B具有四個可定址區塊，所以可針對代替位址172、 174使用2個位元。在具有256個可定址區塊之一實施例中，可針對代替位址172、174使用8個位元。
砌塊之塊選擇器電路180可將第一啟用位元171用來啟用比較器181，使用該比較器181來比較第一代替位址172與區塊位址110。若設定了第一啟用位元171，且第一代替位址172的內容與區塊位址110相匹配，則可啟用記憶體陣列199A之第一冗餘塊RD04或記憶體陣列199B之等效塊，以用於存取。砌塊之塊選擇器電路180可將第二啟用位元173用來啟用比較器183，使用該比較器183來比較第二代替位址174與區塊位址110。若設定了第二啟用位元173，且第二代替位址174的內容與區塊位址110相匹配，則可藉由確證塊啟用線115來啟用記憶體陣列199A之第一冗餘塊RD05或記憶體陣列199B之塊100，以用於存取。
比較器181與比較器183之輸出可進入NOR閘185中，以驅動解碼器187之啟用輸入。若比較器181、183輸出中之任一者為一，則停用解碼器187。若比較器181、183輸出兩者均為零，則可啟用解碼器187，使得區塊位址110經解碼成塊啟用線120，以啟用位於待存取之經定址記憶體區塊中之砌塊130A/B的塊。
圖2為用於在存取期間映射記憶體之冗餘區塊之一實施例的流程圖200。在一些實施例中，可由塊控制電路150A/B至152A/B至少部分地實施流程圖200所描述之方法。用以啟用塊之該方法可開始於區塊201，且在區塊 202處繼續接收區塊位址。在區塊203，可將區塊位址與第一代替位址進行比較，該第一代替位址與砌塊A之代替塊相關聯。若該區塊位址與該第一代替位址相匹配，且該第一代替位址有效或以其他方式啟用，則可在區塊204處啟用砌塊A之相關聯的冗餘記憶體塊。若該等位址不相匹配，則可在區塊205處啟用砌塊A之可定址區塊之由該區塊位址指示的塊以用於存取。
在區塊206，可將該區塊位址與第二代替位址進行比較，該第二代替位址與砌塊B之代替塊相關聯。若該區塊位址與該第二代替位址相匹配，且該第二代替位址有效或以其他方式啟用，則可在區塊207處啟用砌塊B之相關聯的冗餘記憶體塊。若該等位址不相匹配，則可在區塊208處啟用砌塊B之可定址區塊之由該區塊位址指示的塊以用於存取，且該方法可在區塊209處繼續。
取決於該實施例，流程圖200之各種區塊可同時執行或連續執行。在一些實施例中，可提供多個冗餘區塊。在此等實施例中，可針對額外的冗餘區塊重複流程圖200中所描述之方法。在此等實施例中，流程圖200之多個版本可同時操作，或在一些實施例中，該等版本可連續操作。
圖3A為展示針對記憶體陣列300A之一實施例存取記憶體塊之方式的圖。雖然描述可指代存取記憶體塊，但應理解，存取可僅與塊內之一單一列記憶體互動，且可指代讀取或寫入該列記憶體之一或多個位元。諸如抹 除快閃記憶體塊之某些操作可與記憶體塊之整個塊或不同部分互動。
在圖3A中所示之存取中，由於未設定塊控制電路350A至352A之冗餘控制單元中的任一啟用位元，因此可定址記憶體區塊中的塊均未進行重新映射。所示之存取的區塊位址為「2」，因此Blk2 342A正被存取。頁面緩衝區360A展示，砌塊330A之塊Ch02、砌塊331A之塊Ch12及砌塊332A的塊Ch22已被讀取到頁面緩衝區360A中。應注意，若可定址區塊之塊均未進行重新映射，則冗餘區塊之塊在正常操作期間不可存取。
圖3B為展示針對記憶體陣列300B之一實施例存取記憶體塊之方式的圖，其中，可定址的記憶體區塊之若干塊進行重新映射。在記憶體陣列300B中，塊Ch00具有缺陷301，塊CH03具有缺陷302，塊Ch12具有缺陷304，塊RD24具有缺陷305，且塊Ch22具有缺陷306。在一些實施例中，可於製造測試程序期間發現該等缺陷，但其他實施例可能在開機自我測試期間或執行時間記憶體測試期間檢測到該等缺陷。一旦發現該等缺陷，塊控制電路350B至352B中的冗餘控制單元可經程式化為適於將缺陷塊映射至冗餘記憶體塊。應注意，因為記憶體陣列300B具有兩個冗餘記憶體區塊，所以每砌塊中最多兩個塊可進行重新映射。若將在單一砌塊中識別出第三缺陷塊，則將不再有冗餘塊用以重新映射該第三缺陷塊，因此記憶體陣列300B將不能夠自一砌塊中的該第三缺陷塊恢復。
為重新映射該等缺陷塊，可將塊控制電路350B至352B中的冗餘控制單元程式化，該等塊控制電路350B至352B可類似於圖1D之塊控制電路150。可藉由將第一代替位址設定為「00」以將對塊Ch00之存取重新映射至塊RD04來設定塊控制電路350B中之冗餘控制單元的第一啟用位元。可藉由將第二代替位址設定為「11」以將對塊CH03之存取重新映射至塊RD05來設定第二啟用位元。應注意，若砌塊0 330B之另一塊有缺陷，則由於砌塊0 330B中未留下未經使用的冗餘塊，因此該缺陷無法恢復。可藉由將第一代替位址設定為「10」以將對塊Ch12之存取重新映射至塊RD14來設定塊控制電路351B中之冗餘控制單元的第一啟用位元。由於未使用冗餘塊RD15，因此第二啟用位元可被清除。由於冗餘塊RD24有缺陷且可能未被使用，因此塊控制電路352B中之冗餘控制單元的第一啟用位元可被清除。可藉由將第二代替位址設定為「10」以將對塊Ch22之存取重新映射至塊RD25來設定第二啟用位元。
因此，若對記憶體陣列300B之區塊2進行存取，則如圖3B中所示，頁面緩衝區360B可含有塊Ch02、塊RD14及塊RD25。對區塊0之存取將存取塊RD04、塊Ch10及塊Ch20。對區塊1之存取將存取塊Ch01、塊Ch11及塊Ch21，且對區塊3之存取將存取塊RD05、塊Ch13及塊Ch23。
圖4A為具有一塊狀冗餘架構之一三維記憶體陣列400之一部分的截面側視圖。記憶體陣列400可建 置於基板401上，且可使用堆疊式NAND快閃記憶體進行實施。展示八個快閃記憶體單元之六行429、439、449、459、469、479。在一些實施例中，一快閃記憶體單元可儲存資訊之單一位元，而其他實施例可在單一快閃記憶體單元中儲存資訊之多個位元。該六行耦接至相同的位元線403及源線402，且取決於實施例，可為分離區塊之一部分，或可為單一區塊之一部分。
行429可類似於其他行439、449、459、469、479，且包括由控制線412控制之一FET以將堆疊429於底部耦接至源線402，且包括由控制線411控制之FET以將堆疊429於頂部耦接至位元線403。記憶體單元可藉由使用塊字線420至427在行429中建立電荷儲存區域而形成。區塊字線(未圖示)可經佈線位於位元線403上方，且可與塊字線420至427並列地佈線。
如圖4A中可見，塊字線420至427與塊陣列中緊接的相鄰字線並列地佈線，一個在另一個之上。舉例來說，塊字線425與塊字線424並列且在其下方佈線，並且與塊字線426並列且在其上方佈線。塊字線420至427之間的絕緣層以及塊字線420至427之多晶矽，及行之間的絕緣層可能遭受製造程序所引入之缺陷，該等缺陷可能造成一或多個記憶體單元操作不當。在很多IC製造程序中，很多潛在缺陷之缺陷率與面積大概成線性關係。因此，因為塊字線420至427在基板401上的共同佔據面積中佈線，該佔據面積在大小上可類似於二維記憶體陣列之單一 字線的佔據面積，所以對於三維陣列而言，缺陷位於彼佔據面積中的概率相比具有類似晶粒大小之二維陣列的情況可能大很多倍。將諸如區塊字線之長字線劃分為多條短塊字線420至427，且使用冗餘塊代替缺陷塊可改善冗餘效率，此係因為代替單一缺陷使用了區塊之單一塊，而傳統冗餘架構可使用具有很多塊之整個區塊代替單一缺陷。
圖4B為圖4A之三維記憶體陣列400之一部分的示意圖。行429被展示為以NAND組配連接之浮動閘極FET的串。由控制線412控制之FET將串429耦接至源線402，且由控制線411控制之FET將串429耦接至位元線403。浮動閘極FET之控制閘耦接至塊字線420至427。由於NAND快閃記憶體單元之第二串430為與串429相同之塊的一部分，因此快閃記憶體單元之該第二串430亦耦接至塊字線420至427，但串430耦接至另一條位元線404。參看圖4A，行430可位於頁面之上方或後方，且可與行429成一直線。NAND快閃記憶體單元之任何數目的串可包括在單一塊中，且耦接至塊字線420至427。
塊字線420至427可藉由通過閘410而耦接至區塊字線490至497。通過閘410可由塊啟用線415控制。區塊字線490至497可繼續至同一區塊中的其他塊，且位元線403、404可繼續至同一砌塊中的其他塊。
在至少一實施例中，分別具有「n」個記憶體塊之至少64個可定址記憶體區塊連同分別具有「n」個記憶體塊之至少4個冗餘記憶體區塊一起包括在記憶體陣列 中，其中「n」至少為4。該記憶體陣列經組織成為「n」個砌塊。在此實施例中，控制電路可重新映射至少64個可定址記憶體區塊之至少16個塊，包括在給定砌塊中的至少4個塊。
作為另一實例，記憶體陣列可包括具有33位元位址輸入之8十億位元(Gb)×8位元的可定址記憶體。記憶體陣列可由經組織成為256個區塊及256個砌塊之1024×1024個記憶體塊組成，使得位址中的8位元用於產生區塊位址，位址中的10位元用於產生全域字線，且15位元用於選擇區塊之正在存取的位元。記憶體陣列可包括8個冗餘記憶體區塊，為該記憶體陣列添加了約3%的額外面積。實施例可能夠重新映射記憶體陣列之最多2048個記憶體塊，且可能夠重新映射給定砌塊之最多8個塊。用於砌塊之塊控制電路可包括儲存有8位元代替區塊位址及啟用位元之冗餘控制單元的8個集合，總計每砌塊中72個冗餘控制單元。
圖5為包括諸如記憶體裝置510之IC的電子系統500之一實施例的方塊圖，該記憶體裝置510具有使用諸如之前所述之塊狀冗餘架構的記憶體陣列517。處理器501使用控制/位址線503及資料線504耦接至記憶體裝置510。在一些實施例中，資料及控制可利用相同的線。處理器501可為外部的微處理器、微控制器，或一些其他類型之外部控制電路。在一些實施例中，處理器501可整合於與記憶體裝置510相同之封包中，或甚至整合於與記憶體 裝置510相同的晶粒上。在一些實施例中，處理器501可與控制電路511進行整合，使得相同電路中之一些電路用於兩種功能。處理器501可具有用於程式儲存及中間資料之外部記憶體，諸如隨機存取記憶體(RAM)及唯讀記憶體(ROM)，或可具有內部RAM或ROM。在一些實施例中，處理器可將記憶體裝置510用於程式或資料儲存。於處理器501上執行之程式可實施很多不同功能，包括(但不限於)作業系統、檔案系統、缺陷塊重新映射及錯誤管理。
在一些實施例中提供了外部連接502。外部連接502耦接至處理器501，且允許處理器501與外部裝置通信。若電子系統500為儲存系統，則外部連接502可用於為外部裝置提供非揮發性儲存器。電子系統500可為固態磁碟(SSD)、USB隨身碟或任何其他類型之儲存系統。外部連接502可用於使用標準或專屬通信協定而連接至電腦或諸如行動電話或數位攝影機之其他智慧型裝置。可與外部連接相容之電腦通信協定的實例包括(但不限於)以下協定之任何版本：通用串列匯流排(USB)、串列進階附接技術(SATA)、小型電腦系統互連(SCSI)、光纖通道、並列進階附接技術(PATA)、整合式驅動電子(IDE)、乙太網路、IEEE-1394、安全數位卡介面(SD卡)、緊密快閃介面、記憶棒介面、周邊組件互連(PCI)或快速PCI。
若電子系統500為計算系統，諸如行動電話、平板電腦、筆記型電腦、機上盒或一些其他類型之計算系統，則外部連接502可為諸如(但不限於)以下協定之任 何版本的網路連接：電機電子工程師學會(IEEE)802.3、IEEE 802.11、有線資料服務介面規範(DOCSIS)、諸如數位視訊廣播(DVB)-陸地、DVB-有線及進階電視委員會標準(ATSC)的數位電視標準，及諸如全球行動通信系統(GSM)、基於分碼多重存取(CDMA)之協定(諸如，CDMA2000)及長期演進(LTE)的行動電話通信協定。
記憶體裝置510可包括記憶體單元之陣列517。該記憶體單元可由經組織成由塊構成之行或砌塊及由塊構成之列或區塊之記憶體塊組成。提供塊之冗餘區塊，允許砌塊之冗餘塊用以代替彼砌塊內的缺陷塊。記憶體塊亦可經配置作為諸如堆疊式NAND串之三維記憶體單元之堆疊，位址線及控制線503可由可向記憶體陣列517提供控制的控制電路511、I/O電路513及位址電路512接收且解碼。I/O電路513可耦接至資料線504，允許自處理器501接收資料，且向該處理器501發送資料。自記憶體陣列517讀取之資料可暫時儲存於讀取緩衝區519中。有待寫入記憶體陣列517之資料在被傳輸至記憶體陣列517之前可暫時儲存於寫入緩衝區518中。
圖5中所說明之系統已進行簡化，以促進對記憶體之特徵的基本理解。很多不同實施例係可行的，包括使用單一處理器502來控制複數個記憶體裝置510以提供更多儲存空間。諸如驅動顯示器之視訊圖形控制器的額外功能以及用於人類定向I/O的其他裝置可包括在其他實施例中。
圖6為用以測試一IC之一方法的實施例的流程圖600，該IC包括具有諸如圖1A至圖1D中所示之塊狀冗餘架構的記憶體陣列。儘管該方法可用於多種實施例，但圖1A至圖1D之圖式可有益於理解該方法，並且用於說明性目的。測試記憶體之砌塊可開始於區塊601。該方法可使用以下項之任一組合而實施：硬體電路、測試機、專用電腦系統、通用電腦、韌體、軟體或實施該方法之任何其他方式。實施例之態樣可採取體現於一電腦可讀媒體或多個電腦可讀媒體中之電腦程式產品的形式，該一或多個電腦可讀媒體具有儲存在其上的電腦可讀程式碼或指令。可利用一或多個電腦可讀儲存媒體之任一組合。電腦可讀儲存媒體可體現為(例如)電子、磁性、光學、電磁或半導體系統、設備或裝置，或一般熟習此項技術者已知之其他儲存裝置，或電腦可讀儲存媒體之任何合適組合。在本文件之上下文中，電腦可讀儲存媒體可為可含有或儲存程式及/或資料的任一有形媒體，該程式及/或資料用於由指令執行系統、設備或裝置或與該指令執行系統、設備或裝置結合使用。
可在區塊602測試第一砌塊內之一記憶體塊。在一些實施例中，可同時測試屬於不同砌塊但位於一共同記憶體區塊中之多個記憶體塊。該記憶體塊可使用此項技術中已知之任何記憶體測試進行測試，且可基於用於該記憶體之技術而經調諧以發現錯誤。若在區塊603，該記憶體塊無缺陷，則在區塊609進行檢查，看是否存在更多 塊尚有待進行測試。若該記憶體塊具有缺陷，則可使用一冗餘記憶體塊來代替該缺陷塊。一些實施例可在區塊604進行檢查，看一冗餘記憶體塊是否可用。取決於實施例中所提供之冗餘記憶體區塊的數目，計數、清單、或一些其他方法可用來追蹤砌塊中仍然可用的冗餘塊，或該計數、清單、或一些其他方法尚未用於重新映射可定址記憶體塊。若該砌塊中不再有可用冗餘塊，則在區塊605，可使含有該記憶體陣列之IC發生故障。
若冗餘記憶體塊可用以代替缺陷塊，則一些實施例可在區塊606在使用該冗餘記憶體塊代替缺陷塊之前測試該冗餘記憶體塊。可使用與區塊602中所用之記憶體測試相同的或不同的記憶體測試。在一些實施例中，可由IC提供特殊支援以使得冗餘記憶體塊在不設定代替位元的情況下進行測試，諸如測試期間可存取之特殊探測點或特殊操作模式。其他實施例可僅僅適當地程式化冗餘控制單元，且藉由在記憶體測試期間為缺陷塊提供位址且用冗餘塊代替該缺陷塊，來測試冗餘塊。若在區塊607冗餘塊有缺陷，則一些實施例可在區塊605使IC發生故障。其他實施例可進行檢查，看另一冗餘塊是否有效，且試圖使用該另一冗餘塊代替缺陷塊。
若在區塊607冗餘記憶體塊無缺陷，則在區塊608載入冗餘控制單元之第一集合。載入可指代將資訊儲存於一單元中，且可替代性地被稱為用資訊設定、清除、程式化、抹除或填充該單元。冗餘控制單元之第一集合可 與砌塊1之冗餘塊相關聯，且可用以表示缺陷塊應被代替。在一些實施例中，冗餘控制單元之第一集合中的一些冗餘控制單元可經載入以識別缺陷記憶體塊的區塊位址，且啟用位元可經設定以啟用該缺陷塊之代替。在區塊609處，進行檢查，看是否存在砌塊之更多有待測試之塊。若存在，則在區塊602測試砌塊1之下一個記憶體塊，且針對下一個記憶體區塊重複該方法。
流程圖600中所示之方法亦可用於記憶體之第二砌塊上，從而記憶體電路之第二砌塊的第二記憶體塊在區塊602處進行測試，且在區塊603處被發現有缺陷。可進行檢查，看一冗餘塊是否仍可用於該第二砌塊，且若可用，則該冗餘塊可在區塊606處進行測試，且在區塊607處被發現無缺陷。可在區塊608處載入用於在第二砌塊中識別第二記憶體塊之區塊位址的冗餘控制單元之第二集合。冗餘控制單元之該第二集合可與用以代替第二砌塊之缺陷塊的冗餘塊相關聯。冗餘控制單元之該第二集合中的一些冗餘控制單元可經載入以識別第二砌塊之缺陷記憶體塊的區塊位址，且啟用位元可經設定以啟用該缺陷塊之代替。在一些實施例中，可同時測試位於同一區塊中之多個砌塊的塊。屬於同一冗餘區塊但不同砌塊的兩個塊可具有其所載入的冗餘控制單元之相關聯集合，使得具有不同區塊位址之兩個區塊可由冗餘塊代替。
在一些實施例中，可提供一個以上冗餘記憶體區塊，使得一砌塊中存在一個以上冗餘塊。在此等實施 例中，可在測試第一記憶體塊之後測試記憶體電路之第一砌塊的另一記憶體塊。若該第一記憶體塊無缺陷且該另一記憶體塊有缺陷，則與砌塊之第一冗餘記憶體塊相關聯的冗餘控制單元之該第一集合可經載入以識別該另一記憶體塊的區塊位址。若該第一記憶體塊與該另一記憶體塊兩者均有缺陷，則與砌塊之第一冗餘記憶體塊相關聯的冗餘控制單元之該第一集合可經載入以識別該第一記憶體塊的區塊位址，且與砌塊之第二冗餘記憶體塊相關聯的冗餘控制單元之該第二集合可經載入以識別該另一記憶體塊的區塊位址。
流程圖200、600有助於說明各種實施例之可能實施方案的架構、功能性及操作。在此方面，流程圖或方塊圖中之每一區塊可代表一模組、片段或程式碼之一部分，該模組、片段或程式碼之一部分包含用於實施所指定之邏輯功能的一或多個可執行指令。亦應注意，在一些替代性實施方案中，於區塊中指出之功能可不按圖中所註明之次序出現。舉例來說，取決於所涉及之功能性，實際上，接連展示之兩個區塊可實質上同時執行，或該等區塊可能有時按相反次序執行。亦將注意，流程圖200、600之每一區塊及/或區塊的組合可由基於專用硬體之系統實施，該等基於專用硬體之系統執行所指定的功能或動作，或專用硬體及電腦指令之組合。
以下段落中描述各種實施例之實例。
一種實例積體電路包括兩個或兩個以上可定 址記憶體區塊以及至少一冗餘記憶體區塊。記憶體區塊分別至少包括一第一砌塊之一第一記憶體塊及一第二砌塊之一第二記憶體塊。該實例IC亦包括冗餘控制單元及控制電路。該控制電路可基於儲存於該等冗餘控制單元中之資訊，代替該兩個或兩個以上可定址記憶體區塊中之一者的一第一重映射塊而存取該至少一冗餘記憶體區塊的一第一冗餘塊，及代替該兩個或兩個以上可定址記憶體區塊中之一者的一第二重映射塊而存取該至少一冗餘記憶體區塊的一第二冗餘塊。在一些實例IC中，一給定區塊之第一塊及該給定區塊之第二塊可同時存取。在一些實例IC中，一記憶體塊可包括一三維記憶體單元陣列。在一些實例IC中，該等冗餘控制單元可包括：用以儲存一第一區塊位址之一或多個單元；用以儲存一第一啟用位元，以致使由該第一區塊位址所指示之該第一重映射塊的一存取重新映射至該第一冗餘塊的一單元；用以儲存一第二區塊位址之一或多個單元；以及用以儲存一第二啟用位元，以致使由該第二區塊位址所指示之該第二重映射塊的一存取重新映射至該第二冗餘塊的一單元。在一些實例IC中，該記憶體區塊亦可分別包括區塊字位址線。在一些實例IC中，記憶體塊可分別包括：一塊啟用線，其耦接至該控制電路；一字線解碼器，其耦接至該等區塊字位址線及該塊啟用線；塊字線，其耦接至該字線解碼器；塊位元線，其耦接至砌塊位元線；以及一記憶體單元陣列，其分別耦接至該等塊字線中之一者及該等塊位元線中之一者。在一些實例IC中，該等記憶 體區塊亦可分別包括區塊字線，該等區塊字線藉由控制閘耦接至該等第一及第二記憶體塊之塊字線，該兩個或兩個以上可定址記憶體區塊之第一塊及該第一冗餘塊耦接至位元線之一第一集合，該兩個或兩個以上可定址記憶體區塊之第二塊及該第二冗餘塊耦接至位元線之一第二集合。在一些實例IC中，該等控制閘由該控制電路控制。在一些實例IC中，該等控制閘將該第一重映射塊及該第二重映射塊與可存取資料區隔離。在一些實例IC中，記憶體塊分別包括一記憶體單元陣列，其中該陣列之單元的一行耦接至一塊位元線，且該陣列之單元的一列耦接至一塊字線。在一些實例IC中，該記憶體陣列之一單元可置於該塊位元線與該塊字線之一交叉處。在一些實例IC中，該兩個或兩個以上可定址記憶體區塊包括經組織成為「n」個砌塊之至少64個可定址記憶體區塊，該至少64個可定址記憶體區塊分別具有「n」個記憶體塊，其中「n」至少為4，且該至少一冗餘記憶體區塊包含分別具有「n」個記憶體塊之至少4個冗餘記憶體區塊。在一些實例IC中，該控制電路可將該至少64個可定址記憶體區塊之至少16個塊與來自該至少4個冗餘記憶體區塊之塊重新映射，該至少64個可定址記憶體區塊在一砌塊中包括至少4個塊。實施例中可使用此段落中之實例的任一組合。
一種存取記憶體之實例方法包括：接收用以指示該記憶體之一經定址區塊之一區塊位址；基於儲存於冗餘控制單元中之資訊而存取該記憶體之該經定址區塊中 的一第一記憶體塊或該記憶體之一冗餘區塊中的一第一記憶體塊；以及基於儲存於該等冗餘控制單元中之資訊而存取該記憶體之該經定址區塊中的一第二記憶體塊或該記憶體之該冗餘區塊中的一第二記憶體塊。在存取一記憶體之一些實例方法中，該記憶體包括一三維記憶體陣列。一些實例方法亦包括：比較該區塊位址與儲存於該等冗餘控制單元中的一第一位址，且若該等位址匹配且設定了儲存於該等冗餘控制單元中的一第一啟用位元，則存取該冗餘記憶體區塊中的該第一記憶體塊；以及比較該區塊位址與儲存於該等冗餘控制單元中的一第二位址，且若該等位址匹配且設定了儲存於該等冗餘控制單元中的一第二啟用位元，則存取該冗餘記憶體區塊中的該第二記憶體塊。實施例中可使用此段落中之實例的任一組合。
一種實例IC包括兩個或兩個以上可定址記憶體區塊以及至少一冗餘記憶體區塊。在一實例IC中，記憶體區塊分別至少包括一第一記憶體塊及一第二記憶體塊。該實例IC亦包括：用於接收用以指示該記憶體之一經定址區塊的一區塊位址的構件；用於基於儲存於冗餘控制單元中之資訊而存取該兩個或兩個以上可定址記憶體區塊之該經定址區塊中的一第一塊，或該至少一冗餘記憶體區塊中的一第一塊的構件；以及用於基於儲存於冗餘控制單元中之資訊而存取該兩個或兩個以上可定址記憶體區塊之該經定址區塊中的一第二塊，或該至少一冗餘記憶體區塊中的一第二塊的構件。在一些實例IC中，該兩個或兩個以 上可定址記憶體區塊及該至少一冗餘記憶體區塊可包括三維記憶體陣列。一些實例IC可包括：用於比較該區塊位址與儲存於該等冗餘控制單元中之一第一位址及一第二位址的構件；用於在該區塊位址與該第一位址匹配且設定了儲存於該等冗餘控制單元中之一第一啟用位元的條件下存取該至少一冗餘記憶體區塊中的該第一塊的構件；以及用於在該區塊位址與該第二位址匹配且設定了儲存於該等冗餘控制單元中之一第二啟用位元的條件下存取該至少一冗餘記憶體區塊中的該第二塊的構件。實施例中可使用此段落中之實例的任一組合。
一種實例電子系統可包括：一處理器，其用以產生記憶體控制命令；以及至少一記憶體，其耦接至該處理器，用以對該等記憶體控制命令作出回應。在該實例電子系統中，該至少一記憶體包括兩個或兩個以上可定址記憶體區塊及至少一冗餘記憶體區塊。在該實例電子系統中，記憶體區塊分別至少包括一第一砌塊之一第一記憶體塊及一第二砌塊之一第二記憶體塊。在該實例電子系統中，該至少一記憶體亦包括：冗餘控制單元；及控制電路，其用以基於儲存於該等冗餘控制單元中之資訊，代替該兩個或兩個以上可定址記憶體區塊中之一者的一第一重映射塊而存取該至少一冗餘記憶體區塊的一第一冗餘塊，及代替該兩個或兩個以上可定址記憶體區塊中之一者的一第二重映射塊而存取該至少一冗餘記憶體區塊的一第二冗餘塊。在一些實例電子系統中，一記憶體塊可包括一三維記 憶體單元陣列。在一些實例電子系統中，該等冗餘控制單元可包括：用以儲存一第一區塊位址之一或多個單元；用以儲存一第一啟用位元以致使由該第一區塊位址所指示之該第一重映射塊的一存取重新映射至該第一冗餘塊的一單元；用以儲存一第二區塊位址之一或多個單元；以及用以儲存一第二啟用位元以致使由該第二區塊位址所指示之該第二重映射塊的一存取重新映射至該第二冗餘塊的一單元。在一些實例電子系統中，該記憶體區塊更可分別包括區塊字位址線。在一些實例電子系統中，記憶體塊分別包括：一塊啟用線，其耦接至該控制電路；一字線解碼器，其耦接至該等區塊字位址線及該塊啟用線；塊字線，其耦接至該字線解碼器；塊位元線，其耦接至砌塊位元線；以及一記憶體單元陣列，其分別耦接至該等塊字線中之一者及該等塊位元線中之一者。在一些實例電子系統中，該等記憶體區塊亦分別包括區塊字線，該等區塊字線藉由控制閘耦接至該等第一及第二記憶體塊之塊字線，該兩個或兩個以上可定址記憶體區塊之第一塊及該第一冗餘塊耦接至位元線之一第一集合，該兩個或兩個以上可定址記憶體區塊之第二塊及該第二冗餘塊耦接至位元線之一第二集合。在一些實例電子系統中，該等控制閘由該控制電路控制。在一些實例電子系統中，記憶體塊分別包含一記憶體單元陣列，其中該陣列之一行耦接至一塊位元線，且該陣列之一列耦接至一塊字線。在一些實例電子系統中，該兩個或兩個以上可定址記憶體區塊可包括經組織成為「n」個砌塊 之至少64個可定址記憶體區塊，該至少64個可定址記憶體區塊分別具有「n」個記憶體塊，其中「n」至少為4，且該至少一冗餘記憶體區塊包含分別具有「n」個記憶體塊之至少4個冗餘記憶體區塊。在一些實例電子系統中，該控制電路可將該至少64個可定址記憶體區塊之至少16個塊與來自該至少4個冗餘記憶體區塊之塊重新映射，該至少64個可定址記憶體區塊在一砌塊中包括至少4個塊。實施例中可使用此段落中之實例的任一組合。
一種用以測試一記憶體電路之實例方法可包括：測試該記憶體電路之一第一砌塊的一第一記憶體塊；若該第一記憶體塊有缺陷，則載入冗餘控制單元之一第一集合以識別該第一記憶體塊之一區塊位址；測試該記憶體電路之一第二砌塊的一第二記憶體塊；以及若該第二記憶體塊有缺陷，則載入冗餘控制單元之一第二集合以識別該第二記憶體塊之一區塊位址。一些實例方法亦可包括測試與冗餘控制單元之該第一集合相關聯之一冗餘記憶體塊。一些實例方法亦包括：在測試該第一記憶體塊之後測試該記憶體電路之該第一砌塊的另一記憶體塊；若該第一記憶體塊無缺陷且該另一記憶體塊有缺陷，則載入冗餘控制單元之該第一集合以識別該另一記憶體塊之一區塊位址；以及若該第一記憶體塊有缺陷且該另一記憶體塊有缺陷，則載入冗餘控制單元之另一集合以識別該另一記憶體塊之該區塊位址。在一些實例方法中，冗餘控制單元之該第一集合與該記憶體電路之該第一砌塊的一第一冗餘記憶體塊相 關聯，且冗餘控制單元之該另一集合與該記憶體電路之該第一砌塊的另一冗餘記憶體塊相關聯。一些實例方法亦可包括：在測試該第一記憶體塊之後測試該記憶體電路之該第一砌塊的另一記憶體塊；以及若記憶體之該第一砌塊的冗餘塊中無可用冗餘塊，則使該記憶體電路發生故障。實施例中可使用此段落中之實例的任一組合。
一種實例電腦程式產品可包括：至少一電腦可讀媒體，其具有儲存於其中之指令，該等指令當於一機器上得以執行時導致該機器：測試該記憶體電路之一第一砌塊的一第一記憶體塊；若該第一記憶體塊有缺陷，則載入冗餘控制單元之一第一集合以識別該第一記憶體塊之一區塊位址；測試該記憶體電路之一第二砌塊的一第二記憶體塊；以及若該第二記憶體塊有缺陷，則載入冗餘控制單元之一第二集合以識別該第二記憶體塊之一區塊位址。一些實例電腦程式可包括指令，該等指令當於一機器上得以執行時，導致該機器測試與冗餘控制單元之該第一集合相關聯之一冗餘記憶體塊。一些實例電腦程式可包括指令，該等指令當於一機器上得以執行時，導致該機器：在測試該第一記憶體塊之後測試該記憶體電路之該第一砌塊的另一記憶體塊；若該第一記憶體塊無缺陷且該另一記憶體塊有缺陷，則載入冗餘控制單元之該第一集合以識別該另一記憶體塊之一區塊位址；以及若該第一記憶體塊有缺陷且該另一記憶體塊有缺陷，則載入冗餘控制單元之另一集合以識別該另一記憶體塊之該區塊位址。在一些實例電腦程 式中，冗餘控制單元之該第一集合與該記憶體電路之該第一砌塊的一第一冗餘記憶體塊相關聯，且冗餘控制單元之該另一集合與該記憶體電路之該第一砌塊的另一冗餘記憶體塊相關聯。一些實例電腦程式可包括指令，該等指令當於一機器上得以執行時，導致該機器：在測試該第一記憶體塊之後測試該記憶體電路之該第一砌塊的另一記憶體塊；以及若記憶體之該第一砌塊的冗餘塊中無可用冗餘塊，則使該記憶體電路發生故障。實施例中可使用此段落中之實例的任一組合。
如本說明書及所附申請專利範圍中所用之單數形式「一」及「該」除非內容另外清楚地指示，否則包括複數指示物。此外，如本說明書及所附申請專利範圍中所用，術語「或」除非內容另外清楚地指示，否則通常在其包括「及/或」的意義上使用。如本文中所用，術語「耦接」包括直接及間接連接。另外，在第一及第二裝置耦接的情況下，包括主動裝置之介入裝置可位於其間。
所提供之各種實施例的描述本質上係說明性的，且並非意欲限制本發明、其應用或用途。因此，本文中所描述之彼等變體之外的不同變體預期在實施例之範疇內。此等變體不應被視為脫離本發明之所預期的範疇。因此，本發明之寬度及範疇不應受到上述例示性實施例限制，而是應僅依據以下申請專利範圍及其等效物來界定。

Claims (16)

  1. 一種積體電路，其包含：兩個或兩個以上可定址記憶體區塊及至少一冗餘記憶體區塊，該等兩個或兩個以上可定址記憶體區塊分別至少包括一第一砌塊之一第一記憶體單元塊及一第二砌塊之一第二記憶體單元塊；多個冗餘控制單元；以及控制電路，其基於儲存於該等冗餘控制單元中之資訊，存取該至少一冗餘記憶體區塊的一第一冗餘記憶體單元塊，以代替該等兩個或兩個以上可定址記憶體區塊的一第一重映射記憶體單元塊，及存取該至少一冗餘記憶體區塊的一第二冗餘記憶體單元塊，以代替該等兩個或兩個以上可定址記憶體區塊的一第二重映射記憶體單元塊，其中該等兩個或兩個以上可定址記憶體區塊及該至少一冗餘記憶體區塊更分別包括區塊字線，且每一記憶體單元塊分別包括：一塊啟用線，其耦接至該控制電路；一字線解碼器，其耦接至該等區塊字線及該塊啟用線；多條塊字線，其耦接至該字線解碼器；多條塊位元線，其耦接至砌塊位元線；以及一記憶體單元陣列，其等分別耦接至該等塊字線中之一者及該等塊位元線中之一者。
  2. 如申請專利範圍第1項之積體電路，其中一給定可定址記憶體區塊之該第一記憶體單元塊及該給定可定址記憶體區塊之該第二記憶體單元塊被同時存取。
  3. 如申請專利範圍第1項之積體電路，其中每一記憶體單元塊包含記憶體單元的一三維陣列。
  4. 如申請專利範圍第1項之積體電路，其中該等冗餘控制單元包含：用以儲存一第一區塊位址之一個或多個單元；用以儲存一第一啟用位元以致使由該第一區塊位址所指示之該第一重映射記憶體單元塊的一存取重新映射至該第一冗餘記憶體單元塊的一單元；用以儲存一第二區塊位址之一個或多個單元；以及用以儲存一第二啟用位元以致使由該第二區塊位址所指示之該第二重映射記憶體單元塊的一存取重新映射至該第二冗餘記憶體單元塊的一單元。
  5. 如申請專利範圍第1項之積體電路，其中：該等區塊字線藉由控制閘耦接至該等第一及第二記憶體單元塊之塊字線；該等兩個或兩個以上可定址記憶體區塊之第一記憶體單元塊及該第一冗餘記憶體單元塊耦接至位元線之一第一集合；該等兩個或兩個以上可定址記憶體區塊之第二記憶體單元塊及該第二冗餘記憶體單元塊耦接至位元線之一第二集合；且 該等控制閘由該控制電路所控制。
  6. 如申請專利範圍第5項之積體電路，其中該等控制閘將該第一重映射記憶體單元塊及該第二重映射記憶體單元塊與該等兩個或兩個以上可定址記憶體區塊之記憶體單元塊隔離。
  7. 如申請專利範圍第1項之積體電路，其中包括在該記憶體單元陣列中之一行記憶體單元耦接至該等塊位元線中之一者，且包括在該記憶體單元陣列中之一列記憶體單元耦接至該等塊字線中之一者。
  8. 如申請專利範圍第7項之積體電路，其中該記憶體單元陣列之一記憶體單元置於該等塊位元線中之一者與該等塊字線中之一者的一交叉處。
  9. 如申請專利範圍第1項之積體電路，其中：該等兩個或兩個以上可定址記憶體區塊包含經組織成為「n」個砌塊之至少64個可定址記憶體區塊，該等至少64個可定址記憶體區塊分別具有「n」個記憶體單元塊，其中「n」至少為4；該至少一冗餘記憶體區塊包含分別具有「n」個記憶體單元塊之至少4個冗餘記憶體區塊；且該控制電路可將該等至少64個可定址記憶體區塊之至少16個記憶體單元塊以及來自該等至少4個冗餘記憶體區塊之記憶體單元塊重新映射，其包括來自於該等「n」個砌塊中之一單一砌塊的至少4個記憶體單元塊之一映射。
  10. 一種電子系統，其包含：一處理器，其用以產生記憶體控制命令；以及至少一記憶體，其耦接至該處理器，用以對該等記憶體控制命令作出回應，該至少一記憶體包含：兩個或兩個以上可定址記憶體區塊及至少一冗餘記憶體區塊，該等兩個或兩個以上可定址記憶體區塊分別至少包括一第一砌塊之一第一記憶體單元塊及一第二砌塊之一第二記憶體單元塊；多個冗餘控制單元；以及控制電路，其基於儲存於該等冗餘控制單元中之資訊，存取該至少一冗餘記憶體區塊的一第一冗餘記憶體單元塊，以代替該等兩個或兩個以上可定址記憶體區塊的一第一重映射記憶體單元塊，及存取該至少一冗餘記憶體區塊的一第二冗餘記憶體單元塊，以代替該等兩個或兩個以上可定址記憶體區塊的一第二重映射記憶體單元塊，其中該等兩個或兩個以上可定址記憶體區塊及該至少一冗餘記憶體區塊更分別包括區塊字線，且每一記憶體單元塊分別包括：一塊啟用線，其耦接至該控制電路；一字線解碼器，其耦接至該等區塊字線及該塊啟用線；多條塊字線，其耦接至該字線解碼器；多條塊位元線，其耦接至砌塊位元線；以及一記憶體單元陣列，其等分別耦接至該等塊字 線中之一者及該等塊位元線中之一者。
  11. 如申請專利範圍第10項之電子系統，其中每一記憶體單元塊包含記憶體單元的一三維陣列。
  12. 如申請專利範圍第10項之電子系統，其中該等冗餘控制單元包含：用以儲存一第一區塊位址之一個或多個單元；用以儲存一第一啟用位元以致使由該第一區塊位址所指示之該第一重映射記憶體單元塊的一存取重新映射至該第一冗餘記憶體單元塊的一單元；用以儲存一第二區塊位址之一個或多個單元；以及用以儲存一第二啟用位元以致使由該第二區塊位址所指示之該第二重映射記憶體單元塊的一存取重新映射至該第二冗餘記憶體單元塊的一單元。
  13. 如申請專利範圍第10項之電子系統，其中：該等區塊字線藉由控制閘耦接至該等第一及第二記憶體單元塊之塊字線；該等兩個或兩個以上可定址記憶體區塊之第一記憶體單元塊及該第一冗餘記憶體單元塊耦接至位元線之一第一集合；該等兩個或兩個以上可定址記憶體區塊之第二記憶體單元塊及該第二冗餘記憶體單元塊耦接至位元線之一第二集合；且該等控制閘由該控制電路所控制。
  14. 如申請專利範圍第13項之電子系統，其中該等控制閘 將該第一重映射記憶體單元塊及該第二重映射記憶體單元塊與該等兩個或兩個以上可定址記憶體區塊之記憶體單元塊隔離。
  15. 如申請專利範圍第10項之電子系統，其中包括在該記憶體單元陣列中之一行記憶體單元耦接至該等塊位元線中之一者，且包括在該記憶體單元陣列中之一列記憶體單元耦接至該等塊字線中之一者。
  16. 如申請專利範圍第10項之電子系統，其中：該等兩個或兩個以上可定址記憶體區塊包含經組織成為「n」個砌塊之至少64個可定址記憶體區塊，該等至少64個可定址記憶體區塊分別具有「n」個記憶體單元塊，其中「n」至少為4；該至少一冗餘記憶體區塊包含分別具有「n」個記憶體單元塊之至少4個冗餘記憶體區塊；且該控制電路可將該等至少64個可定址記憶體區塊之至少16個記憶體單元塊以及來自該等至少4個冗餘記憶體區塊之記憶體單元塊重新映射，其包括來自於該等「n」個砌塊中之一單一砌塊的至少4個記憶體單元塊之一映射。
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