TWI614591B - 脈衝訊號產生電路 - Google Patents

Abstract

本案揭露一種脈衝訊號產生電路，其包含參考電壓電路、比較器、第一開關、第二開關、第一電容及第二電容。精確控制第一電容以及第二電容之電容值或充放電電流，可規律的控制第一開關及第二開關在導通及關斷狀態之間切換，亦可規律的控制參考電壓電路輸出參考電壓。因此，控制第一開關及第二開關之邏輯訊號具有時脈之特性。

Description

脈衝訊號產生電路

本發明係關於一種脈衝訊號產生電路，更精確的，本發明係關於一種精確控制第一電容以及第二電容之電容值或充放電電流的脈衝訊號產生電路，藉此規律的控制第一開關及第二開關在導通及關斷狀態之間切換，進而產生具有時脈特性之邏輯訊號。

現今微控制器(MCU)的低功耗設計，是一門十分熱門且重要的課題。例如在智慧型水表的應用中，為了使水表長久運作，減少MCU的耗能來延長電池壽命成為必須面臨的挑戰。

在MCU設計一個準確的參考電壓尤其重要，此參考電壓應具備零溫度係數、不隨電壓源改變、抗製程飄移能力等特性。參考電壓除了做為數位至類比轉換器(ADC)或比較器之參考電壓外，更可做為微控制器(MCU)電源管理電路的基準。因此擁有良好特性的電源管理電路首要條件即是具有高品質的參考電壓。現今低功耗的參考電壓設計技術往往伴隨著準確度不佳、溫度係數過大等問題。故在降低功耗以及維持高品質的參考電壓中做出取捨已經讓IC設計工程師傷透腦筋。

此外，在低耗電的系統中，所使用的基準電壓(Vref或VBG)都是藉由低功耗能隙參考電壓電路所產生的，雖然擁有較低功耗但是效能並不好。例如其輸出基準電壓分佈相當廣、溫補效果不佳等。

另外一種低耗電的設計，是透過外部時脈控制能隙參考電壓電路的開啟或關閉。若將能隙參考電壓電路關閉的時間設計得過長，便會使電容裡基準電壓偏離過大。相反的若關閉的時間太短，電路的功耗便隨之上升，因而再度面臨效能與功耗的取捨，並非良好的解決辦法。

為了解決上述問題，提供一種脈衝訊號產生電路，包含參考電壓電路、比較器、第一開關、第二開關、第一電容及第二電容。參考電壓電路具有輸出端。比較器具有第一輸入端、第二輸入端以及輸出端。第一開關具有第一端、第二端以及控制端，第一開關之第一端電性耦接參考電壓電路之輸出端，第一開關之第二端電性耦接比較器之第一輸入端。第二開關具有第一端、第二端以及控制端，第二開關之第一端電性耦接參考電壓電路之輸出端，第二開關之第二端電性耦接比較器之第二輸入端。第一電容電性耦接於比較器之第一輸入端及接地端之間。第二電容電性耦接於比較器之第二輸入端及接地端之間，且第一電容與第二電容於充電及/或放電時的電壓變化率不同。其中，當比較器之第一輸入端以及第二輸入端之間的電壓差大於預設值時，比較器之輸出端上的電壓從第一位準轉變成第二位準，致使第一開關以及第二開關被控制導通。當第一開關以及第二開關導通後，參考電壓電路對第一電容以及第二電容充電或放電，使得比較器之第一輸入端以及第二輸入端之間的電壓差不大於預設 值，致使比較器之輸出端上的電壓從第二位準轉變成第一位準，則第一開關以及第二開關被控制關斷，參考電壓電路停止對第一電容以及第二電容充電或放電。比較器之輸出端之電壓於第一位準以及第二位準之間持續轉換係形成脈衝訊號。

較佳者，脈衝訊號之頻率可與比較器之遲滯電壓相關。

較佳者，第一電容與第二電容之充電或放電速率可不同。

較佳者，第一電容與第二電容之電容值可相同，且流進或流出第一電容與第二電容的電流可不同。

較佳者，第一電容與第二電容之電容值可不同，且流進或流出第一電容與第二電容的電流可不同。

較佳者，脈衝訊號產生電路更可包含偏壓電路產生器，偏壓電路產生器可電性耦接至參考電壓電路以及比較器之供電端。

較佳者，脈衝訊號產生電路可進一步包含第三開關，其連接於參考電壓電路與第一開關及第二開關之間，當比較器之輸出端之電壓位於第二位準時，第三開關可被控制導通，當比較器之輸出端之電壓位於第一位準時，第三開關可被控制關斷。

較佳者，脈衝訊號產生電路可進一步包含第四開關，其連接於偏壓電路產生器與第一開關及第二開關之間，且當比較器之輸出端之電壓位於第二位準時，第四開關可被控制關斷，當比較器之輸出端之電壓位於第一位準時，第四開關可被控制導通。

較佳者，脈衝訊號產生電路可進一步包含源極追隨器(source follower)連接於第四開關與偏壓電路產生器之間，且源極追隨器之第一輸入端可連接於第二電容，其之第二輸入端可連接於偏壓電路產生器。

較佳者，預設值可與比較器之遲滯電壓相關。

綜上所述，本發明之脈衝訊號產生電路藉由精確控制第一電容以及第二電容之電容值或充放電電流，可規律的控制第一開關及第二開關在導通及關斷狀態之間切換，亦可規律的控制參考電壓電路輸出參考電壓。因此，藉由上述機制，控制第一開關及第二開關之邏輯訊號具有時脈之特性。

此外，藉由規律的控制第一開關及第二開關在導通及關斷狀態之間切換，可進而將此規律的高電位及低電位訊號作為時脈訊號輸出，因此可實現極低耗能的時脈產生器。

100‧‧‧能隙參考電壓電路

102‧‧‧偏壓電路產生器

104‧‧‧比較器

106‧‧‧控制邏輯

108‧‧‧施密特觸發器

BUFF‧‧‧緩衝器

AVDD‧‧‧電壓源

C1‧‧‧第一電容

C2‧‧‧第二電容

IBG、Ia、Ib、Ic‧‧‧偏壓電流

IREF‧‧‧參考電流

S1‧‧‧第一開關

S2‧‧‧第二開關

S3‧‧‧第三開關

S4‧‧‧第四開關

T1‧‧‧第一電晶體

T2‧‧‧第二電晶體

VBG、VREP、VSF、VSW‧‧‧電位

VBG1‧‧‧能隙參考電壓

VOUT‧‧‧輸出端

Mn1、Mn2‧‧‧電晶體

△V‧‧‧電壓差

COMP_OUT‧‧‧比較器輸出訊號

S601~S607‧‧‧步驟

CLK‧‧‧時脈訊號

本發明之上述及其他特徵及優勢將藉由參照附圖詳細說明其例示性實施例而變得更顯而易知，其中：

第1圖，其為根據本發明之參考電壓電路之第一實施例繪製之方塊圖。

第2A-2B圖，其係為根據本發明之參考電壓電路之第二實施例繪製之主動模式及省電模式之電路布局圖。

第3圖，其為根據本發明之參考電壓電路之第三實施例繪製之電路布局圖。

第4圖係為根據本發明之比較器之實施例繪製之電路布局圖。

第5圖係為根據本發明之參考電壓電路之實施例繪製之主動模式及省電模式之電壓時序圖。

第6圖係為根據本發明之參考電壓電路之實施例繪製之流程圖。

第7圖係為根據本發明的實施例繪示的時脈產生電路之電路佈局圖。

為利貴審查委員瞭解本發明之技術特徵、內容與優點及其所能達成之功效，茲將本發明配合附圖，並以實施例之表達形式詳細說明如下，而其中所使用之圖式，其主旨僅為示意及輔助說明書之用，未必為本發明實施後之真實比例與精準配置，故不應就所附之圖式的比例與配置關係解讀、侷限本發明於實際實施上的權利範圍，合先敘明。

請參閱第1圖，其為根據本發明之參考電壓電路之第一實施例繪製之方塊圖。如圖所示，參考電壓電路包含能隙參考電壓電路100、偏壓電路產生器102、第一電容C1、第二電容C2、比較器104及控制邏輯106。能隙參考電壓電路100連接於第一開關S1及第二開關S2，並輸出能隙參考電壓VBG1。偏壓電路產生器102連接至能隙參考電壓電路100。第一電容C1之第一端連接於第一開關S1，且第二端連接於接地端GND。第二電容C2之第一端連接於第二開關S2，且第二端連接於及另一接地端GND，且第二電容C2之電容值大於第一電容C1之電容值。

比較器104分別連接於第一電容C1之第一端及第二電容C2之第一端，以比較第一電容C1之第一端及第二電容C2之第一端之間之電位差，且偏壓 電路產生器102連接於比較器104之一供電端。偏壓電路產生器102可為定轉導電路(constant-gm circuit)，其提供偏壓電流給比較器104與能隙參考電壓電路100。較佳者，偏壓電路產生器102包含複數個輸出端，其可提供複數個大小不同之定電流，舉例而言，偏壓電路產生器102可提供10nA/25nA/50nA/75nA之定電流。

控制邏輯106連接於比較器104與第一開關S1、第二開關S2及能隙參考電壓電路100之間。具體而言，控制邏輯106連接於比較器104之輸出端，第一開關S1之控制端以及第二開關S2之控制端。其中，控制邏輯106亦連接至能隙參考電壓電路100。

請參考第2A-2B圖，其係為根據本發明之參考電壓電路之第二實施例繪製之主動模式及省電模式之電路布局圖。本案之控制邏輯106之工作模式包含主動模式(Active mode)以及省電模式(Low power mode)。當系統啟動後，控制邏輯106首先處在主動模式下，控制邏輯106控制能隙參考電壓電路100輸出能隙參考電壓VBG1，並控制第一開關S1及第二開關S2導通。此時，第一電容C1第一端之電位VREP及第二電容C2之第一端之電位VBG會被充電至能隙參考電壓VBG1，當第一電容C1與第二電容C2之第一端之電壓達到能隙參考電壓VBG1，比較器104比較出兩者之電位差為0，並輸出第一比較訊號至控制邏輯106，並進入省電模式。此時，第二電容C2之第一端之電位VBG可作為參考電壓供電源管理電路使用。

在省電模式下，控制邏輯106控制第一開關S1及第二開關S2關斷，並控制能隙參考電壓電路100停止輸出能隙參考電壓VBG1。理想上，此時第一電容C1及第二電容C2之第一端之電位會維持在能隙參考電壓VBG1，然而，由於第一開關S1及第二開關S2通常為P型金氧半場效電晶體，其並非理想元 件，即便處於關斷狀態下，仍有微小漏電流產生。因此，在省電模式下，第一電容C1與第二電容C2會分別向左方之第一開關S1及第二開關S2進行放電，因此，第一電容C1及第二電容C2中的電荷減少會造成電位VREP及電位VBG偏移能隙參考電壓電路100所輸出的能隙參考電壓VBG1。

為了偵測此漏電現象，本案將第一電容C1的電容值與第二電容C2的電容值進行設計，使控制邏輯106能針對電位VREP及電位VBG之變化輸出對應之控制訊號。其中，第一電容C1的電容值大於第二電容C2之電容值，且在省電模式下具有相同的漏電流。電容值之變化可由式(1)表示：

當比較器104比較第一電容C1及第二電容C2之第一端之間電壓差大於容許值時，比較器104輸出第二比較訊號，控制邏輯106根據第二比較訊號回到主動模式。

根據本發明之較佳實施例，設置C2=10*C1，藉由上述的公式可以得到第一電容C1上電壓下降的速度會比第二電容C2快約10倍左右，亦即△VREP=10△VBG。故而只要設計比較器104的遲滯電壓，即可判斷出△VBG和△VREP電壓的差值變化，只要△VBG和△VREP電壓差值超過容許值便啟動能隙參考電壓電路100，以輸出能隙參考電壓VBG1對第一電容C1及第二電容C2進行刷新電壓，如此一來能隙參考電壓電路100便會短暫的被開啟而長時間的處於關閉狀態，進而大幅降低整體的平均功耗，此外，本案亦可將開啟時間：關閉可以設計為1：1000。舉例來說，若能隙參考電壓電路100的電流消耗是30μA，依照上述的設計能隙參考電壓電路100開啟時間長度為1個單位時間，關閉時間長 度為1000個單位時間，能隙參考電壓電路100的電流消耗在平均後，僅有30μA/1000=30nA，如此可大大降低能隙參考電壓電路100的電流消耗同時保有效能。

再者，在省電模式下，若第一電容C1與第二電容C2具有相同的電容，以及相差十倍之漏電流，也可以達到一樣的效果。藉由式(1)可知，當第一電容C1與第二電容C2之漏電流相差十倍時，第一電容C1上電壓下降的速度會比第二電容C2快，亦即△VREP=10△VBG。故而只要設計比較器104的遲滯電壓，即可判斷出△VBG和△VREP電壓的差值變化，只要△VBG和△VREP電壓差值超過容許值便啟動能隙參考電壓電路100，以輸出能隙參考電壓VBG1對第一電容C1及第二電容C2進行刷新電壓。

較佳者，本發明不限於前述實施例。舉例而言，在省電模式下，若第一電容C1與第二電容C2具有相差兩倍的電容值，以及相差五倍之漏電流，也可以達到一樣的效果。類似的，藉由式(1)可知，第一電容C1上電壓下降的速度會比第二電容C2快，亦即△VREP=10△VBG。故而只要設計比較器104的遲滯電壓，即可判斷出△VBG和△VREP電壓的差值變化，只要△VBG和△VREP電壓差值超過容許值便啟動能隙參考電壓電路100，以輸出能隙參考電壓VBG1對第一電容C1及第二電容C2進行刷新電壓。

根據本發明的另一範例，在省電模式下，若第一電容C1與第二電容C2具有具有相差兩倍的電容，以及相差五倍之充電電流，也可以達到一樣的效果。藉由式(1)，亦可得知在上述條件下，第一電容C1上電壓下降的速度會比第二電容C2快，亦即△VREP=10△VBG。同樣的，僅需設計比較器104的遲滯電壓，即可判斷出△VBG和△VREP電壓的差值變化，只要△VBG和△VREP電 壓差值超過容許值便啟動能隙參考電壓電路100，以輸出能隙參考電壓VBG1對第一電容C1及第二電容C2進行刷新電壓。

此外，本案之參考電壓電路進一步包含第三開關S3，係連接於能隙參考電壓電路100與第一開關S1及第二開關S2之間，且控制邏輯106係連接並控制第三開關S3，在主動模式下，控制邏輯106根據第一比較訊號控制第三開關S3導通，在省電模式下，控制邏輯106根據第二比較訊號控制第三開關S3關斷。

再者，參考電壓電路進一步包含第四開關，係連接於偏壓電路產生器102與第一開關S1及第二開關S2之間，且控制邏輯106連接並控制第四開關S4，在主動模式下，控制邏輯106根據第一比較訊號控制第四開關S4關斷，在省電模式下，控制邏輯106根據第二比較訊號控制第四開關S4導通，此時偏壓電路產生器102提供參考電流IREF以產生一電位VSF至第四開關S4之一端，以降低第一開關S1第二開關S2兩端之電位差，其細節將在下文中詳細描述。

續言之，如第2A-2B圖所示，參考電壓電路100進一步包含緩衝器BUFF連接於能隙參考電壓電路100與第三開關S3之間，本實施例中，施密特觸發器(Schmitter trigger)108設置在比較器104之輸出端及控制邏輯106之輸入端之間，用於降低雜訊。

請參考第3圖，其為根據本發明之參考電壓電路之第三實施例繪製之電路布局圖。根據上述，能隙參考電壓電路100關閉的時間比開啟的時間愈長，電路整體的平均耗電就愈低。為延長能隙參考電壓電路100關閉的時間，降低第一電容C1及第二電容C2的漏電速度便是首要的課題。為了達到此目的，電路架構的增加是必須的。

首先在省電模式下，需要設計接在電容上的第一開關S1及第二開關S2的另外一端的電位VSF大約等於第二電容C1的第一端電位VBG。本案中設置一源極追隨器(Source follower)來完成此功能。源極追隨器的輸入為VBG、輸出為VBG-Vth，因此第一開關S1及第二開關S2上的漏電會因為兩端端點電壓差距變小而被大幅度降低。此效益可以讓能隙參考電壓電路100關閉的時間大幅度地被延長。

具體而言，源極追隨器可設置第一電晶體T1及第二電晶體T2。如圖所示，第一電晶體T1之閘極連接於第二電容C1之第一端(電位VBG)，而第二電晶體T2之汲極連接於第一電晶體T1之源極，其之閘極連接於偏壓電路產生器102，其之源極連接於接地端GND。第二電晶體T2之汲極與第一電晶體T1之源極之端電壓為電位VSF。因此，在省電模式下，第二開關S2左端之電位為VBG-Vth，右端之電位則為VBG，兩者之間電位差降低的情況下可減少第一電容C1及第二電容C2之放電。

此外，第一開關S1及第二開關S2可以PMOS製成，因為PMOS的基極漏電路徑為從電壓源AVDD往第一電容C1及第二電容C2充電，此效益可以補償第一電容C1及第二電容C2透過第一開關S1及第二開關S2往較低電壓方向的漏電。這使能隙參考電壓電路100關閉的時間再次獲得延長。此外，在主動模式下，第一開關S1及第二開關S2在導通時可以被接到其之源極，如此可消除PMOS的基體效應(Body effect)，進而有效降低第一開關S1及第二開關S2的導通電阻，使充電速度上升。

請參考第4圖，其係為根據本發明之比較器之實施例繪製之電路布局圖。如圖所示，比較器104之電路具有低功耗且精準遲滯的特性。架構如第 4圖所示，Ia、Ib、Ic為偏壓電路產生器102所產生之偏壓電流，R為遲滯電阻，比較器104中，第一輸入端VIN輸入電晶體Mn1，第二輸入端VIP輸入電晶體Mn2。此比較器104的遲滯電壓為VHYS=R*(Ia+0.5Ib)，由於偏壓電路產生器的電流與遲滯電阻R相關，另外，改變遲滯電阻R即可改變遲滯電壓VHYS大小，所以在比較器104轉態後便將遲滯電阻R的值降低，即是遲滯電壓VHYS降低。此時由於VHYS降低使得比較器104兩輸入端VIP及VIN減去遲滯電壓VHYS的差距變大，因而使比較器104的輸出狀態更加穩定，可以有效克制雜訊對於比較器的干擾，在遲滯電壓VHYS的設計上可用下式計算：Q=C*V，△Q=C*△V，△Q2=C2*△VBG，△Q1=C1*△VREP，C2*△VBG=C1*△VREP，令△VBG=x，△VREP=y，C2*x=C1*y，y=x*C2/C1，x-y=x-x*C2/C1=x*(1-C2/C1)，VHYS=x*(1-C2/C1)。

其中，C2=10*C1，VBG為欲輸出之參考電壓，VREP為之第一電容C1之參考電壓，x為可容許之△VBG之下降/上升範圍。由上述x、C1及C2可獲得欲設計之VHYS值。一般而言，第一電容C1及第二電容C2的電壓放電趨勢會隨製程飄移、溫度與電壓源AVDD的影響。如果漏電路徑是由電壓源AVDD透過第二開關S2對第二電容C2充電，第二電容C2上的參考電壓(VBG)便會上升，反之，若是第二電容C2對接地端GND放電，第二電容C2上的參考電壓(VBG)便下降，因此，設計比較器104具備上升與下降的雙向偵測機制。不論VBG電壓是何種放電模式，比較器104都能反應出電位VBG與電位VREP之間的變化，並 由輸出端VOUT輸出比較訊號，因此，控制邏輯106可正確的控制能隙電壓參考電路100開啟或關閉。

請參考第5圖及第6圖，其係為根據本發明之參考電壓電路之實施例繪製流程圖以及主動模式及省電模式之電壓時序圖。如圖所示，首先開啟電源(步驟S601)，系統預設進入主動模式(步驟S602)。如第5圖中時間T1階段，參考電壓電路處於主動模式，能隙參考電壓電路100開啟，並輸出能隙參考電壓VBG1。此時，第一電容C1之電容值為1pF，第二電容C2之電容值為10pF，能隙參考電壓VBG1將第一電容C1之第一端之電位VREP以及第二電容C2之第二端之電位VBG充電至VBG1。

比較器104比較第一電容C1之第一端之電位VREP以及第二電容C2之第二端之電位VBG之間之電位差為0(步驟S603)，輸出第一比較訊號，並進入省電模式(步驟S604)，關閉能隙參考電壓電路100，停止輸出能隙參考電壓VBG1(步驟S605)。

此時，如第5圖時間T2所示，第一開關S1及第二開關S2關斷，第一電容C1與第二電容C2開始放電，因此，第一電容C1之第一端之電位VREP以及第二電容C2之第二端之電位VBG均下降。然而因電容值不同，漏電電流相同，電位VBG下降速度較電位VREP慢。當VBG與VREP之差值△V到達比較器之容許值(亦即，遲滯電壓VHYS)時，比較器104比較VBG與VREP之差值超過容許值(步驟S606)，此時進入時間T3，比較器104之比較電壓COMP準位上升，輸出第二比較訊號，控制邏輯106接收到第二比較訊號後，控制能隙參考電壓電路100開啟進入主動模式(步驟S607)，繼續輸出能隙參考電壓VBG1，以刷新第一電容C1及第二電容C2之電位VREP及VBG。直到比較器104偵測到VBG與VREP之差值△V 為0時(回到步驟S603)，便再度進入省電模式(步驟S604)，關閉能隙參考電壓電路100。

根據上述配置，當精確控制第一電容C1以及第二電容C2之電容值或充放電電流，可規律的控制第一開關S1及第二開關S2在導通及關斷狀態之間切換，亦可規律的控制能隙參考電路輸出能隙參考電壓。因此，藉由上述機制，控制第一開關S1及第二開關S2之邏輯訊號具有時脈之特性。

請參考第7圖，其係為根據本發明的實施例繪示的時脈產生電路之電路佈局圖。如圖所示，藉由上述式(1)，可設計第一電容C1上電壓下降的速度會比第二電容C2快，並進一步比較器104的遲滯電壓，即可判斷出△VBG和△VREP電壓的差值變化，只要△VBG和△VREP電壓差值超過容許值，比較器104便輸出高電位訊號，並同時啟動能隙參考電壓電路100，以輸出能隙參考電壓VBG1對第一電容C1及第二電容C2進行刷新電壓，當第一電容C1及第二電容C2之電壓相同時，比較器104便輸出低電位訊號。藉由規律的控制第一開關S1及第二開關S2在導通及關斷狀態之間切換，可進而將此規律的高電位及低電位訊號作為一時脈訊號CLK輸出，因此可實現極低耗能的時脈產生器。

綜上所述，本發明之參考電壓電路將高精確的能隙參考電壓電路輸出之能隙參考電壓儲存在電容裡，再利用良好的控制機制(開/關能隙參考電壓電路)來刷新電容，以確保電容裡的基準電壓與能隙參考電壓電路輸出之能隙參考電壓一致。如此便可達到省電的效果，同時保持能隙參考電壓電路輸出的精確性。此控制機制可以隨著不同的溫度、製程、電壓自行進行調整。因此可以同時達到高精確與低功耗的能隙參考電壓電路。

此外，藉由比較器的設置，本發明的參考電壓電路可以自行偵測基準電壓偏移量，若基準電壓偏離到容許值外，本架構會再次啟動能隙參考電壓電路，以重新刷新電容裡的基準電壓，確保基準電壓的品質。另外此電路不需要外部時脈控制，便可以自行完成自我校正的功能，亦可適用於純類比訊號。除了可以省掉時脈電路及其耗電外，此電路可以移植至任何電源管理系統內，而不需時脈控制的系統，因而大大提高了此電路的通用性以及再使用性。此參考電壓電路具有全時間產出高精準度的基準電壓並且低耗電的特性。

100‧‧‧能隙參考電壓電路

102‧‧‧偏壓電路產生器

104‧‧‧比較器

106‧‧‧控制邏輯

C1‧‧‧第一電容

C2‧‧‧第二電容

IREF‧‧‧參考電流

S1‧‧‧第一開關

S2‧‧‧第二開關

Claims (10)

1. 一種脈衝訊號產生電路，包含：一參考電壓電路，係具有一輸出端；一比較器，係具有一第一輸入端、一第二輸入端以及一輸出端；一第一開關，具有一第一端、一第二端以及一控制端，該第一開關之該第一端係電性耦接該參考電壓電路之該輸出端，該第一開關之該第二端係電性耦接該比較器之該第一輸入端；一第二開關，具有一第一端、一第二端以及一控制端，該第二開關之該第一端係電性耦接該參考電壓電路之該輸出端，該第二開關之該第二端係電性耦接該比較器之該第二輸入端；一第一電容，係電性耦接於該比較器之該第一輸入端及一接地端之間；以及一第二電容，係電性耦接於該比較器之該第二輸入端及一接地端之間，且該第一電容與該第二電容於充電及/或放電時的電壓變化率不同；其中，當該比較器之該第一輸入端以及該第二輸入端之間的一電壓差大於一預設值時，該比較器之該輸出端上的電壓從一第一位準轉變成一第二位準，致使該第一開關以及該第二開關被控制導通； 其中，當該第一開關以及該第二開關導通後，該參考電壓電路對該第一電容以及該第二電容充電或放電，使得該比較器之該第一輸入端以及該第二輸入端之間的該電壓差不大於該預設值，致使該比較器之該輸出端上的電壓從該第二位準轉變成該第一位準，則該第一開關以及該第二開關被控制關斷，該參考電壓電路停止對該第一電容以及該第二電容充電或放電；其中，該比較器之該輸出端之電壓於該第一位準以及該第二位準之間持續轉換係形成一脈衝訊號。
2. 如申請專利範圍第1項所述之脈衝訊號產生電路，其中該脈衝訊號之頻率係與該比較器之一遲滯電壓相關。
3. 如申請專利範圍第1項所述之脈衝訊號產生電路，其中該第一電容與該第二電容之充電或放電速率不同。
4. 如申請專利範圍第3項所述之脈衝訊號產生電路，其中該第一電容與該第二電容之電容值相同，且流進或流出該第一電容與該第二電容的電流不同。
5. 如申請專利範圍第3項所述之脈衝訊號產生電路，其中該第一電容與該第二電容之電容值不同，且流進或流出該第一電容與該第二電容的電流不同。
6. 如申請專利範圍第1項所述之脈衝訊號產生電路，更包含一偏壓電路產生器，該偏壓電路產生器係電性耦接至該參考電壓電路以及該比較器之一供電端。
7. 如申請專利範圍第6項所述脈衝訊號產生電路，進一步包含一第三開關，係連接於該參考電壓電路與該第一開關及該第二開 關之間，當該比較器之該輸出端之電壓位於該第二位準時，該第三開關被控制導通，當該比較器之該輸出端之電壓位於該第一位準時，該第三開關被控制關斷。
8. 如申請專利範圍第7項所述之脈衝訊號產生電路，進一步包含一第四開關，係連接於該偏壓電路產生器與該第一開關及該第二開關之間，且當該比較器之該輸出端之電壓位於該第二位準時，該第四開關被控制關斷，當該比較器之該輸出端之電壓位於該第一位準時，該第四開關被控制導通。
9. 如申請專利範圍第8項所述之脈衝訊號產生電路，進一步包含一源極追隨器(source follower)連接於該第四開關與該偏壓電路產生器之間，且該源極追隨器之一第一輸入端連接於該第二電容，其之一第二輸入端連接於該偏壓電路產生器。
10. 如申請專利範圍第1項所述之脈衝訊號產生電路，其中該預設值係與該比較器之一遲滯電壓相關。