TWI608280B - 陣列基板 - Google Patents

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Description

陣列基板
本發明係關於一種陣列基板，特別是一種具有圖案化共通電極層和圖案化畫素電極層的陣列基板。
陣列基板係包括主動元件、閘極線、資料線、圖案化畫素電極層與圖案化共通電極層。基本上，陣列基板可與彩色濾光基板對位後將液晶密封於內，並且再與背光模組組裝後形成一液晶顯示面板。一般來說，主動元件用以控制各畫素區(亦即，子畫素(sub-pixel))的電壓。閘極線依照時序電連接至主動元件的閘極以依序地開啟主動元件，資料線依照時序對各畫素區內的圖案化畫素電極層與圖案化共通電極層之間的儲存電容充電，藉此調節液晶偏轉角度，每個畫素區可以獲得灰階準位。而後，可以透過彩色濾光片來搭配各畫素區的灰階準位，從而每個能夠發出紅藍綠顏色的畫素區可以構成影像畫面(frame)。
一般來說，液晶偏轉所需的反應時間對液晶顯示面板的影像品質有相當的影響。基本上，液晶的反應時間通常是指對應液晶偏轉角度而使得各畫素區的「最暗轉最亮」、「最亮轉最暗」以及「灰階轉灰階」的液晶偏轉的反應時間。實際而言，由於「灰階轉灰階」的所需反應時間大於「最暗轉最亮」與「最亮轉最暗」的所需反應時間，所以「灰階轉灰階」的所需反應時間對液晶顯示面板來說為首要考慮的因素。因此，如何有效縮短液晶由灰階轉至灰階所需要的反應時間，在設計液晶顯示面板時顯得相當重要。
本發明一實施例提出一種陣列基板，陣列基板包括基板、圖案化第一電極層以及圖案化第二電極層。圖案化第一電極層位基板上方，圖案化第一電極層具有多個第一條狀電極。其中，每一第一條狀電極的相對二邊緣分別具有多個凹部與多個凸部，這些凹部與這些凸部交替排列。相對二邊緣的多個凹部相對設置且多個凸部相對設置。圖案化第二電極層位於圖案化第一電極層上方，圖案化第二電極層具有多個第二條狀電極。其中，每一第二條狀電極的相對二邊緣分別具有多個凹部與多個凸部，這些凹部與這些凸部交替排列。相對二邊緣的多個凹部相對設置且多個凸部相對設置。在基板的垂直投影方向上，這些第二條狀電極與這些第一條狀電極交錯排列，相鄰二第一條狀電極的最相鄰的二邊緣實質上彼此不平行，且相鄰二第二條狀電極的最相鄰二邊緣實質上彼此不平行。每一第二條狀電極的這些凸部對應其相鄰的第一條狀電極的這些凹部，且每一第一條狀電極的這些凸部對應其相鄰的第二條狀電極的這些凹部。
本發明一實施例提出一種陣列基板，陣列基板包含基板、多個第一條狀電極以及多個第二條狀電極。多個第一條狀電極位基板上方，每一第一條狀電極具有相對二邊緣，且相鄰二第一條狀電極的最相鄰二邊緣實質上彼此不平行。多個第二條狀電極位多個第一條狀電極上方，每一第二條狀電極具有相對二邊緣，且相鄰二第二條狀電極的相鄰二邊緣實質上彼此不平行。在基板的垂直投影方向上，多個第二條狀電極與多個第一條狀電極交錯排列，且每一第一條狀電極的邊緣與最相近的第二條狀電極的相鄰的邊緣實質上平行。
綜上所述，本發明實施例之所提供的陣列基板，包括基板、圖案化第一電極層與圖案化第二電極層。圖案化第一電極層的相鄰二個第一條狀電極相鄰二個邊緣實質上彼此不平行，相鄰二個第二條狀電極的相鄰二個邊緣實質上彼此不平行，每個第一條狀電極的邊緣與最相近的第二條狀電極的相鄰的邊緣實質上平行。
對液晶顯示面板而言，顯示出一個影像畫面(frame)所需的時間包括儲存電容的充電時間、液晶之灰階至灰階的反應時間等。由於液晶由灰階轉至灰階所需要的反應時間較久，倘若降低儲存電容的充電時間，則可容許液晶分子由灰階轉至灰階的反應時間較長。因此，本發明實施例藉由調整第一條狀電極和/或第二電極的尺寸和間距，使得儲存電容變小，所需的儲存電容的充電時間亦隨之降低，進而可容許較多的液晶之灰階至灰階反應時間，進而提升液晶顯示面板整體的影像品質。
請參閱圖1、圖2(a)、圖2(b)和圖3。圖1為本發明一實施例的陣列基板的結構俯視示意圖。圖2(a)及圖2(b)為圖1的局部結構示意圖。圖3為圖1沿線A-A所繪示的剖面結構示意圖。其中，陣列基板100包括基板110、主動元件TFT、圖案化第一電極層120、圖案化第二電極層130、多個閘極線GL以及多個資料線DL。圖案化第一電極層120包括多個第一條狀電極122，圖案化第二電極層130包括多個第二條狀電極132。多個閘極線GL以第一方向D1延伸且彼此間隔配置。多個資料線DL以第二方向延伸且彼此間隔配置。閘極線GL與資料線DL彼此交錯設置而界定出多個畫素區，畫素區係指任兩相鄰的閘極線GL以及任兩相鄰的資料線DL交錯所界定的區域。第一方向D1與第二方向D2可實質上垂直，但不以此為限。陣列基板100具有多個呈現矩陣狀排列的畫素區，為了便於說明，於圖1中僅繪示單一畫素區。請參閱圖1，畫素區的畫素結構包括多個第一條狀電極122以及多個第二條狀電極132。第一條狀電極122位於基板110上方，且第二條狀電極132位於第一條狀電極122上方。在基板110的垂直投影方向上，第一條狀電極122與第二條狀電極132交錯排列。
在此實施例中，此些第一條狀電極122以相同方向延伸，且彼此間隔配置。每一第一條狀電極122具有相對二個邊緣L1。於此，二邊緣L1係指第一條狀電極122在延伸方向上的相對兩側的整體邊緣（即由第一條狀電極122的一端延伸至另一端的邊緣）。
在一些實施例中，每一第一條狀電極122的相對兩側的兩邊緣L1具有多個相對向外的凸部T1以及多個相對向內的凹部S1，而且這些凹部S1與這些凸部T1接續相連且交替排列。每個邊緣L1具有多個接續相連的側邊LS1，並且任意二個相鄰並連接的側邊LS1的延伸方向不同。其中，同一個邊緣L1的任意二個相鄰的側邊LS1向第一條狀電極122的外側突起形成多個凸部T1的邊界，並且任意二個相鄰的側邊LS1向第一條狀電極122的內部凹入形成多個凹部S1的邊界。換言之，每個第一條狀電極122具有多個接續相連的第一節狀部122a。側邊LS1即為第一節狀部122a的邊緣，這些第一節狀部122a中任意相鄰二個第一節狀部122a的相連處形成相對二個所述凹部S1，且每個第一節狀部122a的二個側邊LS1相對向外突起形成二個相對的凸部T1。其中，同一第一條狀電極122的相對二側的邊緣L1的多個凹部S1彼此為相對設置，且同一第一條狀電極122的相對二側的邊緣L1的的多個凸部T1彼此為相對設置。
相鄰二個第一條狀電極122的最相鄰的二個邊緣L1的凹部S1彼此相對，相鄰二個第一條狀電極122的最相鄰的二個邊緣L1的凸部T1彼此相對。也就是說，每個第一條狀電極122的凹部S1都對應其相鄰二個第一條狀電極122的凹部S1，且第一條狀電極122的凸部T1都對應其相鄰二個第一條狀電極122的凸部T1。依此，相鄰二個第一條狀電極122的相鄰二個邊緣L1實質上彼此不平行，也就是說，相鄰的第一條狀電極122在延伸方向上的兩相對邊緣L1彼此不平行。
在此實施例中，此些第二條狀電極132以相同方向延伸，且彼此間隔配置。每一第二條狀電極132具有相對二個邊緣L2。於此，二邊緣L2係指第二條狀電極132在延伸方向上的相對兩側的整體邊緣（即由此第二條狀電極132的一端延伸至另一端的邊緣）。
在一些實施例中，每一第二條狀電極132的相對兩側的兩邊緣L2具有多個相對向外的凸部T2以及多個相對向內的凹部S2，而且這些凹部S2與這些凸部T2接續相連且交替排列。每個邊緣L2具有多個接續相連的側邊LS2，並且任意二個相鄰並連接的側邊LS2的延伸方向不同。其中，同一個邊緣L2的任意二個相鄰的側邊LS2向第二條狀電極132的外側突起形成多個凸部T2的邊界，並且任意二個相鄰的側邊LS2向第二條狀電極132的內部凹入形成多個凹部S2的邊界。換言之，每個第二條狀電極132具有多個接續相連的第二節狀部132a。側邊LS2即為第二節狀部132a的邊緣，這些第二節狀部132a中任意相鄰二個第二節狀部132a的相連處形成相對二個所述凹部S2，且每個第二節狀部132a的二個側邊LS2相對向外突起形成二個相對的凸部T2。其中，同一第二條狀電極132的相對二側的邊緣L2的多個凹部S2彼此為相對設置，且同一第二條狀電極132的相對二側的邊緣L2的多個凸部T2彼此為相對設置。
相鄰二個第二條狀電極132的最相鄰的二個邊緣L2的凹部S2彼此相對，相鄰二個第二條狀電極132的最相鄰的二個邊緣L2的凸部T2彼此相對。也就是說，每個第二條狀電極132的凹部S2都對應其相鄰二個第二條狀電極132的凹部S2，且第二條狀電極132的凸部T2都對應其相鄰二個第二條狀電極132的凸部T2。依此，相鄰二個第二條狀電極132的相鄰二個邊緣L2實質上彼此不平行，也就是說，相鄰的第二條狀電極132在延伸方向上的兩相對邊緣L2彼此不平行。
在基板110的垂直投影方向上，這些第一條狀電極122與這些第二條狀電極132交錯排列。也就是說，其中之一個第一條狀電極122位於其中相鄰二個的第二條狀電極132之間。其中，在基板110的垂直投影中，每個第一條狀電極122的邊緣L1與相鄰的第二條狀電極132的最相近的邊緣L2實質上平行，而且第一條狀電極122的凸部T1都對應相鄰的第二條狀電極132的凹部S2，第二條狀電極132的凸部T2都對應相鄰的第一條狀電極122的凹部S1。
另外，圖案化第一電極層120可以更包括第一連接電極124。為了便於說明，於圖4中僅繪示圖1的圖案化第一電極層120。於本實施例中，請參閱圖1及圖4，第一連接電極124為環狀電極(以下稱第一環狀電極1242)。第一環狀電極1242圍繞於所有第一條狀電極122的周圍，且各第一條狀電極122的兩個相對端點都與第一環狀電極1242連接。但不以此為限，後文會再詳述其他可能實施態樣。
為了便於說明，於圖2中僅繪示出圖1的局部的圖案化第一電極層120和圖案化第二電極層130。於本實施例中，如圖2所繪示即為其中一種實施態樣，在基板110的垂直投影方向上，第一條狀電極122的凸部T1為角錐狀。具體而言，第一條狀電極122的同一個邊緣L1的任意二個相鄰的側邊LS1的延伸方向不同並且向第一條狀電極122的外側突起，而且第二條狀電極132的同一個邊緣L2的任意二個相鄰的側邊LS2的延伸方向不同並且向第二條狀電極132的外側突起。依此，第一節狀部122a和第二節狀部132a大致上都呈現六邊形圖案。具體來說，在平行於第一條狀電極122延伸方向上，第一條狀電極122的同一邊緣L1的相鄰二個凹部S1的二底部Sp1之間具有長度a1，也就是說，長度a1係為第一節狀部122a的平行於第一條狀電極122延伸方向的長度。於一實施例中，長度a1的範圍介於10~25微米(μm)之間。在垂直於第一條狀電極122延伸方向上，第一條狀電極122的兩邊緣L1的相對二個凹部S1的二底部Sp1之間具有寬度b1，也就是說，寬度b1係為第一節狀部122a的垂直於第一條狀電極122延伸方向的最小寬度。於一實施例中，寬度b1的範圍介於1~6.5微米(μm)之間。第一條狀電極122的凸部T1具有夾角θ1，即為第一節狀部122a的其中兩個相鄰並連接的側邊LS1之間所夾的鈍角，如圖2所示。於一實施例中，夾角θ1的範圍介於150度(∘)至170度(∘)之間。
值得說明的是，第一條狀電極122的俯視形狀與第二條狀電極132的俯視形狀實質上相同。對第二節狀部132a來說，第二節狀部132a亦同樣具有長度a2、寬度b2以及夾角θ2。其中，長度a2、寬度b2以及夾角θ2的定義與長度a1、寬度b1以及夾角θ1相似，因此，於此不再贅述第二條狀電極132的俯視形狀、長度a2、寬度b2以及夾角θ2的定義。
值得說明的是，第一條狀電極122的電極圖案和第二條狀電極132的電極圖案可以有多種，例如是接續相連的多邊形、圓形等。也就是說，第一條狀電極122的凸部T1和凹部S1以及第二條狀電極132的凸部T2和凹部S2的形狀可以是但不限於角錐狀、弧面。
於另一實施例中，如圖5所繪示即為其中另一種實施態樣，第一條狀電極122的相對兩側的兩邊緣L1的凸部T1為弧面。具體而言，第一條狀電極122的每個側邊LS1皆為相對向外突起的弧線，且任意二個相鄰的側邊LS1端點相連接，且此些相連接的端點向第一條狀電極122的內部凹入形成多個凹部S1。換言之，第一節狀部122a的俯視形狀近似圓形。需說明的是，於圖5之實施態樣中，第一條狀電極122的俯視形狀與第二條狀電極132的俯視形狀不相同。於此實施例中，第二條狀電極132的每個側邊LS2都為向第二條狀電極132內部凹入的弧線，且側邊LS2的凹處朝向的方向與側邊LS1凸處朝向的方向一致。其中，同一個第二條狀電極132的任意二個相鄰的側邊LS2端點相連接，且此些相連接的端點相對向第二條狀電極132的外側突起形成多個凸部T2的邊界，且每個相對向第二條狀電極132的內部凹入的側邊LS2形成多個凹部S2的邊界，而且這些凹部S2與這些凸部T2接續相連且交替排列。
如圖6所繪示即為其中之又一種實施態樣，第一條狀電極122的凸部T1亦為弧面。具體而言，第一條狀電極122的每個側邊LS1為弧線，任意二個相鄰的側邊LS1之間的凹處朝向不同的方向。任意二個相鄰的側邊LS1相連接且呈現間隔地相對於第一條狀電極122的外側突起以及內側凹入。其中，其中一部分間隔配置的側邊LS1相對向第一條狀電極122的外部突起形成多個凸部T1的邊界，而其中另一部分間隔配置的側邊LS1相對向第一條狀電極122的內側凹入形成多個凹部S1的邊界，而且這些凹部S1與這些凸部T1接續相連且交替排列。需說明的是，於圖6之實施態樣中，第一條狀電極122的俯視形狀與第二條狀電極132的俯視形狀相同。因此，於此不再贅述第二條狀電極132的形狀特徵。
此外，在基板110的垂直投影方向上，圖案化第一電極層120的第一條狀電極122和圖案化第二電極層130的第二條狀電極132可以是重疊或是不重疊，以下詳述可能之實施態樣。
於本實施例中，請參閱圖1及配合參閱圖2(a)及圖2(b)，在基板110的垂直投影方向上每個第一條狀電極122與其相鄰的第二條狀電極132不重疊。具體來說，在基板110的垂直投影方向上，第二條狀電極132係對應位於任兩相鄰之第一條狀電極122之間，而且每個第二條狀電極132的兩個邊緣L2都沒有落入每個第一條狀電極122的投影範圍內。每個第一條狀電極122的邊緣L1與相鄰的第二條狀電極132的最相近的邊緣L2之間具有水平的間距X1，間距的絕對值︱X1︱小於或等於1.5μm。需特別說明的是，間距X1的正(+)負(-)符號係為區別第一條狀電極122與相鄰的第二條狀電極132之間因重疊或是分開(不重疊)所產生邊緣L1與邊緣L2之間的水平的間距X1，其中，在基板110的垂直投影方向上，間距X1的正(+)符號係指第一條狀電極122與相鄰的第二條狀電極132之間是部分重疊而使邊緣L1與最相近的邊緣L2之間產生的水平的間距X1，間距X1的負(-)符號係指第一條狀電極122與相鄰的第二條狀電極132之間是分開而使邊緣L1與最相近的邊緣L2之間產生的水平的間距X1。
於另一實施例中，如圖7(a)及圖7(b)所繪示，圖7(a)及圖7(b)為本發明另一實施例的陣列基板的結構局部俯視示意圖，為了方便描述，圖7(a)繪示出圖案化第一電極層120和圖案化第二電極層130的局部結構俯視示意圖。由於本實施例的圖案化第一電極層120位於圖案化第二電極層130的下方，第一電極層120的邊緣L1以虛線標示。為方便描述，圖7(b)僅對應圖7(a)而繪示出的圖案化第一電極層120。在基板110的垂直投影方向上，每個第一條狀電極122與相鄰的第二條狀電極132部分重疊，而且相鄰的第一條狀電極122的相鄰的凸部T1之間沒有相連。具體來說，第二條狀電極132係對應位於任兩相鄰之第一條狀電極122之間，而且每個第二條狀電極132的兩個邊緣L2分別對應地落入最相近的兩個相鄰第一條狀電極122的投影範圍內。於此實施例中，間距X1小於或等於+1.5μm。
於再一實施例中，如圖8(a)及圖8(b)所繪示，圖8(a)及圖8(b)為本發明再一實施例的陣列基板的結構局部俯視示意圖，為了方便描述，圖8(a)繪示出圖案化第一電極層120和圖案化第二電極層130的局部結構俯視示意圖。由於本實施例的圖案化第一電極層120位於圖案化第二電極層130的下方，第一電極層120的邊緣L1以虛線標示。為方便描述，圖8(b)僅對應圖8(a)而繪示出的圖案化第一電極層120。在基板110的垂直投影方向上，每個第一條狀電極122與相鄰的第二條狀電極132部分重疊，而且任兩相鄰的第一條狀電極122的任兩相鄰的凸部T1之間直接相連。需說明的是，於此實施例中，任兩相鄰的第一條狀電極122的任意相對二個凸部T1的頂部Tp1相連接，且兩相鄰的第一條狀電極122的任意相對二個凹部S1彼此相對，以使相鄰的第一條狀電極122的相對二個凹部S1形成一封閉孔洞H1。實務上，封閉孔洞H1可視為在整層的第一電極層上進行圖案化製程以所形成孔洞。於此實施例中，每個第二條狀電極132的兩個邊緣L2分別對應地落入最相近的兩個相鄰第一條狀電極122的投影範圍內，且間距X1小於或等於+1.5μm。
於又一實施例中，如圖9(a)及圖9(b)所繪示，圖9(a)及圖9(b)為本發明又一實施例的陣列基板的結構局部俯視示意圖，為了方便描述，圖9(a)繪示出圖案化第一電極層120和圖案化第二電極層130的局部結構俯視示意圖。由於本實施例的圖案化第一電極層120位於圖案化第二電極層130的下方，第一電極層120的邊緣L1以虛線標示。為方便描述，圖9(b)僅對應圖9(a)而繪示出的圖案化第一電極層120。圖案化第一電極層120的各第一條狀電極122的各凸部T1與相鄰的第一條狀電極122的相鄰的凸部T1直接相連並且重疊，而且相鄰的第一條狀電極122的相對二個凹部S1同樣地形成封閉孔洞H1。於此實施例中，每個第二條狀電極132的兩個邊緣L2分別對應地落入最相近的兩個相鄰第一條狀電極122的投影範圍內，且間距X1小於或等於+1.5μm。換言之，相鄰的第一條狀電極122的對應的二個第一節狀部122a彼此接觸並且連接。同樣地，實務上，封閉孔洞H1可視為在整層的第一電極層上進行圖案化製程以所形成孔洞。
圖10為對應於圖1之A-A剖線的本發明另一實施例的陣列基板的截面示意圖，請再次參閱圖3以及另外參照圖10。陣列基板100包括基板110、圖案化第一電極層120、圖案化第二電極層130與主動元件TFT。每一主動元件TFT設置於一畫素區內且與對應的閘極線GL與資料線DL連接。於此，以底閘極型之薄膜電晶體為例，然不以此為限，在其他實施例中，亦可以頂閘極型或雙閘極型薄膜電晶體形成主動元件TFT。
在一些實施例中，參照圖1、圖3和圖10，此些第一條狀電極122可由一圖案化電極層（以下稱為圖案化第一電極層120）實現，換言之，圖案化第一電極層120包括多個第一電極層122。此些第二條狀電極132亦可由另一圖案化電極層（以下稱為圖案化第二電極層130）實現，換言之，圖案化第二電極層130包括多個第二條狀電極132。圖案化第一電極層120位於基板110上，而圖案化第二電極層130位於圖案化第一電極層120上方。圖案化第一電極層120和圖案化第二電極層130之間夾有絕緣層PV。
其中，圖案化第一電極層120可以是圖案化共通電極層和圖案化畫素電極層其中之一者，並且圖案化第二電極層130係圖案化共通電極層和圖案化畫素電極層其中之另一者。換句話說，在一實施例中，參照圖1與圖3，圖案化第一電極層120可為圖案化畫素電極層，且圖案化第二電極層130為圖案化共通電極層；此時，此實施例之陣列基板100即為上共通電極(top common)形式。於另一實施例中，參照圖1與圖10，圖案化第一電極層120可為圖案化共通電極層，且圖案化第二電極層130則為圖案化畫素電極層；此時，此實施例之陣列基板100即為上畫素電極(top pixel)形式。
於如圖1所繪示之實施例中，圖案化第一電極層120和圖案化第二電極層130設置於畫素區內，且在基板110的垂直投影方向上，圖案化第一電極層130與資料線DL不重疊。不過，於其他實施例中，如圖11所繪示，圖案化第一電極層130為圖案化共通電極層時，也可以視電性設計覆蓋於資料線DL上且與資料線DL重疊。此外，圖案化第一電極層130亦可以覆蓋於主動元件TFT上。
如圖1及圖4所繪示之實施例中，圖案化第一電極層120更包括圍繞於所有第一條狀電極122的周圍的第一環狀電極1242。於又一實施例中，如圖12所繪示，第一連接電極124為第一主幹電極1244(以下稱第一主幹電極)。於本實施例中，第一主幹電極1244的延伸方向與資料線DL的延伸方向相同，第一主幹電極1244位於所有第一條狀電極122之一端點的旁側，且相鄰於第一主幹電極1244的第一條狀電極122的端點都與第一主幹電極1244連接。即各第一條狀電極122也可以視電性連接設計而僅透過其中一端點與第一連接電極124連接，而各第一條狀電極122的另一端點與第一連接電極124並未連接。
此外，如圖1所繪示之實施例中，第一條狀電極122的延伸方向和第二條狀電極13的延伸方向與閘極線GL的延伸方向相同。換言之，各第一條狀電極122的延伸方向和各第二條狀電極13的延伸方向都相同，都以第一方向D1延伸且彼此實質上平行。
不過，於其他實施例中，如圖13所繪示，第一條狀電極122的延伸方向和第二條狀電極132的延伸方向也可以與資料線DL的延伸方向相同，也就是說，各第一條狀電極122的延伸方向和各第二條狀電極132的延伸方向都相同，都以資料線DL的延伸方向延伸且彼此實質上平行。
值得說明的是，圖案化第一電極層120與圖案化第二電極130之間可形成儲存電容，而所述儲存電容的值與圖案化第一電極層120的第一條狀電極122的尺寸相關。為了便於詳述第一條狀電極122的尺寸以及所產生的特性，於表1中列出數據。值得說明的是，反應時間百分比RT ratio係指應用本發明尺寸之液晶的灰階至灰階可容許的反應時間與對照組A之液晶之灰階至灰階可容許的反應時間的百分比值，液晶的穿透百分比LC ratio係指應用本發明尺寸之液晶的穿透率與對照組A之液晶穿透率的百分比值。需特別說明的是，表1中之對照組A係指第一條狀電極122的長度a1為15微米(μm)、寬度b1為4.5微米(μm)且夾角θ1為160∘(度)，且第二條狀電極132採和第一條狀電極122相同設計的結果。以對照組A作為基準點，列出變化的長度a1、寬度b1及夾角θ1對反應時間百分比RT ratio及液晶的穿透百分比LC ratio的影響。
表1 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> </td><td> </td><td> RT ratio(%) </td><td> LC ratio(%) </td></tr><tr><td> 對照組A (a1=15、b1=4.5、θ1=160) </td><td> 100 </td><td> 100 </td></tr><tr><td> a1 (μm) </td><td> 10 </td><td> 109.8 </td><td> 86.9 </td></tr><tr><td> 20 </td><td> 96.3 </td><td> 106.8 </td></tr><tr><td> 25 </td><td> 86.3 </td><td> 130 </td></tr><tr><td> b1 (μm) </td><td> 2.5 </td><td> 116.1 </td><td> 97.7 </td></tr><tr><td> 6.5 </td><td> 90.5 </td><td> 95.4 </td></tr><tr><td> θ1 (∘) </td><td> 150 </td><td> 94.1 </td><td> 100 </td></tr><tr><td> 170 </td><td> 93.4 </td><td> 98.8 </td></tr><tr><td> X1 (μm) </td><td> 0 </td><td> 100 </td><td> 100 </td></tr><tr><td> -1 </td><td> 83 </td><td> 112 </td></tr><tr><td> -1.5 </td><td> 78 </td><td> 102 </td></tr></TBODY></TABLE>
請參閱表1，當長度a1的範圍介於10~25微米(μm)之間，例如是表1中的10微米(μm)時，可知相較於對照組A來說，反應時間百分比RT ratio變高，因此應用本發明尺寸之液晶的灰階至灰階可容許的反應時間相較於對照組A之液晶之灰階至灰階可容許的反應時間來得多。但如果長度a1越大時，相較於對照組A來說反應時間百分比RT ratio變低，以致液晶之灰階至灰階可容許的反應時間相較來說較少。由表1得知，當a1越小時，液晶的灰階至灰階可容許的反應時間越多，然液晶的穿透百分比會較小，因此，長度a1較佳介於10~25μm，又更佳可介於10~20μm。
請參閱表1，當寬度b1的範圍介於2.5~6.5微米(μm)之間，例如是表1中的2.5微米(μm)，可知相較於對照組A來說，反應時間百分比RT ratio變高，因此應用本發明尺寸之液晶的灰階至灰階可容許的反應時間相較於對照組A之液晶之灰階至灰階可容許的反應時間來得多。但如果寬度b1越大時，相較於對照組A來說反應時間百分比RT ratio變低，以致液晶之灰階至灰階可容許的反應時間相較來說較少。由表1得知，當b1越大時，液晶的灰階至灰階可容許的反應時間越少，另由於製程關係，b1大於等於1微米時較佳，因此，寬度b1較佳介於1~6.5μm，又更佳可介於1~4.5μm。
請參閱表1，相較於對照組A來說，當夾角θ1為150度(∘)及170度(∘)時，反應時間百分比RT ratio變低，以致液晶之灰階至灰階可容許的反應時間相較來說較少。依此可知，夾角θ1的較佳範圍介於150度(∘)及170度(∘)之間。
請參閱表1，當間距X1是表1中的-1.0微米(μm)、-1.5微米(μm)，可知相較於對照組A來說，液晶之灰階至灰階的可容許的反應時間相較來說較少。依此可知，間距X1的較佳範圍介於-1.5μm~1.5μm之間。。
另外，圖案化第一電極層120與圖案化第二電極130之間的儲存電容亦與圖案化第一電極層120的第一條狀電極122和圖案化第二電極130的第二條狀電極132之間的間距X1相關。為了便於詳述第一條狀電極122的邊緣L1與相鄰的第二條狀電極132的邊緣L2之間的間距X1所產生的特性，於表2示出間距X1與儲存電容百分比C STratio的相關數據，而圖14為液晶之灰階至灰階可容許的反應時間隨儲存電容百分比C STratio的曲線圖。其中，圖14的X軸為儲存電容百分比C STratio，即為應用本發明相關尺寸之儲存電容與對照組B之儲存電容之間的比例值。圖14的Y軸為液晶之灰階至灰階可容許的反應時間，即為可容許液晶分子由灰階轉至灰階的反應時間。需特別說明的是，表2中之對照組B係指圖案化第一電極層為整層結構，亦即，不具有間隔設置的第一條狀電極122。以對照組B作為基準點，列出變化的間距X1對儲存電容百分比C STratio的影響。
表2 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> X1 (μm) </td><td> C<sub>ST</sub>ratio (%) </td></tr><tr><td> 對照組B </td><td> 100 </td></tr><tr><td> +1.5 </td><td> 80 </td></tr><tr><td> 0 </td><td> 30 </td></tr><tr><td> -1.0 </td><td> 17 </td></tr><tr><td> -1.5 </td><td> 14 </td></tr></TBODY></TABLE>
請參閱表2，當間距X1的範圍介於-1.5微米(μm)至+1.5微米(μm)之間，例如是表2中的-1.5微米(μm)、0微米(μm)、+1.0微米(μm)、+1.5微米(μm)時，相較於對照組B來說，儲存電容變小，進而儲存電容的所需的充電時間亦可隨之降低。接著，請配合參閱圖14，當儲存電容比例值C STratio變小，則應用本發明尺寸之液晶的灰階至灰階可容許的反應時間相較於對照組B之液晶之灰階至灰階可容許的反應時間來得多。
綜上所述，本發明實施例之所提供的陣列基板，包括基板、圖案化第一電極層與圖案化第二電極層。圖案化第一電極層的相鄰二個第一條狀電極相鄰二個邊緣實質上彼此不平行，相鄰二個第二條狀電極的相鄰二個邊緣實質上彼此不平行，每個第一條狀電極的邊緣與相鄰的第二條狀電極的最相近的邊緣實質上平行。
對液晶顯示面板而言，顯示出一個影像畫面(frame)所需的時間包括儲存電容的充電時間、液晶之灰階至灰階的反應時間等。由於液晶由灰階轉至灰階所需要的反應時間較久，倘若降低儲存電容的充電時間，則可容許液晶分子由灰階轉至灰階的反應時間較長。因此，本發明實施例藉由調整圖案化第一電極層的第一條狀電極和/或圖案化第二電極層的第二條狀電極的尺寸和間距，使得儲存電容變小，所需的儲存電容的充電時間亦隨之降低，進而可容許較多的液晶之灰階至灰階反應時間，進而提升液晶顯示面板整體的影像品質。
雖然本發明的技術內容已經以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神所作些許之更動與潤飾，皆應涵蓋於本發明的範疇內，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧陣列基板
110‧‧‧基板
120‧‧‧圖案化第一電極層
122‧‧‧第一條狀電極
122a‧‧‧第一節狀部
124‧‧‧第一連接電極
1242‧‧‧第一環狀電極
1244‧‧‧第一主幹電極
130‧‧‧圖案化第二電極層
132‧‧‧第二條狀電極
132a‧‧‧第二節狀部
140‧‧‧導電層
150‧‧‧反光膜
a1、a2‧‧‧長度
b1、b2‧‧‧寬度
θ1、θ2‧‧‧夾角
D1‧‧‧第一方向
D2‧‧‧第二方向
DL‧‧‧資料線
GL‧‧‧閘極線
L1、L2‧‧‧邊緣
LS1、LS2‧‧‧側邊
PV‧‧‧絕緣層
S1、S2‧‧‧凹部
Sp1、Sp2‧‧‧底部
TFT‧‧‧主動元件
T1、T2‧‧‧凸部
Tp1‧‧‧頂部
X1‧‧‧間距
圖1為本發明一實施例的陣列基板的結構俯視示意圖。 圖2(a)為圖1的局部結構示意圖。 圖2(b)為圖1的局部結構示意圖。 圖3為圖1沿線A-A所繪示的剖面結構示意圖。 圖4為圖1的圖案化第一電極層。 圖5為本發明另一實施例的圖案化第一電極層和圖案化第二電極層的局部結構俯視示意圖。 圖6為本發明又一實施例的圖案化第一電極層和圖案化第二電極層的局部結構俯視示意圖。 圖7(a)為本發明另一實施例的圖案化第一電極層和圖案化第二電極層的局部結構俯視示意圖。 圖7(b)對應圖7(a)而繪示出的圖案化第一電極層。 圖8(a)為本發明再一實施例的圖案化第一電極層和圖案化第二電極層的局部結構俯視示意圖。 圖8(b)對應圖8(a)而繪示出的圖案化第一電極層。 圖9(a)為本發明又一實施例的圖案化第一電極層和圖案化第二電極層的局部結構俯視示意圖。 圖9(b)對應圖9(a)而繪示出的圖案化第一電極層。 圖10為對應於圖1之A-A剖線的本發明另一實施例的陣列基板的截面示意圖。 圖11為本發明又一實施例的陣列基板的結構俯視示意圖。 圖12為本發明又一實施例的陣列基板的結構俯視示意圖。 圖13為本發明又一實施例的陣列基板的結構俯視示意圖。 圖14為液晶之灰階至灰階可容許的反應時間隨儲存電容百分比的曲線圖。
100‧‧‧陣列基板
110‧‧‧基板
120‧‧‧圖案化第一電極層
122‧‧‧第一條狀電極
122a‧‧‧第一節狀部
124‧‧‧第一連接電極
130‧‧‧圖案化第二電極層
132‧‧‧第二條狀電極
132a‧‧‧第二節狀部
DL‧‧‧資料線
GL‧‧‧閘極線
L1、L2‧‧‧邊緣
S1、S2‧‧‧凹部
TFT‧‧‧主動元件
T1、T2‧‧‧凸部

Claims (19)

  1. 一種陣列基板，包括：一基板；一圖案化第一電極層，位該基板上方，該圖案化第一電極層具有多個第一條狀電極，其中每一該第一條狀電極的相對二邊緣分別具有多個凹部與多個凸部，該些凹部與該些凸部交替排列，以及該相對二邊緣的該些凹部相對設置且該些凸部相對設置；以及一圖案化第二電極層，位於該圖案化第一電極層上方，該圖案化第二電極層具有多個第二條狀電極，其中每一該第二條狀電極的相對二邊緣分別具有多個凹部與多個凸部，該些凹部與該些凸部交替排列，以及該相對二邊緣的該些凹部相對設置且該些凸部相對設置；其中，在該基板的垂直投影方向上，該些第二條狀電極與該些第一條狀電極交錯排列，相鄰二該第一條狀電極的最相鄰的二該邊緣實質上彼此不平行，相鄰二該第二條狀電極的最相鄰二該邊緣實質上彼此不平行，每一該第二條狀電極的該些凸部對應其相鄰的該第一條狀電極的該些凹部，以及每一該第一條狀電極的該些凸部對應其相鄰的該第二條狀電極的該些凹部。
  2. 如請求項1所述的陣列基板，其中每一該第一條狀電極的該邊緣與相鄰的該第二條狀電極的最相近的該邊緣實質上平行。
  3. 如請求項1所述的陣列基板，其中相鄰二該第一條狀電極或該第二條狀電極的最相鄰二該邊緣的該些凹部相對，且相鄰二該第一條狀電極或該第二條狀電極的最相鄰二該邊緣的該些凸部相對。
  4. 如請求項1所述的陣列基板，其中各該第一條狀電極的該邊緣的各該凸部與相鄰的該第一條狀電極的最相鄰的該邊緣的該凸部直接相連接。
  5. 如請求項1所述的陣列基板，其中該第一條狀電極或該第二條狀電極的每一該邊緣的任兩相鄰該凹部的二底部之間具有平行於該些第一條狀電極的延伸方向的長度，且該長度介於10~25μm。
  6. 如請求項1所述的陣列基板，其中每一該第一條狀電極的該相對二邊緣的任兩相對設置的該凹部的二底部之間具有垂直於該些第一條狀電極的延伸方向的寬度，或該第二條狀電極的該相對二邊緣的任兩相對設置的該凹部的二底部之間具有垂直於該些第二條狀電極的延伸方向的寬度，且該寬度介於1~6.5μm。
  7. 如請求項1所述的陣列基板，其中每一該第一條狀電極或該第二條狀電極的每一該凸部具有一夾角，且該夾角的內夾角介於150°~170°。
  8. 如請求項1所述的陣列基板，其中每一該第一條狀電極以及每一該第二條狀電極的每一該凸部為一弧面或一角錐狀。
  9. 如請求項1所述的陣列基板，更包括多個閘極線及多個資料線，該些閘極線及該些資料線交錯地位於該基板上，且每一該第一條狀電極的延伸方向與每一該閘極線的延伸方向相同。
  10. 如請求項1所述的陣列基板，更包括多個閘極線及多個資料線，該些閘極線及該些資料線交錯地位於該基板上，且在該基板的垂直投影方向上，該圖案化第一電極層與該些資料線不重疊。
  11. 如請求項1所述的陣列基板，其中該圖案化第一電極層包括一第一環狀電極，該第一環狀電極圍繞於該些第一條狀電極周圍且與該些第一條狀電極連接。
  12. 如請求項1所述的陣列基板，其中在該基板的垂直投影方向上，任一該第一條狀電極的該邊緣與其相鄰的該第二條狀電極的最相近的該邊緣之間具有一間距，且該間距小於或等於1.5μm。
  13. 如請求項1所述的陣列基板，其中在該基板的垂直投影方向上，每一該第二條狀電極與其相鄰的該第一條狀電極部分重疊。
  14. 如請求項1所述的陣列基板，其中在該基板的垂直投影方向上，每一該第二條狀電極與其相鄰的該第一條狀電極不重疊。
  15. 如請求項1所述的陣列基板，其中該圖案化第一電極層為圖案化共通電極層和圖案化畫素電極層其中之一者，以及該圖案化第二電極層為該圖案化共通電極層和該圖案化畫素電極層其中之另一者。
  16. 一種陣列基板，包括：一基板；多個第一條狀電極，位該基板上方，每一該第一條狀電極具有相對二邊緣，相鄰二該第一條狀電極的最相鄰二該邊緣實質上彼此不平行；以及多個第二條狀電極，位該多個第一條狀電極上方，每一該第二條狀電極具有相對二邊緣，相鄰二該第二條狀電極的最相鄰二該邊緣實質上彼此不平行； 其中，在該基板的垂直投影方向上，該些第二條狀電極與該些第一條狀電極交錯排列，每一該第一條狀電極的該邊緣與相鄰的該第二條狀電極的最相近的該邊緣實質上平行。
  17. 如請求項16所述的陣列基板，其中在該基板的垂直投影方向上，任一該第一條狀的該邊緣與其相鄰的該第二條狀電極的最相近的該邊緣之間具有一間距，且該間距小於或等於1.5μm。
  18. 如請求項16所述的陣列基板，其中在該基板的垂直投影方向上，每一該第二條狀電極與其相鄰的該第一條狀電極部分重疊。
  19. 如請求項16所述的陣列基板，其中在該基板的垂直投影方向上，每一該第二條狀電極與其相鄰的該第一條狀電極不重疊。
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