TWI579929B - 半導體裝置及其製造方法 - Google Patents

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李昆穆
游明華
郭紫微
建倫 楊
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Description

半導體裝置及其製造方法
本發明涉及一種半導體積體電路，更確切地說涉及具有鰭片結構的半導體裝置及其製造工藝。
由於半導體行業已進入納米技術工藝節點以追求更高裝置密度、更高效能及更低成本，來自製造及設計問題兩者的挑戰已引起三維設計(例如，鰭式場效應電晶體(Fin FET))的發展。Fin FET裝置通常包含具有高縱橫比且其中形成有通道及半導體電晶體裝置的源極/漏極區域的半導體鰭片。柵極沿鰭片結構的側面形成且形成於所述結構上方(例如，包裹)，所述鰭片結構利用通道及源極/漏極區域表面積增加的優勢產生更快、更可信賴及更易控制的半導體電晶體裝置。在一些裝置中，利用(例如)矽鍺(SiGe)、磷化矽(SiP)或碳化矽(SiC)的Fin FET的源極/漏極(S/D)部分中的應變材料可用於增強載流子遷移率。
本發明一實施例提供了一用於製造半導體裝置的方法，其包括：形成鰭片結構，該鰭片結構包含阱層(well layer)、安置在該阱層上方的氧化物層及安置在該氧化物層上方的通道層；形成隔離絕緣層，以使得該鰭片結構的該通道層從該隔離絕 緣層突出，且該氧化物層的至少一部分或該氧化物層的全部嵌入該隔離絕緣層中；在該鰭片結構的一部分上方及該隔離絕緣層上方形成柵極結構；通過蝕刻未由該柵極結構覆蓋的該鰭片結構的一部分形成凹陷部分，以使得該通道層、該氧化物層及該阱層暴露在該凹陷部分中；在該凹陷部分中形成電介質層，該電介質層包括在該凹陷部分中的該經暴露阱層上方的第一部分，及在該凹陷部分中的該經暴露通道層上方的第二部分；去除該電介質層的該第一部分以暴露該經暴露阱層；在該凹陷部分中的該經暴露氧化物層及該經暴露阱層上方形成第一外延層，在形成該第一外延層之後去除該電介質層的該第二部分；及在該凹陷部分中形成安置在該第一外延層上的第二外延層。
根據本發明的一實施例，其中該氧化物層包含SiGe氧化物或Ge氧化物。該電介質層包含氧化矽。該電介質層通過熱氧化形成。該第一外延層的高度實質上等於或大於該經暴露氧化物層的高度。
本發明的另一實施例亦提供一用於製造半導體裝置的方法，其包括：形成鰭片結構，該鰭片結構包含阱層、安置在該阱層上方的氧化物層及安置在該氧化物層上方的通道層；形成隔離絕緣層，以使得該鰭片結構的該通道層從該隔離絕緣層突出，且該氧化物層的至少一部分或該氧化物層的全部嵌入該隔離絕緣層中； 在該鰭片結構的一部分上方及該隔離絕緣層上方形成柵極結構；通過蝕刻未由該柵極結構覆蓋的該鰭片結構的一部分形成凹陷部分，以使得該通道層、該氧化物層及該阱層暴露在該凹陷部分中；在該凹陷部分中形成電介質層，該電介質層包括在該凹陷部分中的該經暴露阱層上方的第一部分、在該凹陷部分中的該經暴露氧化物層上方的第二部分，在該凹陷部分中的該經暴露通道層上方的第三部分；去除該電介質層的該第一部分以暴露該經暴露阱層；在該凹陷部分中的該經暴露阱層及該電介質層的該第二部分上方形成第一外延層，在形成該第一外延層之後去除該電介質層的該第三部分；及在該凹陷部分中形成安置在該第一外延層上的第二外延層。
在本發明的一實施例中，該電介質層包含氧化矽、氮化矽、氮氧化矽或碳化矽。該電介質層通過原子層沉積形成。
本發明的又一實施例提供一半導體裝置，其包括：Fin FET裝置，其包含：鰭片結構，其沿第一方向延伸且從安置在基板上方的隔離絕緣層突出，該鰭片結構包含阱層、安置在該阱層上方的氧化物層及安置在該氧化物層上方的通道層；柵極結構，其覆蓋該鰭片結構的一部分且沿垂直於該第一方向的第二方向延伸；源極及漏極，其各自包含安置在形成於該鰭片結構中的凹陷部分中的應力源層，該應力源層在該凹陷部分上方延伸且施加應力到該柵極結構下方的該鰭片結構的通道層；及 電介質層，其與該氧化物層及該凹陷部分中的該應力源層接觸形成。
根據本發明的一實施例，該半導體裝置進一步包括該應力源層形成於該電介質層的表面上，以使得該應力源層並不接觸該氧化物層。
10‧‧‧基板
20‧‧‧第一外延層
25‧‧‧SiGe氧化物層
27、27A‧‧‧電介質層
28、28D、28E‧‧‧電介質層
30‧‧‧第二外延層
40‧‧‧鰭片結構
42‧‧‧通道層
42A、42B‧‧‧最上表面
44‧‧‧阱層
50‧‧‧隔離絕緣層
60‧‧‧柵極結構
80‧‧‧外延層
85‧‧‧第一外延層
86‧‧‧第二外延層
87‧‧‧第三外延層
88‧‧‧第四外延層
90‧‧‧層間電介質層
95‧‧‧金屬柵極結構
100‧‧‧掩模層
105‧‧‧掩模圖案
110‧‧‧氧化物層
112‧‧‧氮化矽層
114‧‧‧柵極電極層
115‧‧‧柵極電介質層
120‧‧‧側壁絕緣層
130‧‧‧凹陷部分
140‧‧‧凹陷部分
140C‧‧‧中心
T3‧‧‧厚度
當結合附圖閱讀時，從以下實施方式最佳地理解本發明。強調的是，根據行業中的標準慣例，各種特徵並非按比例繪製且僅用於說明的目的。事實上，為了論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1至19是根據本發明的一個實施例的用於製造具有鰭片結構(Fin FET)的半導體FET裝置的示範性過程。
圖20至24是根據本發明的另一個實施例的用於製造具有鰭片結構的半導體FET裝置的示範性過程。
圖25至26是根據本發明的另一個實施例的用於製造具有鰭片結構的半導體FET裝置的示範性過程。
應理解，以下揭示內容提供用於實施本發明的不同特徵的許多不同實施例或實例。下文描述元件及佈置的具體實施例或實例以簡化本發明。當然，這些元件和佈置僅為實例且並不意欲為限制性的。舉例來說，元件的尺寸並不限於所揭示的範圍或值，但可取決於處理條件及/或裝置的所需性質。此外，在以下描述中，第一特徵在第二特徵上或上方的形成可包含其中第一特徵和第二特徵直接接觸形成的實施例，並且還可包含其中額外特徵可形成為插入第一特徵和第二特徵中使得第一特徵和第二特徵可不直接接觸的實施例。為簡單及清楚起見，各種特徵可按不同比例 任意拉伸。
此外，為易於描述，空間相關的術語(例如，“下方”、“下面”、“下部”、“上方”、“上部”及類似者)在本文中可用於描述如圖式中所示的一個元件或特徵與另一元件或特徵的關係。除圖中所描繪的定向以外，空間相關術語意欲涵蓋在使用或操作中的裝置的不同定向。裝置可以其它方式定向(旋轉90度或處於其它定向)，且本文中所使用的空間相關描述詞也可相應地進行解釋。此外，術語“由…製成”可意味著“包括”或“由…組成”中的任一者。
在圖1中，雜質離子(摻雜物)植入至矽基板10中以形成阱區15。執行離子植入以防止穿通效應。
基板10為(例如)具有雜質濃度在約1×1015cm-3及約1×1018cm-3的範圍內的p型矽基板。在其它實施例中，基板10為具有雜質濃度在約1×1015cm-3及約1×1018cm-3的範圍內的n型矽基板。Si基板10在一些實施例中具有(100)上表面。
替代地，基板10可包括：另一基本半導體，例如鍺；複合半導體，包含IV-IV複合半導體(例如，SiC及SiGe)、III-V複合半導體(例如，GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GalnAs、GalnP及/或GalnAsP)；或其組合。在一個實施例中，基板10是SOI(絕緣體上矽)基板的矽層。當使用SOI基板時，鰭片結構可從SOI基板的矽層突出或可從SOI基板的絕緣層突出。在後一種情況下，SOI基板的矽層用於形成鰭片結構。非晶基板(例如非晶Si或非晶SiC)或絕緣材料(例如氧化矽)也可用作基板10。基板10可包含已適當地摻雜有雜質(例如，p型或n型導電性)的各種區域。
摻雜物為(例如)用於n型Fin FET的硼(BF2)及用於p型Fin FET的磷。
如圖2中所示，第一外延層20在基板10的表面上方外延生長，且第二外延層30在第一外延層上方外延生長。此外，掩模層100形成於第二外延層30上方。
第一外延層20可為(例如)Ge或Si(1-x)Gex，其中x在約0.1至約0.9範圍內。在此實施例中，Si(1-x)Gex用作第一外延層。在本發明中，Si1-xGex可簡稱為SiGe。在一些實施例中，SiGe第一外延層20的厚度在約10nm至約100nm的範圍內。SiGe第一外延層20的厚度在某些實施例中在約1nm至約20nm的範圍內，或在其它實施例中，在約2nm至10nm的範圍內。
第二外延層30可為(例如)Si或Si(1-y)Gey，其中y<x。在此實施例中，Si用作第二外延層30。在一些實施例中，Si第二外延層30具有在約20nm至約70nm的範圍內的厚度。在某些實施例中，Si第二外延層30的厚度在約30nm至約50nm的範圍內。
在一些實施例中，掩模層100可包含(例如)襯墊氧化物(例如，氧化矽)層及氮化矽(SiN)掩模層。在一些實施例中，襯墊氧化物層的厚度在約2nm至約15nm的範圍內，且氮化矽掩模層的厚度在約10nm至約50nm的範圍內。在這個實施例中，掩模層為SiN。
通過使用圖案化操作，掩模層100圖案化至掩模圖案105中。掩模圖案105中的每一者的寬度在一些實施例中在約5nm至約40nm的範圍內，或在其它實施例中可在約10nm至約30nm的範圍內。
如圖3中所示，通過將掩模圖案105用作蝕刻掩模，第二外延層30、第一外延層20及基板10通過使用乾式蝕刻方法及/或濕式蝕刻方法溝槽蝕刻來圖案化至鰭片結構40中。
如圖3中所示，三個鰭片結構40彼此相鄰安置。然而，鰭片結構的數目不限於三個。數目可為一個、兩個、四個或五個或更多。 此外，一或多個虛設鰭片結構可靠近鰭片結構40的兩側安置以改善圖案化過程中的圖案保真度。鰭片結構40的寬度在一些實施例中在約5nm至約40nm的範圍內，且在某些實施例中可在約7nm至約15nm的範圍內。鰭片結構40的高度在一些實施例中在約100nm至約300nm的範圍內，且在其它實施例中可在約50nm至100nm的範圍內。鰭片結構40之間的空間在一些實施例中在約5nm至約80nm的範圍內，且在其它實施例中可在約7nm至約15nm的範圍內。然而，所屬領域的技術人員將認識到，貫穿描述的所述尺寸及值僅為實例，且可改變以適合不同比例的積體電路。
如圖4中所示，鰭片結構40中的SiGe第一外延層20經氧化以形成SiGe氧化物層25。由於SiGe(確切地說，Ge)比Si更快氧化，SiGe氧化物層25可選擇性地形成。然而，Si第一外延層30及Si基板10的側壁也可稍微氧化以形成氧化矽。SiGe層可通過在含有氧氣(O2)及氫氣(H2)或蒸汽(H2O)的大氣中退火或加熱來氧化。在此實施例中，在約大氣壓下，使用蒸汽的濕式氧化在約400℃至約600℃的溫度範圍下執行。SiGe氧化物層的厚度在一些實施例中在約5nm至25nm的範圍內，或在其它實施例中約10nm至20nm的範圍內。
如圖5中所示，SiGe氧化物層25的部分通過使用(例如)濕式蝕刻去除。濕式蝕刻的蝕刻劑可為稀釋HF。通過調節蝕刻條件(例如，蝕刻時間)，去除形成於Si第一外延層30及Si基板10的側壁上的氧化矽。SiGe氧化物層25同樣被輕微蝕刻。
隨後，形成隔離絕緣層50。隔離絕緣層50由(例如)如氧化矽、氮氧化矽或氮化矽的一或多個絕緣材料層製成，所述絕緣材料通過LPCVD(低壓化學氣相沉積)、等離子體CVD或可流動CVD形成。在可流動CVD中，沉積可流動電介質材料而非氧化矽。如其 名稱所表明，可流動電介質材料在沉積期間可“流動”以填充具有高縱橫比的空隙或間隙。通常，將各種化學物質添加至含矽前驅物以允許沉積膜流動。在一些實施例中，添加有氮氫化物鍵。可流動電介質前驅物(尤其是可流動氧化矽前驅物)的實例包含矽酸鹽、矽氧烷、甲基倍半氧矽烷(MSQ)、三氧化矽烷(HSQ)、MSQ/HSQ、全氫矽氮烷(perhydrosilazane；TCPS)、全氫聚矽氮烷(PSZ)、原矽酸四乙酯(TEOS)或甲矽烷基胺，例如三甲矽烷基胺(trisilylamine；TSA)。這些可流動氧化矽材料形成於多操作過程中。在沉積可流動薄膜後，其經固化且隨後退火以去除不需要的元素從而形成氧化矽。當不需要的元素經去除時，可流動薄膜密度增加且收縮。在一些實施例中，進行多個退火工藝。可流動薄膜不止一次經固化及退火。可流動薄膜可摻雜有硼及/或磷。在一些實施例中，隔離絕緣層50可由SOG、SiO、SiON、SiOCN及/或摻氟矽酸鹽玻璃(FSG)的一或多個層形成。
此外，掩模圖案105及隔離絕緣層50的頂部通過(例如)化學機械拋光(CMP)法或如回蝕工藝的其它平坦化方法去除。圖6中展示所得結構。
在形成隔離絕緣層50後，可執行熱過程(例如，退火工藝)以改善隔離絕緣層50的品質。熱過程可在平坦化操作之前或之後執行。
如圖7中所示，隔離絕緣層50的厚度通過(例如)回蝕工藝減少以便暴露鰭片結構40的一部分。鰭片結構40的經暴露部分42成為Fin FET的通道層，且隔離絕緣層中的嵌入部分成為Fin FET的阱層44。回蝕工藝可通過使用乾式蝕刻或濕式蝕刻執行。通過調節蝕刻時間，可獲得剩餘隔離絕緣層50的所需厚度。
在圖7中，SiGe氧化物層25並非從隔離絕緣層50暴露，且通道 層42的底部嵌入隔離絕緣層50中。然而，在一些實施例中，SiGe氧化物層25及整個通道層42可從隔離絕緣層50暴露。在本實施例中，在氧化物結構上形成通道以包含在SiGe氧化物層25上的通道層42。
如圖8中所示，柵極結構60形成於鰭片結構40的通道層42的部分上方。柵極電介質層115及電極層形成於隔離絕緣層50及通道層42上方，及隨後執行圖案化操作以便獲得包含柵極電極層114及柵極電介質層115的柵極結構60。在此實施例中，柵極電極層114由多晶矽製成。在一些實施例中，通過使用包含氮化矽層112及氧化物層110的硬掩模執行多晶矽層的圖案化。在其它實施例中，層112可為氧化矽，且層110可為氮化矽。柵極電介質層115可包含由CVD、PVD、ALD、電子束蒸發或其它合適工藝形成的一或多個電介質材料層。
在一個實施例中，採用後柵極技術(柵極替代技術)。在後柵極技術中，形成於前文操作中的柵極電極層114及柵極電介質層115分別為最終經去除的虛設電極層及虛設柵極電介質層。
在替代方案中，在其它實施例中可採用先柵極技術。在此情況下，柵極電極層114及柵極電介質層115用作Fin FET中的柵極電極及柵極電介質層。
在一些實施例中，柵極電介質層115可包含例如氮化矽、氮氧化矽或高k電介質材料的一或多個電介質材料層。高k電介質材料包括金屬氧化物。用於高k電介質的金屬氧化物的實例包含Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu及/或其混合物的氧化物。在一些實施例中，柵極電介質層115的厚度在約1nm至5nm的範圍內。在一些實施例中，柵極電極層114可包括單層或多層 結構。
此外，柵極電極層114可均勻或不均勻地摻雜多晶矽。在一些替代實施例中，柵極電極層114可包含一或多個金屬層，例如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAIN、TaN、NiSi、CoSi、具有與基板材料相容的功函數的其它導電材料或其組合。柵極電極層114可使用例如ALD、CVD、PVD、鍍覆或其組合的合適工藝形成。在一些實施例中，柵極電極層114的寬度在約30nm至約60nm的範圍內。
此外，如圖8中所示，側壁絕緣層120形成於柵極結構60的垂直主側壁及並未由柵極結構60覆蓋的通道層42的垂直主側壁上方。側壁絕緣層120可包含例如氧化矽、氮化矽及/或氮氧化矽的一或多個電介質材料層。在此實施例中，側壁絕緣層120的材料為氮化矽。
為了形成側壁絕緣層120，氮化矽的覆蓋層通過使用CVD形成於整個結構上方，且執行回蝕操作。
圖9示出在柵極結構60下沿圖8的線X1-X1切割的一個通道層42的橫截面圖。在圖9至圖16中，並未展示柵極結構60的上部。儘管圖8示出一個柵極結構60，但在圖9中，示出兩個柵極結構。然而，每個鰭片結構的柵極結構的數目不限於一或兩個。數目可為三個、四個或五個或更多。
如圖10中所示，未由柵極結構60覆蓋的通道層42的部分經蝕刻形成凹陷部分130。形成凹陷部分130，直至SiGe氧化物層25暴露。在一些實施例中，通道層42的凹陷蝕刻通過在3mTorr至20mTorr的壓力下使用氣體等離子蝕刻來執行，所述氣體包含CH4、CF4、CH2F2、CHF3、O2、HBr、Cl2、NF3、N2及/或He。凹陷蝕刻產生各向異性蝕刻剖面。
如圖11中所示，SiGe氧化物層25的部分通過乾式蝕刻及/或濕式蝕刻來蝕刻。此蝕刻產生各向同性蝕刻剖面。在SiGe氧化物層25蝕刻期間，通道層42及阱層44的部分同樣經蝕刻以形成凹陷部分140。如圖11中所示，凹陷部分140由通道層42的最上表面(例如42A或42B)定義。材料或結構可位於凹陷部分140中，如定位為與通道層42的最上表面(例如42A或42B)相等或下方。材料或結構可位於凹陷部分140上方，如位於通道層42的最上表面(例如42A或42B)上方。如圖12中所示，凹陷部分140中的通道層42及阱層44的表面經修改以形成電介質層27。電介質層27可包含例如氧化矽的一或多個電介質材料層。由於外延材料(例如，基於矽的材料)並不在電介質層27上生長，電介質層用於控制外延剖面。在一些實施例中，可通過在含有氧氣(O2)及氫氣(H2)或蒸汽(H2O)的大氣中使用退火或加熱工藝輕微氧化通道層42及阱層44的表面形成電介質層27。在一些實施例中，在大約大氣壓下，在約400℃至約600℃的溫度範圍下執行使用蒸汽的濕式氧化。在一些實施例中，電介質層27的厚度在約1nm至約10nm的範圍內。
如圖13中所示，通過蝕刻工藝去除覆蓋凹陷部分140中的阱層44的電介質層27的一部分。電介質層27A為在蝕刻過程之後的電介質層27的剩餘部分。蝕刻工藝可為乾式蝕刻工藝，例如在一些實施例中，通過將NF3、NH3、Cl2、HBr及/或HF用作蝕刻氣體來執行。蝕刻工藝可產生各向異性蝕刻剖面。在本實施例中，歸因於蝕刻工藝的方向性，可控制蝕刻剖面的各向異性以使對電介質層27A的蝕刻降到最低。
如圖14中所示，可包含SiGe外延層的第一外延層85形成於阱層44及SiGe氧化物層25上方。在一些實施例中，從凹陷部分140的底部所測得的第一外延層85的厚度T1等於或小於25nm。在一 些實施例中，第一外延層85的最上表面位於SiGe氧化物層25的最上表面上方。在一些實施例中，第一外延層85的最上表面與SiGe氧化物層25的最上表面之間的距離(間隙d1)在5nm至約25nm的範圍內。在一些實施例中，SiGe第一外延層85的Ge含量在約0%至約35%的範圍內。SiGe第一外延層85可未經摻雜。由於通道層42的表面由電介質層27A覆蓋，第一外延層85並未形成於通道層42的表面上。因此，在凹陷部分140中，第一外延層85可含有自底向上的外延剖面，其中中心部分可比週邊部分高。第一外延層85可通過共流CVD操作形成，其中一或多個前驅物及氣體一起流動。在一些實施例中，共流CVD操作可包含氣流(例如，流動速率約10sccm至約1000sccm)中的氯化氫。在一些實施例中，用於共流CVD操作的溫度在約550℃至約800℃的範圍內。
如圖15中所示，在形成第一外延層85之後，通過蝕刻工藝去除電介質層27A。蝕刻工藝可為乾式蝕刻工藝及/或濕式蝕刻工藝。在一些實施例中，可通過使用稀釋HF執行濕式蝕刻工藝。在一些實施例中，可通過將NF3、NH3、Cl2、HBr及/或HF用作蝕刻氣體執行乾式蝕刻工藝。蝕刻工藝產生各向同性蝕刻剖面。通過調節蝕刻條件(例如，蝕刻時間)，去除形成於通道層42的側壁上的電介質層27A。
如圖16中所示，可包含SiGe外延層的第二外延層86形成於第一外延層85上方。在一些實施例中，第二外延層86在凹陷部分140的中心(140C)處的厚度T2在0nm以上至約25nm的範圍內。在一些實施例中，SiGe第二外延層86的Ge含量在約0%至約35%的範圍內。在一些實施例中，SiGe第二外延層86的Ge含量大於SiGe第一外延層85的Ge含量。在一些實施例中，SiGe第二外延層86可包含量為約1×1020cm-3至約6×1020cm-3的p型雜質(例如硼(B))。由於第 二外延層86形成於通道層42及第一外延層85的表面上，第一外延層85及第二外延層86可在未形成缺陷或空隙的情況下形成。
如圖16中所示，可包含SiGe外延層的第三外延層87形成於第二外延層86上方。在一些實施例中，第三外延層87在凹陷部分140的中心(140C)處的厚度T3在約10nm至約60nm的範圍內。在一些實施例中，SiGe第三外延層87的Ge含量在約20%至約80%的範圍內。在一些實施例中，SiGe第三外延層87的Ge含量大於SiGe第二外延層86及/或SiGe第一外延層85的Ge含量。
在一些實施例中，SiGe第三外延層87可包含量為約5×1020cm-3至約2×1021cm-3的p型雜質(例如硼(B))。在一些實施例中，SiGe第三外延層87中的雜質量大於SiGe第二外延層86中的雜質量。
在一些實施例中，第一外延層85、第二外延層86及/或第三外延層87可形成於凹陷部分140中，例如通道層42的最上表面(例如42A或42B)下方。
如圖16中所示，可包含SiGe外延層的第四外延層88形成於第三外延層87上方。在一些實施例中，第四外延層88可形成於凹陷部分140上方。也就是說，第四外延層88形成於通道層42的最上表面(例如42A或42B)上方。在一些實施例中，第四外延層88在凹陷部分140的中心(140C)處的厚度T4在0nm以上至約20nm的範圍內。在一些實施例中，SiGe第四外延層88的Ge含量在約0%至約35%的範圍內。
在一些實施例中，SiGe第四外延層88的Ge含量小於SiGe第三外延層87的Ge含量，且大於SiGe第二外延層86及/或SiGe第一外延層85的Ge含量。在其它實施例中，SiGe第四外延層88的Ge含量小於SiGe第二外延層86及/或SiGe第一外延層85的Ge含量。在一 些實施例中，SiGe第四外延層88可包含量為約3×1020cm-3至約5×1021cm-3的p型雜質(例如硼(B))。在一些實施例中，SiGe第四外延層88中的雜質量小於SiGe第三外延層87中的雜質量。
在本實施例中，歸因於上文所描述的電介質層27的形成及去除，第一外延層、第二外延層、第三外延層及第四外延層可形成於自底向上剖面中。因此，第一外延層、第二外延層、第三外延層及第四外延層可在(例如，在所述層中的每一者之間)未形成缺陷或空隙的情況下形成。此外，外延剖面的(111)平面可通過從通道層42抑制外延生長得以抑制。
如圖16中所示，源極/漏極外延層80包含第一外延層85、第二外延層86、第三外延層87及第四外延層88。外延層80充當應力源層以給柵極結構下方的通道層42提供適當應力。在一些實施例中，源極/漏極外延層80向n型Fin FET的通道層施加張應力以增強載流子遷移率。通過修改外延層的材料，源極/漏極外延層80可對p型Fin FET的通道層施加壓縮應力以增強載流子遷移率。
在氧化物結構上具有通道的源極/漏極外延層80可提高載流子遷移率且抑制短通道效應，例如更好地改善漏致勢壘降低(drain induced barrier lowering；DIBL)控制。此外，可提供Fin FET裝置的較佳應變及較低洩漏。
在本發明中，外延層80通過多個外延生長操作以及電介質層27的使用形成。如果外延層80通過一個外延工藝形成，那麼外延層將不僅在阱層44上方的凹陷部分140的底部上生長，而且在通道層42上生長。在通道層42上的外延層的此橫向生長將在外延層80中造成空隙或缺陷。相反地，在本發明中，通過使用如上文所述的使用電介質層27的操作，可抑制外延層在阱層44上方的凹陷部分140的底部上的外延生長期間的橫向生長，從而阻止空隙或 缺陷的出現且改善裝置效能。
圖17是圖16中示出的Fin FET的透視圖。此外，圖17示出未在圖9至16中示出的柵極結構60的上部。
在形成源極/漏極外延層80後，層間電介質層90形成於圖16及17的結構上方。在一個實施例中，採用後柵極技術(柵極替代技術)。在後柵極技術中，如圖18中所示，去除柵極結構60，從而形成柵極電極間隙。在替代方案中，在其它實施例中可採用先柵極技術。在此情況下，柵極結構60可用作Fin FET的柵極電極及柵極電介質層。
層間電介質層90可包含通過CVD形成的一或多個絕緣材料層，例如氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、摻氟矽酸鹽玻璃(FSG)或低K電介質材料。
如圖19中所示，金屬柵極結構95形成於柵極電極間隙中。金屬結構95包含金屬柵極電極層及柵極電介質層(未在圖19中示出)。金屬柵極電極層可包含單層或多層結構。在本實施例中，金屬柵極電極層包含一或多個金屬層，例如Al、Cu、W、Ti、Ta、TiAl、TiAlN、TaN、NiSi、CoSi、具有與基板材料相容的功函數的其它導電材料或其組合。金屬柵極電極層可使用例如ALD、CVD、PVD、鍍覆或其組合的合適工藝形成。在一些實施例中，金屬柵極電極層的寬度在約30nm至約60nm的範圍內。在一些實施例中，柵極電介質層可包含例如氮化矽、氮氧化矽或高k電介質材料的一或多個電介質材料層。高k電介質材料包括金屬氧化物。用於高k電介質的金屬氧化物的實例包含Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、及/或其混合物的氧化物。在一些實施例中，柵極電介質層的厚度在約1nm至5nm的範圍內。
在一些實施例中，一或多個功函數調節層(未展示)可插入柵極電介質層與柵極電極之間。功函數調節層由導電材料製成，例如單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、NiSi、PtSi或TiAlC，或多層的兩種或兩種以上這些材料。對於n通道Fin FET，將TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi中的一或多個用作功函數調節層，且對於p通道Fin FET，將TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co中的一或多個用作功函數調節層。功函數調節層可分別形成以用於可使用不同金屬層的n通道Fin FET及p通道Fin FET。
應理解，如圖19中所示的Fin FET裝置可經受另一CMOS工藝以形成例如接觸件/通孔、互連金屬層、電介質層及鈍化層等的各種特徵。
圖20至24示出根據第二實施例的Fin FET裝置的例示性順序過程的橫截面圖。應理解，額外操作可在由圖20至24所示的過程之前、期間及之後提供，且對於方法的額外實施例來說，可替換或去除下文所描述的操作中的一些。操作/過程的順序可為可互換的。
第二實施例的Fin FET的製造方法包含圖1至11中示出的相同步驟。
在形成圖11中示出的凹陷部分140之後，如圖20中所示，形成電介質層28以覆蓋凹陷部分140及絕緣層120中的通道層42及阱層44的表面。在一些實施例中，電介質層28包含通過原子層沉積、CVD、PVD、電子束蒸發或其它合適工藝形成的例如氧化矽的一或多個電介質材料層。在一些實施例中，電介質層28可包含通過原子層沉積、CVD、PVD、電子束蒸發、ALD或其它合適工藝形成的氮化矽、氮氧化矽(SiON)、SiCN、SiOCN或低K電介質 材料的一或多個層。在一些實施例中，電介質層28的厚度在約1nm至約10nm的範圍內。在一些實施例中，氧化矽電介質層28可包含量為約5×1020cm-3及約5×1021cm-3的p型雜質(例如硼(B))。p型雜質可擴散至通道層42中以降低n型FET的通道電阻率。在一些實施例中，氧化矽電介質層28可包含量為約5×1020cm-3及約5×1021cm-3的n型雜質(例如磷(P))。n型雜質可擴散至通道層42中以降低p型FET的通道電阻率。在一些實施例中，氧化矽電介質層28可摻雜有量為約5×1020cm-3及約5×1021cm-3的碳(C)。
如圖21中所示，通過蝕刻過程去除覆蓋凹陷部分140中的阱層44的電介質層28的一部分。電介質層28A為在蝕刻過程之後的電介質層28的剩餘部分。蝕刻工藝可為乾式蝕刻工藝，例如在一些實施例中，通過將NF3、NH3、Cl2、HBr及/或HF用作蝕刻氣體來執行。蝕刻過程可產生各向異性蝕刻剖面。在本實施例中，歸因於蝕刻過程的方向性，例如電介質層28A可保留在通道層42、SiGe氧化物層25及絕緣層120的表面上，可控制蝕刻剖面的各向異性。
如上文所描述，在一些實施例中，電介質層28可包含摻雜有碳(C)的氧化矽。通過摻雜碳，在一或多個後續濕式淨化過程期間可減少電介質層28A的損失以在乾式蝕刻過程之後去除氧化矽電介質層28的殘留物。
如圖22中所示，第一外延層85可包含形成於阱層44及電介質層28A上方的SiGe外延層。在一些實施例中，第一外延層85在凹陷部分140的中心(140C)處的厚度T1A不超過25nm。在一些實施例中，第一外延層85的最上表面位於SiGe氧化物層25的最上表面上方。在一些實施例中，第一外延層85的最上表面與SiGe氧化物層25的最上表面之間的距離dlA在5nm至約25nm的範圍內。在一些實施例中，第一外延層85的Ge含量在約0%至約35%的範圍內。 SiGe第一外延層85可未經摻雜。
由於通道層42的表面由電介質層28A覆蓋，第一外延層85並未形成於通道層42的表面上。因此，第一外延層85可含有自底向上的外延剖面。如上所述，第一外延層85可通過共流CVD操作形成，其中一或多個前驅物及氣體一起流動。在一些實施例中，共流CVD操作可包含氣流(例如，流動速率約10sccm至約1000sccm)中的氯化氫。在一些實施例中，用於共流CVD操作的溫度在約550℃至約800℃的範圍內。
如圖23中所示，電介質層28A的一部分通過蝕刻工藝去除。在一些實施例中，蝕刻工藝可為乾式蝕刻工藝或濕式蝕刻工藝，例如通過使用稀釋HF執行。蝕刻工藝產生各向同性蝕刻剖面。電介質層28C為在蝕刻過程之後的電介質層28的剩餘部分。
如圖24中所示，第二外延層86可包含形成於第一外延層85上方的SiGe外延層。在一些實施例中，第二外延層86的厚度T2A在0nm以上至約20nm的範圍內。在一些實施例中，第二SiGe外延層86的Ge含量在約0%至約35%的範圍內。在一些實施例中，第二SiGe外延層86可包含量在約1×1020cm-3至約6×1020cm-3的p型雜質(例如硼(B))。
由於第二外延層86形成於通道層42及第一外延層85的表面上，第一外延層85及第二外延層86可在未形成缺損或空隙的情況下形成。如圖24中所示，第三外延層87可包含形成於第二外延層86上方的SiGe外延層。在一些實施例中，第三外延層87的厚度T3A在約10nm至約60nm的範圍內。在一些實施例中，SiGe第三外延層87的Ge含量在約20%至約80%的範圍內。在一些實施例中，SiGe第三外延層87可包含量為約5×1020cm-3至約2×1021cm-3的p型雜質(例如硼(B))。如圖24中所示，第四外延層88可包含形成於第三 外延層87上方的SiGe外延層。第四外延層88可高於通道層42的高度而形成。在一些實施例中，第四外延層88的厚度T4A在0nm以上至約20nm的範圍內。SiGe第四外延層88的Ge含量在約0%至約35%的範圍內。在一些實施例中，SiGe第四外延層88可包含量為約3×1020cm-3至約5×1021cm-3的p型雜質(例如硼(B))。
如圖24中所示，源極/漏極外延層80包含第一外延層85、第二外延層86、第三外延層87及第四外延層88。外延層80充當應力源層以提供適當應力至柵極結構下的通道層42。在一些實施例中，第二至第四外延層向n型Fin FET的通道層施加張應力以增強載流子遷移率。在一些實施例中，第二至第四外延層對p型Fin FET的通道層施加壓縮應力以增強載流子遷移率。
在一些實施例中，第一外延層85、第二外延層86及/或第三外延層87可形成於凹陷部分140中，例如通道層42的最上表面(例如42A或42B)下方。在一些實施例中，第四外延層88可形成於凹陷部分140上方。也就是說，第四外延層88形成於通道層42的最上表面(例如42A或42B)上方。
在形成如圖24中所示的Fin FET裝置之後，形成如圖17至19中所示的柵極結構，且可執行與柵極結構相關聯的一或多個後續操作。
圖25至26示出根據另一實施例的Fin FET裝置的例示性順序過程的橫截面圖。應理解，額外操作可在圖25至26所示的過程之前、期間及之後提供，且對於方法的額外實施例來說，可替換或去除下文所描述的操作中的一些。操作/過程的順序可為可互換的。
第三實施例的Fin FET的製造方法包含圖20至22中示出的相同步驟。
在一些實施例中，去除覆蓋凹陷部分140中的阱層44及通道層42的電介質層28的一部分。不同於圖23，不去除電介質層28在側壁絕緣層120上的一部分。如圖25中所示，電介質層28D及28E為電介質層28在蝕刻工藝之後的剩餘部分。蝕刻工藝可為乾式蝕刻工藝，例如在一些實施例中，通過將NF3、NH3、Cl2、HBr及/或HF用作蝕刻氣體來執行。蝕刻工藝可產生各向異性蝕刻剖面。在本實施例中，歸因於蝕刻工藝的方向性，可控制蝕刻剖面的各向異性。與圖23相比，在蝕刻工藝期間不去除電介質層28E，且電介質層28E保留在側壁絕緣層120的表面上。在電介質層28E保留在側壁絕緣層120的表面上的情況下，側壁絕緣層120在後續操作中的消耗量可減少。
如圖26中所示，源極/漏極外延層80形成於側壁絕緣層120、阱層44、電介質層28D及通道層42的表面上。源極/漏極外延層80包含第一外延層85、第二外延層86、第三外延層87及第四外延層88。外延層80充當應力源層以提供適當應力至柵極結構下的通道層42。在一些實施例中，第二至第四外延層向n型Fin FET的通道層施加張應力以增強載流子遷移率。在一些實施例中，第二至第四外延層向p型Fin FET的通道層施加壓縮應力以增強載流子遷移率。源極/漏極外延層80的結構可與圖24中所示的實施例大致上相同。圖24的相同材料、結構及/或配置可應用於圖26，且可省略詳細解釋。
在形成如圖26中所示的Fin FET裝置之後，形成如圖17至19中所示的柵極結構，且可執行與柵極結構相關聯的一或多個後續操作。
本文所描述的各種實施例提供優於現有技術的若干優勢。舉例來說，在本發明中，歸因於電介質層在阱層及通道層的表面上 的形成及去除，源極/漏極外延層含有形成於自底向上剖面中的一或多個外延層。因此，在源極/漏極外延層中的一或多個層可在未形成缺陷或空隙的情況下形成。此外，可抑制源極/漏極外延層的外延剖面的(111)平面。在氧化物結構上具有通道的源極/漏極外延層可改善載流子遷移率且抑制短通道效應，例如更好地改善漏致勢壘降低(drain induced barrier lowering；DIBL)控制。此外，可提供Fin FET裝置的較佳應變及較低洩漏。此外，電介質層形成有一或多個摻雜物而非在一個實施例中形成或陳述，以降低通道電阻率及/或改善Fin FET裝置的交流電路速度。
將理解，並非所有優勢已在本文中必要地論述，對於所有實施例不要求特定優勢，且其它實施例可提供不同優勢。
根據本發明的一個方面，半導體裝置包含鰭式場效應電晶體(Fin FET)裝置。Fin FET裝置包含沿第一方向延伸且從隔離絕緣層突出的鰭片結構。鰭片結構及隔離絕緣層安置在基板上方。鰭片結構包含阱層、安置在阱層上方的氧化物層及安置在氧化物層上方的通道層。Fin FET裝置進一步包含覆蓋鰭片結構的一部分且沿垂直於第一方向的第二方向延伸的柵極結構。Fin FET裝置進一步包含源極及漏極。源極及漏極中的每一者包含安置在形成於鰭片結構中的凹陷部分中的應力源層。應力源層在凹陷部分上方延伸且施加應力至柵極結構下方的鰭片結構的通道層。Fin FET裝置進一步包含與凹陷部分中的氧化物層及應力源層接觸形成的電介質層。
根據本發明的另一個方面，用於製造半導體裝置的方法包含以下步驟。形成包含阱層、安置在阱層上方的氧化物層及安置在氧化物層上方的通道層的鰭片結構。形成隔離絕緣層，以使得鰭片結構的通道層從隔離絕緣層突出，且氧化物層的至少一部分或 全部氧化物層嵌入隔離絕緣層中。柵極結構在鰭片結構的一部分上方及隔離絕緣層上方形成。凹陷部分通過蝕刻未由柵極結構覆蓋的鰭片結構的一部分形成，以使得通道層、氧化物層及阱層暴露在凹陷部分中。電介質層形成於凹陷部分中。電介質層包括在凹陷部分中暴露的阱層上方的第一部分及在凹陷部分中暴露的通道層上方的第二部分。去除電介質層的第一部分以暴露經暴露阱層。第一外延層形成在凹陷部分中經暴露的氧化物層及經暴露的阱層上方。電介質層的第二部分在形成第一外延層之後去除。在凹陷部分中形成安置在第一外延層上的第二外延層。
根據本發明的另一方面，用於製造半導體裝置的方法包含以下步驟。形成包含阱層、安置在阱層上方的氧化物層及安置在氧化物層上方的通道層的鰭片結構。形成隔離絕緣層，以使得鰭片結構的通道層從隔離絕緣層突出，且氧化物層的至少一部分或全部氧化物層嵌入隔離絕緣層中。柵極結構在鰭片結構的一部分上方及隔離絕緣層上方形成。凹陷部分通過蝕刻未由柵極結構覆蓋的鰭片結構的一部分形成，以使得通道層、氧化物層及阱層暴露在凹陷部分中。電介質層形成於凹陷部分中。電介質層包括在凹陷部分中暴露的阱層上方的第一部分、在凹陷部分中暴露的氧化物層上方的第二部分及在凹陷部分中暴露的通道層上方的第三部分。去除電介質層的第一部分以暴露經暴露的阱層。第一外延層形成在凹陷部分中暴露的阱層及電介質層的第二部分上方。電介質層的第三部分在形成第一外延層之後去除。在凹陷部分中形成安置在第一外延層上的第二外延層。
42‧‧‧通道層
44‧‧‧Fin FET的阱層
80‧‧‧外延層
85‧‧‧第一外延層
86‧‧‧第二外延層
87‧‧‧第三外延層
88‧‧‧第四外延層
114‧‧‧柵極電極層
115‧‧‧柵極電介質層
120‧‧‧側壁絕緣層
140‧‧‧凹陷部分
140C‧‧‧中心

Claims (10)

  1. 一種用於製造半導體裝置的方法，其包括：形成鰭片結構，該鰭片結構包含阱層、安置在該阱層上方的氧化物層及安置在該氧化物層上方的通道層；形成隔離絕緣層，以使得該鰭片結構的該通道層從該隔離絕緣層突出，且該氧化物層的至少一部分或該氧化物層的全部嵌入該隔離絕緣層中；在該鰭片結構的一部分上方及該隔離絕緣層上方形成柵極結構；通過蝕刻未由該柵極結構覆蓋的該鰭片結構的一部分形成凹陷部分，以使得該通道層、該氧化物層及該阱層暴露在該凹陷部分中；在該凹陷部分中形成電介質層，該電介質層包括在該凹陷部分中的該經暴露阱層上方的第一部分，及在該凹陷部分中的該經暴露通道層上方的第二部分；去除該電介質層的該第一部分以暴露該經暴露阱層；在該凹陷部分中的該經暴露氧化物層及該經暴露阱層上方形成第一外延層，在形成該第一外延層之後去除該電介質層的該第二部分；及在該凹陷部分中形成安置在該第一外延層上的第二外延層。
  2. 如請求項1所述之方法，其中該氧化物層包含SiGe氧化物或Ge氧化物。
  3. 如請求項1所述之方法，其中該電介質層包含氧化矽。
  4. 如請求項1所述之方法，其中該電介質層通過熱氧化形成。
  5. 如請求項1所述之方法，其中該第一外延層的高度實質上等於或大於該經暴露氧化物層的高度。
  6. 一種用於製造半導體裝置的方法，其包括：形成鰭片結構，該鰭片結構包含阱層、安置在該阱層上方的氧化物層及安置在該氧化物層上方的通道層；形成隔離絕緣層，以使得該鰭片結構的該通道層從該隔離絕緣層突出，且該氧化物層的至少一部分或該氧化物層的全部嵌入該隔離絕緣層中；在該鰭片結構的一部分上方及該隔離絕緣層上方形成柵極結構；通過蝕刻未由該柵極結構覆蓋的該鰭片結構的一部分形成凹陷部分，以使得該通道層、該氧化物層及該阱層暴露在該凹陷部分中；在該凹陷部分中形成電介質層，該電介質層包括在該凹陷部分中的該經暴露阱層上方的第一部分、在該凹陷部分中的該經暴露氧化物層上方的第二部分，在該凹陷部分中的該經暴露通道層上方的第三部分；去除該電介質層的該第一部分以暴露該經暴露阱層；在該凹陷部分中的該經暴露阱層及該電介質層的該第二部分上方形成第一外延層，在形成該第一外延層之後去除該電介質層的該第三部分；及在該凹陷部分中形成安置在該第一外延層上的第二外延層。
  7. 如請求項6所述之方法，其中該電介質層包含氧化矽、氮化 矽、氮氧化矽或碳化矽。
  8. 如請求項6所述之方法，其中該電介質層通過原子層沉積形成。
  9. 一種半導體裝置，其包括：Fin FET裝置，其包含：鰭片結構，其沿第一方向延伸且從安置在基板上方的隔離絕緣層突出，該鰭片結構包含阱層、安置在該阱層上方的氧化物層及安置在該氧化物層上方的通道層；柵極結構，其覆蓋該鰭片結構的一部分且沿垂直於該第一方向的第二方向延伸；源極及漏極，其各自包含安置在形成於該鰭片結構中的凹陷部分中的應力源層，該應力源層在該凹陷部分上方延伸且施加應力到該柵極結構下方的該鰭片結構的通道層；及電介質層，其與該氧化物層及該凹陷部分中的該應力源層接觸形成。
  10. 如請求項9所述之半導體裝置，其進一步包括該應力源層形成於該電介質層的表面上，以使得該應力源層並不接觸該氧化物層。
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