TWI578151B - 用於建立功率因數及諧波之廣泛控制的平台電力管理技術 - Google Patents

Description

用於建立功率因數及諧波之廣泛控制的平台電力管理技術

本發明係有關於一種用於建立功率因數及諧波之廣泛控制的平台電力管理技術。

發明背景

開關電源供應器(SMPS)，諸如在電腦系統中所使用者，接收具有處於一基本頻率的一正弦波形之一交流(AC)電壓信號。一般而言，基於以下會較完整說明的原因，SMPS供應不具有一正弦波形之一AC負載電流信號。這些非正弦波形包括具有該基本頻率之倍數的諧波，且導致發生諧波失真。處於該基本頻率的二倍之諧波稱為一第二諧波，而處於該基本頻率的三倍之諧波稱為一第三諧波。

當電流波形不是正弦時，一電源供應器的功率因數小於100%。典型的SMPD具有一約為60%之功率因數，因而具有相當大的奇數階諧波失真(有時具有如基本頻率之大小的第三諧波之大小)。

第三諧波失真的存在導致發電設備的操作溫度的升高，其降低設備的壽命，包括旋轉電機、電纜、變壓 器、電容器、保險絲、開關接點，及突波抑制器。第三諧波也導致在電容器及電纜中額外的損失及介電應力，因而增加旋轉電機及變壓器之繞組中的電流以及許多產品中的雜訊發射，且造成保險絲及其它安全元件的提早故障。

功率因數修正裝置可被提供給主動或被動元件。典型地，當一正弦電壓波形的值低的時候，這些裝置使用一大型電容器來供應電流，以提供處於一固定直流(DC)電壓位準的一近似常數位準之電力。

依據本發明之一實施例，係特地提出一種設備，其包含：一時序信號方塊，其係組配成可被耦接來測量被供應至一處理器的一交流電壓信號之大小，並可在該交流電壓信號之大小約等於零伏特時確立一時序信號；以及一節流方塊，其係組配成耦接至該處理器、可接收該時序信號、並可確立一節流信號，該節流信號導致處理器速度被降低，以使得處理器電力消耗同相於該交流電壓信號地被降低，並使得被供應至該處理器的一電流波形之諧波失真被降低。

100‧‧‧電力公司

102‧‧‧建築物

104‧‧‧資料中心

106‧‧‧伺服器機櫃

108‧‧‧伺服器

110‧‧‧SM電源供應器

112‧‧‧調壓器

114‧‧‧CPU

200‧‧‧開關模式電源供應器

202‧‧‧120V AC電壓

204‧‧‧12V DC電壓

300‧‧‧電壓波形

302‧‧‧電流波形

304‧‧‧時間T1

306‧‧‧時間T2

308‧‧‧時間T3

310‧‧‧正弦波形

312‧‧‧失真波形

400‧‧‧CPU速度

402‧‧‧標稱速度

502‧‧‧功率因數量測方塊

503‧‧‧參考功率因數方塊

504‧‧‧第一比較器

506‧‧‧第二比較器

508‧‧‧電壓量測方塊

510‧‧‧節流控制方塊

512‧‧‧垂直箭頭

514‧‧‧水平箭頭

602‧‧‧AC電壓波形

604‧‧‧時序信號

606‧‧‧CPU電力消耗

圖1是一範例電力傳輸系統之方塊圖。

圖2是一開關模式電源供應器之方塊圖。

圖3A-3C是繪示範例電壓及電流波形的曲線。

圖4是繪示在一標準CPU節流環境中的CPU時鐘速度之一曲線。

圖5A是一範例實施例之一方塊圖。

圖5B是說明一範例實施例的操作之一曲線。

圖6是繪示範例CPU時鐘速度及因採取一範例實施例而導致的建立電壓的一曲線。

較佳實施例之詳細說明

現在詳細參照本發明各種實施例。這些實施例的範例是以附圖來加以說明。儘管本發明將結合這些實施例來加以說明，需了解的是，這並非意欲限制本發明到任何實施例。相反地，這是意欲涵蓋替代物、修飾，及等效，如同申請專利範圍所定義的本發明之精神及範圍所包括的。在以下說明中，許多特定細節被提出，以提供各種實施例的全面了解。然而，本發明可在沒有這些特定細節的一些或全部的情況下被實現。在其他情況下，已知的程序操作未被詳細說明，以免不必要地模糊本發明。此外，用語“範例實施例”每次出現在說明書不同地方時，不一定代表相同範例實施例。

圖1顯示一典型電力傳輸系統，亦即一分佈電力網路，圖1繪示從電力公司到一電腦中的CPU之電力分佈。雖然一伺服器被顯示在圖1中，但此種描述方式只是用來說明，而非限制。相同的概念同樣適用於其他類型的電腦，例如工作站或桌上型電腦。

該電力公司100傳輸電力到許多建築物。電力可以單或多相被供應，如120伏特或240伏特或如可依區域改 變的其他電壓及相位組合。一建築物102傳輸電力到一或多個資料中心104。一資料中心104是在其中具有電腦設備的一房間，通常由多個伺服器機櫃106組成。一伺服器機櫃106是具有與其連接的多個伺服器108的一外殼。一伺服器108是通常被最佳化以處理大量資料的一種電腦類型。在該伺服器內是一開關電源供應器110，其將120伏特或240伏特AC輸入電源轉換至較低的直流(DC)電壓，例如12伏特。該12伏特電壓進一步被一調壓器112調整，以降至CPU所需的電壓，可能是1伏特。

圖2繪示一開關模式電源供應器(SMPS)200，其轉換進入的120V AC電壓202至12V DC電壓204。為了清楚起見，只有12V DC被顯示。然而實際的SMPS供應各種不同的電壓至該電腦。顯示只具有一12伏特輸出之一簡化的電源供應器是為了說明而非限制。

圖3A顯示對於一單純電阻式負載的電壓波形300及電流波形302之間的關係。在此情況下，電壓及電流具有同相的正弦波形，且因為當電壓信號增加及降低時，電流信號也會成正比地增加及降低，故為電壓及電流之乘積的功率，亦即P=VI，為最大值。因此，對於一單純電阻式負載之功率因數為100%之最大功率因數。

接下來參閱圖3B，在電壓接近其在時間T1 304及T3 308處之峰值時，電阻逸散最大功率，因為電壓及電流大小之乘積在該時間時為最大，而在電壓及電流在時間T2 306與水平軸相交時，電阻逸散最小功率，因為電壓及 電流兩者在該時間的大小為零。

不像藉由一交流電源提供電力的一單純電阻式負載，一電腦對於電力具有一近乎常數的需求。電流與電壓大小的乘積必須是常數以輸出常數功率。圖3B繪示當電流波形是正弦時所產生的電流波形。需注意到，為了供應常數功率，在AC電壓是最大值的時間T1所需之電流量小於當時間T2時AC電壓非常接近零時所需之電流量。

圖3C繪示的失真電流波形是當AC電壓位準低時藉由供應較多的電流所導致的以維持一常數功率輸出，且造成不具有一正弦波形310的一失真電流信號，並包括該基本波形之一高內容的第三諧波。

習知SMPS包括一大型電容器，其在AC電壓低時提供所需的過量電流。

圖4顯示運用一習知節流系統之一典型電腦中的節流如何運作。除其他因素外，CPU取決於其操作溫度是否是高的而改變溫度。當操作溫度低時，CPU速度400改變至一標稱速度402以上，或者當操作溫度高時，改變至該標稱速度402以下。當CPU被檢測出是“熱的”，時鐘速度被降低直到其被檢測出是“冷的”。當CPU是冷的，其被允許瞬間運轉至該標稱速度以上。

本申請案之申請人所製造的CPU可藉由確立強制CPU節流的一CPU_HOT信號而而被節流。其他CPU可回應於請求節流的一熱警報信號。

一範例實施例被顯示在圖5A。圖5A包括圖1所繪 示的方塊以及被插入以實施減低第三諧波失真之功能的額外方塊。

在圖5A中一功率因數量測方塊502被插入至圖1的電力傳輸系統中並在電力被供應至該CPU時測量該實際功率因數。如該技藝中被熟知的，對該功率因數的量測是電壓與電流波形之間的相位偏移角之餘弦。若電流具有相對於一單純正弦波形為失真的一波形，則功率因數也會降低。該功率因數量測方塊502的輸出是耦接至一第一比較器504之一第一輸入的一功率因數量測信號。一參考功率因數方塊503的一輸出是耦接至該第一比較器504之第二輸入的一功率因數參考信號。

該第一比較器504的輸出是耦接至一第二比較器506之一第一輸入的一參考電壓信號。一電壓量測方塊508被插入至圖1的電力傳輸系統，並測量AC電壓信號的振幅。該電壓量測方塊508的輸出是耦接至該第二比較器506之第二輸入的一AC電壓大小信號。

該第二比較器506的輸出是耦接至一節流控制方塊510之輸入的一時序信號，且該節流控制方塊510之輸出是耦接至CPU 114的CPU_HOT輸入之一節流信號。

圖5A所繪示的系統之操作現在參閱圖5B被描述。當該被測量的功率因數不同於該參考功率因數時，該第一比較器504輸出具有藉由該參考功率因數的大小及該經測量的功率因數之間的差所決定的一大小的該參考電壓信號。該參考電壓信號的大小在圖5B中被繪示為該垂直箭 頭512。

該參考電壓信號被與該第二比較器506中的AC電壓之大小相比較。當該AC電壓的大小等於該參考電壓位準時，該第二比較器506確立在該節流控制方塊510之輸入處所接收的時序信號。該時序信號的確立時間在圖5B中被繪示為該水平箭頭514。

在此範例中，當該AC信號之大小等於該參考電壓信號之大小時，該節流控制方塊510確立該節流信號。因此，如圖5B所示，該參考電壓信號的大小決定關於何時該時序信號被確立的一設定點。當該參考電壓信號低時，該設定點較接近該AC電壓信號的該零交叉點，且當該參考電壓高時，該設定點較接近該AC電壓信號的峰值。

在一範例實施例中，該CPU的節流可在該AC電壓信號變成小於該參考電壓位準時的一開始時間(TS)開始，並在發生於一固定時間區間之後的一結束時間(TF)結束。

因此，當該參考功率因數位準改變時，該節流期間(TF-TS)會較早或較晚發生，使得該節流期間會影響該實際功率因數。

在上述範例實施例中，是以類比比較器的例子來說明，但並非用以限制。該技藝中具通常技術者在知悉本揭露後，將會了解到所有信號可被數位取樣，且該時序信號之確立時間可使用數位處理技術加以計算。

圖6是繪示當圖5A所繪示的系統操作時節流如 何運作的一曲線。指示該CPU的電力消耗的CPU速度之降低與該AC電壓波形602相比較。如上所述，當該AC電壓位準等於該參考電壓位準時，該等節流信號被確立。因此，當該等AC電壓位準接近該AC電壓波形之該等零交叉點時，該CPU電力消耗606被降低，使得該額外電流不需在那些點被供應，藉此導致一較不失真的電流波形以及較小的第三諧波失真。

因此，不像習知功率因數修正技術利用包含在該SMPS內的大型電容器來供應電流至該等AC電壓零交叉點附近的一電流負載，上述系統同相於AC電壓零交叉點而降低該負載之電力消耗。

上述CPU節流系統提高一開關電源供應器的效率，因為在該節流期間的電流需求被降低，這允許該電源供應器以較少的大型電容被建立及/或需要較小的峰值電流容量。

降低AC電壓的零交叉點附近的電流需求的另一個好處是降低諧波失真。上述特點允許一設計者可取捨用在解決失真的電容，以降低諧波，降低失真或者降低諧波及失真二者。

該時序信號604被顯示用作示意，且可代表一較長區間脈衝，或者其他方法可被使用以使節流與該建築物的電力同步。例如，若該輸入AC電壓在60 Hz之頻率(f)處振盪，則該信號之該週期(T)是16.7毫秒。該節流脈衝的寬度可在T的一選定比率處被設定。

該CPU 114的節流可只藉由該節流信號而被觸發，或者基於許多其他因素而被觸發，例如一特定功率包絡，或由CPU所產生且由建築物所監測的熱，或功率、熱及來自建築物的一信號之組合。

如所示，當該CPU接收一節流脈衝時，該CPU速度被瞬間降低。該CPU速度被降低的時間長度與該建築物的進入的電壓處於其最小值之時間對準。該降低的CPU時間對應至該失真波形312之提高的電流需求之時間。在此範例實施例中，該節流方案不會如在習知技術中隨著時間隨機地降低CPU的電力消耗，而是使用該AC電壓波形外觀來降低電力消耗。

在不同的實施例中，功率因數及AC電壓大小是在該電力傳輸鍊的不同點被測量，且不限於圖5中所繪示者。

儘管本發明已關連於特定範例實施例來加以說明，但應了解的是，對於熟悉該技藝者為明顯之各種變化、替換及取代，可在不背離申請專利範圍中所提出的本發明之精神及範圍的情況下，對該等被揭露的實施例被做出。

100‧‧‧電力公司

102‧‧‧建築物

104‧‧‧資料中心

106‧‧‧伺服器機櫃

108‧‧‧伺服器

110‧‧‧SM電源供應器

112‧‧‧調壓器

114‧‧‧CPU

Claims (19)

1. 一種用於降低處理器所消耗的電力之設備，其包含：一時序信號方塊，其係組配成可被耦接來測量被供應至一處理器的一交流電壓信號之大小，並可在該交流電壓信號之大小約等於零伏特時確立一時序信號；以及一節流方塊，其係組配成耦接至該處理器、可接收該時序信號、並可確立一節流信號，該節流信號導致處理器速度被降低，以使得處理器電力消耗同相於該交流電壓信號地被降低，並使得被供應至該處理器的一電流波形之諧波失真被降低。
2. 如申請專利範圍第1項之設備，其進一步包含：一電壓參考方塊，其係組配成可產生一參考位準信號，該參考位準信號具有藉由被供應至該處理器之電力之實際功率因數所決定的一大小。
3. 如申請專利範圍第2項之設備，其中該時序信號方塊進一步係組配成可在該交流電壓信號之大小約等於該參考位準信號之大小時確立該時序信號。
4. 如申請專利範圍第3項之設備，其中該電壓參考方塊進一步包含：一功率因數量測方塊，其係組配成可測量被供應給該處理器的電力之實際功率因數。
5. 如申請專利範圍第4項之設備，其進一步包含：一參考功率因數方塊，其輸出指示一參考功率因數 之大小的一信號。
6. 如申請專利範圍第4項之設備，其進一步包含：一比較器，其係耦接來接收來自輸出該參考信號的該參考功率因數方塊的該信號。
7. 如申請專利範圍第1項之設備，其中：該時序信號係作為具有一指定區間的一脈衝而被確立。
8. 如申請專利範圍第1項之設備，其中：該參考位準信號是一參考電壓位準信號。
9. 一種用於降低處理器所消耗之電力的方法，其包含下列步驟：測量被供應給一處理器的一交流電壓信號之大小；當該交流電壓信號之大小約等於零伏特時，確立一時序信號；以及對該處理器節流，以在該時序信號被確立時降低處理器速度，以使得處理器電力消耗同相於該交流電壓信號地被降低，並使得被供應至該處理器的一電流波形之諧波失真被降低。
10. 如申請專利範圍第9項之方法，其進一步包含下列步驟：測量被供應至該處理器的電力之實際功率因數。
11. 如申請專利範圍第10項之方法，其進一步包含下列步驟：產生一參考位準信號，該參考位準信號具有藉由供應至該處理器之該電力之實際功率因數所決定的一大 小。
12. 如申請專利範圍第11項之方法，其進一步包含下列步驟：在該交流電壓信號之大小約等於該參考位準信號之大小時確立該時序信號。
13. 如申請專利範圍第9項之方法，其中：該參考位準信號是一參考電壓位準信號。
14. 一種用於降低由處理器所消耗之電力的系統，其包含：用於測量被供應至一處理器的一交流電壓信號之大小的構件；用於在該交流電壓信號之大小約等於零伏特時確立一時序信號的構件；以及用於對該處理器節流以在該時序信號被確立時降低處理器速度以使得處理器電力消耗同相於該交流電壓信號地被降低並使得被供應至該處理器的一電流波形之諧波失真被降低的構件。
15. 如申請專利範圍第14項之系統，其進一步包含：用於測量被供應至該處理器之電力之實際功率因數的構件。
16. 如申請專利範圍第15項之系統，其進一步包含：用於產生一參考位準信號的構件，該參考位準信號具有藉由被供應至該處理器的電力之該實際功率因數所決定的一大小。
17. 如申請專利範圍第16項之系統，其進一步包含： 用於在該交流電壓信號之大小約等於該參考位準信號之大小時確立該時序信號的構件。
18. 如申請專利範圍第14項之系統，其中：該參考位準信號是一參考電壓位準信號。
19. 一種電力傳輸系統，其包含：一晶片組；耦接至該晶片組的一節流方塊，其同相於被供應至該晶片組之一交流電壓信號地降低該晶片組所消耗之電力；以及一時序信號方塊，其係組配成可被耦接來測量被供應至一處理器的一交流電壓信號之大小，並可在該交流電壓信號之大小約等於零伏特時確立一時序信號，其中該節流方塊係組配成耦接至該處理器、可接收該時序信號、並可確立一節流信號，該節流信號導致處理器速度被降低，以使得處理器電力消耗同相於該交流電壓信號地被降低，並使得被供應至該處理器的一電流波形之諧波失真被降低。