TWI571740B

TWI571740B - 記憶體裝置及記憶體區塊使用方法

Info

Publication number: TWI571740B
Application number: TW105108417A
Authority: TW
Inventors: 吳尙融; 張雅俊
Original assignee: 華邦電子股份有限公司
Priority date: 2016-03-18
Filing date: 2016-03-18
Publication date: 2017-02-21
Also published as: TW201734805A

Description

記憶體裝置及記憶體區塊使用方法

本發明係有關於記憶體裝置，特別是有關於記憶體裝置之記憶體區塊使用方法。

隨著快閃記憶體製程規格持續演進，更加微縮導致快閃記憶體越來越難達到應有的元件特性。這導致快閃記憶體執行編程(Program)操作/抹除(Erase)操作的效率低落而使資料流失。快閃記憶體晶片之讀寫耐用度隨之下滑。有鑑於此，本發明提出一種記憶體電路及記憶體區塊使用方法以增加快閃記憶體晶片之讀寫耐用度。

本發明之一實施例提供一種記憶體裝置。該記憶體裝置包括一儲存記憶體、一快閃記憶體陣列、一區塊解碼器以及一控制邏輯電路。該儲存記憶體用以儲存一旗標和複數模式位元。該快閃記憶體陣列包括複數記憶體區塊。該區塊解碼器連接至該儲存記憶體和該快閃記憶體陣列，用以依據該等模式位元設定該等記憶體區塊被該記憶體裝置使用之先後順序。該控制邏輯電路包括至少一計數器，並連接至該儲存記憶體、該區塊解碼器和該快閃記憶體陣列，其中該至少一計數器用以計數使用中之該記憶體區塊之一操作次數；其中當該至少一計數器之該操作次數大於一既定次數時，該控制邏輯電路設定該儲存記憶體中之該旗標在一第一狀態；以及其中在該快閃記憶體陣列之該等記憶體區塊被全部抹除之後，該控制邏輯電路偵測該旗標是否在該第一狀態，若是則該控制邏輯電路在該等模式位元之中選取未被選取過之該模式位元，使該區塊解碼器依據該未被選取過之該模式位元設定該等記憶體區塊被該記憶體裝置使用之先後順序。

本發明之一實施例一種記憶體區塊使用方法，包括設定一儲存記憶體所儲存之一旗標和複數模式位元；計數一快閃記憶體陣列之複數記憶體區塊之每一者對應之一操作次數；偵測該等記憶體區塊之一者對應之該操作次數是否大於一既定次數；當該等計數器之一者之該操作次數大於該既定次數時，設定該儲存記憶體中之該旗標在一第一狀態；在該快閃記憶體陣列之該等記憶體區塊被全部抹除之後，偵測該旗標是否在該第一狀態；以及若偵測到該旗標在該第一狀態，則在該等模式位元之中選取未被選取過之該模式位元，以設定該等記憶體區塊被使用之先後順序。

10‧‧‧記憶體裝置

11‧‧‧快閃記憶體陣列

12‧‧‧儲存記憶體

121、122‧‧‧迷你記憶體陣列

13‧‧‧X解碼器

130‧‧‧區塊解碼器

131‧‧‧控制邏輯電路

132‧‧‧位址解碼器

133、134、135、136‧‧‧及閘

14‧‧‧位址邏輯電路

15‧‧‧Y多工器

16‧‧‧感測放大器

17‧‧‧輸入緩衝器

18‧‧‧輸出緩衝器

、、‧‧‧訊號輸入

‧‧‧重置訊號

A<18：0>、X<18：8>、Y<7：0>、A<18：16>‧‧‧位址資料

IQ<7：0>‧‧‧寫入資料

SA0-SA7‧‧‧記憶體區塊

Alarm-flag‧‧‧旗標位元

Mode 0-Mode 3‧‧‧模式位元

SA<7：0>‧‧‧區塊位址資料

Scramble 0-Scramble 3‧‧‧位址轉換模式

第1圖係依據本發明之一第一實施例實現之一記憶體裝置10之區塊圖。

第2圖係依據本發明之一第二實施例舉例說明區塊解碼器130如何設定該等記憶體區塊被使用之先後順序。

第3圖係依據本發明之一第三實施例實現區塊解碼器130 之區塊圖。

第4A圖和第4B圖係依據本發明之一第四實施例舉例說明如何設定旗標位元Alarm-flag之一流程圖。

第5圖係依據本發明之一第五實施例舉例說明如何設定旗標位元Alarm-flag之一流程圖。

第6圖係依據本發明之一第六實施例實現一種記憶體區塊使用方法之一流程圖。

本揭露所附圖示之實施例或例子將如以下說明。本揭露之範疇並非以此為限。習知技藝者應能知悉在不脫離本揭露的精神和架構的前提下，當可作些許更動、替換和置換。在本揭露之實施例中，元件符號可能被重複地使用，本揭露之數種實施例可能共用相同的元件符號，但為一實施例所使用的特徵元件不必然為另一實施例所使用。

一般反或閘極快閃記憶體(NOR Flash)主要應用於儲存基本輸入輸出系統(BIOS)之記憶體裝置。終端產品在開機時，中央處理器會載入BIOS裡的開機碼，以初始化終端產品之硬體和軟體設定。從各領域消費型電子應用中得知，客戶端會對快閃記憶體執行編程操作/抹除操作，但快閃記憶體之中不是每個記憶體區塊都會被大量執行編程操作/抹除操作。往往只有幾個記憶體區塊之小區域進行編程/抹除動作。因此，本發明新提出記憶體區塊使用方法以附予新功能在晶片抹除(Erase)指令中，以將快閃記憶體的扇區(Sector)或是區塊(Block)的位址進行重新配置，進而提供健康記憶體區域做為預定執行編程操作/抹除操作的區域。本發明新提出記憶體區塊使用方法亦將劽化區域轉去其他位置，以提昇可能數倍於原先之編程操作次數/抹除操作次數。本發明新提出記憶體區塊使用方法進一步增加產品附加價值，使消費者在固定記憶區域當中享有積體電路的長效壽命。

第1圖係依據本發明之一第一實施例實現之一記憶體裝置10之區塊圖。在本發明第一實施例中，記憶體裝置10包括一快閃記憶體陣列11、一儲存記憶體12、一X解碼器13、一位址邏輯電路14、一Y多工器15、一感測放大器16、一輸入緩衝器17和一輸出緩衝器18。記憶體裝置10接收位址資料A<18：0>、訊號輸入、訊號輸入、訊號輸入、重置訊號和寫入資料IQ<7：0>。快閃記憶體陣列11連接至儲存記憶體12、X解碼器13和Y多工器15。X解碼器13分別連接至儲存記憶體12和位址邏輯電路14。Y多工器15分別連接至位址邏輯電路14和感測放大器16。感測放大器16則分別連接至輸入緩衝器17和輸出緩衝器18。位址邏輯電路14接收位址資料A<18：0>，並分別輸出位址資料X<18：8>至X解碼器13和位址資料Y<7：0>至Y多工器15。輸入緩衝器17和輸出緩衝器18則分別輸入和輸出寫入資料IQ<7：0>。在本發明第一實施例中，記憶體裝置10係一電子抹除式可複寫唯讀記憶體，快閃記憶體陣列11係一可尋址(Addressable)記憶體陣列，但本發明並不限定於此。

在本發明第一實施例中，快閃記憶體陣列11包括複數記憶體區塊(未圖示)，其中每一記憶體區塊各自之P型井區互不相連。因此，每一記憶體區塊各自為獨立之記憶體區塊，但本發明並不限定於此。在本發明第一實施例中，儲存記憶體12係另一尺寸比快閃記憶體陣列11小之快閃記憶體陣列，但本發明並不限定於此。儲存記憶體12用以儲存一旗標和複數模式位元，其中每一該模式位元分別對應至該等記憶體區塊被記憶體裝置10之X解碼器13使用之不同先後順序。X解碼器13包括一區塊解碼器130和一控制邏輯電路131。區塊解碼器130分別連接至快閃記憶體陣列11和儲存記憶體12，並用以設定該等記憶體區塊被記憶體裝置10之X解碼器13使用之先後順序。控制邏輯電路131分別連接至快閃記憶體陣列11、儲存記憶體12和區塊解碼器130。控制邏輯電路包括至少一計數器，其中該至少一計數器用以計數使用中之該記憶體區塊之一操作次數。區塊解碼器130和控制邏輯電路131並不限定於設置於X解碼器13之中。在另一實施例中，區塊解碼器130和控制邏輯電路131被設置於X解碼器13之外部。

在本發明第一實施例中，當該至少一計數器之該操作次數大於一既定次數(例如，2⁸=256次)時，控制邏輯電路131設定儲存記憶體12中之該旗標在一第一狀態(例如，設定該旗標之位元值為0)。

在本發明第一實施例中，在快閃記憶體陣列11之該等記憶體區塊被全部抹除之後，控制邏輯電路131偵測儲存記憶體12中之該旗標是否在該第一狀態。若控制邏輯電路131偵測該旗標在該第一狀態，則控制邏輯電路131在該等模式位元之中選取未被選取過之該模式位元，以設定該等記憶體區塊被記憶體裝置10之X解碼器13使用之先後順序。在本發明第一實施例中，控制邏輯電路131在該等模式位元之中選取未被選取過之該模式位元之後，設定儲存記憶體12中之該旗標在一第二狀態(例如，設定該旗標之位元值為1)。

在本發明第一實施例中，前述操作次數可為記憶體裝置10對該記憶體區塊執行抹除操作之操作次數、執行編程操作之操作次數、或是執行後編程操作之操作次數。控制邏輯電路131可分別具有不同的計數器，以個別統計上述抹除操作次數、編程操作次數、或是後編程操作次數。在本發明另一實施例中，控制邏輯電路131亦可採用單一個計數器分別統計上述抹除操作次數、編程操作次數和後編程操作次數。

第2圖係依據本發明之一第二實施例舉例說明區塊解碼器130如何設定該等記憶體區塊被使用之先後順序。在本發明第二實施例中，快閃記憶體陣列11被劃分為記憶體區塊SA0、記憶體區塊SA1、記憶體區塊SA2、記憶體區塊SA3、記憶體區塊SA4、記憶體區塊SA5、記憶體區塊SA6和記憶體區塊SA7。儲存記憶體12包括一迷你記憶體陣列121和一迷你記憶體陣列122。迷你記憶體陣列121用以儲存一旗標位元Alarm-flag，而迷你記憶體陣列122用以儲存複數模式位元Mode 0、Mode 1、Mode 2和Mode 3。區塊解碼器130接收模式位元Mode 0~Mode 3和位址資料A<18：16>，並依此輸出區塊位址資料SA<7：0>至快閃記憶體陣列11，其中位址資料A<18：16>和記憶體區塊SA0~SA7之對應關係表示於(表一)如下：

在本發明第二實施例中，控制邏輯電路131分別連接至迷你記憶體陣列121和迷你記憶體陣列122。控制邏輯電路131依據接收自迷你記憶體陣列121中之旗標位元Alarm-flag設定迷你記憶體陣列122中之模式位元Mode 0~Mode 3。

在本發明第二實施例中，若記憶體裝置10係一並列式(Parallel)快閃記憶體，則該等記憶體區塊SA0~SA7係以扇區(Sector)的不同進行劃分，亦即快閃記憶體陣列11所具有的8個扇區進行劃分；若記憶體裝置10係一序列式(Serial)快閃記憶體，則該等記憶體區塊SA0~SA7係以區塊(Block)的不同進行劃分，亦即快閃記憶體陣列11所具有的8個區塊進行劃分。在區塊解碼器130未對快閃記憶體陣列11做任何設定之情形下，快閃記憶體陣列11之該等記憶體區塊SA0~SA7被記憶體裝置10之X解碼器13使用之預設順序為：SA0→SA1→SA2→SA3→SA4→SA5→SA6→SA7。

同前述第一實施例，在本發明第二實施例中，記憶體區塊SA0~SA7之每一者皆具有統計上述抹除操作次數、編程操作次數和後編程操作次數之三個計數器。當該等計數器之一者之該操作次數大於一既定次數(例如，2⁸=256次)時，儲存記憶體12中之旗標位元Alarm-flag被控制邏輯電路131設定在一第一狀態(例如，設定旗標位元Alarm-flag之位元值為0)。

在本發明第二實施例中，儲存記憶體12所儲存之複數模式位元分別為Mode 0、Mode 1、Mode 2和Mode 3。每一模式位元Mode 0~Mode 3分別對應至該等記憶體區塊SA0~SA7被記憶體裝置10之X解碼器13使用/讀取之不同先後順序，並表示於(表二)如下：

由(表二)可知，當區塊解碼器130採用模式位元Mode 1時，快閃記憶體陣列11之該等記憶體區塊SA0~SA7被記憶體裝置10之X解碼器13使用/讀取之先後順序為：SA1→SA0→SA3→SA2→SA5→SA4→SA7→SA6。再者由(表二)可知，對於不同的模式位元Mode 0~Mode 3而言，第一個被使用的記憶體區塊皆不相同，且記憶體區塊的更換順序亦皆不相同。

在本發明第二實施例中，在快閃記憶體陣列11之該等記憶體區塊SA0~SA7被全部抹除之後，區塊解碼器130先判斷旗標位元Alarm-flag是否被設定在該第一狀態(例如，旗標位元Alarm-flag之位元值是否為0)。若是，則區塊解碼器130讀取儲存記憶體12目前所儲存之模式位元Mode 0~Mode 3，並依據模式位元Mode 0~Mode 3和位址資料A<18：16>改變區塊位址資料SA<7：0>。區塊解碼器130再輸出區塊位址資料SA<7：0>至快閃記憶體陣列11，以決定該等記憶體區塊SA0~SA7被記憶體裝置10之X解碼器13使用/讀取之不同先後順序。

在本發明第二實施例中，若區塊解碼器130判斷旗標位元Alarm-flag並未被設定在該第一狀態(例如，旗標位元Alarm-flag之位元值為1時)，則區塊解碼器130並未讀取儲存記憶體12目前所儲存之模式位元Mode 0~Mode 3，即是依據先前所使用之模式位元Mode 0~Mode 3和位址資料A<18：16>改變區塊位址資料SA<7：0>。區塊解碼器130再輸出區塊位址資料SA<7：0>至快閃記憶體陣列11，以決定該等記憶體區塊SA0~SA7被記憶體裝置10之X解碼器13使用/讀取之不同先後順序。

第3圖係依據本發明之一第三實施例實現區塊解碼器130之區塊圖。在本發明第三實施例中，區塊解碼器130包括位址解碼器132和及閘133~136。位址解碼器132接收及閘133~136輸出之複數位址轉換模式Scramble 0~Scramble 3和位址資料A<18：16>，並依此輸出區塊位址資料SA<7：0>至快閃記憶體陣列11。及閘133~136分別讀取儲存在迷你記憶體陣列122之模式位元Mode 0~Mode 3。

在本發明第三實施例中，在快閃記憶體陣列11之該等記憶體區塊SA0~SA7被全部抹除之後，控制邏輯電路131判斷旗標位元Alarm-flag是否被設定在該第一狀態(例如，旗標位元Alarm-flag之位元值是否為0)。若是，則控制邏輯電路131在該等模式位元Mode 0~Mode 3之中選取(設定)一個未被選取過(未被設定過)之模式位元。例如，模式位元Mode 0~Mode 3之位元值分別為0、1、1、1，其中0代表已被使用過，1代表尚未被使用過。此時，控制邏輯電路131依據及閘133~136的輸入訊號設計將未被設定之模式位元Mode 1~Mode 3之一者之位元值依序設定為0(每次僅將一個未被選取過的模式位元設定為0)，並將新的設定值寫入儲存記憶體12之迷你記憶體陣列122。因此，控制邏輯電路131將模式位元Mode 1之位元值設定為0(在本發明另一實施例中，亦可依據及閘133~136的不同的輸入訊號設計將模式位元Mode 2之位元值或模式位元Mode 3之位元值設定為0)。

接著，位址解碼器132才會讀取及閘133~136輸出之該等位址轉換模式Scramble 0~Scramble 3得知哪一者之值為1，其中該等位址轉換模式Scramble 0~Scramble 3分別對應至(表二)所示Mode 0~Mode 3。最後，位址解碼器132使用選取位址轉換模式Scramble 1(例如，當位址轉換模式Scramble 1為1時)和位址資料A<18：16>改變區塊位址資料SA<7：0>。區塊解碼器130再輸出區塊位址資料SA<7：0>至快閃記憶體陣列11，以決定該等記憶體區塊SA0~SA7被記憶體裝置10之X解碼器13使用/讀取之先後順序(例如，位址轉換模式Scramble 1(Mode 1)所對應之使用順序SA1→SA0→SA3→SA2→SA5→SA4→SA7→SA6。

在本發明第三實施例中，若旗標位元Alarm-flag並未被設定在該第一狀態(例如，旗標位元Alarm-flag之位元值為1時)，此時，位址解碼器132維持原先該等記憶體區塊SA0~SA7被記憶體裝置10之X解碼器13使用/讀取之先後順序，亦即依據上一次設定過之轉換模式Scramble 0~Scramble 3之其中一者(例如，繼續使用位址轉換模式Scramble 1)和位址資料A<18：16>改變區塊位址資料SA<7：0>。

此外值得注意的是第3圖所示控制邏輯電路131和及閘133~136僅為特定邏輯電路。本領域通常知識者可以知道控制邏輯電路131和及閘133~136亦可以為其他邏輯電路。因此，任何可實現第3圖所示控制邏輯電路131和及閘133~136邏輯功能之邏輯電路皆不脫離本發明之專利保護範圍。

第4A圖和第4B圖係依據本發明之一第四實施例舉例說明如何設定旗標位元Alarm-flag之一流程圖。在步驟S401中，一記憶體區塊接收到一抹除指令。在步驟S402中，記憶體裝置10對該記憶體區塊執行一預編程(Pre-program)操作。在步驟S403中，記憶體裝置10對該記憶體區塊執行一抹除操作，控制邏輯電路131之一抹除計數器計數執行該抹除操作之一區塊抹除操作次數，並進入步驟S404。在步驟S404中，控制邏輯電路131判定該區塊抹除操作次數是否大於一最大次數(例如， 1024次)。若是進入步驟S405；反之則進入步驟S406。在步驟S405中，記憶體裝置10判定快閃記憶體陣列11已經損壞。在步驟S406中，控制邏輯電路131判定該區塊抹除操作次數是否大於一既定次數(例如，256次)。若是進入步驟S407；反之則進入步驟S408。在步驟S407中，控制邏輯電路131設定儲存記憶體12中之旗標位元Alarm-flag在一第一狀態(例如，設定旗標位元Alarm-flag之位元值為0)，並進入步驟S408。

在步驟S408中，記憶體裝置10對該記憶體區塊執行一後編程(Post-program)操作，控制邏輯電路131之一後編程計數器計數執行該後編程操作之一區塊後編程操作次數，並進入步驟S409。在步驟S409中，控制邏輯電路131判定該區塊後編程操作次數是否大於一最大次數(例如，1024次)。若是進入步驟S410；反之則進入步驟S411。在步驟S410中，記憶體裝置10判定快閃記憶體陣列11已經損壞。在步驟S411中，控制邏輯電路131判定該區塊後編程操作次數是否大於一既定次數(例如，256次)。若是進入步驟S412；反之則進入步驟S413。在步驟S412中，控制邏輯電路131設定儲存記憶體12中之旗標位元Alarm-flag在一第一狀態(例如，設定旗標位元Alarm-flag之位元值為0)，並進入步驟S413。若旗標位元Alarm-flag已經在該第一狀態，則直接進入步驟S413。在步驟S413中，記憶體裝置10對該記憶體區塊執行一再新(Refresh)操作。值得注意的是，上述步驟S413之執行僅限定於記憶體裝置10係一串列週邊介面反或閘(SPI-NOR)快閃記憶體。若記憶體裝置10並非為串列週邊介面反或閘快閃記憶體，則跳過上述步驟S413。

第5圖係依據本發明之一第五實施例舉例說明如何設定旗標位元Alarm-flag之一流程圖。在步驟S501中，一記憶體區塊接收到一編程(Program)指令。在步驟S502中，記憶體裝置10對該記憶體區塊執行一編程操作。在步驟S503中，控制邏輯電路131之一編程計數器計數執行該編程操作之一編程操作次數，並進入步驟S504。在步驟S504中，控制邏輯電路131判定該編程操作次數是否大於一最大次數(例如，1024次)。若是進入步驟S505；反之則進入步驟S506。在步驟S505中，記憶體裝置10判定快閃記憶體陣列11已經損壞。在步驟S506中，控制邏輯電路131判定該編程操作次數是否大於一既定次數(例如，256次)。若是進入步驟S507；反之則流程結束。在步驟S507中，控制邏輯電路131設定儲存記憶體12中之旗標位元Alarm-flag在一第一狀態(例如，設定旗標位元Alarm-flag之位元值為0)。

第6圖係依據本發明之一第六實施例實現一種記憶體區塊使用方法之一流程圖。在步驟S601中，記憶體裝置10在接收一全抹除指令後，將快閃記憶體陣列11之該等記憶體區塊全部抹除。在步驟S602中，控制邏輯電路131判定儲存記憶體12儲存之旗標位元Alarm-flag是否被設定在一第一狀態(例如，判定旗標位元Alarm-flag之位元值是否為0)。若是進入步驟S603，反之則進入步驟S606。在步驟S603中，控制邏輯電路131檢查該等模式位元是否皆已被選取過(已被設定過)。若是進入步驟S606，反之則進入步驟S604。在步驟S604中，控制邏輯電路131在該等模式位元之中選取(設定)未被選取過(未被設定過)之模式位元，設定所選取之該模式位元並將所選取之該模式位元儲存至儲存記憶體12之迷你記憶體陣列122，進入步驟S605。在步驟S605中，控制邏輯電路131設定儲存記憶體12中之旗標位元Alarm-flag在一第二狀態(例如，將旗標位元Alarm-flag之位元值設定為1)，進入步驟S606。在步驟S606中，控制邏輯電路131判定上述抹除計數器、上述後編程計數器或是上述編程計數器是否大於一最大次數(例如，1024次)。若是進入步驟S607；反之流程結束。在步驟S607中，記憶體裝置10判定快閃記憶體陣列11已經損壞。

本發明雖以較佳實施例揭露如上，使得本領域具有通常知識者能夠更清楚地理解本發明的內容。然而，本領域具有通常知識者應理解到他們可輕易地以本發明做為基礎，設計或修改流程以及操作不同的記憶體裝置及記憶體區塊使用方法進行相同的目的和/或達到這裡介紹的實施例的相同優點。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。