TWI569205B

TWI569205B - 一種微處理器及其操作方法

Info

Publication number: TWI569205B
Application number: TW102131233A
Authority: TW
Inventors: 馬克約翰埃伯索爾
Original assignee: 威盛電子股份有限公司
Priority date: 2012-08-31
Filing date: 2013-08-30
Publication date: 2017-02-01
Also published as: TW201409353A; CN103530089B; CN103530089A

Description

一種微處理器及其操作方法

【相關申請案之參考文獻】

本申請案係同在申請中美國專利正式申請案之部分連續案，該些案件整體皆納入本案參考：

本申請案係引用於以下美國臨時專利申請案作優先權，每一申請案整體皆納入本案參考：

美國正式專利申請案

係引用下列美國臨時申請案之優先權：

以下三個本美國正式申請案

皆是以下美國正式申請式之延續案：

並引用下列美國臨時申請案之優先權：

本發明係關於微處理器之技術領域，特別是關於微處理器多重指令集架構之支援。

由Intel Corporation of Santa Clara,California開發出來的x86處理器架構以及由ARM Ltd.of Cambridge,UK開發出來的進階精簡指令集機器(advanced risc machines,ARM)架構係電腦領域中兩種廣為人知的處理器架構。許多使用ARM或x86處理器之電腦系統已經出現，並且，對於此電腦系統的需求正在快速成長。現今，ARM架構處理核心係主宰低功耗、低價位的電腦市場，例如手機、手持式電子產品、平板電腦、網路路由器與集線器、機上盒等。舉例來說，蘋果iPhone與iPad主要的處理能力即是由ARM架構之處理核心提供。另一方面，x86架構處理器則是主宰需要高效能之高價位市場，例如膝上電腦、桌上型電腦與伺服器等。然而，隨著ARM核心效能的提升，以及某些x86處理器在功耗與成本的改善，前述低價位與高價位市場的界線逐漸模糊。在行動運算市場，如智慧型手機，這兩種架構已經開始激烈競爭。在膝上電腦、桌上型電腦與伺服器市場，可以預期這兩種架構將會有更頻繁的競爭。

前述競爭態勢使得電腦裝置製造業者與消費者陷入兩難，因無從判斷哪一個架構將會主宰市場，更精確來說，無法判定哪一種架構的軟體開發商將會開發更多軟體。舉例來說，一些每月或每年會定期購買大量電腦系統的消費個體，基於成本效率的考量，例如大量採購的價格優惠與系統維修的簡化等，會傾向於購買具有相同系統配置設定的電腦系統。然而，這些大型消費個體中的使用者群體，對於這些具有相同系統配置設定的電腦系統，往往有各種各樣的運算需求。具體來說，部分使用者的需求是希望能夠在ARM架構處理器上執行程式，其他部分使用者的需求是希望能夠在x86架構處理器上執行程式，甚至有部分使用者希望能夠同時在兩種架構上執行程式。此外，新的、預期外的運算需求也可能出現而需要使用另一種架構。在這些情況下，這些大型個體所投入的部分資金就變成浪費。在另一個例子中，使用者具有一個重要的應用程式只能在x86架構上執行，因而他購買了x86架構的電腦系統(反之亦然)。不過，這個應用程式的後續版本改為針對ARM架構開發，並且優於原本的x86版本。使用者會希望轉換架構來執行新版本的應用程式，但不幸地，他已經對於不傾向使用的架構投入相當成本。同樣地，使用者原本投資於只能在ARM架構上執行的應用程式，但是後來也希望能夠使用針對x86架構開發而未見於ARM架構的應用程式或是優於以ARM架構開發的應用程式，亦會遭遇這樣的問題，反之亦然。值得注意的是，雖然小實體或是個人投入的金額較大實體為小，然而投資損失比例可能更高。其他類似之投資損失的例子可能出現在各種不同的運算市場中，例如由x86架構轉換至ARM架構或是由ARM架構轉換至x86架構的情況。最後，投資大量資源來開發新產品的運算裝置製造業者，例如OEM廠商，也會陷入此架構選擇的困境。若是製造業者基於x86或ARM架構研發製造大量產品，而使用者的需求突然改變，則會導致許多有價值之研發資源的浪費。

對於運算裝置之製造業者與消費者，能夠保有其投資免於受到二種架構中何者勝出之影響是有幫助的，因而有必要提出一種解決方法讓系統製造業者發展出可讓使用者同時執行x86架構與ARM架構之程式的運算裝置。

使系統能夠執行多個指令集程式的需求由來已久，這些需求主要是因為消費者會投入相當成本在舊硬體上執行的軟體程式，而其指令集往往不相容於新硬體。舉例來說，IBM 360系統Model 30即具有相容於IBM 1401系統的特徵來緩和使用者由1401系統轉換至較高效能與改良特徵之360系統的痛苦。Model 30具有360系統與1401系統之唯讀儲存控制(Read Only Storage,ROS))，使其在輔助儲存空間預先存入所需資訊的情況下能夠使用於1401系統。此外，在軟體程式以高階語言開發的情況下，新的硬體開發商幾乎沒有辦法控制為舊硬體所編譯的軟體程式，而軟體開發商也欠缺動力為新硬體重新編譯(re-compile)源碼，此情形尤其發生在軟體開發商與硬體開發商是不同個體的情況。Siberman與Ebcioglu於Computer,June 1993,No. 6提出之文章“An Architectural Framework for Supporting Heterogeneous Instruction-Set Architectures”中揭露一種利用執行於精簡指令集(RISC)、超純量架構(superscalar)與超長指令字(VLIW)架構(下稱原生架構)之系統來改善既存複雜指令集(CISC)架構(例如IBM S/390)執行效率的技術，其所揭露之系統包含執行原生碼之原生引擎(native engine)與執行目的碼之遷移引擎(migrant engine)，並可依據轉譯軟體將目的碼(object bode)轉譯為原生碼(native code)的轉譯效果，在這兩種編碼間視需要進行轉換。請參照2006年5月16日公告之美國專利第7,047,394號專利案，Van Dyke et al.揭露一處理器，具有用以執行原生精簡指令集(Tapestry)之程式指令的執行管線，並利用硬體轉譯與軟體轉譯之結合，將x86程式指令轉譯為原生精簡指令集之指令。Nakada et al.提出具有ARM架構之前端管線與Fujitsu FR-V(超長指令字)架構之前端管線的異質多線程處理器(heterogeneous SMT processor)，ARM架構前端管線係用於非規則(irregular)軟體程式(如作業系統)，而Fujitsu FR-V(超長指令字)架構之前端管線係用於多媒體應用程式，其將一增加的超長指令字佇列提供予FR-V超長指令字之後端管線以維持來自前端管線之指令。請參照Buchty與Weib,eds,Universitatsverlag Karlsruhe於2008年11月在First International Workshop on New Frontiers in High-performance and Hardware-aware Computing(HipHaC’08),Lake Como,Italy,(配合MICRO-41)發表之論文集(ISBN 978-3-86644-298-6)的文章“OROCHI：A Multiple Instruction Set SMT Processor”。文中提出之方法係用以降低整個系統在異質系統單晶片(SOC)裝置(如德州儀器OMAP應用處理器)內所佔據之空間，此異質系統單晶片裝置具有一個ARM處理器核心加上一個或多個協同處理器(co-processors)(例如TMS320、多種數位訊號處理器、或是多種圖形處理單元(GPUs))。這些協同處理器並不分享指令執行資源，只是整合於同一晶片上之不同處理核心。

軟體轉譯器(software translator)、或稱軟體模擬器(software emulator,software simulator)、動態二進制碼轉譯器等，亦被用於支援將軟體程式在與此軟體程式架構不同之處理器上執行的能力。其中受歡迎的商用實例如搭配蘋果麥金塔(Macintosh)電腦之Motorola 68K-to-PowerPC模擬器，其可在具有PowerPC處理器之麥金塔電腦上執行68K程式，以及後續研發出來之PowerPC-to-x86模擬器，其可在具有x86處理器之麥金塔電腦上執行68K程式。位於加州聖塔克拉拉(Santa Clara,California)的全美達公司，結合超長指令字(VLIW)之核心硬體與“純粹軟體指令之轉譯器(亦即程式碼轉譯軟體(Code Morphing Software))以動態地編譯或模擬(emulate)x86程式碼序列”以執行x86程式碼，請參照2011年維基百科針對全美達(Transmeta) 的說明<http：//en.wikipedia.org/wiki/Transmeta>。另外，參照1998年11月3日由Kelly et al.提出之美國專利第5,832,205號公告案。IBM的DAISY(Dynamic Architecture Instruction Set from Yorktown)系統具有超長指令字(VLIW)機器與動態二進制軟體轉譯，可提供100%的舊架構軟體相容模擬。DAISY具有位於唯讀記憶體內之虛擬機器觀測器(Virtual Machine Monitor)，以平行處理(parallelize)與儲存超長指令字原始碼(VLIW primitives)至未見於舊有系統架構之部分主要記憶體內，期能避免這些舊有體系架構之程式碼片段在後續程序被重新編譯(re-translation)。DAISY具有高速編譯器優化演算法(fast compiler optimization algorithms)以提升效能。QEMU係一具有軟體動態轉譯器之機器模擬器(machine emulator)。QEMU可在多種主系統(host)，如x86、PowerPC、ARM、SPARC、Alpha與MIPS，模擬多種中央處理器，如x86、PowerPC、ARM與SPARC。請參照QEMU,a Fast and Portable Dynamic Translator,Fabrice Bellard,USENIX Association,FREENIX Track：2005 USENIX Annual Technical Conference，如同其開發者所稱“動態轉譯器對目標處理器指令執行時的轉換(runtime conversion)，將其轉換至主系統指令集，所產生的二進制碼係儲存於一轉譯快取以利重複取用。...QEMU〔較之其他動態轉譯器〕遠為簡單，因為它只連接GNC C編譯器於離線(off line)時所產生的機器碼片段”。同時可參照2009年6月19日Adelaide大學Lee Wang Hao的學位論文“ARM Instruction Set Simulation on Multi-core x86 Hardware”。雖然以軟體轉譯為基礎之解決方案所提供之處理效能可以滿足多個運算需求之一部分，但是不大能夠滿足多個使用者的情況。

靜態(static)二進位制轉譯是另一種具有高效能潛力的技術。不過，二進位制轉譯技術之使用存在技術上的問題(例如自我修改程式碼(self-modifying code)、只在執行時(run-time)可知之間接分支(indirect branches)數值)以及商業與法律上的障礙(例如：此技術可能需要硬體開發商配合開發散佈新程式所需的管道；對原程式散佈者存在潛在的授權或是著作權侵害的風險)。

本發明之一實施例提供一微處理器。此微處理器包含複數個引用(instantiate)IA-32架構之EDX與EAX通用暫存器(GPRs)之硬體暫存器以及複數個引用Intel 64架構之R8至R15通用暫存器之硬體暫存器。此微處理器對於R8至R15各該通用暫存器中的每一個都關聯有一相對應唯一(unique)特定模型暫存器(MSR)位址。回應一特定R8至R15該些通用暫存器其中之一之該相對應唯一特定模型暫存器位址之IA-32架構之讀取特定模型暫存器(RDMSR)指令，此微處理器係將引用R8至R15該些通用暫存器中特定之該通用暫存器之該硬體暫存器之內容讀入引用該 EDX：EAX暫存器之該硬體暫存器。

本發明之一實施例提供一種微處理器的操作方法。此微處理器包含複數個引用(instantiate)IA-32架構之EDX與EAX通用暫存器(GPRs)之硬體暫存器以及複數個引用Intel 64架構之R8至R15通用暫存器之硬體暫存器。此方法包含：利用該微處理器對於R8至R15各該通用暫存器中的每一個都關聯(associating)一相對應之唯一(unique)特定模型暫存器(MSR)位址。此方法並包含：該微處理器遭遇一特定R8至R15該些通用暫存器其中之一之該相對應唯一特定模型暫存器位址之IA-32架構之RDMSR指令。此方法還包含：利用該微處理器將引用R8至R15該些通用暫存器中特定之該通用暫存器之該硬體暫存器的內容讀入引用該EDX：EAX暫存器之該硬體暫存器。

本發明之一實施例提供一種微處理器。此微處理器包含複數個引用(instantiate)IA-32架構之EDX與EAX通用暫存器(GPRs)之硬體暫存器以及複數個引用Intel 64架構之R8至R15通用暫存器之硬體暫存器。此微處理器對於R8至R15各該通用暫存器中的每一個都關聯有一相對應唯一(unique)特定模型暫存器(MSR)位址。回應一特定R8至R15該些通用暫存器其中之一之該相對應唯一特定模型暫存器位址之IA-32架構之寫入特定模型暫存器(WRMSR)指令，此微處理器係將引用該EDX：EAX暫存器之該硬體暫存器的內容寫入引用R8至R15該些通用暫存器中特定之該通用暫存器之該硬體暫存器。

本發明之一實施例提供一種微處理器的操作方法。此微處理器包含複數個引用(instantiate)IA-32架構之EDX與EAX通用暫存器(GPRs)之硬體暫存器以及複數個引用Intel 64架構之R8至R15通用暫存器之硬體暫存器。此方法包含：利用該微處理器對於R8至R15各該通用暫存器中的每一個都關聯(associating)一相對應之唯一(unique)特定模型暫存器(MSR)位址。此方法並包含：該微處理器遭遇一特定R8至R15該些通用暫存器其中之一之該相對應唯一特定模型暫存器位址之IA-32架構之WRMSR指令。此方法還包含：利用該微處理器將引用該EDX：EAX暫存器之該硬體暫存器的內容寫入引用R8至R15該些通用暫存器中特定之該通用暫存器之該硬體暫存器。

本發明之一實施例提供一種微處理器。此微處理器包含複數個引用Intel 64架構之R8至R15通用暫存器之硬體暫存器。此微處理器對於R8至R15各該通用暫存器中的每一個都關聯有一相對應唯一(unique)特定模型暫存器(MSR)位址。此微處理器並包含複數個引用(instantiate)進階精簡指令集機器(ARM)架構之通用暫存器(GPRs)之硬體暫存器。回應一特定R8至R15該些通用暫存器其中之一之該相對應唯一特定模型暫存器位址之ARM架構之MRRC指令，此微處理器係將引用R8至R15該些通用暫存器中特定之該通用暫存器之該硬體暫存器的內容讀入引用該些ARM架構通用暫存器其中之二之該硬體暫存器。

本發明之一實施例提供一種微處理器。此微處理器包含複數個引用Intel 64架構之R8至R15通用暫存器之硬體暫存器。此微處理器對於R8至R15各該通用暫存器中的每一個都關聯有一相對應唯一(unique)特定模型暫存器(MSR)位址。此微處理器並包含複數個引用(instantiate)進階精簡指令集機器(ARM)架構之通用暫存器(GPRs)之硬體暫存器。回應一特定R8至R15該些通用暫存器其中之一之該相對應唯一特定模型暫存器位址之ARM架構之MCRR指令，此微處理器係將引用該些ARM架構通用暫存器其中之二之該硬體暫存器的內容寫入引用R8至R15該些通用暫存器中特定之該通用暫存器之該硬體暫存器。

本發明之一實施例提供一種方法。此方法包含：當一處理器處於一IA-32架構之非64位元操作模式時，運作於該處理器之一第一程式，將一資料值寫入Intel 64架構64位元通用暫存器之其中之一。此方法並包含：由該第一程式，使該處理器由運作於該IA-32架構之非64位元操作模式切換至運作於一ARM架構操作模式。此方法還包含：當該處理器處於該ARM架構操作模式時，運作於該處理器之一第二程式，由該Intel 64架構64位元通用暫存器之該其中之一讀取至少部分由該第一程式寫入之該資料值。

本發明之一實施例提供一種方法。此方法包含：當處於一ARM架構操作模式時，運作於一處理器之一第一程式，將一資料值寫入Intel 64架構64位元通用暫存器之其中之一之至少一部分。此方法亦包含：由該第一程式，使該處理器由運作於該ARM架構操作模式切換至運作於一IA-32架構操作模式。此方法還包含：當處於該IA-32架構操作模式時，運作於該處理器之一第二程式，由該Intel 64架構64位元通用暫存器之該其中之一讀取至少部分由該第一程式寫入之該資料值。

100‧‧‧微處理器(處理核心)

102‧‧‧指令快取

104‧‧‧硬體指令轉譯器

106‧‧‧暫存器檔案

108‧‧‧記憶體子系統

112‧‧‧執行管線

114‧‧‧指令擷取單元與分支預測器

116‧‧‧ARM程式計數器(PC)暫存器

118‧‧‧x86指令指標(IP)暫存器

122‧‧‧組態暫存器(configuration register)

124‧‧‧ISA指令

126‧‧‧微指令

128‧‧‧結果

132‧‧‧指令模式指標(instruction mode indicator)

134‧‧‧擷取位址

136‧‧‧環境模式指標(environment mode indicator)

202‧‧‧指令格式化程式

204‧‧‧簡單指令轉譯器(SIT)

206‧‧‧複雜指令轉譯器(CIT)

212‧‧‧多工器(mux)

222‧‧‧x86簡單指令轉譯器

224‧‧‧ARM簡單指令轉譯器

232‧‧‧微程式計數器(micro-program counter,micro-PC)

234‧‧‧微碼唯讀記憶體

236‧‧‧微程序器(microsequencer)

235‧‧‧指令間接暫存器(instruction indirection register,IIR)

237‧‧‧微轉譯器(microtranslator)

242‧‧‧格式化ISA指令

244‧‧‧實行微指令(implementing microinstructions)

246‧‧‧實行微指令

248‧‧‧選擇輸入

252‧‧‧微碼位址

254‧‧‧唯讀記憶體位址

255‧‧‧ISA指令資訊

302‧‧‧預解碼器(pre-decoder)

304‧‧‧指令位元組佇列(IBQ)

306‧‧‧長度解碼器(length decoders)與漣波邏輯閘(ripple logic)

308‧‧‧多工器佇列(mux queue,MQ)

312‧‧‧多工器

314‧‧‧格式化指令佇列(formatted instruction queue,FIQ)

322‧‧‧ARM指令集狀態

401‧‧‧微指令佇列

402‧‧‧暫存器配置表(register allocation table,RAT)

404‧‧‧指令調度器(instruction dispatcher)

406‧‧‧保留站(reservation station)

408‧‧‧指令發送單元(instruction issue unit)

412‧‧‧整數/分支(integer/branch)單元

414‧‧‧媒體單元(media unit)

416‧‧‧載入/儲存(load/store)單元

418‧‧‧浮點(floating point)單元

422‧‧‧重排緩衝器(reorder buffer,ROB)

424‧‧‧執行單元

502‧‧‧ARM特定暫存器

504‧‧‧x86特定暫存器

506‧‧‧共享暫存器

1502‧‧‧MSR位址空間

1602‧‧‧MSR位址空間

2202‧‧‧GPR MSR子位址空間

第1圖係本發明執行x86程式集架構與ARM程式集架構機器語言程式之微處理器一實施例之方塊圖。

第2圖係一方塊圖，詳細顯示第1圖之硬體指令轉譯器。

第3圖係一方塊圖，詳細顯示第2圖之指令格式化程式(instruction formatter)。

第4圖係一方塊圖，詳細顯示第1圖之執行管線。

第5圖係一方塊圖，詳細顯示第1圖之暫存器檔案。

第6A圖係一流程圖，顯示第1圖之微處理器之操作步驟。

第6B圖係一流程圖，顯示第1圖之微處理器之操作步驟。

第7圖係本發明一雙核心微處理器之方塊圖。

第8圖係本發明執行x86 ISA與ARM ISA機器語言程式之微處理器另一實施例之方塊圖。

第9圖係一方塊圖，詳細顯示微處理器藉由啟動x86 ISA及ARM ISA程式來存取第1圖之微處理器之特定模型暫存器。

第10圖係一流程圖，顯示第1圖之微處理器執行存取特定模型暫存器之指令。

第11圖係微碼之虛擬代碼處理存取特定模型暫存器之指令示意圖。

第12圖係一方塊圖，顯示傳統x86指令集架構之AX,EAX，與RAX暫存器。

第13圖係一方塊圖，顯示傳統Intel 64架構之十六個64位元通用暫存器。

第14圖係一方塊圖，顯示本發明第1圖之微處理器中，引用Intel 64架構所定義之RAX至R15十六個64位元通用暫存器之十六個64位元硬體暫存器之一實施例。

第15圖係一方塊圖，顯示傳統Intel 64架構處理器之一特定模型暫存器位址空間。

第16圖係一方塊圖，顯示本發明第1圖之微處理器之特定模型暫存器位址空間之一實施例。

第17圖係一流程圖，顯示第1圖之微處理器執行x86之RDMSR指令，藉以在微處理器之特定模型暫存器位址空間內，特定一64位元通用暫存器之一實施例。

第18圖係一方塊圖，顯示第1圖之微處理器依據第17圖之流程所進行之操作之一實施例。

第19圖係一流程圖顯示第1圖之微處理器執行x86之WRMSR指令，藉以在微處理器之特定模型暫存器位址空間內，特定一64位元通用暫存器之一實施例。

第20圖係一方塊圖，顯示第1圖之微處理器依據第19圖之流程所進行之操作之一實施例。

第21圖係一流程圖顯示第1圖之微處理器執行x86之 RDMSR指令，藉以在微處理器之特定模型暫存器位址空間內，特定一64位元通用暫存器之另一實施例。

第22圖係一方塊圖，顯示第1圖之微處理器依據第21圖之流程所進行之操作之一實施例。

第23圖係一流程圖用以顯示第1圖之微處理器執行x86之WRMSR指令，藉以在微處理器之特定模型暫存器位址空間內，特定一64位元通用暫存器之另一實施例。

第24圖係一方塊圖，顯示第1圖之微處理器依據第23圖之流程所進行之操作之一實施例。

第25圖係一方塊圖，顯示第1圖之微處理器之特定模型暫存器位址空間之另一實施例。

第26圖係一流程圖，顯示本發明第1圖之微處理器在非64位元操作模式下，透過特定模型暫存器位址空間取用RAX至R15這十六個x86 64位元通用暫存器，來提供程式除錯能力。

第27圖係一流程圖，顯示本發明第1圖之微處理器在非64位元操作模式下，透過特定模型暫存器位址空間取用RAX至R15這十六個x86 64位元通用暫存器，來執行對於微處理器與/或包含此微處理器之系統之診斷。

第28圖係一方塊圖顯示本發明第1圖之微處理器中，引用Intel 64架構所定義之RAX至R15十六個64位元通用暫存器之十六個64位元硬體暫存器之一實施例，而這十六個硬體暫存器亦引用ARM指令集架構之R0至R15十六個32位元通用暫存器。

第29圖係一流程圖顯示本發明第1圖之微處理器執行 ARM指令集架構MRRC指令，此MRRC指令特定微處理器之特定模型暫存器位址空間內之x86 64位元通用暫存器之一實施例。

第30圖係一方塊圖，顯示第1圖之微處理器依據第29圖之流程所進行之操作之一實施例。

第31圖係一流程圖顯示本發明第1圖之微處理器執行ARM指令集架構MCRR指令，此MCRR指令特定微處理器之特定模型暫存器位址空間內之x86 64位元通用暫存器之一實施例。

第32圖係一方塊圖，顯示第1圖之微處理器依據第31圖之流程所進行之操作之一實施例。

第33圖係一流程圖用以顯示本發明第1圖之微處理器，使用特定模型暫存器位址空間所提供之通用暫存器，將參數從一個執行於非64位元操作模式之x86指令集架構開機載入程式傳遞至ARM指令集架構作業系統。

第34圖係一流程圖用以顯示本發明第1圖之微處理器，使用特定模型暫存器位址空間所提供之通用暫存器，將參數從一個執行於非64位元操作模式之x86指令集架構開機載入程式傳遞至ARM指令集架構作業系統之另一實施例。

第35圖係一流程圖用以顯示本發明第1圖之微處理器，使用特定模型暫存器位址空間所提供之通用暫存器，將參數從一個ARM指令集架構開機載入程式傳遞至x86指令集架構作業系統之一實施例。

第36圖係一流程圖用以顯示本發明第1圖之微處理器，使用特定模型暫存器位址空間所提供之通用暫存器，將參數從一個ARM指令集架構開機載入程式傳遞至x86指令集架構作業系統之另一實施例。

名詞定義

指令集，係定義二進位制編碼值之集合(即機器語言指令)與微處理器所執行操作間的對應關係。機器語言程式基本上以二進位制進行編碼，不過亦可使用其他進位制的系統，如部分早期IBM電腦的機器語言程式，雖然最終亦是以電壓高低呈現二進位值之物理信號來表現，不過卻是以十進位制進行編碼。機器語言指令指示微處理器執行的操作如：將暫存器1內之運算元與暫存器2內之運算元相加並將結果寫入暫存器3、將記憶體位址0x12345678之運算元減掉指令所指定之立即運算元並將結果寫入暫存器5、依據暫存器7所指定之位元數移動暫存器6內的數值、若是零旗標被設定時，分支到指令後方之36個位元組、將記憶體位址0xABCD0000的數值載入暫存器8。因此，指令集係定義各個機器語言指令使微處理器執行所欲執行之操作的二進位編碼值。需瞭解的是，指令集定義二進位值與微處理器操作間的對應關係，並不意味著單一個二進位值就會對應至單一個微處理器操作。具體來說，在部分指令集中，多個二進位值可能會對應至同一個微處理器操作。

指令集架構(ISA)，從微處理器家族的脈絡來看包含(1)指令集；(2)指令集之指令所能存取之資源集(例如：記憶體定址所需之暫存器與模式)；以及(3)微處理器回應指令集之指令執行所產生的例外事件集(例如：除以零、分頁錯誤、記憶體保護違反等)。因為程式撰寫者，如組譯器與編譯器的撰寫者，想要作出機器語言程式在一微處理器家族執行時，就需要此微處理器家族之ISA定義所以微處理器家族的製造者通常會將ISA定義於操作者操作手冊中。舉例來說，2009年3月公佈之Intel 64與IA-32架構軟體開發者手冊(Intel 64 and IA-32 Architectures Software Developer’s Manual)即定義Intel 64與IA-32處理器架構的ISA。此軟體開發者手冊包含有五個章節，第一章是基本架構；第二A章是指令集參考A至M；第二B章是指令集參考N至Z；第三A章是系統編程指南；第三B章是系統編程指南第二部分，此手冊係列為本案的參考文件。此種處理器架構通常被稱為x86架構，本文中則是以x86、x86 ISA、x86 ISA家族、x86家族或是相似用語來說明。在另一個例子中，2010年公佈之ARM架構參考手冊，ARM v7-A與ARM v7-R版本Errata markup，定義ARM處理器架構之ISA。此參考手冊係列為參考文件。此ARM處理器架構之ISA在此亦被稱為ARM、ARM ISA、ARM ISA家族、ARM家族或是相似用語。其他眾所周知的ISA家族還有IBM System/360/370/390與z/Architecture、DEC VAX、Motorola 68k、MIPS、SPARC、PowerPC與DEC Alpha等等。ISA的定義會涵蓋處理器家族，因為處理器家族的發展中，製造者會透過在指令集中增加新指令、以及/或在暫存器組中增加新的暫存器等方式來改進原始處理器之ISA。舉例來說，隨著x86程式集架構的發展，其於Intel Pentium III處理器家族導入一組128位元之多媒體擴展指令集(MMX)暫存器作為單指令多重數據流擴展(SSE)指令集的一部分，而x86 ISA機器語言程式已經開發來利用XMM暫存器以提升效能，雖然現存的x86 ISA機器語言程式並不使用單指令多重數據流擴展指令集之XMM暫存器。此外，其他製造商亦設計且製造出可執行x86 ISA機器語言程式之微處理器。例如，超微半導體(AMD)與威盛電子(VIA Technologies)即在x86 ISA增加新技術特徵，如超微半導體之3DNOW！單指令多重數據流(SIMD)向量處理指令，以及威盛電子之Padlock安全引擎隨機數產生器(random number generator)與先進譯碼引擎(advanced cryptography engine)的技術，前述技術都是採用x86 ISA之機器語言程式，但卻非由現有之Intel微處理器實現。以另一個實例來說明，ARM ISA原本定義ARM指令集狀態具有4位元組之指令。然而，隨著ARM ISA的發展而增加其他指令集狀態，如具有2位元組指令以提升編碼密度之Thumb指令集狀態以及用以加速Java位元組碼程式之Jazelle指令集狀態，而ARM ISA機器語言程式已被發展來使用部分或所有其他ARM ISA指令集狀態，即使現存的ARM ISA機器語言程式並非採用這些其他ARM ISA指令集狀態。

指令集架構(ISA)機器語言程式，包含ISA指令序列，即ISA指令集對應至程式撰寫者要程式執行之操作序列的二進位編碼值序列。因此，x86 ISA機器語言程式包含x86 ISA指令序列，ARM ISA機器語言程式則包含ARM ISA指令序列。機器語言程式指令係存放於記憶體內，且由微處理器擷取並執行。

硬體指令轉譯器，包含多個電晶體的配置，用以接收ISA機器語言指令(例如x86 ISA或是ARM ISA機器語言指令)作為輸入，並對應地輸出一個或多個微指令至微處理器之執行管線。執行管線執行微指令的執行結果係由ISA指令所定義。因此，執行管線透過對這些微指令的集體執行來“實現”ISA指令。也就是說，執行管線透過對於硬體指令轉譯器輸出之實行微指令的集體執行，實現所輸入ISA指令所指定之操作，以產生此ISA指令定義的結果。因此，硬體指令轉譯器可視為是將ISA指令“轉譯(translate)”為一個或多個實行微指令。本實施例所描述之微處理器具有硬體指令轉譯器以將x86 ISA指令與ARM ISA指令轉譯為微指令。不過，需理解的是，硬體指令轉譯器並非必然可對x86使用者操作手冊或是ARM使用者操作手冊所定義的整個指令集進行轉譯，而往往只能轉譯這些指令中一個子集合，如同絕大多數x86 ISA與 ARM ISA處理器只支援其對應之使用者操作手冊所定義的一個指令子集合。具體來說，x86使用者操作手冊定義由硬體指令轉譯器轉譯之指令子集合，不必然就對應至所有現存的x86 ISA處理器，ARM使用者操作手冊定義由硬體指令轉譯器轉譯之指令子集合，不必然就對應至所有現存的ARM ISA處理器。

執行管線，係一多層級序列(sequence of stages)。此多層級序列之各個層級分別具有硬體邏輯與一硬體暫存器。硬體暫存器係保持硬體邏輯之輸出信號，並依據微處理器之時脈信號，將此輸出信號提供至多層級序列之下一層級。執行管線可以具有複數個多層級序列，例多重執行管線。執行管線接收微指令作為輸入信號，並相應地執行微指令所指定的操作以輸出執行結果。微指令所指定且由執行管線之硬體邏輯所執行的操作包括但不限於算數、邏輯、記憶體載入/儲存、比較、測試、與分支解析，對進行操作的資料格式包括但不限於整數、浮點數、字元、二進編碼十進數(BCD)、與壓縮格式(packed format)。執行管線執行微指令以實現ISA指令(如x86與ARM)，藉以產生ISA指令所定義的結果。執行管線不同於硬體指令轉譯器。具體來說，硬體指令轉譯器產生實行微指令，執行管線則是執行這些指令，但不產生這些實行微指令。

指令快取，係微處理器內的一個隨機存取記憶裝置，微處理器將ISA機器語言程式之指令(例如x86 ISA 與ARM ISA的機器語言指令)放置其中，這些指令係擷取自系統記憶體並由微處理器依據ISA機器語言程式之執行流程來執行。具體來說，ISA定義一指令位址暫存器以持有下一個待執行ISA指令的記憶體位址(舉例來說，在x86 ISA係定義為指令指標(IP)而在ARM ISA係定義為程式計數器(PC))，而在微處理器執行機器語言程式以控制程式流程時，微處理器會更新指令位址暫存器的內容。ISA指令被快取來供後續擷取之用。當該暫存器所包含的下一個機器語言程式的ISA指令位址係位於目前的指令快取中，可依據指令暫存器的內容快速地從指令快取擷取ISA指令由系統記憶體中取出該ISA指令。尤其是，此程序係基於指令位址暫存器(如指令指標(IP)或是程式計數器(PC))的記憶體位址向指令快取取得資料，而非特地運用一載入或儲存指令所指定之記憶體位址來進行資料擷取。因此，將指令集架構之指令視為資料(例如採用軟體轉譯之系統的硬體部分所呈現的資料)之專用資料快取，特地運用一載入/儲存位址，而非基於指令位址暫存器的數值做存取的，就不是此處所稱的指令快取。此外，可取得指令與資料之混合式快取，係基於指令位址暫存器的數值以及基於載入/儲存位址，而非僅僅基於載入/儲存位址，亦被涵蓋在本說明對指令快取的定義內。在本說明內容中，載入指令係指將資料由記憶體讀取至微處理器之指令，儲存指令係指將資料由微處理器寫入記憶體之指令。

微指令集，係微處理器之執行管線能夠執行之指令(微指令)的集合。

實施例說明

本發明實施例揭露之微處理器可透過硬體將其對應之x86 ISA與ARM ISA指令轉譯為由微處理器執行管線直接執行之微指令，以達到可執行x86 ISA與ARM ISA機器語言程式之目的。此微指令係由不同於x86 ISA與ARM ISA之微處理器微架構(microarchitecture)的微指令集所定義。由於本文所述之微處理器需要執行x86與ARM機器語言程式，微處理器之硬體指令轉譯器會將x86與ARM指令轉譯為微指令，並將這些微指令提供至微處理器之執行管線，由微處理器執行這些微指令以實現前述x86與ARM指令。由於這些實行微指令係直接由硬體指令轉譯器提供至執行管線來執行，而不同於採用軟體轉譯器之系統需於執行管線執行指令前，將預先儲存本機(host)指令至記憶體，因此，前揭微處理器具有潛力能夠以較快的執行速度執行x86與ARM機器語言程式。

第1圖係一方塊圖顯示本發明執行x86 ISA與ARM ISA機器語言程式之微處理器100之實施例。此微處理器100具有一指令快取102；一硬體指令轉譯器104，用以由指令快取102接收x86 ISA指令與ARM ISA指令124並將其轉譯為微指令126；一執行管線112，執行由硬體指令轉譯器104接收之微指令126以產生微指令結果128，該結果係以運算元的型式回傳至執行管線112；一暫存器檔案106與一記憶體子系統108，分別提供運算元至執行管線112並由執行管線112接收微指令結果128；一指令擷取單元與分支預測器114，提供一擷取位址134至指令快取102；一ARM ISA定義之程式計數器暫存器116與一x86 ISA定義之指令指標暫存器118，其依據微指令結果128進行更新，且提供其內容至指令擷取單元與分支預測器114；以及多個組態暫存器122，提供一指令模式指標132與一環境模式指標136至硬體指令轉譯器104與指令擷取單元與分支預測器114，並基於微指令結果128進行更新。

由於微處理器100可執行x86 ISA與ARM ISA機器語言指令，微處理器100係依據程式流程由系統記憶體(未圖示)擷取指令至微處理器100。微處理器100存取最近擷取的x86 ISA與ARM ISA之機器語言指令至指令快取102。指令擷取單元114將依據由系統記憶體擷取之x86或ARM指令位元組區段，產生一擷取位址134。若是命中指令快取102，指令快取102將位於擷取位址134之x86或ARM指令位元組區段提供至硬體指令轉譯器104，否則由系統記憶體中擷取指令集架構的指令124。指令擷取單元114係基於ARM程式計數器116與x86指令指標118的值產生擷取位址134。具體來說，指令擷取單元114會在一擷取位址暫存器中維持一擷取位址。任何時候指令擷取單元114擷取到新的ISA指令位元組區段，它就會依據此區段的大小更新擷取位址，並依據既有方式依序進行，直到出現一控制流程事件。控制流程事件包含例外事件的產生、分支預測器114的預測顯示擷取區段內有一將發生的分支(taken branch)、以及由執行管線112回應一非由分支預測器114所預測之將發生分支指令之執行結果，而對ARM程式計數器116與x86指令指標118進行之更新。指令擷取單元114係將擷取位址相應地更新為例外處理程序位址、預測目標位址或是執行目標位址以回應一控制流程事件。在一實施例中，指令快取102係一混合快取，以存取ISA指令124與資料。值得注意的是，在此混合快取之實施例中，雖然混合快取可基於一載入/儲存位址將資料寫入快取或由快取讀取資料，在微處理器100係由混合快取擷取指令集架構之指令124的情況下，混合快取係基於ARM程式計數器116與x86指令指標118的數值來存取，而非基於載入/儲存位址。指令快取102可以係一隨機存取記憶體裝置。

指令模式指標132係一狀態指示微處理器100當前是否正在擷取、格式化(formatting)/解碼、以及將x86 ISA或ARM ISA指令124轉譯為微指令126。此外，執行管線112與記憶體子系統108接收此指令模式指標132，此指令模式指標132會影響微指令126的執行方式，儘管只是微指令集內的一個小集合受影響而已。x86指令指標暫存器118持有下一個待執行之x86 ISA指令124的記憶體位址，ARM程式計數器暫存器116 持有下一個待執行之ARM ISA指令124的記憶體位址。為了控制程式流程，微處理器100在其執行x86與ARM機器語言程式時，分別更新x86指令指標暫存器118與ARM程式計數器暫存器116，至下一個指令、分支指令之目標位址或是例外處理程序位址。在微處理器100執行x86與ARM ISA之機器語言程式的指令時，微處理器100係由系統記憶體擷取機器語言程式之指令集架構的指令，並將其置入指令快取102以取代最近較不被擷取與執行的指令。此指令擷取單元114基於x86指令指標暫存器118或是ARM程式計數器暫存器116的數值，並依據指令模式指標132指示微處理器100正在擷取的ISA指令124是x86或是ARM模式來產生擷取位址134。在一實施例中，x86指令指標暫存器118與ARM程式計數器暫存器116可實施為一共享的硬體指令位址暫存器，用以提供其內容至指令擷取單元與分支預測器114並由執行管線112依據指令模式指標132指示之模式是x86或ARM與x86或ARM之語意(semantics)來進行更新。

環境模式指標136係一狀態指示微處理器100是使用x86或ARM ISA之語意於此微處理器100所操作之多種執行環境，例如虛擬記憶體、例外事件、快取控制、與全域執行時間保護。因此，指令模式指標132與環境模式指標136共同產生多個執行模式。在第一種模式中，指令模式指標132與環境模式指標136都指向x86 ISA，微處理器100係作為一般的x86 ISA處理器。在第二種模式中，指令模式指標132與環境模式指標136都指向ARM ISA，微處理器100係作為一般的ARM ISA處理器。在第三種模式中，指令模式指標132指向x86 ISA，不過環境模式指標136則是指向ARM ISA，此模式有利於在ARM作業系統或是超管理器之控制下執行使用者模式x86機器語言程式；相反地，在第四種模式中，指令模式指標132係指向ARM ISA，不過環境模式指標136則是指向x86 ISA，此模式有利於在x86作業系統或超管理器之控制下執行使用者模式ARM機器語言程式。指令模式指標132與環境模式指標136的數值在重置(reset)之初就已確定。在一實施例中，此初始值係被視為微碼常數進行編碼，不過可透過熔斷組態熔絲與/或使用微碼修補進行修改。在另一實施例中，此初始值則是由一外部輸入提供至微處理器100。在一實施例中，環境模式指標136只在由一重置至ARM(reset-to-ARM)指令124或是一重置至x86(reset-to-x86)指令124執行重置後才會改變(請參照下述第6A圖及第6B圖)；亦即，在微處理器100正常運作而未由一般重置、重置至x86或重置至ARM指令124執行重置時，環境模式指標136並不會改變。

硬體指令轉譯器104接收x86與ARM ISA之機器語言指令124作為輸入，相應地提供一個或多個微指令126作為輸出信號以實現x86或ARM ISA指令124。執行管線112執行前揭一個或多個微指令126，其集體執行之結果實現x86或ARM ISA指令124。也就是說，這些微指令126的集體執行可依據輸入端所指定的x86或ARM ISA指令124，來執行x86或是ARM ISA指令124所指定的操作，以產生x86或ARM ISA指令124所定義的結果。因此，硬體指令轉譯器104係將x86或ARM ISA指令124轉譯為一個或多個微指令126。硬體指令轉譯器104包含一組電晶體，以一預設方式進行配置來將x86 ISA與ARM ISA之機器語言指令124轉譯為實行微指令126。硬體指令轉譯器104並具有布林邏輯閘以產生實行微指令126(如第2圖所示之簡單指令轉譯器204)。在一實施例中，硬體指令轉譯器104並具有一微碼唯讀記憶體(如第2圖中複雜指令轉譯器206之元件234)，硬體指令轉譯器104利用此微碼唯讀記憶體，並依據複雜ISA指令124產生實行微指令126，這部分將在第2圖的說明內容會有進一步的說明。就一較佳實施例而言，硬體指令轉譯器104不必然要能轉譯x86使用者操作手冊或是ARM使用者操作手冊所定義之整個ISA指令124集，而只要能夠轉譯這些指令的一個子集合即可。具體來說，由x86使用者操作手冊定義且由硬體指令轉譯器104轉譯的ISA指令124的子集合，並不必然對應至任何Intel開發之既有x86 ISA處理器，而由ARM使用者操作手冊定義且由硬體指令轉譯器104轉譯之ISA指令124的子集合並不必然對應至任何由ARM Ltd.開發之既有的ISA處理器。前揭一個或多個用以實現x86或ARM ISA指令124的實行微指令126，可由硬體指令轉譯器104一次全部提供至執行管線112或是依序提供。本實施例的優點在於，硬體指令轉譯器104可將實行微指令126直接提供至執行管線112執行，而不需要將這些微指令126儲存於設置兩者間之記憶體。在第1圖之微處理器100的實施例中，當微處理器100執行x86或是ARM機器語言程式時，微處理器100每一次執行x86或是ARM指令124時，硬體指令轉譯器104就會將x86或ARM機器語言指令124轉譯為一個或多個微指令126。不過，第8圖的實施例則是利用一微指令快取以避免微處理器100每次執行x86或ARM ISA指令124所會遭遇到之重複轉譯的問題。硬體指令轉譯器104之實施例在第2圖會有更詳細的說明。

執行管線112執行由硬體指令轉譯器104提供之實行微指令126。基本上，執行管線112係一通用高速微指令處理器。雖然本文所描述的功能係由具有x86/ARM特定特徵的執行管線112執行，但大多數x86/ARM特定功能其實是由此微處理器100的其他部分，如硬體指令轉譯器104，來執行。在一實施例中，執行管線112執行由硬體指令轉譯器104接收到之實行微指令126的暫存器重命名、超純量發佈、與非循序執行。執行管線112在第4圖會有更詳細的說明。

微處理器100的微架構包含：(1)微指令集；(2)微指令集之微指令126所能取用之資源集，此資源集係x86 與ARM ISA之資源的超集合(superset)；以及(3)微處理器100相應於微指令126之執行所定義的微例外事件(micro-exception)集，此微例外事件集係x86 ISA與ARM ISA之例外事件的超集合。此微架構不同於x86 ISA與ARM ISA。具體來說，此微指令集在許多面向不同於x86 ISA與ARM ISA之指令集。首先，微指令集之微指令指示執行管線112執行的操作與x86 ISA與ARM ISA之指令集的指令指示微處理器執行的操作並非一對一對應。雖然其中許多操作相同，不過，仍有一些微指令集指定的操作並非x86 ISA及/或ARM ISA指令集所指定。相反地，有一些x86 ISA及/或ARM ISA指令集指定的操作並非微指令集所指定。其次，微指令集之微指令係以不同於x86 ISA與ARM ISA指令集之指令的編碼方式進行編碼。亦即，雖然有許多相同的操作(如：相加、偏移、載入、返回)在微指令集以及x86與ARM ISA指令集中都有指定，微指令集與x86或ARM ISA指令集的二進制操作碼值對應表並沒有一對一對應。微指令集與x86或ARM ISA指令集的二進制操作碼值對應表相同通常是巧合，其間仍不具有一對一的對應關係。第三，微指令集之微指令位元欄與x86或是ARM ISA指令集之指令位元欄也不是一對一對應。

整體而言，微處理器100可執行x86 ISA與ARM ISA機器語言程式指令。然而，執行管線112本身無法執行x86或ARM ISA機器語言指令；而是執行由x86 ISA 與ARM ISA指令轉譯成之微處理器100微架構之微指令集的實行微指令126。然而，雖然此微架構與x86 ISA以及ARM ISA不同，本發明亦提出其他實施例將微指令集與其他微架構特定的資源開放給使用者。在這些實施例中，此微架構可有效地作為在x86 ISA與ARM ISA外之一個具有微處理器所能執行之機器語言程式的第三ISA。

下表(表1)描述本發明微處理器100之一實施例之微指令集之微指令126的一些位元欄。

下表(表2)描述本發明微處理器100之一實施例之微指令集的一些微指令。

微處理器100也包含一些微架構特定的資源，如微架構特定的通用暫存器、媒體暫存器與區段暫存器(如用於重命名的暫存器或由微碼所使用的暫存器)以及未見於x86或ARM ISA的控制暫存器，以及一私有隨機存取記憶體 (PRAM)。此外，此微架構可產生例外事件，亦即前述之微例外事件。這些例外事件未見於x86或ARM ISA或是由它們所指定，通常是微指令126與相關微指令126的重新執行(replay)。舉例來說，這些情形包含：載入錯過(load miss)的情況，其係執行管線112假設載入動作並於錯過時重新執行此載入微指令126；錯過轉譯後備緩衝區(TLB)，在查表(page table walk)與轉譯後備緩衝區填滿後，重新執行此微指令126；浮點微指令126接收一異常運算元(denormal operand)但此運算元被評估為正常，需在執行管線112正常化此運算元後重新執行此微指令126；一載入微指令126執行後偵測到一個更早的儲存微指令126與其位址衝突(address-colliding)，需要重新執行此載入微指令126。需理解的是，本文表1所列的位元欄，表2所列的微指令，以及微架構特定的資源與微架構特定的例外事件，只是作為例示說明本發明之微架構，而非窮盡本發明之所有可能實施例。

暫存器檔案106包含微指令126所使用之硬體暫存器，以持有資源與/或目的運算元。執行管線112將其結果128寫入暫存器檔案106，並由暫存器檔案106為微指令126接收運算元。硬體暫存器係引用(instantiate)x86 ISA定義與ARM ISA定義的通用暫存器係共享暫存器檔案106中之一些暫存器。舉例來說，在一實施例中，暫存器檔案106係引用十五個32位元的暫存器，由ARM ISA暫存器R0至R14以及x86 ISA累積暫存器(EAX register)至R14D暫存器所共享。因此，若是一第一微指令126將一數值寫入ARM R2暫存器，隨後一後續的第二微指令126讀取x86累積暫存器將會接收到與第一微指令126寫入相同的數值，反之亦然。此技術特徵有利於使x86 ISA與ARM ISA之機器語言程式得以快速透過暫存器進行溝通。舉例來說，假設在ARM機器語言作業系統執行的ARM機器語言程式能使指令模式132改變為x86 ISA，並將控制權轉換至一x86機器語言程序以執行特定功能，因為x86 ISA可支援一些指令，其執行操作的速度快於ARM ISA，在這種情形下將有利於執行速度的提升。ARM程式可透過暫存器檔案106之共享暫存器提供需要的資料給x86執行程序。反之，x86執行程序可將執行結果提供至暫存器檔案106之共享暫存器內，以使ARM程式在x86執行程序回覆後可見到此執行結果。相似地，在x86機器語言作業系統執行之x86機器語言程式可使指令模式132改變為ARM ISA並將控制權轉換至ARM機器語言程序；此x86程式可透過暫存器檔案106之共享暫存器提供所需的資料給ARM執行程序，而此ARM執行程序可透過暫存器檔案106之共享暫存器提供執行結果，以使x86程式在ARM執行程序回覆後可見到此執行結果。因為ARM R15暫存器係一獨立引用的ARM程式計數器暫存器116，因此，引用x86 R15D暫存器的第十六個32位元暫存器並不分享給ARM R15暫存器。此外，在一實施例中，x86之十六個128位元XMM0至XMM15暫存器與十六個128位元進階單指令多重數據擴展(Advanced SIMD(“Neon”))暫存器的32位元區段係分享給三十二個32位元ARM VFPv3浮點暫存器。暫存器檔案106亦引用旗標暫存器(即x86 EFLAGS暫存器與ARM條件旗標暫存器)，以及x86 ISA與ARM ISA所定義之多種控制權與狀態暫存器，這些架構控制與狀態暫存器包括x86架構之特定模型暫存器(model specific registers,MSRs)與保留給ARM架構的協同處理器(8-15)暫存器。此暫存器檔案106亦引用非架構暫存器，如用於暫存器重命名或是由微碼234所使用的非架構通用暫存器，以及非架構x86特定模型暫存器與實作定義的或是由製造商指定之ARM協同處理器暫存器。暫存器檔案106在第5圖會有更進一步的說明。

記憶體次系統108包含一由快取記憶體構成的快取記憶體階層架構(在一實施例中包含第1層(level-1)指令快取102、第1層(level-1)資料快取與第2層混合快取)。此記憶體次系統108包含多種記憶體請求佇列，如載入、儲存、填入、窺探、合併寫入歸併緩衝區。記憶體次系統亦包含一記憶體管理單元(MMU)。記憶體管理單元具有轉譯後備緩衝區(TLBs)，尤以獨立的指令與資料轉譯後備緩衝區為佳。記憶體次系統還包含一查表引擎(table walk engine)以獲得虛擬與實體位址間之轉譯，來回應轉譯後備緩衝區的錯失。雖然在第1圖中指令快取102與記憶體次系統108係顯示為各自獨立，不過，在邏輯上，指令快取102亦是記憶體次系統108的一部分。記憶體次系統108係設定使x86與ARM機器語言程式分享一共同的記憶空間，以使x86與ARM機器語言程式容易透過記憶體互相溝通。

記憶體次系統108得知指令模式132與環境模式136，使其能夠在適當ISA內容中執行多種操作。舉例來說，記憶體次系統108依據指令模式指標132指示為x86或ARM ISA，來執行特定記憶體存取違規的檢驗(例如過限檢驗(limit violation check))。在另一實施例中，回應環境模式指標136的改變，記憶體次系統108會更新(flush)轉譯後備緩衝區；不過在指令模式指標132改變時，記憶體次系統108並不相應地更新轉譯後備緩衝區，以在前述指令模式指標132與環境模式指標136分指x86與ARM之第三與第四模式中提供較佳的效能。在另一實施例中，回應一轉譯後備緩衝區錯失(TKB miss)，查表引擎依據環境模式指標136指示為x86或ARM ISA，從而決定利用x86分頁表或ARM分頁表來執行一分頁查表動作以取出轉譯後備緩衝區。在另一實施例中，若是環境狀態指標136指示為x86 ISA，記憶體次系統108檢查會影響快取策略之x86 ISA控制暫存器(如CR0 CD與NW位元)的架構狀態；若是環境模式指標136指示為ARM ISA，則檢查相關之ARM ISA控制暫存器(如SCTLR I與C位元)的架構模式。在另一實施例中，若是狀態指標136指示為x86 ISA，記憶體次系統108檢查會影響記憶體管理之x86 ISA控制暫存器(如CR0 PG位元)的架構狀態；若是環境模式指標136指示為ARM ISA，則檢查相關之ARM ISA控制暫存器(如SCTLR M位元)的架構模式。在另一實施例中，若是狀態指標136指示為x86 ISA，記憶體次系統108檢查會影響對準檢測之x86 ISA控制暫存器 (如CR0 AM位元)的架構狀態，若是環境模式指標136指示為ARM ISA，則檢查相關之ARM ISA控制暫存器(如SCTLR A位元)的架構模式。在另一實施例中，若是狀態指標136指示為x86 ISA，記憶體次系統108(以及用於特權指令之硬體指令轉譯器104)檢查當前所指定特權級(CPL)之x86 ISA控制暫存器的架構狀態；若是環境模式指標136指示為ARM ISA，則檢查指示使用者或特權模式之相關ARM ISA控制暫存器的架構模式。不過，在一實施例中，x86 ISA與ARM ISA係分享微處理器100中具有相似功能之控制位元組/暫存器，微處理器100並不對各個指令集架構引用獨立的控制位元組/暫存器。

雖然組態暫存器122與暫存器檔案106在圖示中是各自獨立，不過組態暫存器122可被理解為暫存器檔案106的一部分。組態暫存器122具有一全域組態暫存器，用以控制微處理器100在x86 ISA與ARM ISA各種不同面向的操作，例如使多種特徵生效或失效的功能。全域組態暫存器可使微處理器100執行ARM ISA機器語言程式之能力失效，即讓微處理器100成為一個僅能執行x86指令的微處理器100，並可使其他相關且專屬於ARM的能力(如啟動x86(launch-x86)與重置至x86的指令124與本文所稱之實作定義(implementation-defined)協同處理器暫存器)失效。全域組態暫存器亦可使微處理器100執行x86 ISA機器語言程式的能力失效，亦即讓微處理器100成為一個僅能執行ARM指令的微處理器100，並可使其他相關的能力(如啟動ARM與重置至ARM的指令124與本文所稱之新的非架構特定模型暫存器)失效。在一實施例中，微處理器100在製造時具有預設的組態設定，如微碼234中之硬式編碼值，此微碼234在啟動時係利用此硬式編碼值來設定微處理器100的組態，例如寫入編碼暫存器122。不過，部分編碼暫存器122係以硬體而非以微碼234進行設定。此外，微處理器100具有多個熔絲，可由微碼234進行讀取。這些熔絲可被熔斷以修改預設組態值。在一實施例中，微碼234讀取熔絲值，對預設值與熔絲值執行一互斥或操作，並將操作結果寫入組態暫存器122。此外，對於熔絲值修改的效果可利用一微碼234修補而回復。在微處理器100能夠執行x86與ARM程式的情況下，全域組態暫存器可用於確認微處理器100(或如第7圖所示處理器之多核心部分之一特定核心100)在重置或如第6A圖及第6B圖所示在回應x86形式之INIT指令時，會以x86微處理器的形態還是以ARM微處理器的形態進行開機。全域組態暫存器並具有一些位元提供起始預設值給特定的架構控制暫存器，如ARM ISA SCTLT與CPACR暫存器。第7圖所示之多核心的實施例中僅具有一個全域組態暫存器，即使各核心的組態可分別設定，如在指令模式指標132與環境模式指標136都設定為x86或ARM時，選擇以x86核心或是ARM核心開機。此外，啟動ARM指令126與啟動x86指令126可用以在x86與ARM指令模式132間動態切換。在一實施例中，全域組態暫存器可透過一x86 RDMSR指令對一新的非架構特定模型暫存器進行讀取，並且其中部分的控制位元可透過x86 WRMSR指令對前揭新的非架構特定模型暫存器之寫入來進行寫入操作。全域組態暫存器還可透過ARM MCR/MCRR指令對一對應至前揭新的非架構特定模型暫存器之ARM協同處理器暫存器進行讀取，而其中部分的控制位元可透過ARM MRC/MRRC指令對應至此新的非架構特定模型暫存器的ARM協同處理器暫存器之寫入來進行寫入操作。

組態暫存器122並包含多種不同的控制暫存器從不同面向控制微處理器100的操作。這些非x86(non-x86)/ARM的控制暫存器包括本文所稱之全域控制暫存器、非指令集架構控制暫存器、非x86/ARM控制暫存器、通用控制暫存器、以及其他類似的暫存器。在一實施例中，這些控制暫存器可利用x86 RDMSR/WRMSR指令至非架構特定模型暫存器(MSRs)進行存取、以及利用ARM MCR/MRC(或MCRR/MRRC)指令至新實作定義之協同處理器暫存器進行存取。舉例來說，微處理器100包含非x86/ARM之控制暫存器，以確認微型(fine-grained)快取控制，此微型快取控制係小於x86 ISA與ARM ISA控制暫存器所能提供者。

在一實施例中，微處理器100提供ARM ISA機器語言程式透過實作定義ARM ISA協同處理器暫存器存取x86 ISA特定模型暫存器，這些實作定義ARM ISA協同處理器暫存器係直接對應於相對應的x86特定模型暫存器。此特定模型暫存器的位址係指定於ARM ISA R1暫存器。此資料係由MRC/MRRC/MCR/MCRR指令所指定之ARM ISA暫存器讀出或寫入。在一實施例中，特定模型暫存器之一子集合係以密碼保護，亦即指令在嘗試存取特定模型暫存器時必須使用密碼。在此實施例中，密碼係指定於ARM R7：R6暫存器。若是此存取動作導致x86通用保護錯誤，微處理器100隨即產生一ARM ISA未定義指令中止模式(UND)例外事件。在一實施例中，ARM協同處理器4(位址為：0,7,15,0)係存取相對應的x86特定模型暫存器。

微處理器100並包含一個耦接至執行管線112之中斷控制器(未圖示)。在一實施例中，此中斷控制器係一x86型式之先進可程式化中斷控制器(APIC)。中斷控制器係將x86 ISA中斷事件對應至ARM ISA中斷事件。在一實施例中，x86 INTR對應至ARM IRQ中斷事件；x86 NMI係對應至ARM IRQ中斷事件；x86 INIT在微處理器100啟動時引發起動重置循序過程(INIT-reset sequence)，無論那一個指令集架構(x86或ARM)原本是由硬體重置啟動的；x86 SMI對應至ARM FIQ中斷事件；以及x86 STPCLK、A20、Thermal、PREQ、與Rebranch則不對應至ARM中斷事件。ARM機器語言能透過新的實作定義之ARM協同處理器暫存器存取先進可程式化中斷控制器之功能。在一實施例中，APIC暫存器位址係指定於ARM R0暫存器，此APIC暫存器的位址與x86的位址相同。在一實施例中，ARM協同處理器6係通常用於作業系統執行之特權模式功能，此ARM協同處理器6的位址為：0,7,nn,0；其中nn為15時可存取先進可程式化中斷控制器；nn係12-14以存取匯流排介面單元，藉以在處理器匯流排上執行8位元、16位元與32位元輸入/輸出循環。微處理器100並包含一匯流排介面單元(未圖示)，此匯流排介面單元耦接至記憶體次系統108與執行管線112，作為微處理器100與處理器匯流排之介面。在一實施例中，處理器匯流排符合一個Intel Pentium微處理器家族之微處理器匯流排的規格。ARM機器語言程式可夠透過新的實作定義之ARM協同處理器暫存器存取匯流排介面單元之功能以在處理器匯流排上產生輸入/輸出循環，即由輸入輸出匯流排傳送至輸入輸出空間之一特定位址，藉以與系統晶片組溝通，舉例來說，ARM機器語言程式可產生一SMI認可之特定循環或是關於C狀態轉換之輸入輸出循環。在一實施例中，輸入輸出位址係指定於ARM R0暫存器。在一實施例中，微處理器100具有電力管理能力，如習知的P-state與C-state管理。ARM機器語言程式可透過新的實作定義ARM協同處理器暫存器執行電力管理。在一實施例中，微處理器100包含一加密單元(未圖示)，此加密單元係位於執行管線112內。在一實施例中，此加密單元實質上類似於具有Padlock安全科技功能之VIA微處理器的加密單元。ARM機器語言程式能透過新的實作定義的ARM協同處理器暫存器取得加密單元的功能，如加密指令。在一實施例中，ARM協同處理器係用於通常由使用者模式應用程式執行之使用者模式功能，例如那些使用加密單元之技術特徵所產生的功能。

在微處理器100執行x86 ISA與ARM ISA機器語言程式時，每一次微處理器100執行x86或是ARM ISA指令124，硬體指令轉譯器104就會執行硬體轉譯。反之，採用軟體轉譯之系統則能在多個事件中重複使用同一個轉譯，而非對之前已轉譯過的機器語言指令重複轉譯，因而有助於改善效能。此外，第8圖之實施例使用微指令快取以避免微處理器每一次執行x86或ARM ISA指令124時可能發生之重複轉譯動作。本發明之前述各個實施例所描述的方式係配合不同之程式特徵及其執行環境，因此確實有助於改善效能。

分支預測器114存取之前執行過的x86與ARM分支指令的歷史資料。分支預測器114依據之前的快取歷史資料，來分析由指令快取102所取得快取線是否存在x86與ARM分支指令以及其目標位址。在一實施例中，快取歷史資料包含分支指令124的記憶體位址、分支目標位址、一個方向指標、分支指令的種類、分支指令在快取線的起始位元組、以及一個顯示是否橫跨多個快取線的指標。在一實施例中，如2011年4月7日提出之美國第61/473,067號臨時申請案“APPARATUS AND METHOD FOR USING BRANCH PREDICTION TO EFFICIENTLY EXECUTE CONDITIONAL NON-BRANCH INSTRUCTIONS”，其提供改善分支預測器114之效能以使其能預測ARM ISA條件非分支指令方向的方法。在一實施例中，硬體指令轉譯器104並包含一靜態分支預測器，可依據執行碼、條件碼之類型、向後(backward)或向前 (forward)等等資料，預測x86與ARM分支指令之方向與分支目標位址。

本發明亦考量多種不同的實施例以實現x86 ISA與ARM ISA定義之不同特徵的組合。舉例來說，在一實施例中，微處理器100實現ARM、Thumb、ThumbEE與Jazelle指令集狀態，但對Jazelle擴充指令集則是提供無意義的實現(trivial implementation)；微處理器100並實現下述擴充指令集，包含：Thumb-2、VFPv3-D32、進階單指令多重數據(Advanced SIMD(Neon))、多重處理、與VMSA；但不實現下述擴充指令集，包含：安全性擴充、快速內容切換擴充、ARM除錯(ARM程式可透過ARM MCR/MRC指令至新的實作定義協同處理器暫存器取得x86除錯功能)、效能偵測計數器(ARM程式可透過新的實作定義協同處理器暫存器取得x86效能計數器)。舉例來說，在一實施例中，微處理器100將ARM SETEND指令視為一無操作指令(NOP)並且只支援Little-endian資料格式。在另一實施例中，微處理器100並不實現x86 SSE 4.2的功能。

本發明考量多個實施例之微處理器100之改良，例如對台灣台北的威盛電子股份有限公司所生產之商用微處理器VIA Nano^TM進行改良。此Nano微處理器能夠執行x86 ISA機器語言程式，但無法執行ARM ISA機器語言程式。Nano微處理器包含高效能暫存器重命名、超純量指令技術、非循序執行管線與一硬體轉譯器以將x86 ISA指令轉譯為微指令供執行管線執行。本發明對於Nano硬體指令轉譯器之改良，使其除了可轉譯x86機器語言指令外，還可將ARM ISA機器語言指令轉譯為微指令供執行管線執行。硬體指令轉譯器的改良包含簡單指令轉譯器的改良與複雜指令轉譯器的改良(亦包含微碼在內)。此外，微指令集可加入新的微指令以支援ARM ISA機器語言指令與微指令間的轉譯，並可改善執行管線使能執行新的微指令。此外，Nano暫存器檔案與記憶體次系統亦可經改善使其能支援ARM ISA，亦包含特定暫存器之共享。分支預測單元可透過改善使其在x86分支預測外，亦能適用於ARM分支指令預測。此實施例的優點在於，因為在很大程度上與ISA無關(largely ISA-agnostic)的限制，因而只需對於Nano微處理器的執行管線進行輕微的修改，即可適用於ARM ISA指令。對於執行管線的改良包含條件碼旗標之產生與使用方式、用以更新與回報指令指標暫存器的語意、存取特權保護方法、以及多種記憶體管理相關的功能，如存取違規檢測、分頁與轉譯後備緩衝區(TLB)的使用、與快取策略等。前述內容僅為例示，而非限定本案發明，其中部分特徵在後續內容會有進一步的說明。最後，如前述，x86 ISA與ARM ISA定義之部分特徵可能無法為前揭對Nano微處理器進行改良的實施例所支援，這些特徵如x86 SSE 4.2與ARM安全性擴充、快速內容切換擴充、除錯與效能計數器，其中部分特徵在後續內容會有更進一步的說明。此外，前揭透過對於Nano處理器的改良以支援ARM ISA機器語言程式，係為一整合使用設計、測試與製造資源以完成能夠執行x86與ARM機器語言程式之單積體電路產品的實施例，此單積體電路產品係涵蓋市場絕大多數既存的機器語言程式，而符合現今市場潮流。本文所述之微處理器100的實施例實質上可被配置為x86微處理器、ARM微處理器、或是可同時執行x86 ISA與ARM ISA機器語言程式微處理器。此微處理器可透過在單一微處理器100(或是第7圖之核心100)上之x86與ARM指令模式132間的動態切換以取得同時執行x86 ISA與ARM ISA機器語言程式的能力，亦可透過將多核心微處理100(對應於第7圖所示)之一個或多個核心配置為ARM核心而一或多個核心配置為x86核心，亦即透過在多核心100的每一個核心上進行x86與ARM指令間的動態切換，以取得同時執行x86 ISA與ARM ISA機器語言程式的能力。此外，傳統上，ARM ISA核心係被設計作為知識產權核心，而被各個第三者協力廠商納入其應用，如系統晶片與/或嵌入式應用。因此，ARM ISA並不具有一特定的標準處理器匯流排，作為ARM核心與系統之其他部分(如晶片組或其他周邊設備)間的介面。有利的是，Nano處理器已具有一高速x86型式處理器匯流排作為連接至記憶體與周邊設備的介面，以及一記憶體一致性結構可協同微處理器100在x86電腦系統環境下支援ARM ISA機器語言程式之執行。

請參照第2圖，圖中係以方塊圖詳細顯示第1圖之硬體指令轉譯器104。此硬體指令轉譯器104包含硬體，更具體來說，就是電晶體的集合。硬體指令轉譯器104包含一指令格式化程式202，由第1圖之指令快取102接收指令模式指標132以及x86 ISA與ARM ISA指令位元組124的區塊，並輸出格式化的x86 ISA與ARM ISA指令242；一簡單指令轉譯器(SIT)204接收指令模式指標132與環境模式指標136，並輸出實行微指令244與一微碼位址252；一複雜指令轉譯器(CIT)206(亦稱為一微碼單元)，接收微碼位址252與環境模式指標136，並提供實行微指令246；以及一多工器212，其一輸入端由簡單指令轉譯器204接收微指令244，另一輸入端由複雜指令轉譯器206接收微指令246，並提供實行微指令126至第1圖的執行管線112。指令格式化程式202在第3圖會有更詳細的說明。簡單指令轉譯器204包含一x86簡單指令轉譯器222與一ARM簡單指令轉譯器224。複雜指令轉譯器206包含一接收微碼位址252之微程式計數器(micro-PC)232，一由微程式計數器232接收唯讀記憶體位址254之微碼唯讀記憶體234，一用以更新微程式計數器的微序列器236、一指令間接暫存器(instruction indirection register,IIR)235、以及一用以產生複雜指令轉譯器所輸出之實行微指令246的微轉譯器(microtranslator)237。由簡單指令轉譯器204所產生之實行微指令244與由複雜指令轉譯器206所產生之實行微指令246都屬於微處理器100之微架構的微指令集之微指令126，並且都可直接由執行管線112執行。

多工器212係受到一選擇輸入248所控制。一般的時候，多工器212會選擇來自簡單指令轉譯器204之微指令；然而，當簡單指令轉譯器204遭遇一複雜x86或ARM ISA指令242而將控制權移轉、或遭遇陷阱(traps)、以轉移至複雜指令轉譯器206時，簡單指令轉譯器204控制選擇輸入248讓多工器212選擇來自複雜指令轉譯器的微指令246。當暫存器配置表(RAT)402(請參照第4圖)遭遇到一個微指令126具有一特定位元指出其為實現複雜ISA指令242序列的最後一個微指令126時，暫存器配置表402隨即控制選擇輸入248使多工器212回復至選擇來自簡單指令轉譯器204之微指令244。此外，當重排緩衝器422(請參照第4圖)準備要使微指令126引退且該指令之狀態指出需要選擇來自複雜指令器的微指令時，重排緩衝器422控制選擇輸入248使多工器212選擇來自複雜指令轉譯器206的微指令246。前揭需引退微指令126的情形如：微指令126已經導致一例外條件產生。

簡單指令轉譯器204接收ISA指令242，並且在指令模式指標132指示為x86時，將這些指令視為x86 ISA指令進行解碼，而在指令模式指標132指示為ARM時，將這些指令視為ARM ISA指令進行解碼。簡單指令轉譯器204並確認此ISA指令242係為簡單或是複雜ISA指令。簡單指令轉譯器204能夠為簡單ISA指令242，輸出所有用以實現此ISA指令242之實行微指令126；也就是說，複雜指令轉譯器206並不提供任何實行微指令126給簡單ISA指令124。反之，複雜ISA指令124要求複雜指令轉譯器206提供至少部分(若非全部)的實行微指令126。在一實施例中，對ARM與x86 ISA指令集之指令124的子集合而言，簡單指令轉譯器204輸出部分實現x86/ARM ISA指令126的微指令244，隨後將控制權轉移至複雜指令轉譯器206，由複雜指令轉譯器206接續輸出剩下的微指令246來實現x86/ARM ISA指令126。多工器212係受到控制，首先提供來自簡單指令轉譯器204之實行微指令244作為提供至執行管線112的微指令126，隨後提供來自複雜指令轉譯器206之實行微指令246作為提供至執行管線112的微指令126。簡單指令轉譯器204知道由硬體指令轉譯器104執行，以針對多個不同複雜ISA指令124產生實行微指令126之多個微碼程序中之起始微碼唯讀記憶體234的位址，並且當簡單指令轉譯器204對一複雜ISA指令242進行解碼時，簡單指令轉譯器204會提供相對應的微碼程序位址252至複雜指令轉譯器206之微程式計數器232。簡單指令轉譯器204輸出實現ARM與x86 ISA指令集中相當大比例之指令124所需的微指令244，尤其是對於需要由x86 ISA與ARM ISA機器語言程式來說係較常執行之ISA指令124，而只有相對少數的指令124需要由複雜指令轉譯器206提供實行微指令246。依據一實施例，主要由複雜指令轉譯器206實現的x86指令如RDMSR/WRMSR、CPUID、複雜運算指令(如FSQRT與超越指令(transcendental instruction))、以及IRET指令；主要由複雜指令轉譯器206實現的ARM指令如MCR、MRC、MSR、MRS、SRS、與RFE指令。前揭列出的指令並非限定本案發明，僅例示指出本案複雜指令轉譯器206所能實現之ISA指令的種類。

當指令模式指標132指示為x86，x86簡單指令轉譯器222對於x86 ISA指令242進行解碼，並且將其轉譯為實行微指令244；當指令模式指標132指示為ARM，ARM簡單指令轉譯器224對於ARM ISA指令242進行解碼，並將其轉譯為實行微指令244。在一實施例中，簡單指令轉譯器204係一可由習知合成工具合成之布林邏輯閘方塊。在一實施例中，x86簡單指令轉譯器222與ARM簡單指令轉譯器224係獨立的布林邏輯閘方塊；不過，在另一實施例中，x86簡單指令轉譯器222與ARM簡單指令轉譯器224係位於同一個布林邏輯閘方塊。在一實施例中，簡單指令轉譯器204在單一時脈週期中轉譯最多三個ISA指令242並提供最多六個實行微指令244至執行管線112。在一實施例中，簡單指令轉譯器204包含三個次轉譯器(未圖示)，各個次轉譯器轉譯單一個格式化的ISA 指令242，其中，第一個轉譯器能夠轉譯需要不多於三個實行微指令126之格式化ISA指令242；第二個轉譯器能夠轉譯需要不多於兩個實行微指令126之格式化ISA指令242；第三個轉譯器能後轉譯需要不多於一個實行微指令126之格式化ISA指令242。在一實施例中，簡單指令轉譯器204包含一硬體狀態機器使其能夠在多個時脈週期輸出多個微指令244以實現一個ISA指令242。

在一實施例中，簡單指令轉譯器204並依據指令模式指標132與/或環境模式指標136，執行多個不同的例外事件檢測。舉例來說，若是指令模式指標132指示為x86且x86簡單指令轉譯器222對一個就x86 ISA而言是無效的ISA指令124進行解碼，簡單指令轉譯器204隨即產生一個x86無效操作碼例外事件；相似地，若是指令模式指標132指示為ARM且ARM簡單指令轉譯器224對一個就ARM ISA而言是無效的ISA指令124進行解碼，簡單指令轉譯器204隨即產生一個ARM未定義指令例外事件。在另一實施例中，若是環境模式指標136指示為x86 ISA，簡單指令轉譯器204隨即檢測是否其所遭遇之每個x86 ISA指令242需要一特別特權級(particular privilege level)，若是，檢測當前特權級(CPL)是否滿足此x86 ISA指令242所需之特別特權級，並於不滿足時產生一例外事件；相似地，若是環境模式指標136指示為ARM ISA，簡單指令轉譯器204隨即檢測是否每個格式化ARM ISA 指令242需要一特權模式指令，若是，檢測當前的模式是否為特權模式，並於現在模式為使用者模式時，產生一例外事件。複雜指令轉譯器206對於特定複雜ISA指令242亦執行類似的功能。

複雜指令轉譯器206輸出一系列實行微指令246至多工器212。微碼唯讀記憶體234儲存微碼程序之唯讀記憶體指令247。微碼唯讀記憶體234輸出唯讀記憶體指令247以回應由微碼唯讀記憶體234取得之下一個唯讀記憶體指令247的位址，並由微程式計數器232所持有。一般來說，微程式計數器232係由簡單指令轉譯器204接收其起始值252，以回應簡單指令轉譯器204對於一複雜ISA指令242的解碼動作。在其他情形，例如回應一重置或例外事件，微程式計數器232分別接收重置微碼程序位址或適當之微碼例外事件處理位址。微程序器236通常依據唯讀記憶體指令247的大小，將微程式計數器232更新為微碼程序的序列以及選擇性地更新為執行管線112回應控制型微指令126(如分支指令)執行所產生的目標位址，以使指向微碼唯讀記憶體234內之非程序位址的分支生效。微碼唯讀記憶體234係製造於微處理器100之半導體晶片內。

除了用來實現簡單ISA指令124或部分複雜ISA指令124的微指令244外，簡單指令轉譯器204也產生ISA指令資訊255以寫入指令間接暫存器235。儲存於指令間接暫存器235的ISA指令資訊255包含關於被轉譯之ISA指令124的資訊，例如，確認由ISA指令所指定之來源與目的暫存器的資訊以及ISA指令124的格式，如ISA指令124係在記憶體之一運算元上或是在微處理器100之一架構暫存器106內執行。這樣可藉此使微碼程序能夠變為通用，亦即不需對於各個不同的來源與/或目的架構暫存器106使用不同的微碼程序。尤其是，簡單指令轉譯器204知道暫存器檔案106的內容，包含哪些暫存器是共享暫存器504，而能將x86 ISA與ARM ISA指令124內提供的暫存器資訊，透過ISA指令資訊255之使用，轉譯至暫存器檔案106內之適當的暫存器。ISA指令資訊255包含一移位欄、一立即欄、一常數欄、各個來源運算元與微指令126本身的重命名資訊、用以實現ISA指令124之一系列微指令126中指示第一個與最後一個微指令126的資訊、以及儲存由硬體指令轉譯器104對ISA指令124轉譯時所蒐集到的有用資訊的其他位元。

微轉譯器237係由微碼唯讀記憶體234與間接指令暫存器235的內容接收唯讀記憶體指令247，並相應地產生實行微指令246。微轉譯器237依據由間接指令暫存器235接收的資訊，如依據ISA指令124的格式以及由其所指定之來源與/或目的架構暫存器106組合，來將特定唯讀記憶體指令247轉譯為不同的微指令246系列。在一些實施例中，許多ISA指令資訊255係與唯讀記憶體指令247合併以產生實行微指令246。在一實施例中，各個唯讀記憶體指令247係大約有40位元寬，並且各個微指令246係大約有200位元寬。在一實施例中，微轉譯器237最多能夠由一個微讀記憶體指令247產生三個微指令246。微轉譯器237包含多個布林邏輯閘以產生實行微指令246。

使用微轉譯器237的優點在於，由於簡單指令轉譯器204本身就會產生ISA指令資訊255，微碼唯讀記憶體234不需要儲存間接指令暫存器235提供之ISA指令資訊255，因而可以降低減少其大小。此外，因為微碼唯讀記憶體234不需要為了各個不同的ISA指令格式、以及各個來源與/或目的架構暫存器106之組合，提供一獨立的程序，微碼唯讀記憶體234程序可包含較少的條件分支指令。舉例來說，若是複雜ISA指令124係記憶體格式，簡單指令轉譯器204會產生微指令244的邏輯編程，其包含將來源運算元由記憶體載入一暫時暫存器106之微指令244，並且微轉譯器237會產生微指令246用以將結果由暫時暫存器106儲存至記憶體；然而，若複雜ISA指令124係暫存器格式，此邏輯編程會將來源運算元由ISA指令124所指定的來源暫存器移動至暫時暫存器，並且微轉譯器237會產生微指令246用以將結果由暫時暫存器移動至由間接指令暫存器235所指定之架構目的暫存器106。在一實施例中，微轉譯器237之許多面向係類似於2010年4月23日提出之美國專利第12/766,244號申請案，在此係列為參考資料。不過，本案之微轉譯器237除了x86 ISA指令124外，亦經改良以轉譯ARM ISA指令124。

值得注意的是，微程式計數器232不同於ARM程式計數器116與x86指令指標118，亦即微程式計數器232並不持有ISA指令124的位址，微程式計數器232所持有的位址亦不落於系統記憶體位址空間內。此外，更值得注意的是，微指令246係由硬體指令轉譯器104所產生，並且直接提供給執行管線112執行，而非作為執行管線112之執行結果128。

請參照第3圖，圖中係以方塊圖詳述第2圖之指令格式化器202。指令格式化器202由第1圖之指令快取102接收x86 ISA與ARM ISA指令位元組124區塊。憑藉x86 ISA指令長度可變之特性，x86指令124可以由指令位元組124區塊之任何位元組開始。由於x86 ISA容許首碼位元組的長度會受到當前位址長度與運算元長度預設值之影響，因此確認快取區塊內之x86 ISA指令的長度與位置之任務會更為複雜。此外，依據當前ARM指令集狀態322與ARM ISA指令124的操作碼，ARM ISA指令的長度不是2位元組就是4位元組，因而不是2位元組對齊就是4位元組對齊。因此，指令格式化器202由指令位元組124串(stream)擷取不同的x86 ISA與ARM ISA指令，此指令位元組124串係由指令快取102接收之區塊所構成。也就是說，指令格式化器202格式化x86 ISA與ARM ISA指令位元組串，因而大幅簡化第2圖之簡單指令轉譯器對ISA指令124進行解碼與轉譯的困難任務。

指令格式化器202包含一預解碼器302，在指令模式指標132指示為x86時，預解碼器302預先將指令位元組124視為x86指令位元組進行解碼以產生預解碼資訊，在指令模式指標132指示為ARM時，預解碼器302預先將指令位元組124視為ARM指令位元組進行解碼以產生預解碼資訊。指令位元組佇列(IBQ)304接收ISA指令位元組124區塊以及由預解碼器302產生之相關預解碼資訊。

一個由長度解碼器與漣波邏輯閘306構成的陣列接收指令位元組佇列304底部項目(bottom entry)的內容，亦即ISA指令位元組124區塊與相關的預解碼資訊。此長度解碼器與漣波邏輯閘306亦接收指令模式指標132與ARM ISA指令集狀態322。在一實施例中，ARM ISA指令集狀態322包含ARM ISA CPSR暫存器之J與T位元。為了回應其輸入資訊，此長度解碼器與漣波邏輯閘306產生解碼資訊，此解碼資訊包含ISA指令位元組124區塊內之x86與ARM指令的長度、x86首碼資訊、以及關於各個ISA指令位元組124的指標，此指標指出此位元組是否為ISA指令124之起始位元組、終止位元組、以及/或一有效位元組。一多工器佇列308接收ISA指令位元組126區塊、由預解碼器302產生之相關預解碼資訊、以及由長度解碼器與漣波邏輯閘306產生之相關解碼資訊。

控制邏輯(未圖示)檢驗多工器佇列(MQ)308底部項目的內容，並控制多工器312擷取不同的、或格式化的ISA指令與相關的預解碼與解碼資訊，所擷取的資訊提供至一格式化指令佇列(FIQ)314。格式化指令佇列314在格式化ISA指令242與提供至第2圖之簡單指令轉譯器204之相關資訊間作為緩衝。在一實施例中，多工器312在每一個時脈週期內擷取至多三個格式化ISA指令與相關的資訊。

在一實施例中，指令格式化程式202在許多方面類似於2009年10月1日提出之美國專利第12/571,997號、第12/572,002號、第12/572,045號、第12/572,024號、第12/572,052號與第12/572,058號申請案共同揭露的XIBQ、指令格式化程式、與FIQ，這些申請案在此列為參考資料。然而，前述專利申請案所揭示的XIBQ、指令格式化程式、與FIQ透過修改，使其能在格式化x86 ISA指令124外，還能格式化ARM ISA指令124。長度解碼器306被修改，使能對ARM ISA指令124進行解碼以產生長度以及起點、終點與有效性的位元組指標。尤其，若是指令模式指標132指示為ARM ISA，長度解碼器306檢測當前ARM指令集狀態322與ARM ISA指令124的操作碼，以確認ARM指令124是一個2位元組長度或是4位元組長度的指令。在一實施例中，長度解碼器306包含多個獨立的長度解碼器分別用以產生x86 ISA指令124的長度資料以及ARM ISA指令124的長度資料，這些獨立的長度解碼器之輸出再以連線或(wire-ORed)耦接在一起，以提供輸出至漣波邏輯閘306。在一實施例中，此格式化指令佇列314包含獨立的佇列以持有格式化指令242之多個互相分離的部分。在一實施例中，指令格式化程式202在單一時脈週期內，提供簡單指令轉譯器204至多三個格式化ISA指令242。

請參照第4圖，圖中係以方塊圖詳細顯示第1圖之執行管線112，此執行管線112耦接至硬體指令轉譯器104以直接接收來自第2圖之硬體指令轉譯器104的實行微指令。執行管線112包含一微指令佇列401，以接收微指令126；一暫存器配置表402，由微指令佇列401接收微指令；一指令調度器404，耦接至暫存器配置表402；多個保留站406，耦接至指令調度器404；一指令發送單元408，耦接至保留站406；一重排緩衝器422，耦接至暫存器配置表402、指令調度器404與保留站406；以及，執行單元424耦接至保留站406、指令發送單元408與重排緩衝器422。暫存器配置表402與執行單元424接收指令模式指標132。

在硬體指令轉譯器104產生實行微指令126的速率不同於執行管線112執行微指令126之情況下，微指令佇列401係作為一緩衝器。在一實施例中，微指令佇列401包含一個M至N可壓縮微指令佇列。此可壓縮微指令佇列使執行管線112能夠在一給定的時脈週期內，從硬體指令轉譯器104接收至多M個(在一實施例中，M是六)微指令126，並且隨後將接收到的微指令126儲存至寬度為N(在一實施例中，N是三)的佇列結構，以在每個時脈週期提供至多N個微指令126至暫存器配置表402，此暫存器配置表402能夠在每個時脈週期處理最多N個微指令126。微指令佇列401係可壓縮的，因它不論接收到微指令126之特定時脈週期為何，皆會依序將由硬體指令轉譯器104所傳送之微指令126時填滿佇列的空項目，因而不會在佇列項目中留下空洞。此方法的優點為能夠充分利用執行單元424(請參照第4圖)，因為它可比不可壓縮寬度M或寬度M的指令佇列提供較高的指令儲存效能。具體來說，不可壓縮寬度N的佇列會需要硬體指令轉譯器104，尤其是簡單指令轉譯器204，在之後的時脈週期內會重複轉譯一個或多個已經在之前的時脈週期內已經被轉譯過的ISA指令124。會這樣做的原因是，不可壓縮寬度N的佇列無法在同一個時脈週期接收多於N個微指令126，而重複轉譯將導致電力耗損。不過，不可壓縮寬度M的佇列雖然不需要簡單指令轉譯器204重複轉譯，但卻會在佇列項目中產生空洞而導致浪費，因而需要更多列項目以及一個較大且更耗能的佇列來提供相當的緩衝能力。

暫存器配置表402係由微指令佇列401接收微指令126並產生與微處理器100內進行中之微指令126的附屬資訊，暫存器配置表402並執行暫存器重命名動作來增加微指令平行處理之能力，以利於執行管線112之超純量、非循序執行能力。若是ISA指令124指示為x86，暫存器配置表402會對應於微處理器100之x86 ISA暫存器106，產生附屬資訊且執行相對應的暫存器重命名動作；反之，若是ISA指令124指示為ARM，暫存器配置表402就會對應於微處理器100之ARM ISA暫存器106，產生附屬資訊且執行相對應的暫存器重命名動作；不過，如前述，部分暫存器106可能是由x86 ISA與ARM ISA所共享。暫存器配置表 402亦在重排緩衝器422中依據程式順序配置一項目給各個微指令126，因此重排緩衝器422可使微指令126以及其相關的x86 ISA與ARM ISA指令124依據程式順序進行引退，即使微指令126的執行對應於其所欲實現之x86 ISA與ARM ISA指令124而言係以非循序的方式進行的。重排緩衝器422包含一環形佇列，此環形佇列之各個項目係用以儲存關於進行中之微指令126的資訊，此資訊除了其他事項，還包含微指令126執行狀態、一個確認微指令126係由x86或是ARM ISA指令124所轉譯的標籤、以及用以儲存微指令126之結果的儲存空間。

指令調度器404由暫存器配置表402接收暫存器重命名微指令126與附屬資訊，並依據指令的種類以及執行單元424之可利用性，將微指令126及其附屬資訊分派至關聯於適當的執行單元424之保留站406。此執行單元424將會執行微指令126。

對各個在保留站406中等待的微指令126而言，指令發布單元408測得相關執行單元424可被運用且其附屬資訊被滿足(如來源運算元可被運用)時，即發布微指令126至執行單元424供執行。如前述，指令發布單元408所發布的微指令126，可以非循序以及以超純量方式來執行。

在一實施例中，執行單元424包含整數/分支單元412、媒體單元414、載入/儲存單元416、以及浮點單元418。執行單元424執行微指令126以產生結果128 並提供至重排緩衝器422。雖然執行單元424並不大受到其所執行之微指令126係由x86或是ARM ISA指令124轉譯而來的影響，執行單元424仍會使用指令模式指標132與環境模式指標136以執行相對較小的微指令126子集。舉例來說，執行管線112管理旗標的產生，其管理會依據指令模式指標132指示為x86 ISA或是ARM ISA而有些微不同，並且，執行管線112係依據指令模式指標132指示為x86 ISA或是ARM ISA，對x86 EFLAGS暫存器或是程式狀態暫存器(PSR)內的ARM條件碼旗標進行更新。在另一實例中，執行管線112對指令模式指標132進行取樣以決定去更新x86指令指標(IP)118或ARM程式計數器(PC)116，還是更新共通的指令位址暫存器。此外，執行管線122亦藉此來決定使用x86或是ARM語意執行前述動作。一旦微指令126變成微處理器100中最舊的已完成微指令126(亦即，在重排緩衝器422佇列的排頭且呈現已完成的狀態)且其他用以實現相關之ISA指令124的所有微指令126均已完成，重排緩衝器422就會引退ISA指令124並釋放與實行微指令126相關的項目。在一實施例中，微處理器100可在一時脈週期內引退至多三個ISA指令124。此處理方法的優點在於，執行管線112係一高效能、通用執行引擎，其可執行支援x86 ISA與ARM ISA指令124之微處理器100微架構的微指令126。

請參照第5圖，圖中係以方塊圖詳述第1圖之暫存器檔案106。就一較佳實施例而言，暫存器檔案106為獨立的暫存器區塊實體。在一實施例中，通用暫存器係由一具有多個讀出埠與寫入埠之暫存器檔案實體來實現；其他暫存器可在實體上獨立於此通用暫存器檔案以及其他會存取這些暫存器但具有較少之讀取寫入埠的鄰近功能方塊。在一實施例中，部分非通用暫存器，尤其是那些不直接控制微處理器100之硬體而僅儲存微碼234會使用到之數值的暫存器(如部分x86 MSR或是ARM協同處理器暫存器)，則是在一個微碼234可存取之私有隨機存取記憶體(PRAM)內實現。不過，x86 ISA與ARM ISA程式者無法見到此私有隨機存取記憶體，亦即此記憶體並不在ISA系統記憶體位址空間內。

總括來說，如第5圖所示，暫存器檔案106在邏輯上係區分為三種，亦即ARM特定的暫存器502、x86特定的暫存器504、以及共享暫存器506。在一實施例中，共享暫存器506包含十五個32位元暫存器，由ARM ISA暫存器R0至R14以及x86 ISA EAX至R14D暫存器所共享，另外有十六個128位元暫存器由x86 ISA XMM0至XMM15暫存器以及ARM ISA進階單指令多重數據擴展(Neon)暫存器所共享，這些暫存器之部分係重疊於三十二個32位元ARM VFPv3浮點暫存器。如前文第1圖所述，通用暫存器之共享意指由x86 ISA指令124寫入一共享暫存器的數值，會被ARM ISA指令124在隨後讀取此共享暫存器時見到，反之亦然。此方式的優點在於，能夠使x86 ISA與ARM ISA程序透過暫存器互相溝通。此外，如前述，x86 ISA與ARM ISA之架構控制暫存器的特定位元亦可被引用為共享暫存器506。如前述，在一實施例中，x86特定模型暫存器可被ARM ISA指令124透過實作定義協同處理器暫存器存取，因而是由x86 ISA與ARM ISA所共享。此共享暫存器506可包含非架構暫存器，例如條件旗標之非架構同等物，這些非架構暫存器同樣由暫存器配置表402重命名。硬體指令轉譯器104知道哪一個暫存器係由x86 ISA與ARM ISA所共享，因而會產生實行微指令126來存取正確的暫存器。

ARM特定的暫存器502包含ARM ISA所定義但未被包含於共享暫存器506之其他暫存器，而x86特定的暫存器502包含x86 ISA所定義但未被包含於共享暫存器506之其他暫存器。舉例來說，ARM特定的暫存器502包含ARM程式計數器116、CPSR、SCTRL、FPSCR、CPACR、協同處理器暫存器、多種例外事件模式的備用通用暫存器與程序狀態保存暫存器(saved program status registers,SPSRs)等等。前文列出的ARM特定暫存器502並非為限定本案發明，僅為例示以說明本發明。另外，舉例來說，x86特定的暫存器504包含x86指令指標(EIP或IP)118、EFLAGS、R15D、64位元之R0至R15暫存器的上面32位元(亦即未落於共享暫存器506的部分)、區段暫存器(SS,CS,DS,ES,FS,GS)、x87 FPU暫存器、MMX暫存器、控制暫存器(如CR0-CR3、CR8)等。前文列出的x86特定暫存器504並非為限定本案發明，僅為例示以說明本發明。

在一實施例中，微處理器100包含新的實作定義ARM協同處理器暫存器，在指令模式指標132指示為ARM ISA時，此實作定義協同處理器暫存器可被存取以執行x86 ISA相關的操作。這些操作包含但不限於：將微處理器100重置為一x86 ISA處理器(重置至x86指令)的能力；將微處理器100初始化為x86特定的狀態，將指令模式指標132切換至x86，並開始在一特定x86目標位址擷取x86指令124(啟動至x86指令)的能力；存取前述全域組態暫存器的能力；存取x86特定暫存器(如EFLAGS)的能力，此x86暫存器係指定在ARM R0暫存器中，存取電力管理(如P狀態與C狀態的轉換)，存取處理器匯流排功能(如輸入/輸出循環)、中斷控制器之存取、以及加密加速功能之存取。此外，在一實施例中，微處理器100包含新的x86非架構特定模型暫存器，在指令模式指標132指示為x86 ISA時，此非架構特定模型暫存器可被存取以執行ARM ISA相關的操作。這些操作包含但不限於：將微處理器100重置為一ARM ISA處理器(重置至ARM指令)的能力；將微處理器100初始化為ARM特定的狀態，將指令模式指標132切換至ARM，且開始在一特定ARM目標位址擷取ARM指令124(啟動至ARM指令)的能力；存取前述全域組態暫存器的能力；存取ARM特定暫存器(如CPSR)的能力，此ARM暫存器係指定在EAX暫存器內。

請參照第6A與6B圖，圖中顯示一流程說明第1圖之微處理器100的操作程序。此流程始於步驟602。

如步驟602所示，微處理器100係被重置。可向微處理器100之重置輸入端發出信號來進行此重置動作。此外，在一實施例中，此微處理器匯流排係一x86型式之處理器匯流排，此重置動作可由x86型式之INIT命令進行。回應此重置動作，微碼234的重置程序係被調用來執行。此重置微碼之動作包含：(1)將x86特定的狀態504初始化為x86 ISA所指定的預設數值；(2)將ARM特定的狀態502初始化為ARM ISA所指定的預設數值；(3)將微處理器100之非ISA特定的狀態初始化為微處理器100製造商所指定的預設數值；(4)將共享ISA狀態506，如GPRs，初始化為x86 ISA所指定的預設數值；以及(5)將指令模式指標132與環境模式指標136設定為指示x86 ISA。在另一實施例中，不同於前揭動作(4)與(5)，此重置微碼將共享ISA狀態506初始化為ARM ISA特定的預設數值，並將指令模式指標132與環境模式指標136設定為指示ARM ISA。在此實施例中，步驟638與642的動作不需要被執行，並且，在步驟614之前，此重置微碼會將共享ISA狀態506初始化為x86 ISA所指定的預設數值，並將指令模式指標132與環境模式指標136設定為指示x86 ISA。接下來進入步驟604。

在步驟604，重置微碼確認微處理器100係配置為一個x86處理器或是一個ARM處理器來進行開機。在一實施例中，如前述，預設ISA開機模式係硬式編碼於微碼，不過可透過熔斷組態熔絲的方式，或利用一微碼修補來修改。在一實施例中，此預設ISA開機模式作為一外部輸入提供至微處理器100，例如一外部輸入接腳。接下來進入步驟606。在步驟606中，若是預設ISA開機模式為x86，就會進入步驟614；反之，若是預設開機模式為ARM，就會進入步驟638。

在步驟614中，重置微碼使微處理器100開始由x86 ISA指定的重置向量位址擷取x86指令124。接下來進入步驟616。

在步驟616中，x86系統軟體(如BIOS)係配置微處理器100來使用如x86 ISA RDMSR與WRMSR指令124。接下來進入步驟618。

在步驟618中，x86系統軟體執行一重置至ARM的指令124。此重置至ARM的指令使微處理器100重置並以一ARM處理器的狀態離開重置程序。然而，因為x86特定狀態504以及非ISA特定組態狀態不會因為重置至ARM的指令126而改變，此方式有利於使x86系統韌體執行微處理器100之初步設定並使微處理器100隨後以ARM處理器的狀態重開機，而同時還能使x86系統軟體執行之微處理器100的非ARM組態配置維持完好。藉此，此方法能夠使用“小型的”微開機碼來執行ARM作業系統的開機程序，而不需要使用微開機碼來解決如何配置微處理器100之複雜問題。在一實施例中，此重置至ARM指令係一x86 WRMSR指令至一新的非架構特定模型暫存器。接下來進入步驟622。

在步驟622，簡單指令轉譯器204進入陷阱至重置微碼，以回應複雜重置至ARM(complex reset-to-ARM)指令124。此重置微碼使ARM特定狀態502初始化至由ARM ISA指定的預設數值。不過，重置微碼並不修改微處理器100之非ISA特定狀態，因而有利於保存步驟616執行所需的組態設定。此外，重置微碼使共享ISA狀態506初始化至ARM ISA指定的預設數值。最後，重置微碼設定指令模式指標132與環境模式指標136以指示ARM ISA。接下來進入步驟624。

在步驟624中，重置微碼使微處理器100開始在x86 ISA EDX：EAX暫存器指定的位址擷取ARM指令124。此流程結束於步驟624。

在步驟638中，重置微碼將共享ISA狀態506，如GPRs，初始化至ARM ISA指定的預設數值。接下來進入步驟642。

在步驟642中，重置微碼設定指令模式指標132與環境模式指標136以指示ARM ISA。接下來進入步驟644。

在步驟644中，重置微碼使微處理器100開始在ARM ISA指定的重置向量位址擷取ARM指令124。此ARM ISA定義兩個重置向量位址，並可由一輸入來選擇。在一實施例中，微處理器100包含一外部輸入，以在兩個ARM ISA定義的重置向量位址間進行選擇。在另一實施例中，微碼234包含在兩個ARM ISA定義的重置向量位址間之一預設選擇，此預設選則可透過熔斷熔絲以及/或是微碼修補來修改。接下來進入步驟646。

在步驟646中，ARM系統軟體設定微處理器100來使用特定指令，如ARM ISA MCR與MRC指令124。接下來進入步驟648。

在步驟648中，ARM系統軟體執行一重置至x86的指令124，來使微處理器100重置並以一x86處理器的狀態離開重置程序。然而，因為ARM特定狀態502以及非ISA特定組態狀態不會因為重置至x86的指令126而改變，此方式有利於使ARM系統韌體執行微處理器100之初步設定並使微處理器100隨後以x86處理器的狀態重開機，而同時還能使由ARM系統軟體執行之微處理器100的非x86組態配置維持完好。藉此，此方法能夠使用“小型的”微開機碼來執行x86作業系統的開機程序，而不需要使用微開機碼來解決如何配置微處理器100之複雜問題。在一實施例中，此重置至x86指令係一ARM MRC/MRCC指令至一新的實作定義協同處理器暫存器。接下來進入步驟652。

在步驟652中，簡單指令轉譯器204進入陷阱至重置微碼，以回應複雜重置至x86指令124。重置微碼使x86特定狀態504初始化至x86 ISA所指定的預設數值。不過，重置微碼並不修改微處理器100之非ISA 特定狀態，此處理有利於保存步驟646所執行的組態設定。此外，重置微碼使共享ISA狀態506初始化至x86 ISA所指定的預設數值。最後，重置微碼設定指令模式指標132與環境模式指標136以指示x86 ISA。接下來進入步驟654。

在步驟654中，重置微碼使微處理器100開始在ARM ISA R1：R0暫存器所指定的位址擷取ARM指令124。此流程終止於步驟654。

請參照第7圖，圖中係以一方塊圖說明本發明之一雙核心微處理器700。此雙核心微處理器700包含兩個處理核心100，各個核心100包含第1圖微處理器100所具有的元件，藉此，各個核心均可執行x86 ISA與ARM ISA機器語言程式。這些核心100可被設定為兩個核心100都執行x86 ISA程式、兩個核心100都執行ARM ISA程式、或是一個核心100執行x86 ISA程式而另一個核心100則是執行ARM ISA程式。在微處理器700的操作過程中，前述三種設定方式可混合且動態改變。如第6A圖及第6B圖之說明內容所述，各個核心100對於其指令模式指標132與環境模式指標136均具有一預設數值，此預設數值可利用熔絲或微碼修補做修改，藉此，各個核心100可以獨立地透過重置改變為x86或是ARM處理器。雖然第7圖的實施例僅具有二個核心100，在其他實施例中，微處理器700可具有多於二個核心100，而各個核心均可執行x86 ISA與ARM ISA機器語言程式。

請參照第8圖，圖中係以一方塊圖說明本發明另一實施例之可執行x86 ISA與ARM ISA機器語言程式的微處理器100。第8圖之微處理器100係類似於第1圖之微處理器100，其中的元件編號亦相似。然而，第8圖之微處理器100亦包含一微指令快取892，此微指令快取892存取由硬體指令轉譯器104產生且直接提供給執行管線112之微指令126。微指令快取892係由指令擷取單元114所產生之擷取位址做索引。若是擷取位址134命中微指令快取892，執行管線112內之多工器(未圖示)就選擇來自微指令快取892之微指令126，而非來自硬體指令轉譯器104之微指令126；反之，多工器則是選擇直接由硬體指令轉譯器104提供之微指令126。微指令快取的操作，通常亦稱為追蹤快取，係微處理器設計之技術領域所習知的技術。微指令快取892所帶來的優點在於，由微指令快取892擷取微指令126所需的時間通常會少於由指令快取102擷取指令124並且利用硬體指令轉譯器將其轉譯為微指令126的時間。在第8圖之實施例中，微處理器100在執行x86或是ARM ISA機器語言程式時，硬體指令轉譯器104不需要在每次執行x86或ARM ISA指令124時都執行硬體轉譯，亦即當實行微指令126已經存在於微指令快取892，就不需要執行硬體轉譯。

在此所述之微處理器的實施例之優點在於，其透過內建之硬體指令轉譯器來將x86 ISA與ARM ISA指令轉譯為微指令集之微指令，而能執行x86 ISA與ARM ISA機器語言程式，此微指令集不同於x86 ISA與ARM ISA指令集，且微指令可利用微處理器之共用的執行管線來執行以提供實行微指令。在此所述之微處理器的實施例之優點在於，透過協同利用大量與ISA無關之執行管線來執行由x86 ISA與ARM ISA指令硬體轉譯來的微指令，微處理器的設計與製造所需的資源會少於兩個獨立設計製造之微處理器(亦即一個能夠執行x86 ISA機器語言程式，一個能夠執行ARM ISA機器語言程式)所需的資源。此外，這些微處理器的實施例中，尤其是那些使用超純量非循序執行管線的微處理器，具有潛力能提供相較於既有ARM ISA處理器更高的效能。此外，這些微處理器的實施例，相較於採用軟體轉譯器之系統，亦在x86與ARM的執行上可更具潛力地提供更高的效能。最後，由於微處理器可執行x86 ISA與ARM ISA機器語言程式，此微處理器有利於建構一個能夠高效地同時執行x86與ARM機器語言程式的系統。

控制與狀態暫存器對應

如上所述，第1圖之組態暫存器122係以不同方式控制微處理器100的操作。本文所述之組態暫存器122亦為控制及狀態暫存器122。典型但不完全地，控制及狀態暫存器122係由系統韌體(如BIOS)及系統軟體(如操作系統)所讀寫，藉以配置所需要之微處理器100。

x86 ISA提供一通用機制來存取控制及狀態暫存器，在x86 ISA中，許多控制及狀態暫存器被稱為特定模型暫存器，其可分別經由讀取特定模型暫存器(Read MSR；RDMSR)以及寫入特定模型暫存器(Write MSR；WRMSR) 指令而讀寫。具體來說，RDMSR指令將64位元特定模型暫存器的內容讀取到EDX：EAX暫存器，且64位元特定模型暫存器的位址是在ECX暫存器內所指定；相反地，WRMSR指令將EDX：EAX暫存器之內容寫入64位元特定模型暫存器，且64位元特定模型暫存器的位址是在ECX暫存器內所指定。特定模型暫存器位址是由微處理器製造商所定義。

有利的是，本發明實施例提供一種讓ARM ISA程式存取第1圖微處理器100之x86特定模型暫存器122的機制。具體來說，微處理器100採用ARM ISA協同處理器暫存器機制來存取x86特定模型暫存器122。

從協同處理器移至ARM暫存器(Move to ARM Register from Coprocessor；MRC)指令以及從協同處理器移至兩個ARM暫存器(Move to two ARM Registers from Coprocessor；MRRC)指令中，其係分別將協同處理器(coprocessor；CP)的內容移至一或兩個32位元通用暫存器。從ARM暫存器移至協同處理器(Move to Coprocessor from ARM Register；MCR)指令，以及從兩個ARM暫存器移至協同處理器(Move to Coprocessor from two ARM Registers；MCRR)指令，其係分別將一或兩個32位元通用暫存器的內容移至協同處理器(coprocessor；CP)。協同處理器是由一協同處理器編號所辨識。有利的是，當一MCR/MCRR/MRC/MRRC指令124指定一預設執行定義的(implementation-defined)ARM ISA協同處理器暫存器空間之協同處理器暫存器時，微處理器100即知道指令124 係指示它來存取(如讀寫)特定模型暫存器122。在一實施例中，特定模型暫存器122位址係在預設之ARM ISA通用暫存器中所指定。如上所述以及本文所揭露之微處理器100之特定模型暫存器122係由x86 ISA及ARM ISA所分享的方式，在後面會有更詳細的描述。

包含藉由特定模型暫存器122控制微處理器100操作方式之實施例，包含但不限於：記憶體排序緩衝器控制及狀態、分頁錯誤編碼、清除分頁目錄快取記憶體及後備緩衝區入口、控制微處理器100之快取記憶體層內不同的快取記憶體，例如使部份或所有快取失效、從部份或所有快取移除電源、以及使快取標籤無效；微碼修補機制控制；除錯控制、處理器匯流排控制；硬體資料及指令預取控制；電源管理控制，例如休眠及喚醒控制、P狀態及C狀態轉換，以及使對各種功能方塊之時脈或電源失效；合併指令之控制及狀態、錯誤更正編碼記憶體錯誤狀態；匯流排校驗錯誤狀態；熱管理控制及狀態；服務處理器控制及狀態；核心間通訊；晶片間通訊；與微處理器100之熔絲相關功能；穩壓器模組電壓識別符號(voltage identifier；VID)控制；鎖相迴路控制；快取窺探控制、合併寫入緩衝器控制及狀態；超頻功能控制；中斷控制器控制及狀態；溫度感應器控制及狀態；使多種功能啟動或失效，例如加密/解密、特定模型暫存器保護密碼、對L2快取及處理器匯流排提出平行要求(making parallel requests)；個別分支預測功能、指令合併、微指令超時、執行計數器、儲存轉發(store forwarding)，以及預測性查表(speculative tablewalks)；載入佇列大小；快取記憶體大小；控制如何存取至已處理之未定義特定模型存器；以及多核心組態。這些方式是通用於微處理器100的操作，例如它們對x86 ISA及ARM ISA來說是非特定的。也就是說，儘管是指令模式指標132所指示之特別ISA，通用的微處理器的操作方式還是會影響指令的處理。舉例來說，控制暫存器內的位元將確定快取記憶體的組態，像是取消選擇在快取記憶體內位元單元(bitcells)的損壞行，並且用位元單元的冗餘行來取代它。對所有ISA來說，這樣的快取記憶體組態會影響微處理器100的操作，也因此微處理器的操作方式是通用的。其他實施例如通用的微處理器100的操作方式是微處理器100之鎖相迴路工作週期及/或時脈比、以及是設定電壓識別符號接腳，而設定電壓識別符號接腳是對微處理器100控制電壓源。一般來說，ARM ISA指令124所存取的是通用特定模型暫存器122藉由，而非x86指定之特定模型暫存器122。

如上所述，在一實施例中，微處理器100是商用微處理器的增強型，此微處理器100可執行x86 ISA程式，且更特別的是，其可執行x86 ISA RDMSR/WRMSR指令來存取特定模型暫存器122。商用微處理器是根據本文實施例所提供特定模型暫存器122存取至ARM ISA程式而獲得增強。在一實施例中，第2圖之複雜指令轉譯器206使用經由微碼唯讀記憶體234所輸出之唯讀記憶體指令247，藉以產生微指令126來執行RDMSR/WRMSR指令。這樣的實施例的優點在於增加ARM ISA MRC/MRRC/MCR/MCRR指令來存取特定模型暫存器通用控制及狀態暫存器之功能時，只需要在現有提供x86 ISA RDMSR/WRMSR指令存取上述特定模型暫存器通用控制及狀態暫存器功能之微碼234增加相對較小數量的微碼234即可。

請參閱第9圖，其係一方塊圖，用以詳細描述微處理器100藉由啟動x86 ISA及ARM ISA程式來存取第1圖之微處理器100之特定模型暫存器。複數個64位元特定模型暫存器122已揭露於圖中，每一特定模型暫存器122具有不同之特定模型暫存器位址(例如0x1110,0x1234,0x2220,0x3330,0x4440)。如上所述，特定模型暫存器122可視為第1圖暫存器檔案106中的一部份。

第9圖係顯示x86 ISA程式，具體來說是RDMSR/WRMSR指令124，當指令模式指標132指示x86 ISA時，x86 ISA程式存取特定模型暫存器122中的一個暫存器。在第9圖的實施例中，作為存取的特定模型暫存器122具有位址0x1234。因此，如x86 ISA所指定的，特定模型暫存器122位址數值已藉由在RDMSR/WRMSR指令124之前的x86程式，而被儲存在x86 ECX暫存器106中。此外，在RDMSR指令124的情況中，如x86 ISA所指定的，微處理器100從位址0x1234之特定模型暫存器122讀取64位元資料數值，然後複製到x86 EDX：EAX暫存器106。而在WRMSR指令124的情況中，如x86 ISA所指定的，微處理器100將x86 EDX：EAX暫存器106內之64位元資料數值，複製到在位址0x1234之特定模型暫存器122。

第9圖亦顯示ARM ISA程式，具體來說是MRRC/MCRR指令124，當指令模式指標132指示ARM ISA時，x86 ISA程式存取特定模型暫存器122中位址為0x1234的暫存器。特定模型暫存器122位址數值0x1234已藉由在MRRC/MCRR指令124之前的ARM程式，而被儲存在ARM R1暫存器106。此外，在MRRC指令124的情況中，微處理器100從位址0x1234之特定模型暫存器122讀取64位元資料數值，然後複製到ARM R2：R0暫存器106；而在MCRR指令124的情況中，微處理器100將ARM R2：R0暫存器106內之64位元資料數值，複製到在位址0x1234之特定模型暫存器122。MRRC/MCRR指令124指定一預設的ARM協同處理器編號。在一實施例中，預設的ARM協同處理器編號是4。MRRC/MCRR指令124亦指定一預設ARM暫存器編號。在一實施例中，預設的ARM暫存器編號是(0,7,15,0)，其係分別表示CRn、opc1、CRm以及opc2欄(field)的數值。在MRC/MCR指令124的情況、以及MRRC/MCRR指令124的情況中，表示opc1欄為7且CRm欄為15。在一實施例中，若ARM ISA指令124是MRC或MCR指令，那麼只有比所指定的64位元特定模型暫存器之低32位元(lower 32 bits)才被讀寫。

在一實施例中，如上所述，由x86 ISA及ARM ISA所定義之通用暫存器，係分享暫存器檔案106實體暫存器(physical register)之實例。在一實施例中，對應關係如下表所示。

上表所示之對應關係可觀察到ARM R1暫存器對應到x86 ECX暫存器，且ARM R2：R0暫存器對應到x86 EDX：EAX暫存器，其優點在於可將微碼234簡單化。

雖然可經由上述所揭露之實施例了解到R1暫存器是預設的ARM暫存器，且是用來指定特定模型暫存器122位址，但其他藉由其他方式來指定特定模型暫存器122位址的實施例亦被考量在本發明中，例如，但不限於此，另一通用暫存器是預設暫存器或在MRRC/MCRR指令124本身指定暫存器。同樣地，雖然上述實施例揭露R2：R0暫存器是預設的ARM暫存器，且是用來處理資料，但其他可設想到的實施例中，用來處理資料之暫存器是藉由其他方式所指定之實施例亦被本發明所考量，例如，但不限於此，其他通用暫存器是預設暫存器，或是在MRRC/MCRR指令124本身指定暫存器。此外，雖然上述實施例揭露協同處理器4之暫存器(0,7,15,0)是預設ARM協同處理器暫存器，且是用來存取特定模型暫存器122，但其他可設想到的實施例中，是用另一預設ARM協同處理器暫存器亦被本發明所考量。最後，雖然上述實施例揭露x86 ISA或ARM ISA之通用暫存器分享實體暫存器檔案，但它們彼此不分享、或是以不同於前述方式做對應的其他實施例亦被本發明所考量。

請參閱第10圖，第10圖係一流程圖，描述第1圖之微處理器100執行存取特定模型暫存器122之指令124。

在步驟1002中，微處理器100擷取一ISA指令124，並且將其提供至第1圖之硬體指令轉譯器104，接著執行步驟1004。

在步驟1004中，若指令模式指標132指示x86 ISA，則執行步驟1012，而若指令模式指標132指示ARM ISA，則執行步驟1022。

在步驟1012中，第2圖之x86簡單指令轉譯器222遭遇x86 ISA RDMSR/WRMSR指令124，並進入陷阱而到第2圖之複雜指令轉譯器206。具體來說，簡單指令轉譯器204提供微碼位址252給微程式計數器232，此微碼位址252係進入在微碼唯讀記憶體234中用以處理RDMSR/WRMSR指令124之例行程序的入口點。接著執行步驟1014。

在步驟1014中複雜指令轉譯器206利用處理RDMSR/WRMSR指令124之例行程序的微碼唯讀記憶體指令247，用以產生微指令126來執行RDMSR/WRMSR指令124。第11圖係顯示處理RDMSR/WRMSR指令124之微碼234例行程序之虛擬代碼。如第11圖所示，TEMP1及TEMP2係指被用來儲存暫時數值之暫時(例如非架構)64位元暫存器。接著執行步驟1016。

在步驟1016中，執行管線112執行在步驟1014所產生之微指令126，藉以執行RDMSR/WRMSR指令124。也就是說，在RDMSR指令124的情況中，微指令126將特定模型暫存器122內的數值複製到EDX：EAX暫存器，而特定模型暫存器122的位址是由ECX暫存器所指定；相反地，在WRMSR指令124的情況中，微指令126將EDX：EAX暫存器內的數值複製到特定模型暫存器122，而特定模型暫存器122的位址是由ECX暫存器所指定。在執行步驟1016後結束。

在步驟1022中，第2圖之ARM簡單指令轉譯器224遭遇ARM ISA MRRC/MCRR指令124，並進入陷阱而到複雜指令轉譯器206。具體來說，簡單指令轉譯器204提供微碼位址252給微程式計數器232，此微碼位址252係在微碼唯讀記憶體234中用以處理MRRC/MCRR指令124之例行程序的入口點。接著執行步驟1024。

在步驟1024中，複雜指令轉譯器206利用處理RDMSR/WRMSR指令124之例行程序的微碼唯讀記憶體指令247，用以產生微指令126來執行MRRC/MCRR指令124。第11圖亦顯示處理RDMSR/WRMSR指令124之微碼234例行程序之虛擬代碼。如第11圖所示，共同子程序(RDMSR_COMMON)可被用以處理RDMSR指令124之微碼程序、以及用來處理WRMSR指令124之微碼程序兩者所呼叫。同樣地，共同子程序(WRMSR_COMMON)可被用來處理MCRR指令124之微碼例行程序、以及被用來處理WRMSR指令124之微碼例行程序兩者所呼叫。這樣做是有其優點的，因為大量的操作可藉由共同子程序來執行，使得只需要相對較少的微碼234即可支援ARM MRRC/MCRR指令124。此外，處理MRRC/MCRR指令124之例行程序係用以確定預設的協同處理器編號已被指定(例如協同處理器4)，以及預設的協同處理器暫存器位址已被指定(如(0,7,15,0))，否則，微碼將分支到處理存取至其他暫存器之例行程序，如非特定模型暫存器、協同處理器暫存器。在一實施例中，程序亦判斷微處理器100不在ARM ISA使用者模式；否則，微碼將產生一例外。此外，例行程序判斷啟動ARM ISA程式來存取特定模型暫存器122之功能已啟動；否則，微碼把MRRC/MCRR指令124視為無執行任何操作。接著執行步驟1026。

在步驟1026中，執行管線112執行在步驟1014產生之微指令126，藉以執行MRRC/MCRR指令124。也就是說，在MRRC指令124的情況中，微指令126將特定模型暫存器122內的數值複製到R2：R0暫存器，而特定模型暫存器122的位址是在R1暫存器內被指定，相反地，在MCRR指令124的情況中，微指令126將R2：R0暫存器內的數值複製到特定模型暫存器122，而特定模型暫存器122的位址是在R1暫存器內被指定。在執行步驟1026後結束。

雖然已於第9圖至第11圖揭露MRRC/MCRR指令124相關之實施例，如上所述之實施例更提供ARM MCR/MRC 指令124之功能來存取特定模型暫存器122低32位元。進一步來說，雖然實施例已揭露特定模型暫存器122是經由MRRC/MCRR/MCR/MRC指令124而被存取，但其他的實施例，例如運用ARM ISA LDC/STC指令124來存取特定模型暫存器122亦被考量於本發明中。也就是說，資料是從記憶體被讀取或儲存在記憶體，而不是從ARM ISA通用暫存器(被讀取或儲存其中)。

從上述可了解到本發明實施例是對ARM ISA程式提供一有效的機制來存取微處理器100的特定模型暫存器122。其他可想到的實施例中，每一特定模型暫存器122具有自己的協同處理器暫存器編號，且協同處理器暫存器編號是在ARM ISA協同處理器暫存器空間之MRRC/MCRR opc1及CRm欄位內被指定。本實施例的缺點在於可能會在ARM ISA協同處理器暫存器空間中，消耗相對較多數量的暫存器。此外，還可能需要對現有微碼中明顯擴編，這樣將會消耗微碼唯讀記憶體234內的有效空間。在一這樣的實施例中，ECX數值(或至少較低之位元)被拆散成片段(pieces)，並且被分佈至opc1及CRm欄位。微碼將片段組合成原始之ECX數值。

透過特定模型暫存器(MSR)位址空間取得64位元通用暫存器(GPR)之實施例

第12圖係一方塊圖顯示傳統x86指令集架構之AX,EAX，與RAX暫存器。傳統的8086與8088處理器具有搭個16位元通用暫存器，如圖中所示之16位元AX暫存器。此16位元通用暫存器之各個位元組(byte)可獨立存取。舉例來說，圖中之AX暫存器的兩個位元組AH與AL即可被獨立存取。隨著80386處理器的出現，原本的通用暫存器係擴張為32位元暫存器。舉例來說，圖中之16位元AX暫存器係擴張為32位元EAX暫存器，而32位元EAX暫存器之底部16位元係對應至AX暫存器。Intel 64架構更進一步將通用暫存器擴張為64位元暫存器。舉例來說，圖中之32位元EAX暫存器係擴張為64位元RAX暫存器，而64位元RAX暫存器之底部32位元係對應至EAX暫存器。此外，Intel 64架構還額外增加八個64位元暫存器，亦即第13圖中之R8至R15暫存器。

如Intel軟體開發者手冊(Intel Software Developer’s Manual)所述，IA-32架構支援三個基本的操作模式：保護模式(protected mode)、實體位址模式(real-address mode)與系統管理模式(system management mode,SMM)。IA-32操作模式係一非64位元之操作模式。Intel 64架構增加一個IA-32e模式，此模式具有二個子模式：(1)兼容模式(compatibility mode)，以及(2)64位元模式，通常亦稱為長模式(long mode)。兼容模式係一非64位元操作模式。在非64位元操作模式下提供程式執行於Intel 64架構處理器之基本執行環境係不同於在64位元操作模式下之基本執行環境，這部分在第13圖會有相關說明。

第13圖係係一方塊圖顯示傳統的Intel 64架構之十六個64位元通用暫存器。具體而言，就是圖中顯示之RAX,RBX,RCX,RDX,RSI,RDI,RBP,RSP，以及R8至R15一共十六個64位元通用暫存器。這十六個64位元通用暫存器的每一個都區分為上半部32位元與下半部32位元。如圖中所示，RAX,RBX,RCX,RDX,RSI,RDI,RBP與RSP通用暫存器的下半部即構成八個32位元通用暫存器，即EAX,EBX,ECX,EDX,ESI,EDI,EBP與ESP通用暫存器，而R8至R15通用暫存器的下半部即構成R8D至R15D八個暫存器。在長模式下，這十六個64位元暫存器的所有位元都可被執行於Intel 64架構處理器之程式所取用。舉例來說，當傳統處理器執行於長模式，程式內之x86四倍字移動(MOVQ)指令可特定這些暫存器中的任何一個作為其來源或目的暫存器。進一步來說，只有在處理器執行於長模式的情況下，這些暫存器才能被程式取用。相反地，在非64位元模式下(即不同於長模式之其他模式)，只有EAX,EBX,ECX,EDX,ESI,EDI,EBP與ESP這八個暫存器可被程式取用，以向下相容於長模式外之其他模式的程式。

本實施例所描述之微處理器具有之優點在於，微處理器之十六個64位元暫存器內的所有位元都可被程式所取用，即使此微處理器執行於非64位元操作模式。具體來說，本發明之微處理器使64位元暫存器出現於微處理器之特定模型暫存器位址空間內，藉以讓這些暫存器可透過RDMSR/WRMSR指令被程式取用。這在下文會有更詳細的描述。

第14圖係一方塊圖顯示本發明第1圖之微處理器100中，引用Intel 64架構所定義之RAX至R15十六個64位元通用暫存器之十六個64位元硬體暫存器106之一實施例。RAX至R15這十六個64位元通用暫存器106係引用於第1圖之微處理器100之硬體暫存器檔案106之其中之一內。如前述，這些通用暫存器106係第1圖之微指令126用來存放來源與/或目的運算元所使用之硬體暫存器。執行管線112係將執行結果128寫入RAX至R15這十六個64位元通用暫存器106，並為了微指令126由RAX至R15這十六個64位元通用暫存器106接收運算元。RAX至R15這些64位元通用暫存器106係出現於微處理器100之特定模型暫存器位址空間內，藉此，當微處理器100執行於非64位元模式時，程式還是可以透過RDMSR/WRMSR指令124取用這些通用暫存器106。這在下文會有更詳細的描述。

第15圖係一方塊圖顯示傳統Intel 64架構處理器之一特定模型暫存器位址空間。如前述，x86之RDMSR與WRMSR指令係特定32位元之ECX暫存器內所能存取之特定模型暫存器的位址。此ECX暫存器係一個32位元暫存器。因此，如圖中所示，位址空間1502內可能出現特定模型暫存器的位址為0x0000_00000至0xFFFF_FFFF。基本上，x86處理器之特定模型暫存器空間內之特定模型暫存器的數量稀少，亦即，此特定模型暫存器空間1502之位址中，只有相當少的比例確實存在一個特定模型暫存器。此外，這些特定模型暫存器位址不必然是相鄰的，亦即，特定模型暫存器位址空間1502內之特定模型暫存器間可能存在間隙。如圖中所示，傳統之x86處理器的特定模型暫存器位址空間1502並不包含任何一個x86通用暫存器。

第16圖係一方塊圖顯示本發明第1圖之微處理器100之特定模型暫存器位址空間1602之一實施例。第16圖之特定模型暫存器位址空間1602係類似於第15圖之特定模型暫存器位址空間1502。亦即，特定模型暫存器位址空間1602包含微處理器100之特定模型暫存器106/122，並且類似於第9圖所示，每個特定模型暫存器都具有一個唯一的特定模型暫存器位址。不過，第16圖之微處理器100的特定模型暫存器位址空間1602包含第14圖所示之RAX至R15這十六個64位元通用暫存器106。也就是說，RAX至R15這十六個64位元通用暫存器106中的每一個都具有它自己相關聯且唯一存在於特定模型暫存器位址空間內之特定模型暫存器位址(在第16圖之實施例中，RAX至R15通用暫存器106分別具有相關聯的特定模型暫存器位址0xD000_0000至0xD000_000F；不過，此例僅為說明，本發明之實施例並不限於這些特殊的特定模型暫存器位址數值)。藉此，當微處理器100執行於非64位元模式時，程式還是可以透過RDMSR/WRMSR指令124取用RAX至R15這十六個64位元通用暫存器106。也就是說，操作於非64位元操作模式之程式可包含一RDMSR/WRMSR指令124來特定這十六個64位元通用暫存器106之其中之一，以讀取/寫入被特定之64位元通用暫存器106。

第17圖係一流程圖顯示第1圖之微處理器100執行x86之RDMSR指令124，藉以在微處理器100之特定模型暫存器位址空間1602內，特定一64位元通用暫存器106之一實施例。此流程始於步驟1702。

在步驟1702中，微處理器100處於非64位元操作模式，且面臨一個RDMSR指令124。就一實施例而言，在此步驟中，x86簡單指令轉譯器222偵測到RDMSR指令124並將其捕捉(traps)到複雜指令轉譯器206以產生微指令126來實行RDMSR指令124。接下來流程前進至步驟1704。

在步驟1704中，微處理器100由x86 ECX暫存器106取得所要讀取之特定模型暫存器的位址(此ECX暫存器內係存放有早於RDMSR指令之程式指令)。此特定模型暫存器位址係特定RAX至R15這十六個64位元通用暫存器106之其中之一。就一實施例而言，前文所述實行RDMSR指令124之微指令126係類似於第11圖中所描述的微指令，並且更進一步能夠辨識關聯於RAX至R15這十六個64位元通用暫存器106之特定模型暫存器位址。接下來流程前進至步驟1706。

在步驟1706中，微處理器100讀取第14圖之RAX至R15這十六個64位元通用暫存器106中由RDMSR指令124所特定之通用暫存器的內容，並將此內容寫入第14圖之EDX：EAX暫存器106。舉例來說，若是ECX暫存器106內特定之特定模型暫存器位址係關聯於RBX暫存器，如第18圖所示，此微處理器100就會讀取RBX暫存器106的內容，並將其寫入EDX：EAX暫存器106。就一實施例而言，微處理器100執行步驟1702至1706以實行RDMSR 指令的方式與前揭第9至11圖所描述之方式相類似。此流程結束於步驟1706。

第19圖係一流程圖顯示第1圖之微處理器100執行x86之WRMSR指令124，藉以在微處理器100之特定模型暫存器位址空間1602內，特定一64位元通用暫存器106之一實施例。此流程始於步驟1902。

在步驟1902中，微處理器100處於非64位元操作模式，且面臨一個WRMSR指令124。就一實施例而言，在此步驟中，x86簡單指令轉譯器222偵測到RDMSR指令124並將其捕捉(traps)到複雜指令轉譯器206，以產生微指令126來實行WRMSR指令124。接下來流程前進至步驟1904。

在步驟1904中，微處理器100由x86 ECX暫存器106取得所要讀取之特定模型暫存器的位址(此ECX暫存器內係存放有早於WRMSR指令之程式指令)。此特定模型暫存器位址係特定RAX至R15這十六個64位元通用暫存器106之其中之一。就一實施例而言，前文所述實行WRMSR指令124之微指令126係類似於第11圖中所描述的微指令，並且更進一步能夠辨識關聯於RAX至R15這十六個64位元通用暫存器106之特定模型暫存器位址。接下來流程前進至步驟1906。

在步驟1906中，微處理器100係將第14圖之EDX：EAX暫存器106的內容寫入第14圖之RAX至R15這十六個64位元通用暫存器106中由WRMSR指令124所特定之通用暫存器。舉例來說，若是ECX暫存器106內特定之特定模型暫存器位址係關聯於RBX暫存器，如第20圖所示，此微處理器100就會讀取EDX：EAX暫存器106的內容，並將其寫入RBX暫存器106。就一實施例而言，微處理器100執行步驟1902至1906以實行WRMSR指令的方式與前揭第9至11圖所描述之方式相類似。此流程結束於步驟1906。

值得注意的是，當處於64位元操作模式，微處理器100將會執行RDMSR/WRMSR指令來特定RAX至R15這十六個64位元通用暫存器106其中之一，即使微處理器所執行的程式可使用其他指令，如x86 MOVQ、PUSH、或POP指令，或是其他會讀取或寫入通用暫存器之x86指令，來存取RAX至R15這十六個64位元通用暫存器106。

第21圖係一流程圖顯示第1圖之微處理器100執行x86之RDMSR指令124，藉以在微處理器100之特定模型暫存器位址空間1602內，特定一64位元通用暫存器106之另一實施例。第21圖之流程係類似於第17圖之流程，圖中相同的步驟係以相同的標號表示。不過，第17圖之步驟1704係被第21圖之步驟2104所取代。步驟2104係採用不同的方式來取得通用暫存器106之特定模型暫存器位址。此流程始於步驟1702。

在步驟1702中，微處理器100處於非64位元操作模式，且面臨一個RDMSR指令124。接下來流程前進至步驟2104。

在步驟2104中，微處理器100確認ECX暫存器特定有一廣域(global)通用暫存器特定模型暫存器位址(GPR MSR address)，此位址係一由微處理器100製造商預先設定之數值(此ECX暫存器內係存放有早於RDMSR指令之程式指令)。廣域GPR MSR位址係廣域關聯於RAX至R15這十六個64位元通用暫存器106，並且指出這十六個64位元通用暫存器106中被ESI暫存器106內之GPR MSR子位址所特定的一個。藉此，微處理器100可由ESI暫存器106取得RAX至R15這十六個64位元通用暫存器106中所要讀取之通用暫存器的GPR MSR子位址(此ESI暫存器106內係存放有早於RDMSR指令之程式指令)(在第22圖之實施例中，廣域GPR MSR位址係0xE000_0000；不過，此例僅為說明本發明，本實施例並不限於此特殊之特定模型暫存器位址值)。GPR MSR子位址係位於一GPR MSR子位址空間2202內。就一實施例而言，如第22圖所示，RAX至R15這十六個64位元通用暫存器106之子位址為0至15。就一實施例而言，RAX至R15這十六個64位元通用暫存器106之子位址係對應於x86指令集架構之其他指令，如MOVQ指令，所特定之x86通用暫存器的位址。不過，在其他實施例中，亦可考慮使用其他GPR MSR子位址空間2022內之其他的GPR MSR子位址數值。雖然本實施例所描述之GPR MSR子位址係特定於ESI暫存器內，不過，本發明並不限於此。在其他實施例中，此GPR MSR子位址亦可特定於除了ECX暫存器106外之其他x86 32位元通用暫存器內。接下來流程前進至步驟1706。

在步驟1706中，微處理器100讀取第14圖之RAX至R15 這十六個64位元通用暫存器106中由RDMSR指令124所特定之通用暫存器的內容，並將此內容寫入第14圖之EDX：EAX暫存器106。舉例來說，若是ESI暫存器106內特定之特定模型暫存器子位址係關聯於RBX暫存器，如第22圖所示，此微處理器100就會讀取RBX暫存器106的內容，並將其寫入EDX：EAX暫存器106。此流程結束於步驟1706。

第23圖係一流程圖用以顯示第1圖之微處理器100執行x86之WRMSR指令124，藉以在微處理器100之特定模型暫存器位址空間1602內，特定一64位元通用暫存器106之另一實施例。第23圖之流程係類似於第19圖之流程，圖中相同的步驟係以相同的標號表示。不過，第19圖之步驟1904係由第23圖之步驟2304所取代，步驟2304係採用不同的方式來取得通用暫存器106之特定模型暫存器位址。此流程始於步驟1902。

在步驟1902中，微處理器100處於非64位元操作模式，且面臨一個WRMSR指令124。接下來流程前進至步驟2304。

在步驟2304中，微處理器100確認ECX暫存器特定有一廣域(global)通用暫存器特定模型暫存器位址(GPR MSR address)(此ECX暫存器內係存放有早於WRMSR指令之程式指令)。藉此，微處理器100可由ESI暫存器106取得RAX至R15這十六個64位元通用暫存器106中所要讀取之通用暫存器的GPR MSR子位址(此ESI暫存器106內係存放有早於WRMSR指令之程式指令)。接下來流程前進至步驟1906。

在步驟1906中，微處理器100讀取第14圖之EDX：EAX暫存器106的內容並將其寫入第14圖之RAX至R15這十六個64位元通用暫存器106中由WRMSR指令124所特定之通用暫存器。舉例來說，若是ESI暫存器106內特定之特定模型暫存器子位址係關聯於RBX暫存器，如第24圖所示，此微處理器100就會將RBX暫存器106的內容寫入EDX：EAX暫存器106。此流程結束於步驟1906。

雖然前述實施例係描述RAX至R15這十六個x86 64位元通用暫存器可經由特定模型暫存器空間位址由非64位元模式之程式取用，不過，本發明並不限於此。其他實施例，例如其他x86 64位元暫存器，如RFLAGS與RIP暫存器106，經由特定模型暫存器空間位址由非64位元模式之程式取用，亦為本發明所涵蓋。

雖然前述實施例描述RAX至R15這十六個x86 64位元通用暫存器可經由特定模型暫存器空間位址由非64位元模式之程式取用，不過，本發明並不限於此。其他實施例，如第25圖所示之x86 128位元XMM暫存器106(SSE模式)經由特定模型暫存器空間位址由程式取用，即使微處理器並未開啟支援SSE的功能(例如：x86 CR4與CR0暫存器內適當的位址並未被寫入以開啟支援SSE的功能)，亦為本發明所涵蓋。另外，其他實施例，如第25圖所示之x86 256位元YMM暫存器106(YMM模式，Intel AVX指令執行於此模式)經由特定模型暫存器空間位址由程式取用，即使微處理器並未開啟支援YMM的功能(例如： x86 CR4與CR0暫存器內適當的位址並未被寫入以開啟支援YMM的功能)，亦為本發明所涵蓋。本發明可在各種不同的情況下提供額外的儲存空間，例如供診斷(diagnostics)、除錯(debugging)、傳遞開機載入參數(bootloader parameter passing)、以及其他類似於本文所描述經由特定模型暫存器空間位址在非64位元模式下取用RAX至R15這十六個x86 64位元通用暫存器之情況，所使用之高速暫存記憶體空間(scratchpad space)。其次，本發明不需開啟微處理器100支援SSE模式與/或YMM模式的功能，因而可維持小程式碼尺寸(code size)，避免使用相對較大尺寸之SSE與/或AVX指令。此特徵對於儲存於唯讀記憶體之程式，或是在微處理器100與主機系統完成測試前執行之BIOS程式，特別重要。

第26圖係一流程圖用以顯示本發明第1圖之微處理器100在非64位元操作模式下，透過特定模型暫存器位址空間取用RAX至R15這十六個x86 64位元通用暫存器106，來提供程式除錯能力。此流程始於步驟2602。

如步驟2602所示，微處理器100上具有一程式執行於非64位元操作模式。此程式可為BIOS、可延伸韌體介面(EFI)、或是其他相類似的程式。不過並不限於此。接下來流程前進至步驟2604。

如步驟2604所示，此程式包含WRMSR指令策略性地分佈在此程式內以儲存除錯資料至RAX至R15這十六個x86 64位元通用暫存器106之至少其中之一。具體而言，WRMSR指令係將除錯資訊寫入R8至R15暫存器106，與/或RAX至RSP暫存器106之上部分32位元。因為是處於非64位元操作模式，暫存器106的這些部分除了在此情況下會被程式取用外，並不會在一般的運作目的下被取用。另外，除錯資料可視覺化為導覽列(麵包屑)(Bread Crumbs)或是暗示(clues)以利於程式人員對程式進行除錯。舉例來說，隨著程式的進行，此程式可將一系列數值寫入64位元暫存器106內，而這些數值可供後續使用來確認是否程式失控(crash)與/或程式失控的原因。相較之下，將除錯資料儲存於記憶體中速度較慢且較不安全。由於這些位元除了經由特定模型暫存器位址空間外來取用外，並不會在非64位元模式下被取用，因此，即使程式具有異常(bug)或失控，這些位元也不大可能被程式覆寫。如前述，XMM與YMM暫存器106亦可如此使用，而不需啟用支援SSE與/或YMM模式的功能。接下來流程前進至步驟2606。

在步驟2606中，控制權係移轉至一除錯程式。控制權移轉至除錯程式可能是由於面臨一個除錯中斷點(debug breakpoint)、或是遭遇到錯誤(fault)、陷阱(trap)或是其他例外事件、又或者程式陷入無線迴圈(infinite loop)、或是其他程式出現異於程式設計者預想行為的情況。接下來流程前進至步驟2608。

在步驟2608中，程式人員使用除錯程式從RAX至R15這十六個64位元通用暫存器106與/或XMM與/或YMM暫存器106內讀取除錯資料以對程式進行除錯。此流程終止於步驟2608。

第27圖係一流程圖用以顯示本發明第1圖之微處理器100在非64位元操作模式下，透過特定模型暫存器位址空間取用RAX至R15這十六個x86 64位元通用暫存器106，來執行對於微處理器100與/或包含此微處理器100之系統之診斷。此流程始於步驟2702。

在步驟2702中，此微處理器100上具有一診斷程式執行於非64位元操作模式。此診斷程式可診斷微處理器100本身與/或包含此微處理器100之系統的其他部分。舉例來說，此診斷程式可診斷此系統之周邊裝置，如直接記憶體存取(DMA)控制器、記憶體控制器、視訊控制器、軟碟控制器、網路介面控制器等等。接下來流程前進至步驟2704。

如步驟2704所示，診斷程式包含RDMSR/WRMSR指令，用以從RAX至R15這十六個x86 64位元通用暫存器106其中至少一個暫存器讀取資料或是將資料寫入，以將其作為高速暫存記憶體空間。此特徵在記憶體尚未測試而診斷程式尚未能使用記憶體來儲存資料的情況下特別有用。此時，在原本32位元EAX至ESP暫存器106以外，R8至R15暫存器106與RAX至RSP暫存器之上部分32位元所提供之額外儲存空間特別有幫助。如前述，XMM與YMM暫存器106亦可如此使用，而不需啟用支援SSE與/或YMM模式的功能。此流程終止於步驟2704。

第28圖係一方塊圖顯示本發明第1圖之微處理器100中，引用Intel 64架構定義之RAX至R15十六個64位元通用暫存器之十六個64位元硬體暫存器106之一實施例，這十六個硬體暫存器106亦引用ARM指令集架構之R0至R15十六個32位元通用暫存器。亦即，這十六個64位元硬體暫存器係由微處理器100中執行於ARM指令集架構模式與x86指令集架構模式之程式所共享。第28圖之方塊圖係類似於第14圖之方塊圖。不過如圖中所示，R0至R15這十六個ARM指令集架構之32位元通用暫存器係分享這些引用RAX至R15十六個64位元通用暫存器之硬體暫存器106的下部分32位元。此特徵可同時參照前述第1、5、6、以及9至11圖之微處理器100。這些32位元ARM通用暫存器106通常可透過ARM指令集架構之指令，例如LDR、STR、ADD、SUB指令，所取用。如對應於第9至11圖之段落所述，微處理器100可讓x86指令集架構與ARM指令集架構之程式來存取微處理器100之特定模型暫存器。因此，由於RAX至R15這十六個64位元通用暫存器106可透過微處理器100之特定模型暫存器位址空間被取用，它們亦可透過ARM指令集架構之MRRC/MCRR指令124被一個ARM指令集架構之程式所取用。這部分在下文會有更詳細的描述。雖然第28圖係顯示ARM指令集架構之R15暫存器與x86R15D暫存器共享的情況，不過，就一較佳實施例而言，由於ARM R15暫存器係一程式記數(PC)暫存器，這兩個暫存器係被分別引用。另外值得注意的是，R8至R15之命名方式在第28圖與本文其他部分係同時用來表示八個ARM指令集架構32位元通用暫存器與八個x86指令集架構64位元通用暫存器。此處所採用之說明方式係試著在文字描述無法清楚說明時，利用命名方式表達所指向的暫存器。

第29圖係一流程圖顯示本發明第1圖之微處理器100執行ARM指令集架構MRRC指令，而此MRRC指令特定微處理器100之特定模型暫存器位址空間1602內之x86 64位元通用暫存器106之一實施例。此流程始於步驟2902。

在步驟2902中，執行於ARM ISA指令模式之微處理器100面臨一MRRC指令。就一實施例而言，在此步驟中，x86簡單指令轉譯器222偵測到MRRC指令124並抓取至複雜指令轉譯器206以產生微指令126來實行MRRC指令124。接下來流程前進至步驟2904。

在步驟2904中，微處理器100由ARM之R1暫存器取得所要讀取之特定模型暫存器的位址(此R1暫存器106內係存放有早於MRRC指令之程式指令)。在此情況下，特定模型暫存器位址係特定RAX至R15這十六個64位元通用暫存器106之其中之一。就一實施例而言，前述實行MRRC指令之微指令126係類似於第11圖中所描述者，不過更進一步能夠辨識關聯於RAX至R15這十六個64位元通用暫存器106之特定模型暫存器位址。接下來流程前進至步驟2906。

在步驟2906中，微處理器100讀取第14圖之RAX至R15這十六個64位元通用暫存器106中由MRRC指令124所特定之通用暫存器的內容，並將其寫入第14圖之R2：R0暫存器內。舉例來說，如第30圖所示，若是R1暫存器 106所特定之特定模型暫存器位址係關聯於RBX暫存器，微處理器100就會讀取RBX暫存器106的內容並將其寫入R2：R0暫存器106。就一實施例而言，此微處理器100依據步驟2902至2906執行MRRC指令之方式係大致與前揭關於第9至11圖之描述相同。在另一實施例中，這兩個ARM ISA目的暫存器係由MRRC指令124本身之位元所特定，而非如本實施例係將R2：R0暫存器106預設為目的暫存器。此流程終止於步驟2906。

第31圖係一流程圖顯示本發明第1圖之微處理器100執行ARM指令集架構MCRR指令，而此MCRR指令特定微處理器100之特定模型暫存器位址空間1602內之x86 64位元通用暫存器106之一實施例。此流程始於步驟3102。

在步驟3102中，執行於ARM ISA指令模式之微處理器100面臨一MCRR指令。就一實施例而言，在本步驟中，x86簡單指令轉譯器222偵測到MCRR指令124並抓取至複雜指令轉譯器206以產生微指令126來實行MCRR指令124。接下來流程前進至步驟3104。

在步驟3104中，微處理器100由ARM之R1暫存器取得所要寫入之特定模型暫存器的位址(此R1暫存器106內係存放有早於MCRR指令之程式指令)。在此情況下，特定模型暫存器位址係特定RAX至R15這十六個64位元通用暫存器106之其中之一。就一實施例而言，實行MCRR指令之微指令126係類似於第11圖中所描述者，不過更進一步能夠辨識關聯於RAX至R15這十六個64位元通用暫存器106之特定模型暫存器位址。接下來流程前進至步驟3106。

在步驟3106中，微處理器100係將第14圖之R2：R0暫存器的內容，寫入第14圖之RAX至R15這十六個64位元通用暫存器106中由MCRR指令124所特定之通用暫存器。舉例來說，如第32圖所示，若是R1暫存器106所特定之特定模型暫存器位址係關聯於RBX暫存器，微處理器100就會讀取R2：R0暫存器106的內容並將其寫入RBX暫存器106。就一實施例而言，此微處理器100依據步驟3102至3106執行MCRR指令之方式大致與前揭關於第9至11圖之描述相同。在另一實施例中，這兩個ARM ISA目的暫存器係由MCRR指令124本身之位元所特定，而非如本實施例係將R2：R0暫存器106預設為目的暫存器。此流程終止於步驟3106。

其他類似於本發明第29至32圖，執行ARM指令集架構MRRC/MCRR指令124以特定特定模型暫存器位址空間內之64位元通用暫存器106之實施例，以及類似於本發明第21至24圖，使用廣域GPR MSR位址與GPR MSR子位址之實施例，亦為本發明所涵蓋。在這些實施例中，GPR MSR子位址可特定於R1暫存器106以外之任何ARM ISA通用暫存器。此外，第29至32圖所描述之實施例可在一個x86指令集架構與ARM指令集架構共享對於硬體暫存器106之引用的微處理器100上執行，也可以在一個x86指令集架構與ARM指令集架構不共享對於硬體暫存器106之引用的微處理器100上執行，後者即是具有獨立的硬體暫存器檔案106引用x86指令集架構與ARM指令集架構之通用暫存器。

第33圖係一流程圖用以顯示本發明第1圖之微處理器100使用特定模型暫存器位址空間所提供之通用暫存器，將參數從一個執行於非64位元操作模式之x86指令集架構開機載入程式傳遞至ARM指令集架構作業系統。此流程始於步驟3302。

在步驟3302中，在微處理器100上具有一個x86指令集架構之程式，例如開機載入程式(boot loader)，執行於非64位元操作模式。此開機載入程式包含至少一個WRMSR指令用以將資料寫入RAX至R15這十六個64位元通用暫存器之至少其中之一，例如RBX暫存器。這些資料或參數將會被傳遞至如下所述之ARM指令集架構之程式以供使用。舉例來說，Linux核心(Kernal)即可讓開機載入程式傳遞這些參數。這些參數可以利用本文所描述之方式從開機載入程式傳遞至Linux核心。舉例來說，由開機載入程式確認之系統與/或處理器的組態資訊即可利用本文所描述之方式傳遞至作業系統。就一實施例而言，雖然64位元通用暫存器之64個位元都被WRMSR指令寫入，不過，只有上部分32位元存放傳遞至ARM指令集架構程式之資料。雖然本實施例所描述之x86指令集架構程式係一開機載入程式，不過，其他x86指令集架構程式亦可經由特定模型暫存器位址空間寫入64位元之RAX至R15通用暫存器106內，以將資訊傳遞至ARM指令集架構的程式。又，雖然本實施例所描述之ARM指令集架構程式係一ARM作業系統，其他ARM指令集架構之程式亦可透過本文所描述之64位元之RAX至R15通用暫存器106取得x86程式的資料。此外，雖然本實施例僅使用單一個WRMSR指令來將一個參數從x86程式，透過64位元之RAX至R15通用暫存器106，傳遞至ARM程式，不過，此x86程式亦可內含多個WRMSR指令，經由64位元之RAX至R15通用暫存器106，將多個參數傳遞至ARM程式。接下來流程前進至步驟3304。

在步驟3304中，微處理器100執行開機載入程式之一重置至ARM(reset-to-ARM)指令。微處理器100執行此重置至ARM指令的方式在前面關於第6圖之說明部分已有詳細描述。其中，步驟3304所執行之動作係類似於步驟618。接下來流程前進至步驟3306。

在步驟3306中，因應此重置至ARM指令，微處理器100初始化其專屬於ARM之狀態502以及其指令集架構共享之狀態506至ARM指令集架構所特定之預設值，而不去調整非專屬於指令集架構(non-ISA-specific)之狀態。此專屬於ARM之狀態502、專屬於x86之狀態504、以及指令集架構共享之狀態506在前文尤其是關於第5圖之描述內容已有詳細說明。雖然RAX至R15這十六個64位元通用暫存器106之下部分32位元係由x86指令集架構與ARM指令集架構所共享，亦即雖然這十六個64位元硬體暫存器106之下部分32位元係引用x86指令集架構RAX至R15 64位元通用暫存器之下部分32位元與ARM指令集架構R0至R15 32位元通用暫存器，這十六個64位元暫存器106之上部分32位元並非處於指令集架構共享之狀態506，因此並不會因為重置至ARM指令而初始化，反而是會維持其於微處理器100執行重置至ARM指令前之狀態。因此，步驟3302寫入64位元通用暫存器106上部分32位元的資料會保留下來。最後，重置微碼會將指令模式指標132與環境模式指標設定為ARM指令集架構。步驟3306所執行的動作係類似於步驟622。接下來流程前進至步驟3308。

在步驟3308中，微處理器100開始在特定於x86指令集架構EDX：EAX暫存器內之位址抓取ARM指令124。當微處理器100切換至ARM指令集架構模式時，一個或多個早於重置至ARM指令之x86指令集架構程式係將所要抓取之ARM指令集架構程式之第一ARM指令集架構指令之位址存放至EDX：EAX暫存器。當微處理器100執行重置至ARM指令時，其係將ARM ISA指令特定於EDX：EAX暫存器內之抓取位址儲存到其他地方，然後再於步驟3306中，初始化指令集架構共享之狀態506。如前述，在本發明之一實施例中，此重置至ARM指令係一WRMSR指令指向唯一的特定模型暫存器位址，微處理器100將此指令視為將處理器重置為一個ARM指令集架構處理器的指令，此指令係將在重置開始時所要抓取之第一ARM指令集架構指令的記憶位址特定於EDX：EAX暫存器106內。步驟3308所執行的動作係類似於步驟624。接下來流程前進至步驟3312。

如步驟3312所示，此ARM指令集架構程式包含一ARM 指令集架構MRRC指令，微處理器100執行此指令在RAX至R15這十六個64位元通用暫存器106中特定其中之一，例如RBX，作為來源暫存器。如步驟3302所述，參數是被x86指令集架構開機載入程式寫入被特定之通用暫存器。而依據第9至11圖之實施例，此被特定之64位元來源通用暫存器106之內容，係被此MRRC指令寫入ARM指令集架構R0：R2暫存器106。藉此，此ARM R2暫存器106係儲存由x86開機載入程式傳遞過來的參數。而ARM作業系統之指令，如ADD或SUB，則可使用R2暫存器106內的參數來控制包含有此微處理器100之電腦系統。如下列實施例所述，此參數亦可透過由MRRC指令所特定之其他的ARM指令集架構暫存器106來傳遞，而非預設的R2暫存器。此流程終止於步驟3312。

第34圖係一流程圖用以顯示本發明第1圖之微處理器，使用特定模型暫存器位址空間所提供之通用暫存器，將參數從一個執行於非64位元操作模式之x86指令集架構開機載入程式傳遞至ARM指令集架構作業系統之另一實施例。此流程始於步驟3402。此步驟係類似於第33圖之步驟3302，不過，本實施例所使用之64位元暫存器106係x86 R10暫存器106而非RBX暫存器106。

在步驟3304中，微處理器100執行開機載入程式之一重置至ARM指令。接下來流程前進至步驟3406。

在步驟3406中，回應此重置至ARM指令，微處理器100係將其狀態初始化至類似於第33圖之步驟3304之情形，並將模式指標132/136設定為ARM指令集架構。不過，在第34圖之實施例中，因應此重置至ARM指令，微處理器100並不初始化指令集架構共享(shared ISA)之狀態506。其優點在於，在步驟3402中寫入64位元通用暫存器106之下部分32位元(與上部分32位元)的資料，在重置至ARM指令之執行過程中會被保留下來，使參數能夠被傳遞至64位元通用暫存器106之下部分32位元。不過，此ARM指令集架構作業系統必須初始化其通用暫存器106，因為這些通用暫存器在面臨到重置至ARM指令時並未執行初始化的動作。接下來流程前進至步驟3308。

在步驟3308中，微處理器100開始從x86指令集架構之EDX：EAX暫存器所特定之位址抓取ARM指令124。接下來流程前進至步驟3412。

在步驟3412中，由於引用x86 64位元通用暫存器R10之64位元硬體暫存器106的下部分32位元同時引用32位元ARM指令集架構R10暫存器，即如第28圖所述之暫存器共享，步驟3402中由x86指令集架構開機載入程式寫入之參數係儲存於ARM指令集架構R10暫存器106。藉此，ARM作業系統的指令，如ADD或SUB，即可使用ARM R10暫存器106內的參數來控制包含此微處理器100之電腦系統之運作。

值得注意的是，第34圖之實施例並不需要第33圖之MRRC指令來存取來自開機載入程式之參數；不過，在第34圖之實施例中，只有ARM指令集架構暫存器R8至R14之32位元被使用於傳遞參數，相較之下，在第33圖之實施例中則是RAX至R15之上部分32位元用於傳遞參數。值得注意的是，雖然第33圖所描述之實施例係應用於微處理器100之硬體暫存器106係由不同架構之通用暫存器共享之情形，此方法亦可應用於微處理器100之硬體暫存器106不會被不同架構之通用暫存器共享之情形。在這樣的實施例中，因為引用x86 64位元通用暫存器106之硬體暫存器不會因為重置至ARM指令被初始化，通用暫存器之全部64位元都可被用來傳遞參數；因而可以有更多的通用暫存器儲存空間被取用以傳遞更多參數。最後，在另一實施例中，微處理器100具有共享ISA GPR之狀態106，不過並不使其初始化(類似於第34圖之實施例)，而ARM指令集架構作業系統則是利用步驟3312/3314之MRRC指令，以獲得更多通用暫存器儲存空間來傳遞相較於第33與34圖之實施例，更多的參數。

第35圖係一流程圖用以顯示本發明第1圖之微處理器，使用特定模型暫存器位址空間所提供之通用暫存器，將參數從一個ARM指令集架構開機載入程式傳遞至x86指令集架構作業系統之一實施例。此流程始於步驟3502。

在步驟3502中，在微處理器100上執行有一個ARM指令集架構之程式，例如開機載入程式(boot loader)。此開機載入程式包含至少一個MCRR指令以將資料寫入RAX至R15這十六個64位元通用暫存器之至少其中之一，例如R10暫存器。這些資料或參數將會被傳遞至如下所述之x86指令集架構程式以供使用。雖然本實施例所描述之ARM指令集架構程式係一開機載入程式，其他ARM指令集架構程式亦可經由特定模型暫存器位址空間寫入64 位元之RAX至R15通用暫存器106內，以將資訊傳遞至x86指令集架構的程式。又，雖然本實施例所描述之x86指令集架構程式係一x86作業系統，其他x86指令集架構之程式亦可透過本文所描述之64位元之RAX至R15通用暫存器106取得ARM程式的資料。此外，雖然本實施例僅使用單一個MCRR指令來將一個參數從ARM程式，透過64位元之RAX至R15通用暫存器106，傳遞至x86程式，不過，此ARM程式亦可內含多個MCRR指令，經由64位元之RAX至R15通用暫存器106，將多個參數傳遞至x86程式。接下來流程前進至步驟3504。

在步驟3504中，微處理器100執行來自開機載入程式之一重置至x86指令。關於微處理器100如何執行重置至x86指令可參照前文關於第6圖之說明。步驟3504所執行之動作係類似於步驟648。接下來流程前進至步驟3506。

在步驟3506中，回應此重置至x86指令，微處理器100初始化其專屬於x86的狀態504至x86指令集架構特定之預設值，不過，並不會對非專屬於指令集架構之狀態或是指令集架構共享之狀態506進行調整。特別是，這十六個64位元暫存器106並不會因為此重置至x86指令被初始化，反而是維持其在微處理器100執行此重置至x86指令前的狀態。因此，在步驟3502寫入一個或多個64位元通用暫存器106之資料，在重置至x86指令的執行過程中，可以被保留下來。最後，重置微碼設定指令模式指標132與環境模式指標136為x86指令集架構。接下來流程前進至步驟3508。

在步驟3508中，微處理器100開始在ARM指令集架構R1：R0暫存器內特定之位址抓取x86指令124。在微處理器100切換至x86指令集架構模式時，一個或多個早於此重置至x86指令之ARM指令集架構程式係將所要抓取之x86指令集架構程式之第一x86指令集架構指令的位址，存放至R0：R2暫存器。步驟3508所執行的動作係類似於步驟654。接下來流程前進至步驟3512。

在步驟3512中，此x86指令集架構程式包含一指令，例如MOVQ，微處理器100執行此指令在RAX至R15這十六個64位元通用暫存器106中特定其中之一，例如R10，作為來源暫存器。而步驟3502所述，參數係被ARM指令集架構開機載入程式寫入此被特定之通用暫存器內。若是x86作業系統係一非64位元作業系統，微處理器就可以利用RDMSR/WRMSR指令來存取此參數。此流程終止於步驟3512。

第36圖係一流程圖用以顯示本發明第1圖之微處理器，使用特定模型暫存器位址空間所提供之通用暫存器，將參數從一個ARM指令集架構開機載入程式傳遞至x86指令集架構作業系統之另一實施例。第36圖係類似於第35圖，除了圖中之步驟3502係被步驟3602所取代，而步驟3512係被步驟3612所取代。步驟3602與步驟3502之差異在於，在步驟3602中，ARM指令集架構之開機載入程式僅僅將參數寫入ARM 32位元暫存器106，例如R10暫存器，而不需使用MCRR指令，例如使用ARM指令集架構之LDR或MOV指令。因此，此x86 64位元R10暫存器106之上部分32位元不會被寫入。由此可知，步驟3612與步驟3512之差異在於，在步驟3612中，x86作業系統係透過如x86 MOVD指令，使用傳遞至x86 R10暫存器106之下部分32位元內之參數。

前述參數傳遞方法之優點在於，此方法其不需使用記憶體位置來傳遞參數。

雖然前述實施例是讓Intel 64架構之64位元暫存器，透過特定模型暫存器位址空間，在非64位元模式下被使用。不過，其他64位元架構之64位元暫存器，例如AMD 64架構，透過特定模型暫存器位址空間在非64位元模式下被使用，亦為本發明所涵蓋。

雖然本文所述之實施例中，關聯至各個64位元通用暫存器之唯一的特定模型暫存器位址係微處理器定義之GPR MSR子位址空間內之唯一值，並且此唯一值係特定於一個預設的32位元通用暫存器，不過，其他對於此唯一值之特定方式亦可適用於本發明。舉例來說，此唯一值可以特定於一個由微處理器指令集架構為此目的所提供之新的暫存器，或是特定在兩個RDMSR/WRMSR操作碼位元組後之額外的指令位元組。

雖然本文所述之實施例是讓Intel 64架構之64位元暫存器可經由特定模型暫存器，在非64位元操作模式下被取用，不過，本發明並不限與此。此改良方式可應用於其他處理器架構，只要這個處理器架構具有：指令所執行之動作類似於RDMSR/WRMSR指令以及一提醒(notion)類似於特定模型指令集位址空間，並且具有多個操作模式，其中部分模式無法存取在其他模式下可存取之通用暫存器。舉例來說，若是未來在ARM指令集架構中增加新的64位元暫存器(或是擴張既有的32位元暫存器為64位元)，而這些64位元暫存器僅能在新的操作模式下被取用，此實施例之提醒即可調整以使用MCRR/MRRC指令，並將64位元通用暫存器包含至協同處理器暫存器空間。

雖然本文所述之實施例中，Intel 64架構之64位元暫存器可透過RDMSR指令在非64位元操作模式下被讀取，不過，其他實施例，例如此64位元暫存器係透過x86 PDPMC指令被讀取，亦為本發明所涵蓋。

然而各種有關於本發明之實施例已在本文詳述，應可充分了解如何實施並且不限於這些實施方式。舉凡所屬技術領域中具有通常知識者當可依據本發明之上述實施例說明而作其它種種之改良及變化。舉例來說，軟體可以啟動如功能、製造、模型、模擬、描述及/或測試本文所述之裝置及方法。可以藉由一般程式語言(如C及C++)、硬體描述語言(Hardware Description Languages；HDL)或其他可用程式的使用來達成，其中硬體描述語言(Hardware Description languages；HDL)包含Verilog HDL、VHDL等硬體描述語言。這樣的軟體能在任何所知的計算機可用媒介中處理執行，例如磁帶、半導體、磁碟或光碟(如CD-ROM及DVD-ROM等)、網路、有線電纜、無線網路或其他通訊媒介。本文所述之裝置及方法的實施例中，可包含在智慧型核心半導體內，並且轉換為積體電路產品的硬體，其中智慧型核心半導體如微處理器核心(如硬體描述語言內之實施或設定)。此外，本文所述之裝置及方法可由硬體及軟體的結合來實施。因此，本發明並不侷限於任何本發明所述之實施例，但係根據下述之專利範圍及等效之專利範圍而定義。具體來說，本發明能在普遍使用的微處理器裝置裡執行實施。最後，熟練於本技術領域的應能體會他們能很快地以本文所揭露的觀念及具體的實施例為基礎，並且在沒有背離本發明所述之附屬項範圍下，來設計或修正其他結構而實行與本發明之同樣目的。

惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。另外本發明的任一實施例或申請專利範圍不須達成本發明所揭露之全部目的或優點或特點。此外，摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本發明之權利範圍。

100‧‧‧微處理器