TWI550410B - 用以管理多線道串行鏈路之方法、系統及電腦程式產品 - Google Patents

用以管理多線道串行鏈路之方法、系統及電腦程式產品 Download PDF

Info

Publication number
TWI550410B
TWI550410B TW103144958A TW103144958A TWI550410B TW I550410 B TWI550410 B TW I550410B TW 103144958 A TW103144958 A TW 103144958A TW 103144958 A TW103144958 A TW 103144958A TW I550410 B TWI550410 B TW I550410B
Authority
TW
Taiwan
Prior art keywords
lanes
serial link
link
available
serial
Prior art date
Application number
TW103144958A
Other languages
English (en)
Other versions
TW201535129A (zh
Inventor
葛雷格B 雷斯阿特瑞
馬汀 佛汀
Original Assignee
惠普發展公司有限責任合夥企業
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 惠普發展公司有限責任合夥企業 filed Critical 惠普發展公司有限責任合夥企業
Publication of TW201535129A publication Critical patent/TW201535129A/zh
Application granted granted Critical
Publication of TWI550410B publication Critical patent/TWI550410B/zh

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/42Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4286Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a handshaking protocol, e.g. RS232C link
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/382Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/40Bus structure
    • G06F13/4004Coupling between buses
    • G06F13/4027Coupling between buses using bus bridges
    • G06F13/405Coupling between buses using bus bridges where the bridge performs a synchronising function
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Information Transfer Systems (AREA)
  • Communication Control (AREA)

Description

用以管理多線道串行鏈路之方法、系統及電腦程式產品
本發明係有關於管理多線道串行鏈路之技術。
發明背景
計算裝置間之或單一計算裝置上之組件間之鏈路允許該等裝置或組件彼此分享資訊。計算裝置之效能可仰賴此等鏈路之效能。舉例言之,一鏈路可快速傳輸資料及傳遞較高頻寬。一鏈路可為串行,表示資料係循序地透過該鏈路傳輸。一鏈路可包括多個通訊線道。舉例言之,一多線道串行鏈路可包括多個線道,各個線道循序地傳輸資料。
依據本發明之一實施例,係特地提出一種管理一多線道串行鏈路之方法包含:橫跨一第一數目之線道在多個積體電路間建立一串行鏈路,其中該第一數目之線道包含在該串行鏈路上之多個可用線道之一子集;選擇以改變一第二數目之線道之一傳輸態,其中該第二數目之線道包含該等可用線道之一子集;改變該第二數目之線道之該傳輸態同時在多個其餘線道上傳輸資料;及同步化該第一數 目之線道與該第二數目之線道。
100‧‧‧系統
101、101a-b、601a-b‧‧‧積體電路
102、102a-b、402、502、602a-b‧‧‧發射器
103、103a-b、403、503、603a-b‧‧‧接收器
104‧‧‧多線道串行鏈路
104a-b、404、504、604a-b‧‧‧串行鏈路
105、105a-b、705‧‧‧鏈路控制器
106a-d‧‧‧並行資料傳輸
200、300‧‧‧方法
201-204、301-305‧‧‧方塊
407a-c、507a-c、607a-f‧‧‧線道
708‧‧‧處理資源
709‧‧‧記憶體資源
710‧‧‧建立模組
711‧‧‧改變模組
712‧‧‧同步化模組
713‧‧‧指示模組
附圖例示此處描述之該等原理之各種實施例及係為該說明書之一部分。該等例示實施例並非限制申請專利範圍各項之範圍。
圖1為依據此處描述之該等原理之一個實施例管理一多線道串行鏈路之系統之一略圖。
圖2為依據此處描述之該等原理之一個實施例管理一多線道串行鏈路之方法之一流程圖。
圖3為依據此處描述之該等原理之一個實施例管理一多線道串行鏈路之另一方法之一流程圖。
圖4為依據此處描述之該等原理之一個實施例增加多個線道之系統之一略圖。
圖5為依據此處描述之該等原理之一個實施例去除多個線道之系統之一略圖。
圖6為依據此處描述之該等原理之一個實施例管理多個多線道串行鏈路之系統之一略圖。
圖7為依據此處描述之該等原理之一個實施例管理一多線道串行鏈路之鏈路控制器之一略圖。
各幅圖式間相同的元件符號標示相似的但非必要相同的元件。
較佳實施例之詳細說明
如前文描述,企業、機構組織、及其它使用者可 能仰賴鏈路之效能以在多個計算裝置間或單一計算裝置上之多個組件間傳輸資料。有多型鏈路可用以傳輸資料。舉例言之,一串行鏈路可透過一通訊通道循序地傳輸資料。一串行鏈路可提供可靠的具成本效益的及低功率的資料傳輸。於另一個實施例中,一並行鏈路可透過多個並行通訊通道而同時傳輸資料。企業、機構組織、及其它使用者可視需要使用串行鏈路及並行鏈路。於若干實施例中,企業、機構組織、及其它使用者可使用串行鏈路及並行鏈路之組合以傳輸資料。舉例言之,一企業可使用一串行化器/解串行化器(SERDES)裝置以將並行資料轉換成串行資料,或反之亦然。於此一實施例中,該SERDES裝置可輔助使用串行鏈路以傳輸並行資料。如此可減少連接接腳數目及可減少傳輸組件數量。一傳輸組件可包括導線、光纖、及自由空間通訊等其它傳輸組件。如以每單位電力傳輸之位元指示,此種鏈路可具有良好功率效率。一SERDES裝置可用以在低功率通訊系統提供高位準頻寬。
針對某些應用,頻寬之使用可能隨時間之推移而改變,若頻寬隨時提供於高位準,則功率效率可能被犧牲。據此,於若干實施例中,一串行鏈路可為一多線道鏈路,表示多個線道用以傳輸串行資料。在一串行鏈路中之該等線道可被關閉或增加,使得一使用者可選擇多線道藉此以傳輸資料。如此藉由許可更多的或更少的線道用於傳輸可提供用於傳輸之頻寬的彈性。但雖然此等多線道串行鏈路可能有利,但鏈路之若干特性可能減低其效果。
舉例言之,由此等串行鏈路鏈接的該等計算裝置或組件間之介面可通過一訓練週期以支援用以傳輸資料之該等多個線道之修改。此種訓練可包括調整時鐘,發送及接收傳輸樣式等其它線道建立程序。在此一訓練週期期間,鏈路中之全部線道皆已關閉。如此可能導致較不滿意的經驗。舉例言之,若決定使用更多個串行線道,則在該鏈路中之全部線道皆被關閉,使得欲增加的線道可經「訓練」。據此,只當系統需要增加頻寬時,既有頻寬喪失,及通訊延遲增加。
據此,本文揭示描述管理一多線道串行鏈路之系統及方法。更明確言之,本文揭示許可一多線道串行鏈路提供增加的頻寬而無頻寬週期的縮短,原因在於用在一串行鏈路之線道數目係經調整故。本文揭示該訓練功能與一多線道串行鏈路之該等線道之一資料傳輸功能分開。更明確言之,此處揭示之系統及方法許可目前正在發送資料之線道繼續發送資料,即使被增加的或被去除的其它線道正在被組配亦復如此。一旦欲增加的線道經「訓練」或欲去除的線道經關閉,進行全部線道之簡單同步化。此種同步化可能導致頻寬縮小之一週期縮短。
本文揭示描述管理一多線道串行鏈路之方法。該方法可包括橫跨一第一數目之線道在多個積體電路間建立一串行鏈路。該第一數目之線道為在該串行鏈路上之多個可用線道之一子集。該方法也可包括選擇以改變一第二數目之線道之一傳輸態。該第二數目之線道為該等可用線道 之一子集。該方法也可包括改變該第二數目之線道之該傳輸態,同時在多個其餘線道上傳輸資料。該方法也可包括同步化該第一數目之線道及該第二數目之線道。
本文揭示描述管理一多線道串行鏈路之系統。該系統可包括一處理器及通訊式耦接至該處理器之記憶體。該系統也可包括一控制器。該鏈路控制器可包括一建立模組以橫跨一第一數目之線道在多個積體電路間建立一串行鏈路。該第一數目之線道包含在該串行鏈路上之多個可用線道之一子集。該鏈路控制器可包括一改變模組以改變一第二數目之線道之一傳輸態同時在多個其餘線道上傳輸資料。該等其餘線道包含該等可用線道之一子集。該鏈路控制器可包括一同步化模組以在改變該等第二數目之線道線道之該傳輸態之後同步化該第一數目之線道。
本文揭示描述管理一多線道串行鏈路之電腦程式產品。該電腦程式產品可包括一電腦可讀取儲存媒體其可包括以該媒體具體實施之電腦有用的程式碼。該電腦有用的程式碼可包括電腦有用的程式碼以當由一處理器執行時橫跨一第一數目之線道在多個積體電路間建立一第一串行鏈路。該第一數目之線道可包括在該串行鏈路上之多個可用線道之一子集。該電腦有用的程式碼可包括電腦有用的程式碼以當由一處理器執行時選擇以改變一第二數目之線道之一傳輸態。該第二數目之線道包含該等可用線道中之至少一者。該電腦有用的程式碼可包括電腦有用的程式碼以當由一處理器執行時改變該第二數目之線道之該傳輸 態同時在一第一數目之其餘線道上傳輸資料。該電腦有用的程式碼可包括電腦有用的程式碼以當由一處理器執行時同步化該第一數目之線道與該第二數目之線道用於資料傳輸。
此處描述之系統及方法藉由在傳輸期間快速地調整所提供的頻寬而不催毀目前可用頻寬而可能有利。如此許可彈性管理發射功率,同時減低由於調整結果所造成的任何效能衝擊。
如於本說明書中及於隨附之申請專利範圍中使用,「線道」一詞可指沿一串行鏈路之一通訊途徑。舉例言之,一串行鏈路可包括用以串行地傳輸資料之多個線道。
又,如於本說明書中及於隨附之申請專利範圍中使用,「傳輸態」一詞可指是否存在有一線道以傳輸資料。舉例言之,「傳輸作用態」可指目前正在多個計算裝置間或單一計算裝置之多個組件間傳輸資料之一串行鏈路之一線道。藉由比較,一「休眠傳輸態」可指並非目前正在多個計算裝置間或單一計算裝置上之多個組件間傳輸資料之一串行鏈路之一線道。
又復,如於本說明書中及於隨附之申請專利範圍中使用,「子集」或類似術語一詞可包括在一群組內部之全部或部分元體。舉例言之,得自共有8線道之一串行鏈路之線道之一子集可包括任何數目之線道,至多且含8線道。
又,如於本說明書中及於隨附之申請專利範圍中使用,「多個」一詞或類似術語可包括任何正整數包括1至 無線大;零並非一數目,反而係不存在有一數目。
於後文詳細說明部分中,為了解釋目的,陳述無數特定細節以供徹底瞭解本系統及方法。但熟諳技藝人士顯然易知可無此等特定細節而實施本裝置、系統、及方法。說明書中述及「一實施例」一詞或類似術語可包括表示一所描述的特定特性件、結構、或特性係含括於至少該一個實施例中,但非必要於其它實施例中。
現在轉向參考附圖,圖1為依據此處描述之該等原理之一個實施例管理一多線道串行鏈路(104)之系統(100)之一略圖。如前文描述,多個計算裝置或單一計算裝置內部之多個組件可橫跨一鏈路在彼此間傳輸資料。計算裝置之實施例可包括膝上型電腦、桌上型電腦、智慧型電話、個人數位助理器、平板等其它計算裝置。組件之實施例包括輸入/輸出裝置、輸入/輸出控制器及記憶體裝置等其它積體電路。舉例言之,該鏈路許可一輸入/輸出裝置以傳輸資料至及自一輸入/輸出裝置控制器。為求簡明,如圖1描繪之該系統(100)指示在多個積體電路(101a、101b)間之一資料傳輸。
為了傳輸資料,各個積體電路(101)可包括一發射器(102)及一接收器(103)。舉例言之,在第一積體電路(101a)上之一第一發射器(102a)可橫跨一第一串行鏈路(104a)發射資料給在第二積體電路(101b)上之一第二接收器(103b)。同理,在第二積體電路(101b)上之一第二發射器(102b)可橫跨一第二串行鏈路(104b)發射資料給在第一積 體電路(101a)上之一第一接收器(103a)。雖然圖1描繪了單一第一串行鏈路(104a)及單一第二串行鏈路(104b),但串行鏈路(104)可包括任何數目之線道。換言之,串行鏈路(104)並非指示一特定數目之線道,反而係指該等積體電路(101)間之通訊路徑。
如前文指示,於若干實施例中,在第一積體電路(101a)與第二積體電路(101b)間可建立一SerDes鏈路。於此一實施例中,該第一積體電路(101a)及第二積體電路(101b)可包括SerDes組件。舉例言之,該第一積體電路(101a)可接收多個並行資料傳輸(106a)。於此一實施例中,該積體電路(101a)可接收該等並行資料傳輸(106a),串行化之,及橫跨該第一串行鏈路(104a)傳輸。第二積體電路(101b)可接收該串行化資料,及可將該資料解串行化成多個並行資料傳輸(106b)。
同理,第二串行鏈路(104b)可為一SerDes鏈路。舉例言之,第二積體電路(101b)可接收多個並行資料傳輸(106c)。於此一實施例中,該第二積體電路(101b)可接收該等並行資料傳輸(106c),串行化之,及橫跨該第二串行鏈路(104b)傳輸。第一積體電路(101b)可接收該串行資料傳輸,及可將該資料解串行化成多個並行資料傳輸(106d)。要言之,串行鏈路(104)可允許並行資料串流之串行傳輸。一串行鏈路(104)使用之有利之處在於其提供了針對傳輸資料之一低成本選項。橫跨串行鏈路(104)也可以是個低成本選項,原因在於通訊接腳及導線之數目可減少之故。
該系統(100)也可包括管理該等串行鏈路(104)之多個鏈路控制器(105)。概略言之,該等鏈路控制器(105)可包含一電腦可讀取媒體、一電腦可讀取儲存媒體、或一非過渡電腦可讀取媒體等。於本文件之脈絡中,一電腦可讀取儲存媒體可為任何具體有形媒體,其可含有或儲存一程式以供由一指令執行系統、設備、或裝置使用或連結使用。於另一個實施例中,一電腦可讀取儲存媒體可為任何非過渡媒體其可含有或儲存一程式以供由一指令執行系統、設備、或裝置使用或連結使用。
該等鏈路控制器(105)可攜載不同的串行鏈路(104)管理功能。舉例言之,鏈路控制器(105a、105b)可在該等積體電路(101a、101b)間建立一串行鏈路(104)。此種建立可包括通訊取樣率、發送傳輸樣式、對齊信號、對齊位元、及執行移交操作等其它初始化程序。舉例言之,該第一鏈路控制器(105a)可接收一指示四線道之該第一串行鏈路(104a)將用以發射資料。據此,一第一鏈路控制器(105a)及一第二鏈路控制器(105b)可具現多項操作以建立該四線道第一串行鏈路(104a)。
同理,該第二鏈路控制器(1o5b)可接收一指示四線道之該第二串行鏈路(104b)將用以發射資料。據此,該第二鏈路控制器(105b)及該第一鏈路控制器(105a)可具現多項操作以建立該四線道第二串行鏈路(104b)。
該等鏈路控制器(105a、105b)可選擇改變一串行鏈路(104)中之多個線道之該等發射狀態。舉例言之,該等 鏈路控制器(105a、105b)可接收一指示可能需要增加頻寬以輔助資料之傳輸。據此,該等鏈路控制器(105a、105b)可選擇一串行鏈路(104)的多少個及哪些線道可增加至該等既有發射線道以輔助增加之資料傳輸。同理根據資料交通量之減少,該等鏈路控制器(105a、105b)可接收一指示減少頻寬的使用。據此,該等鏈路控制器(105a、105b)可選擇一串行鏈路(104)的多少個線道及哪些線道可被關閉以節電及減少通訊頻寬的使用。於二實施例中,根據接收的指示,該等鏈路控制器(105a、105b)可改變該串行鏈路(104)的多個線道之發射狀態。
增加及移除線道之數個實施例給定如下。於一個實施例中,該第一串行鏈路(104a)可包括沿四條線道之主動傳輸自該第一積體電路(101a)至該第二積體電路(101b)。一第一鏈路控制器(105a)可接收一指示需要額外頻寬以因應資料傳輸流量的增加。據此該第一鏈路控制器(105a)可選擇使用另外四線道之該第一串行鏈路(104a)以協助增加的交通流量。然後該第一鏈路控制器(105a)可增加額外線道。增加額外線道可包括組配額外線道以傳輸資料。此種組配可包括通訊取樣率、發送傳輸樣式、對齊信號、對齊位元、及執行移交操作等其它初始化程序。於此一實施例中,該等四條先前已在作用態之線道可繼續傳輸資料,不因額外線道之「訓練」而被中斷。當該等額外四線道完成「訓練」之後,該鏈路控制器(105a)可暫時中斷該第一串行鏈路(104a)之全部線道以同步化該等線道用於同時資料傳輸。增 加作用態線道之進一步細節將連結圖4給定如下。
於另一個實施例中,該第一串行鏈路(104a)可包括沿八條線道之主動傳輸自該第一積體電路(101a)至該第二積體電路(101b)。該第一鏈路控制器(105a)可接收一指示面對資料傳輸交通流量的減少,需要縮小頻寬以節電。據此該第一鏈路控制器(105a)可選擇去除四線道以協助頻寬需要的減少。然後該第一鏈路控制器(105a)可去除線道。去除線道可包括執行多項操作以關閉在多條線道上之傳輸。於此一實施例中,該等四條先前已在作用態之線道將維持作用態,可繼續傳輸資料,不因欲去除線道之「關閉」而被中斷。當該等四線道完成「關閉」階段時,該第一鏈路控制器(105a)可暫時中斷該第一串行鏈路(104a)之全部線道以同步化該等線道用於資料傳輸。有關增加作用態線道之進一步細節將連結圖5給定如下。雖然特別述及第一鏈路控制器(105a)自該第一串行鏈路(104a)增加或去除線道,但該第二鏈路控制器(105b)可類似地自該第二串行鏈路(104b)增加或去除線道。
可執行前文描述之功能的一鏈路控制器(105)可能有利在於其提供調整資料在其上傳輸的線道量之彈性,其可能導致更有效地使用一串行鏈路(104),同時皆提供可靠的低成本的通訊。再者,在既有線道上發射資料同時增減線道數目的容量,減少了頻寬損耗,原因在於資料在多條線上同時傳輸,而在此週期期間並非全部線皆被關閉。
圖2為依據此處描述原理之一個實施例管理多線 道串行鏈路(圖1,104)之一方法(200)之流程圖。該方法(200)可包括橫跨一第一數目之線道,在多個積體電路(圖1,101)間建立(方塊201)一串行鏈路(圖1,104)。該第一數目之線道可為串行鏈路(圖1,104)之多個可用線道之一子集。舉例言之,串行鏈路(圖1,104)可具有容量橫跨8傳輸線道發射資料。於此一實施例中,該鏈路控制器(圖1,105)可設置該等線道中之四者以從該第一積體電路(圖1,101a)發射資料至該第二積體電路(圖1,101b)。如此處使用,一子集之線道可包括任何數量之線道高達且含括可用線道之任何數目。舉例言之,若一串行鏈路(圖1,104)具有8可用線道以在其上發射資料,則該子集可包括高達且含括8線道之任何數目之線道。
橫跨一串行鏈路(圖1,104)之第一數目之線道在多個積體電路(圖1,101)間建立(方塊201)一串行鏈路可包括執行多項操作以建立該串行鏈路(圖1,104)。舉例言之,一鏈路控制器(圖1,105)可發送元資料或其它資料以建立(方塊201)該串行鏈路(圖1,104)。此等資訊之實施例包括時鐘資訊、傳輸樣式、位元及位元對齊資訊、信號對齊資訊、信用資訊、所在位置驗證資訊、ACK及NACK訊息、及移交操作等其它初始化資訊。
該方法(200)可包括選擇(方塊202)以改變一第二數目之線道的發射態。該第二數目之線道可為串行鏈路(圖1,104)之可用線道之一子集。改變該發射態可包括在該串行鏈路(圖1,104)之多個線道上致動資料傳輸。改變該發射 態也可包括在該串行鏈路(圖1,104)之多個線道上關閉資料傳輸。舉例言之,容後詳述,該鏈路控制器(圖1,105)可接收在該等積體電路(圖1,101)間之資料交通流量即將增加之一指示。據此,該鏈路控制器(圖1,105)可選擇致動多個額外線道以協助該資料交通流量之即將增加。於另一實施例中,該鏈路控制器可接收在該等積體電路(圖1,101)間之資料交通流量即將減少之一指示。於此一實施例中,該鏈路控制器(圖1,105)可選擇關閉多個線道以節省電力消耗及增加頻寬效率。
基於該項選擇,可改變(方塊203)第二數目之線道之發射態。當第二數目之線道之發射態被改變(方塊203)時,在其餘線道上之資料傳輸可繼續。如此處使用,其餘線道可指其發射態欲被保留之發射線道。舉例言之,若資料初始欲橫跨5發射線道發射,及該等發射線道中之兩者被去除,則其餘線道可指去除該等二線道後之該等三線道。同理,若資料初始欲橫跨4發射線道發射,及欲增加2發射線道,則其餘線道可指去除該等四線道。如此,雖然第二數目之線道之發射態被改變(方塊203),但可在其餘線道上繼繼資料傳輸。
改變該第二數目之線道之發射態可包括執行多項操作以設置該第二數目之線道。換言之,該第二數目之線道之發射態可從休眠態改成作用態。如前文描述,此等操作可包括發送元資料或其它資料以設置一線道。此等資訊之實施例包括時鐘資訊、傳輸樣式、位元及位元對齊資 訊、信號對齊資訊、信用資訊、所在位置驗證資訊、ACK及NACK訊息、及移交操作等其它初始化資訊。
改變該第二數目之線道之發射態可包括執行多項操作以關閉該第二數目之線道。於此一實施例中,該第二數目之線道之發射態可從作用態改成休眠態。
當在其餘線道上發射資料之同時改變(方塊203)該第二數目之線道之發射態可能有利在於維持某個量的頻寬同時調整該第二數目之線道之發射態。據此,避免了沿該串行鏈路(圖1,104)全然喪失了頻寬,其可減低改變發射線道數目之衝擊。
該方法(200)可包括同步化(方塊204)該第一數目之線道及該第二數目之線道。同步化(方塊204)該第一數目之線道及該第二數目之線道可包括對齊用於資料傳輸之線道。於若干實施例中,在接收一指示該第二數目之線道之發射態已經改變之後,該等線道可經同步化。舉例言之,在已經執行多項操作以1)設置多個線道,2)去除多個線道,或其組合之後,該第一數目之線道及該第二數目之線道可暫時地中斷以對齊橫跨該等線道之傳輸。於此暫時中斷期間,訓練樣式可傳送橫跨該等線道,及可發現相對彼此對齊。一旦已經完成此等及其它同步操作時,該等線道可重新啟用於資料發射。雖然於同步期間全部線道被暫時地中斷可能導致頻寬的縮小,但比起全部線道之完全關閉,同步期間之該中斷可能導致頻寬之較不顯著下降,及頻寬之總損失可歷經遠更短時間。
如此處描述之方法(200)可能有利之處在於其許可藉由根據預期之資料交通流量等因素而選擇性地改變一串行鏈路(圖1,104)之線道數目而彈性進行資料管理。再者,當其它線道之發射態正在改變中,維持在多個線道上之通訊可減低改變線道對效能之衝擊。
圖3為依據此處描述之該等原理之一個實施例,管理一多線道串行鏈路(圖1,104)之另一方法(300)之流程圖。該方法(300)可包括橫跨一第一數目之串行鏈路(圖1,104)之線道,在多個積體電路(圖1,101)間建立(方塊301)一串行鏈路(圖1,104)。此點可如連結圖2之描述進行。該方法(300)可包括選擇(方塊302)以增減一第二數目之線道。舉例言之,如前文描述,一鏈路控制器(圖1,105)可應答於覺察該等積體電路(圖1,101)間之資料交通流量增加而選擇增加線道之一數目。相反地,應答於覺察該等積體電路(圖1,101)間之資料交通流量的減少,一鏈路控制器(圖1,105)可選擇去除線道之一數目。應答於資料交通流量的減少而去除線道之一數目藉由在較少線道上發射可節電。
若欲增加該第二數目之線道(方塊302,決定ADD),則可執行(方塊304)設置第二數目之線道之多項操作。於此一實施例中,該第二數目之線道可為當選擇增加時的休眠線道,表示先前並無資料在此等線道上傳輸。此等資訊之實施例包括時鐘資訊、傳輸樣式、位元及位元對齊資訊、信號對齊資訊、信用資訊、所在位置驗證資訊、ACK及NACK訊息、及移交操作等其它初始化資訊。當執 行(方塊304)多項操作以設置第二數目之線道時,資料發射仍可在其餘線道上繼續。換言之,其上建立(方塊301)一串行鏈路(圖1,104)的該第一數目之線道可繼續發射資料。
藉由比較,若欲去除該第二數目之線道(方塊302,決定REMOVE),則可執行(方塊303)關閉第二數目之線道之多項操作。於此一實施例中,當選擇欲被去除時,該第二數目之線道可為作用態線道,表示資料正在此等線道上積極傳輸。當執行(方塊303)關閉第二數目之線道之多項操作時,資料發射仍可在其餘線道上繼續。換言之,在執行(方塊303)此等操作之後其上將繼續傳輸資料之第一線道之一數目仍可繼續發射資料。該方法(300)可包括同步化(方塊305)該等線道用於資料發射。此點可如連結圖2之描述進行。
圖4為依據此處描述之該等原理之一個實施例用以增加線道(407)之數目之一系統之略圖。如前文描述,一串行鏈路(404)可包括多個可用線道(407a)以自一發射器(402)發射資料至一接收器(403)。該等可用線道(407a)可指一串行鏈路(404)發射串行資訊之一容量。舉例言之,如圖4描繪,一串行鏈路(404)可具有容量以橫跨8可用線道(407a)發射資料。雖然圖4描繪具有8個可用線道(407a)之一串行鏈路(404),但串行鏈路(404)可由任何數目之可用線道(407a)組成。
如前文描述,如實箭頭指示,該發射器(402)與該接收器(403)間之一串行連結可透過一第一數目之線道 (407b)建立。該第一數目之線道(407b)可藉執行如此處描述之多項初始化操作而予設置。
於此一實施例中,該鏈路控制器(圖1,105)可接收資料交通流量即將增加之一指示。據此,該鏈路控制器(圖1,105)可選擇增加一第二數目之線道(407c),如虛箭頭指示。於此一實施例中,當第二數目之線道(407c)選擇被增加時可為休眠,表示在選擇增加線道之前,並無資料橫跨該等第二數目之線道(407c)在該發射器(402)與該接收器(403)間積極移轉。應答於資料交通流量即將增加之該指示,該鏈路控制器(圖1,105)可在該第二數目之線道(407c)上執行多項操作以建立沿此等線道(407c)之資料傳輸。於此時間期間,資料移轉可沿第一數目之線道(407b)繼續進行。換言之,當第二數目之線道(407c)正在被建立用於通訊時,沿該第一數目之線道(407b)之資料移轉可不被中斷。一旦建立該第二數目之線道(407c)之多項操作已經完成,該等第一數目之線道(407b)及該等第二數目之線道(407c)可被暫時中斷及同步化用於同時資料傳輸。在此同步化之後,該等第一數目之線道(407b)及該等第二數目之線道(407c)可被重新啟動及可繼續傳輸資料。
圖5為依據此處描述之該等原理之一個實施例用以去除線道(507)之數目之一系統之略圖。如前文描述,一串行鏈路(504)可包括多個可用線道(507a)以自一發射器(502)發射資料至一接收器(503)。該等可用線道(507a)可指一串行鏈路(504)發射串行資訊之一容量。舉例言之,如圖5 描繪,一串行鏈路(504)可具有容量以橫跨8可用線道(507a)發射資料。雖然圖5描繪具有8個可用線道(507a)之一串行鏈路(504),但串行鏈路(504)可由任何數目之可用線道(507a)組成。
如前文描述,該發射器(502)與該接收器(503)間之一串行連結可透過一第一數目之線道(507b)建立。如圖5描繪,於若干實施例中,該第一數目之線道(507b)可包括全部可用線道(507a)。該第一數目之線道(507b)可藉執行如此處描述之多項初始化操作而予設置。
於此一實施例中,該鏈路控制器(圖1,105)可接收資料交通流量即將減少之一指示。據此,該鏈路控制器(圖1,105)可選擇士除一第二數目之線道(507c),如虛箭頭指示。於此一實施例中,當第二數目之線道(507c)選擇被去除時可為作用態,表示在選擇去除線道之前,橫跨該等第二數目之線道(507c)在該發射器(502)與該接收器(503)間可有資料之積極移轉。應答於資料交通流量即將減少之該指示,該鏈路控制器(圖1,105)可在該第二數目之線道(507c)上執行多項操作以關閉沿此等線道(507c)之資料傳輸。於此時間期間,資料移轉可沿其餘線道繼續進行。該等其餘線道在圖5中之實箭頭指示。換言之,當第二數目之線道(507c)正在被關閉時,沿該其餘線道之資料移轉可不被中斷。一旦關閉該第二數目之線道(507c)之多項操作已經完成,該等第一數目之線道(507b)及該等第二數目之線道(507c)可被暫時中斷及同步化用於同時資料傳輸。在此同步化之後, 該等其餘線道可被重新啟動及可繼續傳輸資料。
圖6為依據此處描述之該等原理之一個實施例用以管理多個多線道串行鏈路(604)之一系統之略圖。於若干實施例中,積體電路(601)可運用多個串行鏈路(604)在彼此間傳輸資料。舉例言之,資料可跨越該第一串行鏈路(604a)自該第一積體電路(601a)傳輸及由該第二積體電路(601b)接收。同理,資料可跨越該第二串行鏈路(604b)自該第二積體電路(601b)傳輸及由該第一積體電路(601a)接收。如前文描述,各個串行鏈路(604)可由多個可用線道(607a、607d)及其上初始建立串行通訊之多個線道(607b、607e)組成。各個串行鏈路(604)也可包括多個線道(607c、607f)其發射態將從休眠轉成作用態,從作用態轉成休眠,或其組合。於若干實施例中,於該第一串行鏈路(604a)中之線道(607a、607b、607c)之數目與於該第一串行鏈路中之線道(607d、607e、607f)之數目可不同。例如,該第一串行鏈路(604a)可具有一第一數目之可用線道(607a)及該第二串行鏈路(604b)可具有一第二數目之可用線道(607d)。該第一數目之可用線道(607a)與該第二數目之可用線道(607d)可彼此相異。
同理,該第一串行鏈路(604a)可具有於其上初始建立串行通訊之一第一數目之線道(607b),及該第二串行鏈路(604b)可具有於其上初始建立串行通訊之一第三數目之線道(607e)。該第一數目之線道(607b)與該第三數目之線道(607e)可彼此相異。又更進一步,該第一串行鏈路(604a)可 具有於其傳輸態欲改變之一第二數目之線道(607c),及該第二串行鏈路(604b)可具有於其傳輸態欲改變之一第四數目之線道(607f)。該第二數目之線道(607b)與該第四數目之線道(607f)可彼此相異。雖然圖6描繪特定數目之不同型線道(607),但依據此處描述之該等原理任何數目之任何型別的線道(607)皆可實作。又復,雖然圖6描繪增加一數目之線道,但在該第一積體電路(601a)與該第二積體電路(601b)間於任一方向皆可具現線道之增加及線道之去除的任一項組合。舉例言之,線道可橫跨該第一串行鏈路(604a)增加,及線道可橫跨該第二串行鏈路(604b)去除。
許可在相反方向之多個串行鏈路(604)可輔助在兩個積體電路(601)之資料之發射與接收。再者,許可不同數目之線道(607)用在任一方向可能有利,原因在於其許可該通訊系統(圖1,100)之額外彈性及客製化。
圖7為依據此處描述之該等原理之一個實施例用以管理多個多線道串行鏈路(圖1,104)之一鏈路控制器(705)之略圖。該鏈路控制器(705)可包括該硬體架構以取回該可執行碼及執行該可執行碼。依據此處描述本說明書之該等方法,該可執行碼當由該鏈路控制器(705)執行時使得該鏈路控制器(705)具現至少管理多個多線道串行鏈路(圖1,104)之該功能。於執行碼之過程中,該鏈路控制器(705)可接收自硬體單元之輸入,及提供輸出給多個其餘硬體單元。
於此一實施例中,該鏈路控制器(705)可包括處理資源(708)其係與記憶體資源(709)通訊。處理資源(708) 可包括至少一個處理器及其它資源用以處理經規劃之指令。該等記憶體資源(709)通常表示能夠儲存資料諸如經規劃之指令或由鏈路控制器(705)使用的資料結構之任何記憶體。顯示儲存於該等記憶體資源(709)之該等經規劃之指令可包括一建立模組(710)、一改變模組(711)、一同步模組(712)、及一指示模組(713)。
該等記憶體資源(709)包括一電腦可讀取儲存媒體,其含有電腦可讀取程式碼以使得工作欲藉該等處理資源(708)執行。該電腦可讀取儲存媒體可為具體有形及/或實體儲存媒體。該電腦可讀取儲存媒體可為非為傳輸儲存媒體之任何適當儲存媒體。電腦可讀取儲存媒體型別之一非排它列表包括非依電性記憶體、依電性記憶體、隨機存取記憶體、唯寫記憶體、快閃記憶體、可電氣抹除可規劃唯讀記憶體、或記憶體型別、或其組合。
該建立模組(710)表示經規劃指令,其當執行時使得該等處理資源(708)橫跨一第一數目之線道(圖4,407b)在多個積體電路(圖1,101)間建立一串行鏈路(圖1,104)。該第一數目之線道(圖4,407b)可為在該串行鏈路(圖1,104)上的多個可用線道(圖4,407a)之一子集。該改變模組(711)表示經規劃指令,其當執行時使得該等處理資源(708)當在多個其餘線道上發射資料時改變一第二數目之線道(圖4,407c)之發射態。該第二數目之線道(圖4,407c)可為該等可用線道(圖4,407a)之一子集。該同步模組(712)表示經規劃指令,其當執行時使得改變該第二數目之線道(圖4,407c) 之發射態之後,該等處理資源(708)同步化該第一數目之線道(圖4,407b)與第二數目之線道(圖4,407c)。該指示模組(713)表示經規劃指令,其當執行時使得該等處理資源(708)指示何時改變該第二數目之線道(圖4,407c)之發射態。
又,該等記憶體資源(709)可為一安裝包之一部分。應答於安裝該安裝包,該等記憶體資源(709)之該等經規劃指令可自該安裝包的來源下載,諸如可攜式媒體、伺服器、遠端網路位置、另一位置、或其組合。與此處描述之該等原理可相容之可攜式記憶體媒體包括DVD、CD、快閃記憶體、可攜式碟片、磁碟、光碟、其它形式之可攜式記憶體、或其組合。於其它實施例中,該等經規劃指令係已經安裝。此處,該等記憶體資源可包括整合記憶體諸如硬碟機、固態硬碟機等。
於若干實施例中,該等處理資源(708)及該等記憶體資源(709)係位在同一個實體組件內部,諸如伺服器或網路組件。該等記憶體資源(709)可為實體組件之主記憶體的部分、快取記憶體、暫存器、非依電性記憶體、或在該實體組件之記憶體階層它處。另外,該等記憶體資源(709)可與該等處理資源(708)透過一網路通訊。又,該等資料結構諸如存庫可從一遠端位置透過一網路連結存取,同時該等經規劃指令係位在本地。如此,該鏈路控制器(705)可具現在一使用者裝置上、一伺服器上、一伺服器之集合上、或其組合。
本系統及方法之面向於此處係依據此處描述之 該等原理之實施例參考方法、設備(系統)及電腦程式產品之流程圖例示及/或方塊圖描述。該等流程圖例示及方塊圖中之各個方塊、及該等流程圖例示及方塊圖中之方塊的組合可藉電腦可使用的程式碼具現。該電腦可使用的程式碼可提供給一通用電腦、一特用電腦、或其它可規劃資料處理裝置之一處理器以製造一機器,使得該電腦可使用的程式碼,當例如透過該等處理資源(708)或其它可規劃資料處理裝置執行時,具現在流程圖及/或方塊圖之一方塊或多方塊中載明的功能或動作。於一個實施例中,該電腦可使用的程式碼可在一電腦可讀取儲存媒體內部具體實施;該電腦可讀取儲存媒體係為電腦程式產品之部件。於一個實施例中,該電腦可讀取儲存媒體為一非過渡電腦可讀取媒體。
管理一多線道串行鏈路(圖1,104)之方法及系統可具有多項優點,包括:(1)藉許可增加或去除多個線道(圖4,407)而提供通訊上之彈性;(2)當調整線道(圖4,407)之數目時出現效能衝擊減低;(3)提供一低成本通訊系統;及(4)提供一低功耗通訊系統。
前文詳細說明部分已經呈現以例示及描述此處描述之該等原理之實施例。本詳細說明部分絕非意圖為排它性或限制此等原理至所揭示之任何精準形式。鑑於前文教示可做出許多修改及變化。
200‧‧‧方法
201-204‧‧‧方塊

Claims (15)

  1. 一種管理一多線道串行鏈路之方法,該方法包含:橫跨一第一數目之線道在多個積體電路間建立一串行鏈路,其中該第一數目之線道包含在該串行鏈路上之多個可用線道之一子集;選擇以改變一第二數目之線道之一傳輸態,其中該第二數目之線道包含該等可用線道之一子集;改變該第二數目之線道之該傳輸態同時在多個其餘線道上傳輸資料;及同步化該第一數目之線道與該第二數目之線道。
  2. 如請求項1之方法,其中該串行鏈路為一串行化器/解串行化器(SERDES)鏈路。
  3. 如請求項1之方法,其中改變該第二數目之線道之該傳輸態包含執行多個操作以建置該第二數目之線道。
  4. 如請求項1之方法,其中改變該第二數目之線道之該傳輸態包含執行多個操作以關閉該第二數目之線道。
  5. 如請求項1之方法,其中改變該第二數目之線道之該傳輸態包含:將該第二數目之線道自一休眠態改變至一作用態、將該第二數目之線道自一作用態改變至一休眠態,或其組合。
  6. 如請求項1之方法,其中同步化該第一數目之線道與該第二數目之線道係在接收該第二數目之線道之該傳輸態已經被改變之一指示後執行。
  7. 一種管理一多線道串行鏈路之系統,該系統包含:一處理器;通訊式耦接至該處理器之記憶體;及一鏈路控制器,該鏈路控制器包含:一建立模組,以橫跨一第一數目之線道在多個積體電路間建立一串行鏈路,其中該第一數目之線道包含在該串行鏈路上之多個可用線道之一子集;一改變模組,以改變該等多個可用線道之一子集之一傳輸態同時在多個其餘線道上傳輸資料,其中該等其餘線道包含該等可用線道之一子集;及一同步化模組,以在改變該等多個可用線道之該子集之該傳輸態之後同步化該可用數目之線道。
  8. 如請求項7之系統,其中該串行鏈路為一串行化器/解串行化器(SERDES)鏈路及其中該鏈路控制器為一SERDES控制器。
  9. 如請求項7之系統,其中一旦選擇後該等第二數目之線道為休眠。
  10. 如請求項7之系統,其中一旦選擇後該等第二數目之線道為作用態。
  11. 如請求項7之系統,其中該鏈路控制器進一步包含一指示模組以指示何時改變該第二數目之線道之該傳輸態。
  12. 一種管理一多線道串行鏈路之電腦程式產品,該電腦程式產品包含:一電腦可讀取儲存媒體,其包含以該媒體收錄之電 腦可用程式碼,該電腦可用程式碼包含:電腦可用程式碼以當由一處理器執行時橫跨一第一數目之線道在多個積體電路間建立一第一串行鏈路,其中該第一數目之線道包含在該串行鏈路上之多個可用線道之一子集;電腦可用程式碼以當由一處理器執行時選擇以改變一第二數目之線道之一傳輸態,其中該第二數目之線道包含該等可用線道中之至少一者;電腦可用程式碼以當由一處理器執行時改變該第二數目之線道之該傳輸態同時在一第一數目之其餘線道上傳輸資料;及電腦可用程式碼以當由一處理器執行時同步化該第一數目之線道與該第二數目之線道用於資料傳輸。
  13. 如請求項12之產品,其中該串行鏈路為一串行化器/解串行化器(SERDES)鏈路。
  14. 如請求項12之產品,其進一步包含:電腦可用程式碼以當由一處理器執行時橫跨一第三數目之線道在多個積體電路間建立一第二串行鏈路,其中該第二數目之線道包含在該第二串行鏈路上之多個可用線道之一子集;電腦可用程式碼以當由一處理器執行時選擇以改變一第四數目之線道之一傳輸態,其中該第四數目之線道包含在該第二串行鏈路上之該等多個可用線道之一 子集;電腦可用程式碼以當由一處理器執行時改變該第四數目之線道之該傳輸態同時在該第二數目之其餘線道上傳輸資料;及電腦可用程式碼以當由一處理器執行時同步化該第三數目之線道與該第四數目之線道。
  15. 如請求項14之產品,其中該第二串行鏈路以該第一串行鏈路之一相反方向發射資料,及其中該第四數目之線道係少於或多於該第二數目之線道。
TW103144958A 2014-01-28 2014-12-23 用以管理多線道串行鏈路之方法、系統及電腦程式產品 TWI550410B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/013419 WO2015116037A1 (en) 2014-01-28 2014-01-28 Managing a multi-lane serial link

Publications (2)

Publication Number Publication Date
TW201535129A TW201535129A (zh) 2015-09-16
TWI550410B true TWI550410B (zh) 2016-09-21

Family

ID=53757451

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103144958A TWI550410B (zh) 2014-01-28 2014-12-23 用以管理多線道串行鏈路之方法、系統及電腦程式產品

Country Status (3)

Country Link
US (1) US10191884B2 (zh)
TW (1) TWI550410B (zh)
WO (1) WO2015116037A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150213850A1 (en) * 2014-01-24 2015-07-30 Qualcomm Incorporated Serial data transmission for dynamic random access memory (dram) interfaces
US10243646B2 (en) * 2015-08-17 2019-03-26 The Mitre Corporation Performance-based link management communications
US20180070312A1 (en) * 2016-09-08 2018-03-08 Mediatek Inc. Wireless communication method and system
CN111510996B (zh) * 2019-01-30 2024-01-09 瑞昱半导体股份有限公司 无线通讯电路以及控制无线通讯电路的方法
US20220247652A1 (en) * 2021-01-29 2022-08-04 Marvell Asia Pte Ltd Link-quality estimation and anomaly detection in high-speed wireline receivers

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200538939A (en) * 2004-05-21 2005-12-01 Intel Corp A method for identifying bad lanes and exchanging width capabilities of two csi agents connected across a link
TW200836509A (en) * 2007-02-28 2008-09-01 Finisar Corp Multi-mode integrated circuit for use in optoelectronic devices
US20110173352A1 (en) * 2010-01-13 2011-07-14 Mellanox Technologies Ltd Power Reduction on Idle Communication Lanes
US20120230455A1 (en) * 2011-03-09 2012-09-13 Analog Devices, Inc. Apparatus and method for deskewing serial data transmissions

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2819072B1 (fr) * 2001-01-02 2003-03-28 Cit Alcatel Procede de synchronisation de donnees sur une liaison serie
US8112655B2 (en) 2005-04-21 2012-02-07 Violin Memory, Inc. Mesosynchronous data bus apparatus and method of data transmission
KR100818298B1 (ko) * 2005-12-08 2008-03-31 한국전자통신연구원 가변 시리얼 정합 방식의 메모리 시스템 및 그 메모리액세스 방법
US8532139B2 (en) 2007-09-21 2013-09-10 Broadcom Corporation Method and system for indicating a transition in rate and/or power consumption utilizing a distinct physical pattern on one or more idle channel(s)
US7894537B2 (en) 2007-10-01 2011-02-22 Lsi Corporation Adaptive data alignment
US8307265B2 (en) * 2009-03-09 2012-11-06 Intel Corporation Interconnection techniques
US8208467B2 (en) 2009-06-16 2012-06-26 Oracle America, Inc. Method and apparatus for modulating the width of a high-speed link
US8832336B2 (en) 2010-01-30 2014-09-09 Mosys, Inc. Reducing latency in serializer-deserializer links
JP6010908B2 (ja) 2012-01-06 2016-10-19 富士ゼロックス株式会社 送受信システム及びプログラム
US9672910B2 (en) * 2013-04-30 2017-06-06 International Business Machines Corporation Memory architecture for storing data in a plurality of memory chips

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200538939A (en) * 2004-05-21 2005-12-01 Intel Corp A method for identifying bad lanes and exchanging width capabilities of two csi agents connected across a link
TW200836509A (en) * 2007-02-28 2008-09-01 Finisar Corp Multi-mode integrated circuit for use in optoelectronic devices
US20110173352A1 (en) * 2010-01-13 2011-07-14 Mellanox Technologies Ltd Power Reduction on Idle Communication Lanes
US20120230455A1 (en) * 2011-03-09 2012-09-13 Analog Devices, Inc. Apparatus and method for deskewing serial data transmissions

Also Published As

Publication number Publication date
US20160328356A1 (en) 2016-11-10
US10191884B2 (en) 2019-01-29
WO2015116037A1 (en) 2015-08-06
TW201535129A (zh) 2015-09-16

Similar Documents

Publication Publication Date Title
TWI550410B (zh) 用以管理多線道串行鏈路之方法、系統及電腦程式產品
CN108228082B (zh) 存储系统和用于存储控制的方法
US7536490B2 (en) Method for link bandwidth management
CN109154927A (zh) 低延时多协议重定时器
CN109313617A (zh) 负载减少的非易失性存储器接口
KR20090077015A (ko) 듀얼-모드 메모리 상호접속을 포함하는 메모리 제어기
TW201015338A (en) Enhancing bus efficiency in a memory system
WO2007109887A1 (en) Daisy chain cascade configuration recognition technique
CN102387184B (zh) 切换装置和可在切换装置中操作的方法
CA2800612A1 (en) Status indication in a system having a plurality of memory devices
TWI528183B (zh) 使用資料傳輸率節流來執行序列ata連接的資料傳輸之方法、電腦可讀媒體和系統
JP2013047952A (ja) 構成可能な入出力ポートを伴うメモリモジュール
CN109144914A (zh) 一种存储服务器、主板与硬盘之间的通信方法及cpld
US10049076B2 (en) Methods and systems for implementing high speed serial interface bus having inhomogeneous lane bundles and encodings
US20090043946A1 (en) Architecture for very large capacity solid state memory systems
CN103970512A (zh) 多核处理器及其并行重放方法
CN110781109A (zh) 用于提供可配置存储媒体接口的系统及方法
CN103986771A (zh) 一种不依赖于共享存储的高可用集群管理方法
KR101696136B1 (ko) 통신 시스템에서 송신기 등화를 구성하기 위한 기술
KR102104578B1 (ko) 데이터 비트 인버전 기능을 갖는 반도체 장치
US20210117127A1 (en) Efficient command queue in universal flash storage (ufs)
CN102723943B (zh) 一种cpld及其实现信号电平转换的方法
CN101944953A (zh) 在光纤网络中传输数据的方法和装置
US11706059B2 (en) Adaptation of at least one transmit equalizer setting
EP4078586A1 (en) Latency offset for frame-based communications

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees