TWI544323B - 用於增加感測器控制器之能源效率的設備、電腦可讀媒體、方法和系統 - Google Patents

用於增加感測器控制器之能源效率的設備、電腦可讀媒體、方法和系統 Download PDF

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雷傑克 安迪阿帕
費斯 卡爾萊
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Description

用於增加感測器控制器之能源效率的設備、電腦可讀媒體、方法和系統
本發明通常相關於電子領域。更明確地說，實施例相關於用於增加感測器控制器之能源效率的技術。
可攜式計算裝置日益普及，部分因為彼等的價格日降且效能日增。彼等日益普及的另一原因可由於部分可攜式計算裝置可，例如，藉由依靠電池電力在許多位置操作。然而，隨著將更多功能積集至可攜式計算裝置中，降低電力消耗的需求變得日益重要，例如，以延長維持電池電力的時間週期。
100、400、500‧‧‧計算系統
102-1、102-2、102-3、102-N、402、502、504‧‧‧處理器
104‧‧‧互連
106-1、106-2、106-M‧‧‧處理器核心
108‧‧‧快取記憶體
110‧‧‧路由器
112、422、540、544‧‧‧匯流排
114、210、216、412、510、512、660‧‧‧記憶體
116-1‧‧‧1級(L1)快取記憶體
140‧‧‧ISH邏輯
150‧‧‧感測器
202‧‧‧ISH核心
204‧‧‧SRAM(靜態隨機存取記憶體)
206‧‧‧結構
208‧‧‧邏輯
212‧‧‧智慧型資料擷取控制器(SDAC)邏輯
214‧‧‧I2C邏輯
300‧‧‧方法
403‧‧‧電腦網路
404‧‧‧互連網路
406、520‧‧‧晶片組
408‧‧‧圖形記憶體控制集線器(GMCH)
410、642‧‧‧記憶體控制器
414‧‧‧圖形介面
418‧‧‧集線器介面
420‧‧‧輸入/輸出控制集線器(ICH)
424‧‧‧周邊橋接器
426‧‧‧音訊裝置
428‧‧‧硬碟驅動器
430‧‧‧網路介面裝置
506、508‧‧‧區域記憶體控制器集線器(MCH)
514、522、524‧‧‧點-對-點(PtP)介面
516、518、537、541‧‧‧PtP介面電路
526、528、530、532‧‧‧點對點介面電路
534‧‧‧圖形電路
536‧‧‧圖形介面
542‧‧‧匯流排橋接器
543、670‧‧‧I/O裝置
545‧‧‧鍵盤/滑鼠
546‧‧‧通訊裝置
547‧‧‧音訊I/O裝置
548‧‧‧資料儲存裝置
549‧‧‧碼
602‧‧‧SOC封裝
620‧‧‧中央處理單元(CPU)核心
630‧‧‧圖形處理單元(GPU)核心
640‧‧‧輸入/輸出(I/O)介面
茲參考該等隨附圖式以提供詳細描述。在該等圖式中，參考數字的最左側數位(等)指示該參考數字首次出現的圖式。在不同圖式中使用相同的參考數字指示相似或完全相同的項目。
圖1及4-5描繪計算系統之實施例的方塊圖，其可用 於實作本文討論的各種實施例。
圖2描繪根據實施例之感測器控制器的各種組件的方塊圖。
圖3描繪根據實施例的流程圖。
圖6描繪根據實施例之SOC(系統單晶片)封裝的方塊圖。
【發明內容及實施方式】
在以下的描述中，陳述許多具體細節以提供對各種實施例的徹底理解。然而，各種實施例可不使用該等特定細節而實踐。在其他情況中，已為人所熟知之方法、程序、組件、以及電路並未詳細描述，以不模糊該等特定實施例。另外，實施例的各種樣態可使用各種機構實施，諸如，積體半導體電路(「硬體」)、組織成一或多個程式的電腦可讀指令(「軟體」)、或硬體及軟體的特定組合。針對此揭示發明的目的，對「邏輯」的參考應指硬體、軟體、韌體、或彼等之特定組合的任一者。
部分智慧型手機及平板電腦依賴感測器資料以增強使用者對應用範圍的體驗。為減少電力消耗，可將低功率感測器集線器(可能係獨立的)用於感測器資料處理，因為此容許將較高功率之主機的電源關閉或使其在低功率狀態中。獨立感測器集線器可使用相較於能以1GHz以上的頻率運行之主機處理器以相對較低頻率(例如，100MHz)操作的處理器核心。感測器集線器的處理器選擇必需在其 效能能力及其電力消耗之間取得平衡。換言之，應具有適當效能以符合目前及未來的工作量，同時降低在整體電池壽命上的衝擊。此種獨立感測器集線器可實施數個工作。例如，其可在工作週期讀取感測器資料、將感測器資料轉移至記憶體、且當已收集足夠的資料樣本時，處理該資料，並將發現報告給主處理器(且若有必要將其喚醒)。然而，感測器處理工作量的部分分析已顯示相對於實際資料處理(例如，2%)，主要時間用在資料擷取上(例如，98%)。此資料可指示100MHz的選擇對感測器集線器處理器可太高，且從電力觀點，以低頻率取代會更佳(甚至可說25-50MHz)，然而，可對處理未來更複雜的感測器處理器工作量不利。例如，從能源效率觀點，100Mhz頻率以上的處理器核心對資料擷取並不理想(例如，相對簡單的工作)。換言之，使用該處理器核心及其既存韌體架構可僅適合感測器資料處理工作量的非常小的部分(例如，約2%)，且對該工作量的其餘部分，其係不必要的。所以，從能源效率觀點，此種整體解決方案並不理想。
結果，部分實施例提供用於增加積集感測器集線器(ISH)之能源效率的技術。雖然部分實施例係以ISH為背景描述，可使用任何合適感測器控制器。在實施例中，邏輯(諸如圖2的邏輯212)將使ISH(例如，圖2的ISH邏輯140)更有能源效率(例如，在資料擷取工作期間)，同時保持可為OEM(原始設備製造商)擴展的性 質及/或具有用於未來演算法或工作量的足夠餘量。一實施例將ISH的感測器資料擷取工作卸載並經由更有能源效率的智慧型資料擷取邏輯(例如，圖2的邏輯212)提供粗糙動作偵測，例如，在將模組感測器處理邏輯/韌體用於ISH的同時。設想此種實施例以改善用於(例如，連續)感測用途之ISH的整體能源效率。
部分實施例可應用在包括一或多個處理器(例如，具有一或多個處理器核心)的計算系統中，諸如，參考圖1-6討論的計算系統，包括，例如，行動計算裝置，諸如，智慧型手機、平板電腦、UMPC(超級行動個人電腦)、膝上型電腦、UltrabookTM計算裝置，智慧型手錶、智慧型眼鏡、可穿戴裝置等。更明確地說，圖1描繪根據實施例的計算系統100的方塊圖。系統100可包括一或多個處理器102-1至102-N(在本文中通常稱為「處理器102」)。處理器102在各種實施例中可係通用CPU(中央處理單元)及/或GPU(圖形處理單元)。處理器102可經由互連或匯流排104通訊。各處理器可包括各種組件，為了清楚，僅參考處理器102-1討論彼等的一部分。因此，其餘處理器102-2至102-N各者可包括與參考處理器102-1討論的組件相同或相似的組件。
在實施例中，處理器102-1可包括一或多個處理器核心106-1至106-M(在本文中稱為「核心106」)、快取記憶體108、及/或路由器110。可將處理器核心106實作在單一積體電路(IC)晶片上。再者，該晶片可包括一或 多個共享及/或私有快取記憶體(諸如，快取記憶體108)，匯流排或互連(諸如，匯流排或互連112)、圖形及/或記憶體控制器(諸如，參考圖2-6討論的該等控制器)、或其他組件。
在一實施例中，路由器110可用於在處理器102-1及/或系統100的各種組件之間通訊。再者，處理器102-1可包括一個以上的路由器110。此外，大量路由器110可通訊以致能在處理器102-1之內側或外側的各種組件之間的資料路由。
快取記憶體108可儲存由處理器102-1的一或多個組件，諸如，核心106，使用的資料(例如，包括指令)。例如，快取記憶體108可針對處理器102之組件的更快速存取(例如，核心106的更快速存取)區域地快取儲存在記憶體114中的資料。如圖1所示，記憶體114可經由互連104與處理器102通訊。在實施例中，(可能共享的)快取記憶體108可係中級快取記憶體(MLC)、末級快取記憶體(LLC)等。又，各核心106可包括1級(L1)快取記憶體(116-1)(在本文中通常稱為「L1快取記憶體116」)或其他級的快取記憶體，諸如，2級(L2)快取記憶體。再者，處理器102-1的各種組件可經由匯流排(例如，匯流排112)及/或記憶體控制器或集線器與快取記憶體108直接通訊。
如圖所示，系統100也可包括邏輯ISH邏輯140及一或多個感測器150。感測器(等)150提供感測器資料 (諸如，加速度計、陀螺儀、磁力計、壓力、周邊光、溫度等)以增強使用者對全體應用範圍(諸如，電話設定、遊戲等)的體驗(例如，當使用計算裝置時，包括，例如，行動計算裝置，諸如，智慧型手機、平板電腦、UMPC(超級行動個人電腦)、膝上型電腦、UltrabookTM計算裝置，智慧型手錶、智慧型眼鏡、可穿戴裝置等)。感測器(等)150可支援新特性(例如，常開感測、動作為基的手勢、使用者活動狀態、計步器等)以致能新應用種類。
如先前討論的，為降低電力消耗，OEM可將低功率獨立感測器集線器使用為用於感測器資料處理的卸載引擎，因為此容許將較高功率的主主機/處理器的電源關閉或使其在低功率狀態中。例如，感測器集線器可作IP區塊直接加入應用處理器SOC(系統單晶片)中。此感測器集線器可使用較低功率的處理器核心(例如，以諸如100MHz的頻率操作)。再者，此IP區塊可設計成可由OEM程式化，所以也可提供RTOS(即時作業系統)及SDK(軟體開發套件)以使韌體發展變容易。例如，此種感測器集線器可實施數個工作。其可用(例如，約1至400Hz，或每1至2.5毫秒間隔的)工作週期讀取感測器資料、轉移感測器資料至記憶體、且當已收集足夠的資料樣本時(例如，10-100個資料樣本-能基於應用而更高)，處理該資料，並將發現報告給主處理器(且若合適，將其喚醒)。
圖2描繪根據實施例之ISH的各種組件的方塊圖。例如，圖2描繪可設置在圖1之ISH 140中的各種組件202-216。如圖2所示且更於本文中討論的，ISH 140包括ISH核心202(例如，其可包括本文討論的低功率處理器)、SRAM(靜態隨機存取記憶體)204、結構206(例如，如圖2所示地通訊地耦接ISH 140的各種組件)、邏輯208(例如，以接收IO時鐘並(例如，基於該IO時鐘)實施用於ISH 140的DMA(直接記憶體存取)，以及提供一或多個計時器以支援ISH 140的操作，及LAPIC(區域先進可程式中斷控制器)以管理中斷)、記憶體210、智慧型資料擷取控制器(SDAC)邏輯212、I2C邏輯214、及記憶體216。
如圖2所示，感測器(等)150透過I2C埠(等)214耦接，因為感測器(等)在本質上係低資料速率的。通常，I2C係指用於附接低速周邊至主機板、嵌入式系統、行動電話、或其他電子裝置，諸如，上文提及的行動計算裝置，的多主控器串聯單端電腦匯流排。ISH核心202協助對I2C之FIFO(先進先出)(未圖示)的資料讀取操作，並將資訊寫至集線器140上的區域記憶體區域(例如，SRAM 204或其他種類的記憶體，諸如，非揮發性/揮發性記憶體，例如，如參考圖4於本文討論的)。重複此操作直到已收集到必要數量的樣本，然後ISH核心202處理資料以決定動作種類(例如，使用者步行、奔跑、久坐等)。
再者，使用低功率處理器核心(例如，在ISH核心202中)(未圖示)的積集感測器集線器(如圖2所示)的部分優點包括下列一或多者：(a)低功率處理器核心以100MHz操作，且因此當與典型地尖峰頻率為25-40MHz的獨立感測器集線器比較時，能以回應方式管理更複雜工作量；及/或(b)與受機載快閃記憶體儲存尺寸限制的獨立感測器集線器相較，有分頁能力架構的使用在管理更大碼尺寸上提供彈性。換言之，在ISH上，新碼能在執行時間從主記憶體調換入，與其具有固定且有限記憶體空間且所有碼必需在系統開機時預載的獨立集線器不同。其他解決方案也可具有以下相同問題，若彼等為未來成長提供適當餘量，彼等將不適於資料擷取，且若彼等對資料擷取係理想的，彼等將在裝載新及更複雜感測器處理演算法上受限制。
再者，由於正將較新的功能性(例如，連續位置/地理圍欄定位)潛在地卸載至感測器集線器，彼等正變得越來越複雜。結果，實施例使用SDAC邏輯212。例如，容許ISH核心202及SRAM 204的更高效能組合聚焦在有效演算法處理上，並將低計算及/或IO(輸入輸出)密集任務卸載至高能效SDAC邏輯212。在實施例中，SDAC邏輯212包括能在比包括在感測器集線器中的低功率處理器核心(諸如，感測器集線器的核心邏輯)更低的功率消耗狀態的可程式化邏輯。
因此，鑒於部分目前的感測器集線器架構可具有彼等 的多數組件在感測器資料擷取期間係作用的，圖2的ISH 140可容許數個其之組件(諸如，ISH核心202、SRAM 204、及/或邏輯208)進入低功率消耗狀態(或另外在低功率消耗狀態中保持長週期)以實現較佳能源效率。例如，SRAM包含用於感測器集線器(諸如，I2C及/或低功率處理器操作)的碼及資料，且結果，在感測器集線器實施讀/寫操作的同時，SRAM必需係作用的。當感測器資料聚集在SRAM中時，累積在I2C FIFO中的感測器資料也將由低功率處理器核心讀取。例如，當與圖2的實施例比較時，此等操作將不容許感測器集線器提供能源效率。
另外，在不將所有SRAM使用為作用SRAM的同時，就實際情況而言，實施感測器相關活動所需的碼尺寸影響能放入低功率狀態中之SRAM的量。再者，在RTOS核心頂部上運行的部分感測器集線器韌體會作為一整體區塊如此作。相對於處理，基於處理種類的韌體分段會在感測器DAQ(資料擷取)期間降低必需係作用的SRAM的量，然而，將導致漸增的RTOS及基準韌體複雜性，且節能係不可能的，因為RTOS核心的共同部分通常遠大於特定DAQ及感測器處理常式。因此，在感測器處理期間，獨立感測器集線器核心連同SRAM係完全作用的。
相比之下，部分實施例(諸如圖2所示的)依賴SDAC邏輯212實施感測器資料擷取工作及/或粗糙動作偵測。例如，ISH核心202的低功率處理器核心將所有感測器DAQ需求作為工作傳送至SDAC 212；因此實作有時間 限制的批次處理系統。一旦傳送該等請求，ISH核心次系統將能進入低功率模式/狀態，也將其之較大的SRAM放入低功率狀態中。因此，圖2的架構容許SDAC 212實施感測器DAQ，同時大部分的ISH邏輯進入低功率狀態。在感測資料處理期間，也可將SDAC 212放入低功率狀態中，同時ISH核心202處理來自SRAM 204的經收集感測器資料。
在實施例中，SDAC 212執行其工作並將感測器資料收集至其(例如，專屬及/或較小的)低功率記憶體(例如，LP(低功率)記憶體210)中。批次處理一旦完成，SDAC傳送喚醒訊號/命令至ISH核心202次系統，並將所有資料轉移至SRAM 204以容許ISH 140的低功率處理器核心實施與感測器資料處理關聯的工作(例如，其可已由核心排程)。
另外，為執行各種工作，SDAC 212可包括區域記憶體216(例如，唯讀記憶體(ROM))以儲存SDAC 212之低功率操作所需要的碼。在實施例中，SDAC 212可包括能執行x86 ISA(指令集架構)或另一種類架構，諸如，參考圖4所描述的架構，之子集的可程式化邏輯。SDAC 212也可具有其自有指令及/或資料快取記憶體。儲存在ROM 216中的碼可包含完成任何感測器資料擷取工作所需要的所有硬體驅動程式，諸如，I2C及/或GPIO(通用IO)驅動程式。此外，SDAC所使用的低功率記憶體210可將讀/寫存取提供給SDAC的處理邏輯及/或ISH 核心202的低功率處理器。在實施例中，暫存器檔案記憶體庫能用於緩衝感測器資料。
圖3描繪根據實施例之用於使用ISH核心及SDAC的感測器DAQ及處理之方法300的流程圖。本文討論的一或多個組件(例如，參考圖1及3-6)可用於實施參考圖3討論的一或多個操作。例如，如本文討論的，方法300的一或多個操作可藉由邏輯140(或其之參考圖2討論的組件)及/或感測器(等)150實施。
參考圖1-3，在操作302，使用計時器(例如，邏輯208的計時器)或作為對感測器中斷(例如，由邏輯208的LAPIC管理)的回應在操作302週期地觸發ISH 140連續感測特性。作為操作302之觸發的回應，ISH核心202在操作304喚醒及執行ISR(中斷服務程序，例如，經由邏輯208的LAPIC實作)，其依次導致特定感測演算法的排序執行(例如，經由其低功率處理器核心)。在操作304之後，操作305導致ISH核心及SRAM進入低功率消耗狀態並等待感測器DAQ完成。因此，操作305之後可選擇性地跟隨著下文討論的操作324。
如之前提及的，多數的ISH工作週期用在感測器DAQ上。在操作304，一或多個感測執行緒會以選擇取樣率、解析度、及輪詢法組態感測器。一旦設定感測器，感測執行緒會在操作306將彼等的感測器DAQ請求傳送至SDAC 212。此等(例如，批次)請求可包含感測器ID(識別符)、所讀取的暫存器、擷取的樣本數等。再者， SDAC為基的感測器DAQ可隨著更大的感測器樣本組而變得更有效率。在操作308，一旦將SDAC編程(且若合適，將其喚醒)成實施其工作，ISH核心及其SRAM能進入其低功率狀態並等待來自SDAC邏輯的喚醒。除了設定感測器取樣率外，ISH也能編程SDAC以管理粗糙動作偵測，且若偵測到動作(例如，且僅在當時)喚醒ISH(在本文中也稱為「智慧型喚醒」)。能從ISH卸載至SDAC的另一功能係計步器功能。ISH能編程SDAC以管理計步並將資料儲存在SDAC緩衝器中(例如，在圖2中的區塊210)，直到到達特定計數或主機側應用程式請求該資料，或喚醒該主機而因此容許資料從SDAC轉移至ISH處理器的其他事件(等)在主機發生。
如圖3所示，SDAC在操作310接收工作並將感測器資料擷取至在更小的低功率記憶體(例如，LP記憶體210)中的緩衝器中。重複此處理直到在每個操作312擷取到請求的樣本數(例如，在等待取樣間時間間隔的同時在操作314逾時)。一旦DAQ在每個操作312完成，SDAC能實施感測器預處理以將感測器資料中的異常移除(例如，在操作316)並在操作318實施粗糙動作偵測。粗糙動作偵測或久坐偵測對降低非必要喚醒事件及複雜訊號處理演算法在ISH邏輯上的相關運行係至關緊要的。換言之，使用實施此預處理的SDAC(而非依賴ISH核心202及其低功率處理器核心)，ISH核心(及其具有較高電力消耗/效能的低功率處理器核心)能僅登記有效事件 (並停留在彼等的低功率消耗狀態以改賴能源效率)，亦即，在操作320的實際動作偵測及不針對每個感測器中斷。
在任何指定模式中，一旦符合SDAC處理(諸如上文討論的處理)之脫離準則的一者，SDAC在操作322將喚醒訊號傳送至ISH核心202。在操作324，方法300(例如，ISH核心202)等待SDAC通知。若未接收到通知，不喚醒ISH核心。一旦在操作324接收到SDAC通知，ISH核心能在操作326變為作用的並將SRAM恢復成作用狀態、從SDAC記憶體讀取感測器資料緩衝器、實施重感測器處理執行緒，並在操作328報告至其編程資料接收裝置(例如，在主系統上運行，諸如，AtomTM處理器為基或適於操作為主處理器的其他處理器)。
因此，部分實施例將使SOC(諸如，參考圖6討論的SOC)及計算系統(諸如，參考圖1、4、及/或5討論的計算系統)在管理感測器處理工作量上更有能源效率，且將針對連續感測使用情形更驅使電力消耗下降。
圖4描繪根據實施例之計算系統400的方塊圖。計算系統400可包括經由互連網路(或匯流排)404通訊的一或多個中央處理單元(CPU)402或處理器。處理器402可包括通用處理器、網路處理器(處理透過電腦網路403通訊的資料)、或其他種類的處理器(包括精簡指令集電腦(RISC)處理器或複雜指令集電腦(CISC))。
再者，處理器402可具有單或多核心設計。具有多核 心設計的處理器402可將不同類型的處理器核心積集在相同的積體電路(IC)晶粒上。也可將具有多核心設計的處理器402實作為對稱或非對稱多處理器。在實施例中，處理器402的一或多者可與圖1的處理器102相同或相似。另外，系統400的一或多個組件可包括耦接至參考圖1-3討論之感測器(等)150(未顯示於圖4中)的邏輯140(包括但未受限於描繪於圖4中的該等位置)。參考圖1-3討論的操作也可藉由系統400的一或多個組件實施。
晶片組406也可與互連網路404通訊。晶片組406可包括圖形記憶體控制集線器(GMCH)408，其可位於系統400的各種組件中(諸如，圖4所示的該等組件)。GMCH 408可包括與記憶體412(其可與圖1之記憶體114相同或相似)通訊的記憶體控制器410。記憶體412可儲存資料，包括可由CPU 402或包括在計算系統400中的任何其他裝置執行的指令序列。在一實施例中，記憶體412可包括一或多個揮發性儲存(或記憶體)裝置，諸如，隨機存取記憶體(RAM)、動態RAM(DRAM)、同步DRAM(SDRAM)、靜態RAM(SRAM)、或其他種類的儲存裝置。也可使用非揮發性記憶體，諸如硬碟。額外裝置可經由互連網路404通訊，諸如，多個CPU及/或多個系統記憶體。
GMCH 408也可包括與顯示裝置通訊的圖形介面414。在一實施例中，圖形介面414可經由加速圖形埠(AGP)或週邊組件互連(PCI)(或快速PCI(PCIe) 介面)與顯示裝置通訊。在實施例中，顯示器(諸如平面顯示器)可經由，例如，將儲存在儲存裝置，諸如，視訊記憶體或系統記憶體，中之影像的數位表示轉變為由該顯示裝置解譯及顯示之顯示訊號的訊號轉換器與圖形介面414通訊。由該顯示裝置產生的顯示訊號在由該顯示裝置解譯並於隨後顯示於其上之前可能通過各種控制裝置。
集線器介面418可容許GMCH 408及輸入/輸出控制集線器(ICH)420通訊。ICH 420可將介面提供給與計算系統400通訊的I/O裝置(等)。ICH 420可經由周邊橋接器(或控制器)424，諸如，週邊組件互連(PCI)橋接器、通用串列匯流排(USB)控制器、或其他種類的周邊橋接器或控制器，與匯流排422通訊。橋接器424可能在CPU 402及周邊設備之間提供資料路徑。可使用其他類型的拓撲。多個匯流排也可，例如，經由多個橋接器或控制器與ICH 420通訊。再者，在各種實施例中，與ICH 420通訊的其他周邊可包括整合驅動電子(IDE)或小型電腦系統介面(SCSI)硬碟(等)、USB埠(等)、鍵盤、滑鼠、並列埠(等)、串列埠(等)、軟碟驅動器(等)、數位輸出支援(例如，數位視訊介面(DVI))、或其他裝置。
匯流排422可能與音訊裝置426、一或多個硬碟驅動器(等)428、及網路介面裝置430(其與電腦網路403通訊)通訊。其他裝置可經由匯流排422通訊。在部分實施例中，各種裝置(諸如，網路介面裝置430)也可與 GMCH 408通訊。此外，可將處理器402及GMCH 408組合以形成單晶片。此外，在其他實施例中，可將圖形加速器包括在GMCH 408內。
此外，計算系統400可包括揮發性及/或非揮發性記憶體(或儲存器)。例如，非揮發性記憶體可包括下列一或多者：唯讀記憶體(ROM)、可程式化ROM(PROM)、可抹除PROM(EPROM)、電氣EPROM(EEPROM)、硬碟驅動器(例如，428)、軟碟、光碟ROM(CD-ROM)、數位多樣化光碟(DVD)、快閃記憶體、磁光碟、或能儲存電子資料(例如，包括指令)之其他類型的非揮發性機器可讀媒體。
圖5描繪根據實施例之以點-對-點(PtP)組態配置的計算系統500。特別係圖5顯示處理器、記憶體、及輸入/輸出裝置係藉由許多點-對-點介面互連的系統。參考圖1-4討論的操作可藉由系統500的一或多個組件實施。
如圖5所描繪的，系統500可能包括數個處理器，為了清晰，僅顯示其中二個，處理器502及504。處理器502及504各者可包括區域記憶體控制器集線器(MCH)506及508以致能與記憶體510及512的通訊。記憶體510及/或512可儲存各種資料，諸如，參考圖4之記憶體412討論的該等資料。
在實施例中，處理器502及504可係參考圖4討論之處理器402的一者。處理器502及504可分別使用PtP介面電路516及518經由點-對-點(PtP)介面514交換資 料。處理器502及504各者也可使用點對點介面電路526、528、530、及532經由個別PtP介面522及524與晶片組520交換資料。晶片組520可更經由圖形介面536，例如，使用PtP介面電路537與圖形電路534交換資料。
可將至少一實施例設置在處理器502及504內。另外，系統500的一或多個組件可包括耦接至參考圖1-4討論的感測器(等)150(未顯示於圖5中)的邏輯140(包括但未受限於描繪於圖5中的該等位置)。然而，其他實施例可存在於圖5之系統500內的其他電路、邏輯單元、或裝置中。此外，其他實施例可散佈在描繪於圖5中的數個電路、邏輯單元、或裝置各處。
晶片組520可使用PtP介面電路541與匯流排540通訊。匯流排540可與一或多個裝置通訊，諸如，匯流排橋接器542及I/O裝置543。經由匯流排544，匯流排橋接器542可與其他裝置通訊，諸如，鍵盤/滑鼠545、通訊裝置546(諸如，可能與電腦網路403通訊的數據機、網路介面裝置、或其他通訊裝置)、音訊I/O裝置547、及/或資料儲存裝置548。資料儲存裝置548可儲存可由處理器502及/或504執行的碼549。
在部分實施例中，能將本文討論之組件的一或多者具現為系統單晶片(SOC)裝置。圖6描繪根據實施例之SOC封裝的方塊圖。如圖6描繪的，SOC 602包括一或多個中央處理單元(CPU)核心620、一或多個圖形處理單 元(GPU)核心630、輸入/輸出(I/O)介面640、及記憶體控制器642。可將SOC封裝602的各種組件耦接至諸如參考其他圖式於本文討論的互連或匯流排。SOC封裝602也可包括或多或少的組件，諸如，參考其他圖式於本文討論的該等組件。另外，SOC封裝620的各組件可包括，例如，參考其他圖式於本文討論的一或多個其他組件。在一實施例中，將SOC封裝602(及其組件)設置在一或多個積體電路(IC)晶粒上，例如，將彼等封裝在單一半導體裝置中。
如圖6描繪的，經由記憶體控制器642將SOC封裝602耦接至記憶體660(其可與參考其他圖式於本文討論的記憶體相似或相同)。在實施例中，可將記憶體660(或其一部分)積集在SOC封裝602上。
可經由，例如，諸如參考其他圖式於本文討論的互連及/或匯流排將I/O介面640耦接至一或多個I/O裝置670。I/O裝置(等)670可包括鍵盤、滑鼠、觸控板、顯示裝置、影像/視訊擷取裝置(諸如，照相機或攝錄影機/視訊錄影機)、觸控螢幕、或揚聲器等的一或多者。此外，在實施例中，SOC封裝602可包括/整合邏輯140。或者，可將邏輯140設置在SOC封裝602外側(亦即，作為獨立邏輯)。
再者，本文討論的場景、影像、或框(例如，在各種實施例中，其可由圖形邏輯處理)可藉由影像拍攝裝置(諸如，數位相機(其可嵌入在其他裝置中，諸如，智慧 型手機、平板電腦、膝上型電腦、獨立照相機等)或隨後將其拍攝影像轉變為數位形式的類比裝置)拍攝。再者，在實施例中，影像拍攝裝置可能拍攝多個框。另外，在部分實施例中，場景中的一或多個框係在電腦中設計/產生。場景中的一或多個框也可藉由顯示器(諸如，參考圖4及/或5討論的顯示器，包括，例如，平面顯示裝置等)呈現。
以下範例關於其他實施例。範例1包括一種設備，包含：邏輯，該邏輯至少部分包含硬體邏輯，以實施對應於藉由感測器控制器從一或多個感測器擷取資料的一或多個工作，其中該邏輯實施該一或多個工作以在該一或多個工作的實施期間容許該感測器控制器的處理器核心進入或停留在低功率消耗狀態中。範例2包括範例1的設備，其中該邏輯實施該一或多個工作以在導致該處理器核心脫離該低功率消耗狀態之前，基於從該一或多個感測器接收的資料提供動作偵測。範例3包括範例1的設備，其中該邏輯實施該一或多個工作以在該一或多個資料擷取工作期間容許該感測器控制器的記憶體裝置進入或停留在低功率消耗狀態中。範例4包括範例3的設備，其中該記憶體裝置包含靜態隨機存取記憶體裝置。範例5包括範例1的設備，其中該邏輯回應於該一或多個工作的完成，導致該處理器核心脫離該低功率消耗狀態。範例6包括範例1的設備，其中該邏輯回應於該一或多個工作的完成，導致資料從第一記憶體裝置轉移至第二記憶體裝置。範例7包括範例6 的設備，其中該第一記憶體裝置包含耦接至該邏輯的區域記憶體。範例8包括範例6的設備，其中該第一記憶體裝置包含經由結構耦接至該邏輯的區域記憶體。範例9包括範例6的設備，其中該第二記憶體裝置包含靜態隨機存取記憶體裝置。範例10包括範例6的設備，其中該第二記憶體裝置包含經耦接的靜態隨機存取記憶體裝置，以儲存可由該處理器核心存取的資料。範例11包括範例1的設備，其中該邏輯實施該一或多個工作以在導致該處理器核心脫離該低功率消耗狀態之前，基於從該一或多個感測器接收的資料偵測一些步驟。範例12包括範例1的設備，其中具有一或多個處理器核心的處理器包含該邏輯。範例13包括範例1的設備，其中該邏輯、該處理器核心、及記憶體的一或多者係在單一積體電路晶粒上。
範例14包括一種電腦可讀媒體，包含當在處理器上執行時，將該處理器組態成實施一或多個操作的一或多個指令，以：實施對應於藉由感測器控制器從一或多個感測器擷取資料的一或多個工作，其中實施該一或多個工作以在該一或多個工作的實施期間容許該感測器控制器的處理器核心進入或停留在低功率消耗狀態中。範例15包括範例14的電腦可讀媒體，更包含當在該處理器上執行時，組態該處理器以實施一或多個操作，以在導致該處理器核心脫離該低功率消耗狀態之前，基於從該一或多個感測器接收的資料提供動作偵測的一或多個指令。範例16包括範例14的電腦可讀媒體，更包含當在該處理器上執行 時，組態該處理器以實施一或多個操作，以實施該一或多個工作以在該一或多個資料擷取工作期間容許該感測器控制器的記憶體裝置進入或停留在低功率消耗狀態中的一或多個指令。範例17包括範例14的電腦可讀媒體，更包含當在該處理器上執行時，組態該處理器以實施一或多個操作，以回應於該一或多個工作的完成，導致該處理器核心脫離該低功率消耗狀態的一或多個指令。範例18包括範例14的電腦可讀媒體，更包含當在該處理器上執行時，組態該處理器以實施一或多個操作，以回應於該一或多個工作的完成，導致資料從第一記憶體裝置轉移至第二記憶體裝置的一或多個指令。範例19包括範例18的電腦可讀媒體，其中該第一記憶體裝置包含經由結構耦接至該邏輯的區域記憶體，且其中該第二記憶體裝置包含經耦接的靜態隨機存取記憶體裝置，以儲存可由該處理器核心存取的資料。範例20包括範例14的電腦可讀媒體，更包含當在該處理器上執行時，組態該處理器以實施一或多個操作，以在導致該處理器核心脫離該低功率消耗狀態之前，基於從該一或多個感測器接收的資料偵測一些步驟的一或多個指令。
範例21包括一種方法，包含：實施對應於藉由感測器控制器從一或多個感測器擷取資料的一或多個工作，其中實施該一或多個工作以在該一或多個工作的實施期間容許該感測器控制器的處理器核心進入或停留在低功率消耗狀態中。範例22包括範例21的方法，更包含實施該一或 多個操作以在導致該處理器核心脫離該低功率消耗狀態之前，基於從該一或多個感測器接收的資料提供動作偵測。範例23包括範例21的方法，更包含實施該一或多個工作以在該一或多個資料擷取工作期間容許該感測器控制器的記憶體裝置進入或停留在低功率消耗狀態中。範例24包括範例21的方法，更包含回應於該一或多個工作的完成，導致該處理器核心脫離該低功率消耗狀態。範例25包括範例21的方法，更包含回應於該一或多個工作的完成，導致資料從第一記憶體裝置轉移至第二記憶體裝置。範例26包括範例25的方法，其中該第一記憶體裝置包含經由結構耦接至該邏輯的區域記憶體，且其中該第二記憶體裝置包含經耦接的靜態隨機存取記憶體裝置，以儲存可由該處理器核心存取的資料。範例27包括範例21的方法，更包含在導致該處理器核心脫離該低功率消耗狀態之前，基於從該一或多個感測器接收的資料偵測一些步驟。
範例28包括一種系統，包含：記憶體，以儲存可由處理器核心存取的資料；感測器控制器，包含該處理器核心；一或多個感測器；及邏輯，該邏輯至少部分包含硬體邏輯，以實施對應於藉由該感測器控制器從該一或多個感測器擷取資料的一或多個工作，其中該邏輯實施該一或多個工作以在該一或多個工作的實施期間容許該處理器核心進入或停留在低功率消耗狀態中。範例29包括範例28的系統，其中該邏輯實施一或多個操作以在導致該處理器核心脫離該低功率消耗狀態之前，基於從該一或多個感測器 接收的資料提供動作偵測。範例30包括範例28的系統，其中該邏輯實施該一或多個工作以在該一或多個資料擷取工作期間容許該感測器控制器的記憶體裝置進入或停留在低功率消耗狀態中。範例31包括範例30的系統，其中該記憶體裝置包含靜態隨機存取記憶體裝置。範例32包括範例28的系統，其中該邏輯回應於該一或多個工作的完成，導致該處理器核心脫離該低功率消耗狀態。範例33包括範例28的系統，其中該邏輯回應於該一或多個工作的完成，導致資料從第一記憶體裝置轉移至第二記憶體裝置。範例34包括範例33的系統，其中該第一記憶體裝置包含耦接至該邏輯的區域記憶體。範例35包括範例33的系統，其中該第一記憶體裝置包含經由結構耦接至該邏輯的區域記憶體。範例36包括範例33的系統，其中該第二記憶體裝置包含靜態隨機存取記憶體裝置。範例37包括範例33的系統，其中該第二記憶體裝置包含經耦接的靜態隨機存取記憶體裝置，以儲存可由該處理器核心存取的資料。範例38包括範例28的系統，其中該邏輯實施一或多個操作以在導致該處理器核心脫離該低功率消耗狀態之前，基於從該一或多個感測器接收的資料偵測一些步驟。範例39包括範例28的系統，其中具有一或多個處理器核心的處理器包含該邏輯。範例40包括範例28的系統，其中該邏輯、該處理器核心、及記憶體的一或多者係在單一積體電路晶粒上。
範例41包括一種電腦可讀媒體，包含當在處理器上 執行時，將該處理器組態成實施範例21至27之任一者的一或多個操作的一或多個指令。
範例42包括一種設備，包含機構以實施在範例21至27之任一者中陳述的方法。
範例43包括一種設備，包含機構以實施在任何上述範例中陳述的方法。
範例44包括機器可讀儲存器，包括當受執行時，實作或實現在任何上述範例中陳述之方法或設備的機器可讀指令。
在各種實施例中，可將參考圖1-6於本文討論的操作實作為硬體(例如，邏輯電路)、軟體、韌體、或彼等的組合，可將彼等設置為電腦程式產品，例如，包括具有儲存於其上之用於程式化電腦以實施本文討論的處理之指令(或軟體程序)的實體(例如，非暫時)機器可讀或電腦可讀媒體。機器可讀媒體可包括儲存裝置，諸如，參考圖1-6於本文討論的該等儲存裝置。
此外，此種電腦可讀媒體也可作為電腦程式產品下載，其中該程式可經由通訊鏈路(例如，匯流排、數據機、或網路連接)藉由以載波或其他傳播媒體提供的資料訊號從遠端電腦(例如，伺服器)轉移至請求電腦(例如，客戶端)。
在本說明書中所提及的「一實施例」或「實施例」意指可能將相關於該實施例描述的特定特性、結構、及/或特徵包括在至少一實作中。在本說明書之各種位置出現的 片語「在一實施例中」可能或可能不全部指向相同的實施例。
在該描述及申請專利範圍中，也可使用該等術語「耦合」及「連接」以及彼等之衍生術語。在部分實施例中，可將「連接」用於指示二或多個元件彼此直接實體接觸或電性接觸。「耦接」可意謂著二或多個元件直接實體接觸或電性接觸。然而，「耦合」也可意謂著二或多個元件可不彼此直接接觸，但仍可彼此合作或互動。
因此，雖然已用語言描述具體實施例的結構特性及/或方法動作，待理解該已聲明主題內容可不受限於所描述之該等具體特性或動作。更確切地說，將該等具體特性及動作揭示為實作該已聲明主題內容的樣本形式。
100‧‧‧計算系統
102-1、102-2、102-3、102-N‧‧‧處理器
104‧‧‧互連
106-1、106-2、106-M‧‧‧處理器核心
108‧‧‧快取記憶體
110‧‧‧路由器
114‧‧‧記憶體
116-1‧‧‧1級(L1)快取記憶體
140‧‧‧ISH邏輯
150‧‧‧感測器

Claims (25)

  1. 一種用於增加感測器控制器之能源效率的設備，包含：該感測器控制器，其包含：低功率處理器核心；邏輯，該邏輯至少部分包含具有比該低功率處理器核心低的功率狀態的硬體邏輯，以實施對應於藉由感測器控制器從一或多個感測器擷取資料的一或多個工作，其中該邏輯實施該一或多個工作以在該一或多個工作的實施期間容許該感測器控制器的該低功率處理器核心進入或停留在低功率消耗狀態中。
  2. 如申請專利範圍第1項的設備，其中該邏輯實施該一或多個工作以在導致該低功率處理器核心脫離該低功率消耗狀態之前，基於從該一或多個感測器接收的資料提供動作偵測。
  3. 如申請專利範圍第1項的設備，其中該邏輯實施該一或多個工作以在該一或多個資料擷取工作期間容許該感測器控制器的記憶體裝置進入或停留在低功率消耗狀態中。
  4. 如申請專利範圍第3項的設備，其中該記憶體裝置包含靜態隨機存取記憶體裝置。
  5. 如申請專利範圍第1項的設備，其中該邏輯回應於該一或多個工作的完成，導致該低功率處理器核心脫離該低功率消耗狀態。
  6. 如申請專利範圍第1項的設備，其中該邏輯回應於該一或多個工作的完成，導致資料從第一記憶體裝置轉移至第二記憶體裝置。
  7. 如申請專利範圍第6項的設備，其中該第一記憶體裝置包含耦接至該邏輯的區域記憶體。
  8. 如申請專利範圍第6項的設備，其中該第一記憶體裝置包含經由結構耦接至該邏輯的區域記憶體。
  9. 如申請專利範圍第6項的設備，其中該第二記憶體裝置包含靜態隨機存取記憶體裝置。
  10. 如申請專利範圍第6項的設備，其中該第二記憶體裝置包含經耦接的靜態隨機存取記憶體裝置，以儲存可由該低功率處理器核心存取的資料。
  11. 如申請專利範圍第1項的設備，其中該邏輯實施該一或多個工作以在導致該處理器核心脫離該低功率消耗狀態之前，基於從該一或多個感測器接收的資料偵測一些步驟。
  12. 如申請專利範圍第1項的設備，其中具有一或多個處理器核心的處理器包含該邏輯。
  13. 如申請專利範圍第1項的設備，其中該邏輯、該處理器核心、及記憶體的一或多者係在單一積體電路晶粒上。
  14. 一種電腦可讀媒體，包含當在處理器上執行時，將該處理器組態成實施一或多個操作的一或多個指令，以： 致能感測器控制器中的邏輯以實施對應於藉由該感測器控制器從一或多個感測器擷取資料的一或多個工作，該邏輯至少部分包含具有比該感測器控制器的低功率處理器核心低的功率狀態的硬體邏輯，其中實施該一或多個工作以在該一或多個工作的實施期間容許該感測器控制器的該低功率處理器核心進入或停留在低功率消耗狀態中。
  15. 如申請專利範圍第14項的電腦可讀媒體，更包含當在該處理器上執行時，組態該處理器以實施一或多個操作，以在導致該低功率處理器核心脫離該低功率消耗狀態之前，基於從該一或多個感測器接收的資料提供動作偵測的一或多個指令。
  16. 如申請專利範圍第14項的電腦可讀媒體，更包含當在該處理器上執行時，組態該處理器以實施一或多個操作，以實施該一或多個工作以在該一或多個資料擷取工作期間容許該感測器控制器的記憶體裝置進入或停留在低功率消耗狀態中的一或多個指令。
  17. 如申請專利範圍第14項的電腦可讀媒體，更包含當在該處理器上執行時，組態該處理器以實施一或多個操作，以回應於該一或多個工作的完成，導致該低功率處理器核心脫離該低功率消耗狀態的一或多個指令。
  18. 如申請專利範圍第14項的電腦可讀媒體，更包含當在該處理器上執行時，組態該處理器以實施一或多個操作，以回應於該一或多個工作的完成，導致資料從第一記 憶體裝置轉移至第二記憶體裝置的一或多個指令。
  19. 如申請專利範圍第14項的電腦可讀媒體，更包含當在該處理器上執行時，組態該處理器以實施一或多個操作，以在導致該低功率處理器核心脫離該低功率消耗狀態之前，基於從該一或多個感測器接收的資料偵測一些步驟的一或多個指令。
  20. 一種用於增加感測器控制器之能源效率的方法，包含：致能該感測器控制器中的邏輯以實施對應於藉由感測器控制器從一或多個感測器擷取資料的一或多個工作，該邏輯至少部分包含具有比該感測器控制器的低功率處理器核心低的功率狀態的硬體邏輯，其中實施該一或多個工作以在該一或多個工作的實施期間容許該感測器控制器的該低功率處理器核心進入或停留在低功率消耗狀態中。
  21. 如申請專利範圍第20項的方法，更包含實施該一或多個操作以在導致該低功率處理器核心脫離該低功率消耗狀態之前，基於從該一或多個感測器接收的資料提供動作偵測。
  22. 如申請專利範圍第20項的方法，更包含實施該一或多個工作以在該一或多個資料擷取工作期間容許該感測器控制器的記憶體裝置進入或停留在低功率消耗狀態中。
  23. 一種用於增加感測器控制器之能源效率的系統，包含： 記憶體，用以儲存可由該感測器控制器的低功率處理器核心存取的資料；一或多個感測器；及該感測器控制器中的邏輯，該邏輯至少部分包含具有比該低功率處理器核心低的功率狀態的硬體邏輯，以實施對應於藉由該感測器控制器從該一或多個感測器擷取資料的一或多個工作，其中該邏輯實施該一或多個工作以在該一或多個工作的實施期間容許該低功率處理器核心進入或停留在低功率消耗狀態中。
  24. 如申請專利範圍第23項的系統，其中該邏輯實施一或多個操作以在導致該低功率處理器核心脫離該低功率消耗狀態之前，基於從該一或多個感測器接收的資料提供動作偵測。
  25. 如申請專利範圍第23項的系統，其中該邏輯實施該一或多個工作以在該一或多個資料擷取工作期間容許該感測器控制器的記憶體裝置進入或停留在低功率消耗狀態中。
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