TWI526994B - Moving object detection method and image monitoring device with moving object detection function based on programmable logic array (FPGA) - Google Patents
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Description
本發明關於一種移動偵測之裝置與方法，特關於一種移動物件偵測方法及以可程式邏輯陣列(FPGA)為基底的具有移動物件偵測功能的影像監控裝置。
由於人類對於自身生命財產保護之強烈需求，因此衍生出安全監控技術以保障個人安全。安全監控技術主要是透過各種感測器(Sensor)取得資料達到預警功能，而安全監控主要是使用視訊感測器，原因是視訊感測器比其他感測器取得資料更多更完整。
智慧型的數位監控技術主要是運用影像處理進而做辨識，使監控器具有類似人工辨識之功能達到智慧型監控.目前的智慧型數位監控技術大都仰賴PC個人電腦來做影像運算、處理與辨識。
個人電腦雖然具有開發容易及周邊支援設備多等等優點，但是處理效率低、體積龐大與功率消耗大，因而不易使此技術產品化，進而能使產品便利化後廣泛的被使用。
一般所謂的即時監控是要達到每秒處理30張影像以上，目前視訊監控器於VGA解析度下，大都還無法達到即時監控，本發明主要使用背景相減法，並應用FPGA
完全以硬體的處理方式來完成移動物件偵測功能，使其應用於監控系統並達即時處理效能。
有鑒於先前技術之缺失，本發明移動物件偵測方法及以可程式邏輯陣列(FPGA)為基底的具有移動物件偵測功能的影像監控裝置係包含下列之目的：
1. 提出一種移動物件偵測方法，包含下列步驟：(一)基於背景相減演算法並使用可適應性門檻值法將背景圖連續取像以建立背景；(二)將取像與背景之影像相減，得到移動物件的區塊；(三)使用影像處理之型態學法，來改善雜訊與破損區塊；(四)得到一個移動物件；其特徵在於，所述背景相減演算法係使用簡單的邏輯上易於實現之位移電路來替代複雜的可變除法器，藉此加快硬體的運算時間、減化硬體的實現難度以及減少電路空間，進而在減少邏輯電路資源的前提下達到即時影像處理的目的。
2. 提出一種以可程式邏輯陣列(FPGA)為基底的具有移動物件偵測功能的影像監控裝置，包含：一可程式邏輯陣列晶片；一同步動態隨機存取記憶體晶片；一數位轉類比晶片；一CMOS影像感測器(CMOS Sensor)；其特徵在於該裝置是基於背景相減演算法並使用可適應性門檻值法作移動物件偵測處理，而所述背景
相減演算法係使用簡單的邏輯上易於實現之位移電路來替代複雜的可變除法器，藉此加快硬體的運算時間、減化硬體的實現難度以及減少電路空間，進而在減少邏輯電路資源的前提下達到即時影像處理的目的。
3. 提出一種以可程式邏輯陣列(FPGA)為基底的具有移動物件偵測功能的影像監控裝置，其中該裝置是以型態學法(Morphology)的開(Opening)與關(Closing)方法將背景相減的影像作雜訊消除與區塊修補。
為使本領域具通常知識者能夠藉由本發明說明書之揭示得以據以實施本發明，發明人等謹於此提供一較佳實施例，並就本發明所涉及之有關專業知識背景予以適當闡述，分別以綱要說明如次：
移動物件偵測是智慧型監控系統中非常重要的一個步驟，其目的在於快速、精準的偵測到移動物件。所謂的移動物件就是一連續的影像畫面中，屬於變動或新加入的影像區塊，此影像區塊與靜止的背景影像的像素值是有差異的，且可能會隨時間經常性變動於監控畫面中之不同位置。不論是物件追蹤(Object Tracking)、事件偵測(Event Detection)、行為分析(Behavior
Analysis)等程序都高度仰賴移動物件偵測的精準程度，偵測移動物件的正確性甚至足以決定整個智慧型監控系統的可靠度與準確性，更是用來評估智慧型監控系統好與壞之主要因素。事件偵測主要是使用影像作分析，對特定事件作預警，舉例來說，如名畫失竊事件偵測系統與侵入事件偵測系統等。
移動物件偵測包含物件偵測與消除雜訊等影像處理，必須仰賴良好調校的參數以達到穩健的物件偵測。現有之物件偵測系統多採用固定之參數值，當戶外場景在面對各種不同的偵測環境時，容易導致偵測效果不佳。此外移動物件偵測系統之參數調整必須仰賴專家領域知識，使得人為操作是影響系統偵測效能的一項重要因素。因此如何自動調整物件偵測系統之內部參數，使系統可以適用在不同的偵測環境，為一項困難且待解決的研究主題。
本發明為了能達到即時監控fps的要求以及降低硬體資源的使用前提下，採用遞回式背景相減演算法，再對演算法與系統設計架構作改善，並且於電路實現上搭配使用功能區分(function partition)、管線處理(pipeline)與並列處理來加快處理速度，使用2個訊框緩衝器(Frame Buffer)來處理，目前本發明於實作上系統資源約391032邏輯閘與998Kbyte記憶體，在解析度640x480狀況下可達到51fps。
本文第2點為說明管線處理方法、功能分割與資料分割之架構與理論。第3點是說明背景相減原理與硬體架構實踐方法，再對經過修改後之背景相減演算法RTBS(Real Time Background Subtraction)與背景相減原來演算法BS(Background Subtraction)作差異分析。第4點則是描述型態學法原理與硬體架構實踐方法。第5點是呈現實驗結果與實驗的模擬分析，再說明本發明之FPGA硬體資源使用狀況，並分析框速率(Frame Rate)實驗結果與硬體效能之間關係。第6點則是本篇發明的結論。
移動物件偵測可分為下列三種方法：連續影像相減法(Temporal differencing)、光流法(Optical flow)與背景相減法(Background subtraction)。
連續影像相減法之原理是利用連續兩三張畫面中像素的變動情形，擷取出運動的區域。此法偵測結果常常會發生內部破碎的情形，物件形狀較不完整，對於後續的移動物件追蹤與辨識將無法提供完整的資訊。光流法以估測畫面間像素或特徵點的變動情形，進而推算出移動物體的位置，廣泛應用於電腦視覺與攝影機鏡頭縮放或旋轉時。但由於演算法的複雜度過高，運算量大，不易達到即時運算，因此在視訊監控技術中較少使用光流
法。背景影像相減法為目前監視系統中最常用的物件偵測方法，其基本原理是先建立不含移動物體的影像作為背景，將某畫面的各像素亮度值與相對之各背景像素亮在度值進行相減與比對，若差異超過臨界值者，則將其視為移動物件像素或稱為前景(Foreground)。此方法不會有物件內部破碎的問題，會偵測出完整的物件形狀。
上述三種方法中，背景影像相減法是目前研究中較為重要之方法。目前已有許多背景影像相減法被提出，其差異主要在於背景模型的建構，並可分為非遞迴法(Non-recursive)與遞迴法(Recursive)。
非遞迴式的方法通常使用移動視窗(Slide Window)的方法更新背景模型，把一段影像的每個影像畫面(Image Frame)儲存在此移動視窗中，並藉一些統計量，如中位數法或平均值法等。需要長度較長的移動視窗，也因此對儲存像素值的記憶空間需求將會變得很大。
遞迴式的方法也需要儲存一段時間內之影像，但因為是以遞迴的方式在每個新影像畫面進行更新背景模型的各項參數，因此與非遞迴式的方法比較，遞迴式的方法需要較少的記憶儲存空間。
常見之遞迴方法為使用一個高斯模型對像素之色彩分佈來做背景模型，此方法是對每個影像依μ=αy+(1-α)μ -1作遞迴方法得到一個簡單的可適應性濾波
器，用來達成背景模型的建立，之中μ為建立背景的影像值、y為新的影像值而α為權重值。此方法具有在運算時使用較少的記憶體與偵測出完整物件形狀的優點，本發明主要是使用此方法來實現。
背景影像相減法就是利用影像擷取裝置事先建立好的背景影像，影像擷取裝置不移動的狀況下，再利用影像擷取裝置在同位置上擷取連續影像，將擷取連續影像與在剛剛相同位置上的背景影像做相減動作，得到連續影像與背景影像在相同影像平面空間之影像差異值(Image Difference Value)，若兩者影像相同即為背景影像部份，則影像差異值會低於門檻值(Threshold)或是零，並將此部份影像消除，而若影像相減之後的影像差異值大於門檻值，保留影像差異部份，即是物件之所在。在背景影像建立方面，大部份都會只針對影像的亮度值來處理。背景影像相減法的算式如下：M k+1(x,y)=| P k+1(x,y)-B k (x,y)| (1)
其中P k+1(x,y)是第k+1張的前景影像在位置(x,y)之像素值，B k (x,y)是第k張的背景影像在位置(x,y)之像素值，M k+1(x,y)是相減後之第k+1張在位置(x,y)之像素值。
本發明主要是採用遞迴方法來建立背景B k (x,y)，其背景相減(BS，Background Subtraction)演算法公式如下：
其中B k (x,y)為已建立的第k時間點之背景影像在(x,y)位置的像素值，P k+1(x,y)為第k+1時間點的即時監視影像在(x,y)位置的像素值。
本發明於此主要是使用可適應性門檻值法(Adaptive Threshold)來做二值化與去雜訊，以下是可適應性門檻值法的演算法公式：
其中σ k+1(x,y)為第k+1時間點之背景影像在(x,y)位置的可適應性門檻值，B k (x,y)為已建立的第k時間點之背景影像在(x,y)位置的像素值，P k+1(x,y)為第k+1時間點的即時監視影像在(x,y)位置的像素值，當中的k為一段背景建立時間的總累計影像張數，λ為判斷是否為物件的可適應性門檻值之標準差，一般2<λ<3。
本發明主要是基於背景相減BS演算法的原理方法作改良來實現硬體架構，之中建立背景影像的方法使用公式(2)與可適應性門檻值法的演算法(3)使用公式，從上述兩公式可了解到這些演算法需用到除法器，一般在使用硬體做除法器是會相當佔邏輯電路資源，而且處理速度也慢，是一般數學運算硬體電路中最佔邏輯電路資源且執行最慢，再者這個除法器的除數是變數，隨著k改變也跟著改變，其實現電路的難度因也更困難，因此為了加快硬體的運算時間以及減化硬體的實現難度與減少電路空間，使得系統能達到即時影像處理的要求及減少邏輯電路資源，因此本發明將原本背景相減BS演算法作演算法的改良，此改良後的演算法稱為即時背景相減演算法RTBS，其主要修改演算法關鍵是使用簡單的邏輯上易於實現之位移(Shift)電路來替代複雜的可變除法器。本發明除將BS演算法作改良，之中並令V=σ 2，則RTBS演算法之背景建立公式(5)與可適應性門檻值法演算法公式(7)與(8)如下所示：
M k+1(x,y)=| P k+1(x,y)-B k (x,y)| (6)
當中N為2的m幕次方數(N=2 m )，本發明將RS演算法中的k/(k+1)改用k/N來取代，而演算法中的1/k改用(N-k)/N來取代，因為N為2的幕次方數，因此本發明即可以使用位移(Shift)電路來替代除法器電路，而同等有效的得到建立背景的效果。
在使用Verilog作硬體設計之前，本發明先由公式(3-3)畫出背景相減硬體設計之中RTBS演算法建背景的DFG資料流表示，如圖1(a)所示。
以及另一個是公式(7)可適應性門檻值法演算法的硬體設計架構的DFG，如圖1(b)所示。
最後一個是公式(8)可適應性門檻值演算法取出物件的硬體設計架構的資料流表示圖，如圖2所示。
在硬體設計之中資源的使用是重要評估之處，因此本發明比較RTBS演算法相較BS演算法能省略那些運算，整體而言RTBS演算法除了乘法器比BS多出兩個外，其餘運算皆比BS少，其中最耗時間的除法運算與根號運算都無需使用。如下表所示：表1. RTBS演算法與BS演算法運算資源比較
主要是要用硬體電路來實現影像的型態學法，目的是為了濾除雜訊與區塊修補，以得到較清楚的移動物件。
背景相減之後的影像常因光源變化等因素造成雜訊或物件破碎的問題產生，由此可知於背景相減加入型態學法是有其必要性，加入目前是使用3x3影像視窗(MASK)作型態學法處理，以列緩衝(Line Buffer)來取出3x3影像視窗，並以型態學法中開(Opening)先作處理，以消除雜訊之後，再對處理後的影像作關(Closing)，來修補破損區塊，整個處理動作都使用FPGA內部的記憶體作影像儲存，因此為了減少資源的使用，本發明先作影像二值化後，再以1位元的0和1來表示影像是物件或背景，以減少記憶體的使用。
型態學法的硬體設計主要先建構侵蝕與膨脹等兩個方法，要探討此兩方法之前，必須了解一個重要的步
驟，其硬體的作法如圖3所示，即是影像視窗(Image Window或稱Mask)，本發明主要是使用3x3的影像視窗(Mask)，以列緩衝(Line Buffer)搭配暫存器取出相鄰共9個像素(M1~M9)，之中的M5為原始處理像素(Origin)。
圖4為侵蝕的DFG描述圖，圖5為膨脹的DFG描述圖。侵蝕與膨脹的作法是影像處理的型態學法的基礎，不論是開(Opening)或是關(Closing)都是使用這兩種基本方法，但是不論侵蝕或膨脹都是先建立3x3影像視窗取出M1~M9的影像像素值，再由各架構元素(Structuring Element)的參數P1~P9來選擇M1~M9是否加入運算，最後對運算後之值執行及閘(AND gate)的邏輯運算即為侵蝕，假若執行或閘(OR gate)的邏輯運算則是膨脹。
接著說明實際型態學法處理資料的流程，如圖9的DFG來描述，在說明前先對幾個處理節點(Node)名稱做定義為“E”作侵蝕處理，“D”作膨脹處理。
產生一個3x3影像視窗，進入“E”處理節點作影像侵蝕處理，再產生另一個3x3影像視窗，再進入“D”處理節點作影像膨脹處理，完成開(Opening)做影像雜訊消除；隨即產生一個3x3影像視窗進入“D”處理節點作影像膨脹處理，再產生一個3x3影像視窗，再進入“E”處理節點作影像侵蝕處理，完成關(Closing)
做修補影像，如圖6。
在型態學法處理本發明主要是使用4個級(Stage)的管線(pipeline)處理。
本發明使用的場效可程式化邏輯陣列，其為ALTERA公司所推出的CYCLONE II系列裡EP2C35F672C6 FPGA(晶片包裝為672 BGA pin腳)與DE2教育發展板(Development and Education Board)，再加上應用QUARTUS II整合性設計發展軟體，構成本發明實驗發展環境。圖7顯示FPGA移動物件偵測系統之架構圖。
其主要是使用130萬像素CMOS數位模組來擷取影像資料，經由FPGA做影像處理，並將影像由RGB色彩空間轉換成YCbCr色彩空間，並取Y值作背景建立後，再利用影像背景相減(Background Subtraction)法將前景(Foreground)影像與背景(Background)影像的Y值做比較，得到移動物件之區塊而擷取出來。
本發明先將本系統之FPGA硬體電路以實驗影像結果呈現，來驗證其正確性；接著以框速率分析來討論討論系統之Throughout；本實驗也將BS演算法與RTbS演算法之差異進行實際影像分析；最後則將FPGA硬體資源使用狀況進行說明。
本發明對不同背景與物件(如手部、臉部、單人監視及雙人監視)作實驗，並觀察其結果，本實驗的結果於以第8與第9圖各圖作呈現。
本節將分析所提出之硬體設計系統的效能。受限外部電路之因素，本實驗系統在工作時有兩個工作時脈，一個是影像處理相關處理的工作時脈，為25MHz，是配合CMOS(互補金氧半導體)感測器(Sensor)模組的最大工作時脈，包含CCD捕捉(Capture)、RAW2RGB、RGB2Y、背景相減(Background Subtraction)與型態學(Morphology)，本發明定義此為區塊(Block)1；另一個是對影像資料儲存於外部SDRAM的SDRAM控制器(Controller)之工作時脈為120MHz，本發明定義此為區塊(Block)2。
因此整個系統架構依時脈不同切割成2個區塊(Block)，其中區塊(Block)1為影像處理相關模組其框速率稱之為f1，區塊(Block)2為SDRAM控制器讀/寫(Controller Read/Write)模組其框速率稱之為f2，整個物件偵測系之框速率稱之為fs。
本發明將由以下兩個部份來分析系統框速率。1.合成模擬：在不考慮外部使用元件的工作時脈，由合成工具
來模擬FPGA可達到框速率數；2.實際量測：以執行實際元件工作時脈，並實驗量測與計算出系統可達到框速率數。
本系統的影像資料是10位元(bit)的平行(Parallel)輸入，且做背景相減也只用灰階值，因此整個系統都是一次處理1個像素(10bit)影像資料，所以本發明只需考慮影像的像素處理數目。當影像解析是VGA(640x480)時，每秒需處理的像素數640*480=0.3072M像素(pixel)/sec，此為以下所有分析與計算的條件。
本發明以QUARTUS II來分析本系統之關鍵路徑(Critical Path)，影像處理相關模組電路部份的關鍵路徑時脈週期(Critical Path clock period)為8.826ns，換算可達到電路之時脈為113.3MHz，因此合成模擬分析出f1能執行最高的框速率=113.3MHz/0.3072M=368fps。
SDRAM控制器(Controller)的關鍵路徑時脈週期(Critical Path clock period)為6.404ns，換算可達到電路之時脈為156.15MHz。但由於該設計之SDRAM控制器(Controller)為4埠讀/寫(4 port Read/Write)，因此1個像素之等效工作時脈需除以4，
亦即為156.15MHz/4埠=39.0375MHz，因此合成模擬分析出f2能執行最高的框速率=39.0375MHz/0.3072M=127fps。
以上是說明系統其FPGA內部區塊(Block)1與區塊(Block)2所能執行最高工作時脈之狀況下可達到的框速率，本發明知道fs將受限於最小框速率的效能，因此可以得知合成模擬分析的fs其框速率為127fps。
本發明實際執行本系統並計算其框速率。於FPGA實驗板中將系統處理的影像框(frame)數由7段顯示器顯示，即系統每處理一個影像框(frame)即於七段顯示器中數字加1。實驗方法是使用碼表計時一分鐘後停止系統，查看7段顯示器中顯示實際處理的框(frame)數，再除上60秒，可得到fs的框速率為3058框/60秒≒51fps。
此實際效能結果與合成模擬分析的fs的框速率為127fps有很大的差距，原因是模擬效能與實際效能的工作時脈不同。因此本發明對f1與f2之實際效能進一步分析。目前實際效能的區塊(Block)1最高可執行的工作時脈為25MHz，且CMOS感測器(Sensor)會有曝光時間的需要，又加上每張框(Frame)之間會有等待的空白(Blanking)時間，所以實際有效工作時脈約
是17.5MHz，因此f1實際效能最高的框速率=17.5MHz/0.3072M=56fps。本系統區塊(Block)2因受限SDRAM積體電路(IC)的工作時脈，目前最高工作時脈是120MHz，故f2實際效能最高的框速率=120MHz/4(埠)port/0.3072M=97fps。
由以上的分析可得知此系統的瓶頸是f1，原因是受限CMOS感測器(Sensor)的實際工作時脈，使得限制整體通量(Throughput)無法提升。
此外本發明將相同的演算法於1.8GHz P4 CPU及1G位元組DDR/333MHz記憶體的PC系統下實現執行VGA影像，得到約3.22的fps，以比較軟/硬體之fps差異。表2為上述分析與實測之結果表，本發明可知硬體遠優於軟體的執行效能。
FPGA資源包含邏輯電路(Logic Circuit)與記憶體兩部份，並換算為標準邏輯閘數(Logic gate count)。
表3為各硬體設計區塊模組使用之FPGA資源：
一般而言ALTERA之LE(Logic Element)等效於8~21個邏輯閘數，典型值是為12邏輯閘數；內部之記憶體一般相當於4邏輯閘數組成1位元。在估計本發明設計之硬體所等效標準邏輯閘數，是以典型值計算。
由上表可知在FPGA上會用到的面積是內部M4K記憶體約等效用掉371616邏輯閘數再加上背景相減與其他部份的邏輯電路約等效使用19416邏輯閘，所以整個FPGA使用面積約371616+19416=391032的邏輯閘數。
本發明從演算法來考量並作設計修改，使硬體容易實現、增加處理效能並減少硬體資源使用，本發明依RTBS演算法而提出的硬體架構，比BS演算法減少運算器的
使用，再以功能切割與任務切割方法，將背景相減切割成平行化的功能與任務，並設計7階段之管線架構，之後也使用硬體設計分別加入型態學法(Morphology)的開(Opening)與關(Closing)方法將背景相減的影像作雜訊消除與區塊修補。
本發明的系統效能於640x480的影像解析度下，使用模擬來分析FPGA即時物件偵測影像處理模組部份，其最高處理效能可達到的368fps，而模擬整體發展系統處理效能為56fps，而實際的實驗可達到51fps，以上的處理速度，皆比即時影像處理系統需求每秒30個frame之效能需求還高，以目前的監控系統需求VGA的解析度640x480足敷所需。在資源的使用上，僅使用2個框緩衝(Frame Buffer)，在解析度640x480狀況下約998K位元組(byte)的SDRAM記憶體，整體FPGA等效用391032邏輯閘。
綜上所述，本發明於使用時，確實能達到其功效及目的，故本發明誠為實用性優異，為符合發明專利之申請要件，爰依法提出申請，盼 審委早日賜准本創作，以保障發明人之辛苦研發，倘若 鈞局審委有任何稽疑，請不吝來函指示，發明人定當竭力配合，實感德便。
圖1：資料流表示圖(a)RTBS演算法建背景(b)可適應性門檻值演算法；圖2：可適應性門檻值演算法取物件資料流表示圖；圖3：3x3影像視窗硬體實現圖；圖4：侵蝕的DFG描述圖；圖5：膨脹的DFG描述圖；圖6：型態學法處理DFG圖；圖7：FPGA移動物件偵測系統架構；圖8：(a)單人實驗背景圖(b)單人實驗背景加入物件圖(c)單人實驗結果圖。
圖9：(a)雙人實驗背景圖(b)雙人實驗背景加入物件圖(c)雙人實驗結果圖
Claims (8)
- 一種移動物件偵測方法，包含下列步驟：(一)基於背景相減演算法並使用可適應性門檻值法將背景圖連續取像以建立背景；(二)將取像與背景之影像相減，得到移動物件的區塊；(三)使用影像處理之型態學法，來改善雜訊與破損區塊；(四)得到一個移動物件；其特徵在於，所述背景相減演算法係使用簡單的邏輯上易於實現之位移電路來替代複雜的可變除法器，藉此加快硬體的運算時間、減化硬體的實現難度以及減少電路空間，進而在減少邏輯電路資源的前提下達到即時影像處理的目的。
- 如申請專利範圍第1項所述之移動物件偵測方法，其中用CMOS影像感測器模組來取像，經由一FPGA做影像處理，並將影像由RGB色彩空間轉換成YCbCr色彩空間，並取Y值作背景建立後，再利用影像背景相減(Background Subtraction)法將前景(Foreground)影像與背景(Background)影像的Y值做比較，得到移動物件之區塊並擷取出來。
- 如申請專利範圍第1項所述之移動物件偵測方法，其中是使用3x3影像遮罩(MASK)作型態學法處理，以Line Buffer來取出3x3影像遮罩，並以型態學法中Opening先作處理，以消除雜訊之後，再對處理後的影像作Closing，來修補破損區塊。
- 如申請專利範圍第1項所述之移動物件偵測方 法，其中用管線設計(pipeline)來加速處理效能。
- 一種以可程式邏輯陣列(FPGA)為基底的具有移動物件偵測功能的影像監控裝置，其特徵在於使用專利範圍第1項所述之方法。
- 如申請專利範圍第5項之一種以可程式邏輯陣列(FPGA)為基底的具有移動物件偵測功能的影像監控裝置，其尚包含：一可程式邏輯陣列晶片；一同步動態隨機存取記憶體晶片；一數位轉類比晶片；一CMOS影像感測器(CMOS Sensor)。
- 一種以可程式邏輯陣列(FPGA)為基底的具有移動物件偵測功能的影像監控裝置，包含：一可程式邏輯陣列晶片；一同步動態隨機存取記憶體晶片；一數位轉類比晶片；一CMOS影像感測器(CMOS Sensor)；其特徵在於該裝置是基於背景相減演算法並使用可適應性門檻值法作移動物件偵測處理，而所述背景相減演算法係使用簡單的邏輯上易於實現之位移電路來替代複雜的可變除法器，藉此加快硬體的運算時間、減化硬體的實現難度以及減少電路空 間，進而在減少邏輯電路資源的前提下達到即時影像處理的目的。
- 如申請專利範圍第5項、第6項或第7項任一項所述之一種以可程式邏輯陣列(FPGA)為基底的具有移動物件偵測功能的影像監控裝置，其中該裝置是以型態學法(Morphology)的開(Opening)與關(Closing)方法將背景相減的影像作雜訊消除與區塊修補。
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|---|---|---|---|---|
| CN109526358A (zh) * | 2018-12-07 | 2019-03-29 | 宁波可凡电器有限公司 | 土壤占据比例分析系统 |
| TWI689893B (zh) * | 2018-12-25 | 2020-04-01 | 瑞昱半導體股份有限公司 | 背景模型更新的方法與相關裝置 |
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2009
- 2009-02-05 TW TW098103693A patent/TWI526994B/zh active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109526358A (zh) * | 2018-12-07 | 2019-03-29 | 宁波可凡电器有限公司 | 土壤占据比例分析系统 |
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