TWI505632B - 具有混合架構當作阻抗匹配之低雜訊放大器及其匹配方法 - Google Patents

具有混合架構當作阻抗匹配之低雜訊放大器及其匹配方法 Download PDF

Info

Publication number
TWI505632B
TWI505632B TW102102904A TW102102904A TWI505632B TW I505632 B TWI505632 B TW I505632B TW 102102904 A TW102102904 A TW 102102904A TW 102102904 A TW102102904 A TW 102102904A TW I505632 B TWI505632 B TW I505632B
Authority
TW
Taiwan
Prior art keywords
terminal
matching
field effect
low noise
noise amplifier
Prior art date
Application number
TW102102904A
Other languages
English (en)
Other versions
TW201431276A (zh
Inventor
Yenchung Chiang
Chiuhsiang Hsu
Hsinhan Lin
Original Assignee
Univ Nat Chunghsing
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Univ Nat Chunghsing filed Critical Univ Nat Chunghsing
Priority to TW102102904A priority Critical patent/TWI505632B/zh
Publication of TW201431276A publication Critical patent/TW201431276A/zh
Application granted granted Critical
Publication of TWI505632B publication Critical patent/TWI505632B/zh

Links

Landscapes

  • Amplifiers (AREA)

Description

具有混合架構當作阻抗匹配之低雜訊放大器及其匹配方法
本發明是有關於一種低雜訊放大器，且特別是有關於一種具有混合架構當作阻抗匹配之低雜訊放大器。
由於網際網路的蓬勃發展，人們對網路的利用越來越廣泛，無線網路也為滿足人們的需求誕生且在持續的發展當中。在日常生活中許多的3C產品皆會搭配無線上網的功能，目前市面上廣泛使用的無線傳輸網路有藍芽(Blue tooth)、3G無線網路、LTE與WiMax等技術。而這些技術都需要無線收發系統來接收或發送資料訊號，射頻無線通訊系統的收發機(Transceiver)如第1圖所示，收發機當中包含低雜訊放大器(Low noise amplifier，LNA)、混波器(Mixer)、濾波器(Filter)、功率放大器(Power amplifier，PA)、頻率合成器(Frequency synthesizer)及驅動級，而收發機訊號經類比數位轉換輸入及輸出。
其中低雜訊放大器通常為射頻無線通訊系統中的第一級，其增益、雜訊指數及線性度等特性皆為影響射頻無線通訊系統效能之重要參數。為了使訊號順利饋入低雜訊放大器以利放大，輸入端需要進行阻抗匹配。一般用於低雜訊放大器的基本架構有共源極(Common Source)、共閘極(Common Gate)、疊接組態(Cascode)等幾種架構，這幾種常用之架構，其電路上各參數效能的分析也不盡相同，在低雜訊放大器的電路設計上，要求低雜訊放大器的電路提供 極低的雜訊貢獻。
由於低雜訊放大器影響射頻無線通訊系統之增益、雜訊指數及線性度，因此以下介紹低雜訊放大器須考慮之參數，雜訊指數(noise figure)、增益壓縮、三階截距點及其穩定度： 在介紹雜訊指數前先介紹一個重要的參數，訊號雜訊比(Signal-to-Noise Ratio，SNR)，SNR的定義為訊號功率與總雜訊功率的比值，而雜訊指數的定義則是建立於SNR上，雜訊因子(noise factor，NF)，其定義如(1-1a)式，若取其對數值則為雜訊指數(noise figure)，其定義如(1-1b)式。我們假設有一射頻無線通訊系統，其射頻無線通訊系統本身不會產生任何雜訊，那麼此射頻無線通訊系統的SNRin 將會等於SNRout ，也就是說其雜訊指數為1，但現實上，此種射頻無線通訊系統並不存在的，不論具有多低雜訊的射頻無線通訊系統其雜訊指數皆會大於1。
在積體電路設計中，通常所設計的電路都不會只有單一級，而是使用多級電路串接而成，這些多級串接電路的雜訊指數可藉由公式的推導來得出其雜訊指數的關係式。若以具有m級的放大器來說，其整體雜訊指數的計算公式可表達為式(1-2)式，其中NF1 為多級串接電路第一級之雜訊因子，NF2 為第二級之雜訊因子，依此類推；Av1 為第一 級之增益，Av2 為第二級之增益，依此類推至Av(m-1) ，
由式(1-2)弗里斯的雜訊指數公式(Friis equation for noise figure)可得知第二級所貢獻的雜訊會被第一級的增益所抑制，第三級所貢獻的雜訊會被前兩級的增益所抑制，因此，在多級串接電路中，後級所貢獻的雜訊可被前級的增益總乘積所抑制；換句話說，愈後級對多級串接電路的整體雜訊貢獻會逐漸降低，而總體雜訊指數主要貢獻將來自於第一級的雜訊，因此在低雜訊放大器的設計上第一級的考量會以低雜訊設計為要求，且需要足夠的增益來抑制後級電路所貢獻的雜訊。
增益壓縮為一種非線性效應，當低雜訊放大器的輸入訊號越大時，其輸出訊號也會越大。然而在實際應用上，低雜訊放大器訊號可放大的範圍是有限的，如訊號本身的增益在輸入訊號過大時趨近於飽和，訊號放大的趨勢將無法呈現理想線性放大，轉而呈現非線性放大。因此，在實際的非線性訊號與理想的線性訊號相差1dB時，其所對應的輸入功率，稱為1dB增益壓縮點(P1dB )，以數學的方式來表示一射頻無線通訊系統的非線性效應，如(1-3)式，其中x(t)為輸入函數，y(t)為輸出函數，α1 、α2 及α3 為各階的響應係數。(1-3)式如下：
假設一輸入信號x(t)=Acosωt代入式(1-3)中，得y(t)輸出為(1-4)式：
因此，非線性輸出可得三部分，(1-4)式中第一項為直流補償項、第二項為基礎訊號項及剩下的高階諧波項，當α3 <0時，由可以得出增益為A的減函數，其與理想線性增益掉1dB增益可表示為為(1-5)式：
整理後可得此增益壓縮點。點，即稱為1dB
在低雜訊放大器的線性度考量中，除了考慮增益壓縮點以外，另一重要的考量參數為三階截距點。若有一個弱的訊號與兩個相鄰但較強的干擾訊號一起經過非線性系統，則將有一個交互調變項落入主頻帶內，此時對弱訊號造成破壞性失真，因而降低電路性能，此調變響應現象的指標方程式即三階截距點(Third order Intercept Point，IP3)，其在物理意義上為當系統功率增益過高，使得非線性交互調變效應所產生的三階諧波功率高到與本體增益相同時，在此定義相交點為三階截距點。假設有兩個頻率相近且等振幅的訊號輸入非線性系統，以數學式推導則輸入 訊號為x(t)=Acosω1 t+Acosω2 t，帶入系統後可得(1-6)式： 假設，得，整理後可得輸 入三階截距點與非線性係數關係如下 與前面1dB增益壓縮點比較並整理可得知(1-7)式：
三階截距點和1dB增益壓縮點，除了物理意義很接近之外，由式(1-7)可得知兩者大約相差9.6dB，以此作為兩者的參考指標。
穩定度為低雜訊放大器其中一項基本考量參數，電路穩定才能正常操作，由於電路之輸入和輸出之間有著反向回路，所以在部分負載阻抗的組合中會造成電路不穩定，以下有兩種較常使用的穩定度參數，K值及μ值，其K值參數之定義如下(1-8)式： 其中△定義如下△=S 11 S 22 -S 12 S 21 ，假設K>1且△<1，電路為無條件穩定。另外有研究推導出僅用一個參數μ就可測試的準則，若滿足此條件，電路可為無條件穩定，其中μ值如下(1-9)：
在電路設計時，不只所設計之頻率範圍需達到穩定條件，而必須是確保全頻帶之下電路要符合穩定條件。假若設計高頻電路，但低頻頻帶無法達到穩定條件，代表此電路的最基本的直流有問題，那麼將會影響電路本身的運作，因此穩定度的考量也是低雜訊放大器必須考慮的參數之一。
E.Cohen等人在“An ultra low power LNA with 15dB gain and 4.4dB NF in 90nm CMOS process for 60 GHz phase array radio,”IEEE Radio Frequency Integrated Circuits Symposium,pp.61-64,Apr.2008.中利用輸入電晶體的閘極和電晶體的源極各以一離散電感與電晶體的閘極與源極寄生電容Cgs形成輸入匹配網路。此種匹配法可以藉由調整閘極及源極電感之值來達到功率與雜訊指數的最佳化。但此匹配法須用到兩個電感器，耗費較大面積電路，且在微波及毫米波波段使用離散電感產生品質因 素(Q值)差的問題。
因此，在較高頻率波段常以傳輸線來構成所需的電感。Y.-S.Lin等人在“A 60-GHz low-noise amplifier for 60-GHz dual-conversion receiver,”Microwave and Optical Technology Letters,Vol.51,No.4,pp.885-891,Apr.2009.中所示的電路即為與上述類似的匹配法，其以傳輸線取代離散電感的設計。。
R.R.Severino等人於“A transformer-based 60GHz CMOS LNA for low voltage applications,”IEEE International Workshop on Radio-Frequency Integration Technology(RFIT 2007),Dec.2007.中則是利用輸入電晶體的閘極和電晶體的源極各以變壓器的一次及二次線圈相耦合，再與電晶體的Cgs寄生電容形成輸入匹配網路。此匹配方法可以因兩個電感結合成變壓器而降低電路面積，同時兩端點的耦合亦可以降低雜訊的表現。
另有一習知技術則是利用疊接電晶體汲極的電感和輸入電晶體源極的主動電感耦合，以取代E.Cohen等人所使用之源極電感，然而其雖然可以降低電感所佔電路面積，但仍須要設置一主動電感電路，而主動電路元件將貢獻電路較多雜訊。
因此，本發明人有鑑於此，憑藉多年相關電路研發經驗研究出一種具有混合架構當作阻抗匹配之低雜訊放大器，能降低電路雜訊且達到較高電路增益，藉此降低功耗並應用於高頻電路當中。
本發明之一結構態樣之一實施方式是在提供一種具有混合架構當作輸入匹配之低雜訊放大器，應用於一頻段。低雜訊放大器包含一場效電晶體及一輸入匹配級。場效電晶體具有一汲極、一閘極及一源極；輸入匹配級用以提供場效電晶體阻抗匹配，輸入匹配級包含一耦合結構及一外接匹配元件。耦合結構具有一輸入端、一偏壓端、一閘極端、一源極端及一接地端，輸入端用以接受一訊號，偏壓端連接輸入端，用以偏壓及匹配場效電晶體，閘極端連接輸入端、偏壓端及場效電晶體之閘極，源極端連接場效電晶體之源極，接地端連接源極端並接地，外接匹配元件連接偏壓端；其中輸入端、偏壓端及閘極端構成一第一耦合結構，源極端及接地端構成一第二耦合結構，第一耦合結構磁性耦合第二耦合結構。
依據本發明一實施例，上述輸入端、偏壓端、閘極端、源極端及接地端可為一金屬導線。外接匹配元件可為一離散元件，其中離散元件係可為一電感、一電阻或一電容，其中電感為串接，電容為下地，電阻為串接。外接匹配元件可為一傳輸線。上述之低雜訊放大器更可包含一傳輸線，連接場效電晶體之汲極，用以負載及匹配場效電晶體。上述之低雜訊放大器更可包含一離散元件，連接場效電晶體之汲極，用以負載及匹配場效電晶體。其中離散元件係可為一電感、一電阻或一電容，其中電感為串接，電容為並接，電阻為串接。場效電晶體與輸入匹配級係位於同一晶片，且此晶片係可利用CMOS製程、SiGe BiCMOS製程、 GaAs製程或InP製程製作。其中低雜訊放大器之頻段可為一射頻頻段、一微波頻段或一毫米波頻段，輸入端接受之訊號可為一射頻訊號、一微波訊號或一毫米波訊號。
本發明之一方法態樣之一實施方式是在提供一種以混合架構當作低雜訊放大器輸入之匹配方法，應用於一頻段，匹配方法包含：提供至少一場效電晶體；利用一輸入匹配級提供場效電晶體阻抗匹配，其中輸入匹配級包含一耦合結構及一外接匹配元件。耦合結構具有一輸入端、一偏壓端、一閘極端、一源極端及一接地端，輸入端用以接受一訊號，偏壓端連接輸入端，用以偏壓及匹配場效電晶體，閘極端連接輸入端、偏壓端及場效電晶體之閘極，源極端連接場效電晶體之源極，接地端連接源極端並接地，外接匹配元件連接偏壓端；使輸入端、偏壓端及閘極端構成一第一耦合結構，源極端及接地端構成一第二耦合結構，第一耦合結構磁性耦合第二耦合結構；輸入一訊號至輸入端；以及使場效電晶體之閘極走線與源極走線訊號耦合。
依據本發明另一實施例，上述外接匹配元件係可為一離散元件，其中離散元件係可為一電感、一電阻或一電容，其中電感為串接，電容為下地，電阻為串接。外接匹配元件可為一傳輸線。上述步驟更可包含外接一離散元件或傳輸線耦合場效電晶體之汲極，用以負載及匹配場效電晶體。其中離散元件係可為一電感、一電阻或一電容。離散元件亦可為複數，其中電感為串接，電容為並接，電阻為串接。低雜訊放大器之頻段可為一射頻頻段、一微波頻段 或一毫米波頻段，輸入端接受之訊號可為一射頻訊號、一微波訊號或一毫米波訊號。
本發明之一結構態樣之一實施方式是在提供一種具有混合架構當作輸入匹配之低雜訊放大器，包含複數場效電晶體及複數輸入匹配級。各場效電晶體具有一汲極、一閘極及一源極；各輸入匹配級用以分別提供場效電晶體阻抗匹配，其中各輸入匹配級耦合各場效電晶體，各輸入匹配級包含一耦合結構及一外接匹配元件。各耦合結構具有一輸入端、一偏壓端、一閘極端、一源極端及一接地端，其中輸入端用以接受一輸入訊號，偏壓端連接輸入端，偏壓端用以偏壓及匹配，閘極端連接輸入端、偏壓端及場效電晶體之閘極，源極端連接場效電晶體之源極，接地端連接源極端並接地；外接匹配元件連接偏壓端；其中輸入端、偏壓端及閘極端構成一第一耦合結構，源極端及接地端構成一第二耦合結構，第一耦合結構磁性耦合第二耦合結構。
依據本發明又一實施例，上述各輸入端、各偏壓端、各閘極端、各源極端及各接地端係可為一金屬導線。上述各外接匹配元件可為一離散元件，其中離散元件係可為一串接電感、一串接電阻或一下地電容。外接匹配元件可為一傳輸線。上述之低雜訊放大器更可包含一傳輸線，連接場效電晶體之汲極，用以負載及匹配場效電晶體。上述之低雜訊放大器更可包含一離散元件，連接場效電晶體之汲極，離散元件用以負載及匹配場效電晶體，其中離散元件係可為一串接電感、一串接電阻或一並接電容。複數場效電晶體呈並聯，且各場效電晶體與各輸入匹配級皆位於同 一晶片，此晶片係可利用CMOS製程、SiGe BiCMOS製程、GaAs製程或InP製程製作。
本發明是利用輸入匹配級之閘極端和源極端的電路走線形成一個耦合結構，並由偏壓端接至離散元件或傳輸線以提供偏壓及匹配，藉此形成具有外接元件與耦合結構之匹配網路。因此本發明利用耦合結構來使低雜訊放大器具有更低的雜訊及較高增益，可應用於高頻且可降低電路功耗，並結合外接之離散元件或傳輸線結合耦合結構來達到匹配效果。
請參照第2圖及第3圖，其繪示依照本發明一實施方式的一種具有混合架構當作輸入匹配之低雜訊放大器之耦合結構電路示意圖及理想元件模型圖。低雜訊放大器包含一場效電晶體100、一耦合結構200及一外接匹配元件300。場效電晶體100具有一汲極110、一閘極120及一源極130。
耦合結構200結合外接匹配元件300構成低雜訊放大器之輸入匹配級用以提供場效電晶體100阻抗匹配，耦合結構200包含一輸入端210、一偏壓端220、一閘極端230、一源極端240及一接地端250，輸入端210用以接受一射頻/微波/毫米波訊號RF，偏壓端220連接輸入端210，偏壓端220連接外接匹配元件300用以偏壓及匹配，閘極端230連接輸入端210、偏壓端220及場效電晶體100之閘極120，源極端240連接場效電晶體100之源極130，接地端 250連接源極端240並接地；其中輸入端210、偏壓端220及閘極端230構成一第一耦合結構MA ，源極端240及接地端250構成一第二耦合結構MB ，第一耦合結構MA 磁性耦合第二耦合結構MB 。上述輸入端210、偏壓端220、閘極端230、源極端240及接地端250皆可為一金屬導線，其中輸入端210、偏壓端220及閘極端230連接成一金屬導線，源極端240及接地端250連接成另一金屬導線。此外，外接匹配元件300可為一離散元件或一傳輸線，用以進行調整偏壓及匹配。場效電晶體100之汲極110亦可另外連接一離散元件或一傳輸線(未圖示)，用以進行調整偏壓及負載匹配。由於離散元件係用以作為整體電路之阻抗匹配用，可以是電感、電容、電阻、其組合或等效元件，依據使用者之需求不限制地搭配選用。
第一耦合結構MA 磁性耦合第二耦合結構MB 是利用場效電晶體100之閘極120所需之輸入匹配與源極130之源極退化電感互相纏繞而產生之磁耦合效應。射頻/微波/毫米波訊號RF將從第2圖中之耦合結構200之輸入端210經由輸入匹配級200之偏壓端220及閘級端230，灌入至場效電晶體100之閘級120，偏壓訊號VB 則經由外接元件300及耦合結構200之偏壓端220所供給，耦合結構200之源級端則是與場效電晶體100之源極130相連，等效作為源極130退化所需之小電感。
第3圖繪示第2圖之耦合結構200所假設之理想元件模型。其中第3圖所標示之輸入端In、偏壓端Vb、閘極端G及源極端S分別對應第2圖之輸入端210、偏壓端220、 閘級端230及源級端240。本實施方式在理想元件模型中加入了耦合結構200之等效電感L1 ~L3 、並聯的寄生電容Cc1 ~Cc5 與串聯之寄生電阻Rc1 ~Rc3 來等效耦合結構200。此外，除了加入上述寄生效應之參數外，此理想元件模型尚有一耦合係數k(coupling coefficient)決定等效耦合結構200之特性，經過模擬嘗試之後得到耦合係數k值約為0.15，由此得知金屬導線與金屬導線之間有耦合但耦合量不大。
另依據此耦合結構200之實際電路佈局使用模擬器Momentum(Agilent Technologies)進行電磁模擬，藉此獲得散射參數(即S參數)模型，並將理想元件模型之輸入端In、偏壓端Vb、閘極端G及源極端S與電磁模擬所得S參數模型之輸入端210、偏壓端220、閘級端230及源級端240皆掛埠(Port)進行模擬，可得知每埠之等效電感值、參數特性及相位。請再同時參照第4A圖及第4B圖係繪示理想元件模型之輸入端In、偏壓端Vb、閘極端G及源極端S與耦合結構200電磁模擬所得S參數模型之輸入端210、偏壓端220、閘極端230、源極端240所看入之等效電感值，其中L1至L4為耦合結構200電磁模擬所得之輸入端210、偏壓端220、閘極端230、源極端240所看入之電感值，L5至L8為理想元件模型之輸入端In、偏壓端Vb、閘極端G及源極端S所看入之電感值。由第4A圖及第4B圖可見耦合結構200電磁模擬所得之輸入端210、偏壓端220、閘極端230、源極端240與所對應理想元件模型之輸入端In、偏壓端Vb、閘極端G及源極端S，其模擬之電感值數值有 部分些微差距，但在圖形曲線上兩者皆很接近。
針對低雜訊放大器的S參數，意即針對頻域特性的觀察，考慮其每端點之輸入返回損耗，如第5A圖及第5B圖所示，耦合結構200電磁模擬所得與理想元件模型之輸入返回損耗在圖形曲線上兩者相差不大。
第6A圖為理想元件模型之輸入端In分別對偏壓端Vb、閘極端G及源極端S之隔離度模擬圖，第6B圖為耦合結構200電磁模擬所得之輸入端210分別對偏壓端220、閘極端230及源極端240之隔離度模擬圖，兩者在圖形曲線上也相差甚小。
耦合結構200電磁模擬所得與理想元件模型之相位模擬比較如第7A圖及第7B圖所示，兩者圖形曲線與其頻率所對應之相位相差甚小。
由第4A圖及第4B圖至第7A圖及第7B圖之模擬結果可得知，耦合結構所建立之理想元件模型在效能的特性上與直接用電磁模擬所得之耦合結構接近，因此在電路之設計上亦可使用此理想元件模型。
請參照第8圖，其係繪示依照本發明一實施方式的一種具有混合架構當作輸入匹配之低雜訊放大器之電路示意圖，將第2圖之耦合結構應用於一60GHz之低雜訊放大器。
本實施方式中，為了得到較低之雜訊，此低雜訊放大器架構是由四級共源極放大器串接構成，因為低雜訊放大器之雜訊主要由前級所貢獻，且第一級所提供的增益與疊接組態相比較低，抑制後級所貢獻的雜訊有限，因此後級的電路架構也使用雜訊較低的共源極放大器。其中使用第 2圖之耦合結構的設計於前兩級，而後兩級則為利用傳輸線設計的低雜訊放大器。
由於全使用傳輸線之低雜訊放大器與利用耦合結構所設計之低雜訊放大器相比，前者所得之增益較大但雜訊也較大，因為低雜訊放大器後級之雜訊可被前級所得之增益所抑制，因此，本實施方式利用雜訊貢獻較小之耦合結構於前兩級，增益與雜訊貢獻較大之設計放至於後級，意即於第三級及第四級共源極放大器中，利用傳輸線結構中之微帶線在共源極放大器上，藉此達到源級退化、負載及偏壓之功效。此外，微帶線在低雜訊放大器電路的佈局上會有大範圍的平面地，但耦合結構的附近將會有一估計範圍無平面地，使其對耦合結構之磁場干擾較小。
上述之低雜訊放大器電路設計使用TSMC 90nm CMOS製程，面積大小為0.868＊ 0.736 mm2 ，總共使用12顆N型電晶體，其中電晶體M1 並聯電晶體M2 並聯電晶體M3 為第一級之共源極放大器，電晶體M4 並聯電晶體M5 並聯電晶體M6 為第二級之共源極放大器，電晶體M7 並聯電晶體M8 並聯電晶體M9 為第三級之共源極放大器，電晶體M10 並聯電晶體M11 並聯電晶體M12 為第四級之共源極放大器，電容C1 、電容C2 、電容C3 、電容C4 及電容C5 為直流阻隔電容，電容C6 及電容C7 為級間共軛匹配所用之匹配電容，TL為傳輸線，偏壓VB1 、偏壓VB2 、偏壓VB3 及偏壓VB4 分別提供偏壓至第一級共源極放大器、第二級共源極放大器、第三級共源極放大器及第四級共源極放大器，工作電壓VDD 提供各共源極放大器工作電壓，RFIN 及RFOUT 分別為低雜訊放大器電路之訊號輸入端及訊號輸出端。
其中第8圖之偏壓VB1 、偏壓VB2 對應至第2圖之偏壓端220，訊號輸入端RFIN 對應至第2圖之輸入端210，且第8圖也標明了對應至第2圖之閘極端230、源極端240及接地端250。此外，第8圖新增傳輸線TL及各級電容，藉此進行調整偏壓、阻抗及負載匹配。
請參照第9A圖及第9B圖至第12A圖及第12B圖，其係繪示模擬耦合結構對單一級低雜訊放大器電路所造成的影響。由於低雜訊放大器電路設計的頻寬範圍與其耦合結構之k值係數有關，其關係(1-10)式為：
其中f u 及f l 分別為頻寬範圍之上下限。由於所預設計之頻段為57GHz至64GHz，如欲得此頻寬，利用上式可得其耦合係數k值設計只需大於等於0.058即可，因此本實施方式在耦合係數k值的設定上，將耦合係數k值設定為約0.15。其中第9A圖、第10A圖、第11A圖及第12A圖為k值等於0時，單一級之低雜訊放大器電路之模擬，第9B圖、第10B圖、第11B圖及第12B圖為將k值設定為0.15時，單一級之低雜訊放大器電路之模擬。而上述圖式中所標示之m20、m21、m22、m23及m24僅為指出模擬曲線之最高點或最低點。
第9A圖為耦合係數k=0.15之輸入返回損耗模擬圖，S11 參數匹配在61GHz時有最低點-15.5dB。第9B圖為耦 合係數k=0之輸入返回損耗模擬圖，S11 參數匹配在60.5GHz時有最低點-38.3dB。由第9A圖及第9B圖可得知，耦合結構形成之匹配網路有些微的往高頻飄移，但因為耦合量較小因此飄移程度較不明顯。此外，耦合現象的產生也會降低匹配網路之Q值，因此，有耦合結構之匹配參數曲線與未耦合相比也較平緩。
第10A圖為耦合係數k=0.15之增益模擬圖，第10B圖為耦合係數k=0之增益模擬圖。由第10A圖及第10B圖得知，有耦合結構之增益比未耦合時要來的大，由於此耦合結構降低其本身之感值，而作為源極退化之用途的電感值也因耦合效應的關係降低，因此增加其增益。
第11A圖為耦合係數k=0.15之輸出返回損耗模擬圖，第11B圖為耦合係數k=0之之輸出返回損耗模擬圖。此耦合結構主要為輸入端之耦合，而使用共源極放大器其電路本身隔離度有限，再加上耦合後具有多餘寄生之效應，因而使S22 參數稍往低頻飄移。
第12A圖為耦合係數k=0.15之雜訊指數模擬圖，第12B圖為耦合係數k=0之之雜訊指數模擬圖。由圖可看出未耦合時之雜訊指數略低於耦合時之雜訊指數。
第13圖至第18圖則繪示模擬耦合結構對第8圖之低雜訊放大器電路所造成的影響。模擬結果是由模擬器Momentum將耦合結構進行電磁模擬後模組化，再將其套用回低雜訊放大器電路進行參數模擬，其模擬之直流功耗為24.6mW。
第13圖為低雜訊放大器電路之輸入返回損耗模擬 圖，在所需之頻段57GHz至64GHz頻寬內，S11 參數皆於-101dB以下，而在56GHz時，S11 參數具有最低值-18.1dB。
第14圖為低雜訊放大器電路之增益模擬圖，S21 參數最大值在61.8GHz時為16.2dB，其3dB頻寬範圍內有包含55GHz至68GHz。
第15圖為低雜訊放大器電路之輸出返回損耗模擬圖，在需之頻段57GHz至64GHz頻寬內，S22 參數皆於-101dB以下，而在61.5GHz時，S22 參數有最低值-15.2dB。
第16圖為低雜訊放大器電路之雜訊指數模擬圖，在57GHz至64GHz頻寬內，其雜訊指數值約為4.89dB至5.14dB，最低雜訊指數值在59.5GHz時為4.89dB。
第17圖為低雜訊放大器電路之1dB增益壓縮點模擬圖，其係繪示實際輸出功率比理想線性輸出功率小於1dB以內可接受之範圍的輸入功率，其P1dB值約為-16.6dBm。由於P1dB值由低輸入功率的漸近線向下1dB的交點來得到，m33及m34是標定用以畫出漸近線的兩低功率點，m12及m46則為標定P1dB值之位置。
第18圖為低雜訊放大器電路之三階截距點模擬圖，此圖座標以dBm為單位，其IIP3值約為-7dBm。三階截距點由低輸入功率的一階及三階漸近線的交點來得到，m3至m6為標定用以畫漸近線的低功率點，其中Line 1為一階漸近線，Line 2為三階漸近線。
第19圖為低雜訊放大器電路之穩定度模擬圖，其穩定度Mu值於全頻帶皆大於1，因此，低雜訊放大器電路為無條件穩定。
請參照第20圖，其係繪示依照本發明另一實施方式的一種具有混合架構當作輸入匹配之低雜訊放大器之電路示意圖，將第2圖之耦合結構應用於一60GHz之低雜訊放大器。
本實施方式為使頻段增益符合需求，故串接四級共源極放大器構成低雜訊放大器。如同上個實施方式，利用傳輸線結構中之微帶線在共源極放大器上，藉此達到源級退化、負載及偏壓之功效。此外，耦合結構的附近將會有一估計範圍無平面地，使其對耦合結構之磁場干擾較小。
上述之低雜訊放大器電路設計使用TSMC 90nm CMOS製程，面積大小為0.868＊ 0.736 mm2 ，總共使用12顆N型電晶體，各分別使用並聯之三顆電晶體構成第一級共源極放大器、第二級共源極放大器、第三級共源極放大器及第四級共源極放大器，電容C1 、電容C2 、電容C3 、電容C4 及電容C5 為直流阻隔電容，TL為傳輸線，偏壓VB1 、偏壓VB2 、偏壓VB3 及偏壓VB4 分別提供偏壓至第一級共源極放大器、第二級共源極放大器、第三級共源極放大器及第四級共源極放大器，工作電壓VDD 提供各源極放大器電壓，RFIN 及RFOUT 分別為低雜訊放大器電路之訊號輸入端及訊號輸出端。
其中偏壓VB1 、偏壓VB2 對應至第2圖之偏壓端220，訊號輸入端RFIN 對應至第2圖之輸入端210，且第20圖也標明了對應至第2圖之閘極端230、源極端240及接地端250。此外，第20圖新增傳輸線TL及各級電容，藉此進行調整偏壓、阻抗及負載匹配。
第21圖為第20圖之低雜訊放大器電路之輸入返回損耗模擬圖，在所需之頻段51GHz至65GHz頻寬內，S11 參數皆於-10dB以下，而在60GHz時，S11 參數具有最低值-19.9dB，以m10標示。
第22圖為第20圖之低雜訊放大器電路之輸出返回損耗模擬圖，在需之頻段55GHz至64GHz頻寬內，S22 參數皆於-10dB以下，而在61.0 GHz時，S22 參數有最低值-17.5dB，以m11標示。
第23圖為第20圖之低雜訊放大器電路之增益模擬圖，S21 參數最大值在62.0GHz時為19.5dB，以m1標示，其3dB頻寬範圍內有包含52GHz至66GHz。
第24圖為第20圖之低雜訊放大器電路之雜訊指數模擬圖，最低雜訊指數值為4.68dB，以m2標示。
第25圖為第20圖之低雜訊放大器電路之1dB增益壓縮點模擬圖，其係繪示實際輸出功率比理想線性輸出功率小於1dB以內可接受之範圍的輸入功率，其P1dB值約為-17.4dBm。由於P1dB值由低輸入功率的漸近線向下1dB的交點來得到，m33及m34是標定用以畫出漸近線的兩低功率點，m12及m46則為標定P1dB值之位置。
第26圖為第20圖之低雜訊放大器電路之三階截距點模擬圖，此圖座標以dBm為單位，其IIP3值約為-10dBm。三階截距點由低輸入功率的一階及三階漸近線的交點來得到，m3至m6為標定用以畫漸近線的低功率點，其中Line 1為一階漸近線，Line 2為三階漸近線。
第27圖為第20圖之低雜訊放大器電路之穩定度模擬 圖，其穩定度Mu值於全頻帶皆大於1，以m4標示最低點，因此，低雜訊放大器電路為無條件穩定。
由上述本發明實施方式可知，應用本發明具有下列優點：
1.本發明利用電晶體之閘極端與源極端的電路走線形成一耦合結構，藉由其磁性耦合之互感特性，能降低電路雜訊且達到較高電路增益，藉此降低功耗並應用於高頻電路當中，並結合外接之離散元件或傳輸線結合耦合結構來達到阻抗匹配及負載匹配功效。
2.且上述實施方式之四級共源極放大器之電晶體皆採並聯相接來達到較低之雜訊貢獻，其源極端皆有使用源極退化技巧，來增加其電路穩定度、匹配與雜訊設計。此源極退化可同時達到輸入匹配與低雜訊的設計，帶來電路線性度及穩定度的提升。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧場效電晶體
110‧‧‧汲極
120‧‧‧閘極
130‧‧‧源極
200‧‧‧耦合結構
210‧‧‧輸入端
220‧‧‧偏壓端
230‧‧‧閘極端
240‧‧‧源極端
250‧‧‧接地端
MA ‧‧‧第一耦合結構
MB ‧‧‧第二耦合結構
RF‧‧‧射頻/微波/毫米波訊號
VB ‧‧‧偏壓訊號
In‧‧‧輸入端
Vb‧‧‧偏壓端
G‧‧‧閘極端
S‧‧‧源極端
L1 ~L3 ‧‧‧等效電感
Cc1 ~Cc5 ‧‧‧寄生電容
Rc1 ~Rc3 ‧‧‧寄生電阻
M1 ~M12 ‧‧‧電晶體
C1 ~C7 ‧‧‧電容
TL‧‧‧傳輸線
VDD ‧‧‧工作電壓
VB1 ~VB4 ‧‧‧偏壓
RFOUT ‧‧‧訊號輸出端
RFIN ‧‧‧訊號輸入端
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖係繪示一習知射頻無線收發機系統。
第2圖係繪示本發明一實施方式的一種具有混合架構當作輸入匹配之低雜訊放大器之耦合結構電路示意圖。
第3圖係繪示第2圖耦合結構之理想元件模型圖。
第4A圖係繪示第3圖理想元件模型之感值模擬圖。
第4B圖係繪示第2圖耦合結構之感值模擬圖。
第5A圖係繪示第3圖理想元件模型之輸入返回損耗模擬圖。
第5B圖係繪示第2圖耦合結構之輸入返回損耗模擬圖。
第6A圖係繪示第3圖理想元件模型之隔離度模擬圖。
第6B圖係繪示第2圖耦合結構之隔離度模擬圖。
第7A圖係繪示第3圖理想元件模型之相位模擬圖。
第7B圖係繪示第2圖耦合結構之相位模擬圖。
第8圖係繪示依照本發明一實施方式的一種具有混合架構當作輸入匹配之低雜訊放大器電路示意圖。
第9A圖係繪示單一級低雜訊放大器電路之耦合係數k=0.15時之輸入返回損耗模擬圖。
第9B圖係繪示單一級低雜訊放大器電路之耦合係數k=0時之輸入返回損耗模擬圖。
第10A圖係繪示單一級低雜訊放大器電路之耦合係數k=0.15時之增益模擬圖。
第10B圖係繪示單一級低雜訊放大器電路之耦合係數k=0時之增益模擬圖。
第11A圖係繪示單一級低雜訊放大器電路之耦合係數k=0.15時之輸出返回損耗模擬圖。
第11B圖係繪示單一級低雜訊放大器電路之耦合係數 k=0時之輸出返回損耗模擬圖。
第12A圖係繪示單一級低雜訊放大器電路之耦合係數k=0.15時之雜訊指數模擬圖。
第12B圖係繪示單一級低雜訊放大器電路之耦合係數k=0時之雜訊指數模擬圖。
第13圖係繪示第8圖低雜訊放大器電路之輸入返回損耗模擬圖。
第14圖係繪示第8圖低雜訊放大器電路之增益模擬圖。
第15圖係繪示第8圖低雜訊放大器電路之輸出返回損耗模擬圖。
第16圖係繪示第8圖低雜訊放大器電路之雜訊指數模擬圖。
第17圖係繪示第8圖低雜訊放大器電路之1dB增益壓縮點模擬圖。
第18圖係繪示第8圖低雜訊放大器電路之三階截距點模擬圖。
第19圖係繪示第8圖低雜訊放大器電路之穩定度模擬圖。
第20圖，其係繪示依照本發明另一實施方式的一種具有混合架構當作輸入匹配之低雜訊放大器之電路示意圖。
第21圖係繪示第20圖低雜訊放大器電路之輸入返回損耗模擬圖。
第22圖係繪示第20圖低雜訊放大器電路之輸出返回損耗模擬圖。
第23圖係繪示第20圖低雜訊放大器電路之增益模擬圖。
第24圖係繪示第20圖低雜訊放大器電路之雜訊指數模擬圖。
第25圖係繪示第20圖低雜訊放大器電路之1dB增益壓縮點模擬圖。
第26圖係繪示第20圖低雜訊放大器電路之三階截距點模擬圖。
第27圖係繪示第20圖低雜訊放大器電路之穩定度模擬圖。
100‧‧‧場效電晶體
110‧‧‧汲極
120‧‧‧閘極
130‧‧‧源極
200‧‧‧耦合結構
210‧‧‧輸入端
220‧‧‧偏壓端
230‧‧‧閘極端
240‧‧‧源極端
250‧‧‧接地端
300‧‧‧外接匹配元件
RF‧‧‧射頻/微波/毫米波訊號
VB ‧‧‧偏壓訊號

Claims (34)

  1. 一種具有混合架構當作輸入匹配之低雜訊放大器，應用於一頻段，該低雜訊放大器包含：一場效電晶體，具有一汲極、一閘極及一源極；以及一輸入匹配級，用以提供該場效電晶體阻抗匹配，該輸入匹配級包含：一耦合結構，其包含：一輸入端，用以接受一訊號；一偏壓端，連接該輸入端，該偏壓端用以偏壓及匹配該場效電晶體；一閘極端，連接該輸入端、該偏壓端及該場效電晶體之該閘極；一源極端，連接該場效電晶體之該源極；及一接地端，連接該源極端並接地；以及一外接匹配元件，連接該偏壓端；其中該輸入端、該偏壓端及該閘極端構成一第一耦合結構，該源極端及該接地端構成一第二耦合結構，該第一耦合結構磁性耦合該第二耦合結構，且該第一耦合結構包含一第一等效電感及一第二等效電感，該第二耦合結構包含一第三等效電感，該第一等效電感、該第二等效電感及該第三等效電感彼此互相耦合。
  2. 如請求項1之低雜訊放大器，其中該輸入端、該偏壓端、該閘極端、該源極端及該接地端為一金屬導線。
  3. 如請求項1之低雜訊放大器，其中該外接匹配元件為一離散元件。
  4. 如請求項3之低雜訊放大器，其中該離散元件為一電感、一電容或一電阻。
  5. 如請求項4之低雜訊放大器，其中該電感為串接，該電容為下地，該電阻為串接。
  6. 如請求項1之低雜訊放大器，其中該外接匹配元件為一傳輸線。
  7. 如請求項1之低雜訊放大器，其中更包含一傳輸線，連接該場效電晶體之該汲極，用以負載及匹配該場效電晶體。
  8. 如請求項1之低雜訊放大器，其中更包含一離散元件，連接該場效電晶體之該汲極，用以負載及匹配該場效電晶體。
  9. 如請求項8之低雜訊放大器，其中該離散元件為一電感、一電阻或一電感。
  10. 如請求項9之低雜訊放大器，其中該電感為串接，該電容為並接，該電阻為串接。
  11. 如請求項1之低雜訊放大器，其中該場效電晶體與該輸入匹配級位於同一晶片。
  12. 如請求項11之低雜訊放大器，其中該晶片係利用CMOS製程、SiGe BiCMOS製程、GaAs製程或InP製程製作。
  13. 如請求項1之低雜訊放大器，其中該頻段為一射頻頻段、一微波頻段或一毫米波頻段，該訊號為一射頻訊號、一微波訊號或一毫米波訊號。
  14. 一種以混合架構當作低雜訊放大器輸入之匹配方法，應用於一頻段，該匹配方法包含：提供至少一場效電晶體；利用一輸入匹配級提供該場效電晶體阻抗匹配，其中該輸入匹配級包含一耦合結構及一外接匹配元件，該耦合結構包含一輸入端、一偏壓端、一閘極端、一源極端及一接地端，該輸入端用以接受一訊號，該偏壓端連接該輸入端，用以偏壓及匹配該場效電晶體，該閘極端連接該輸入端、該偏壓端及該場效電晶體之閘極，該源極端連接該場效電晶體之源極，該接地端連接該源極端並接地，該外接匹配元件連接該偏壓端； 使該輸入端、該偏壓端及該閘極端構成一第一耦合結構，該源極端及該接地端構成一第二耦合結構，該第一耦合結構磁性耦合該第二耦合結構，且該第一耦合結構包含一第一等效電感及一第二等效電感，該第二耦合結構包含一第三等效電感，該第一等效電感、該第二等效電感及該第三等效電感彼此互相耦合；輸入一訊號至該輸入端；以及使該場效電晶體之閘極與源極訊號耦合。
  15. 如請求項14之匹配方法，其中該外接匹配元件為一離散元件，用以偏壓及匹配該場效電晶體。
  16. 如請求項15之匹配方法，其中該離散元件為一電感、一電阻或一電感。
  17. 如請求項16之匹配方法，其中該電感為串接，該電容為下地，該電阻為串接。
  18. 如請求項14之匹配方法，其中該外接匹配元件為一傳輸線，用以偏壓及匹配該場效電晶體。
  19. 如請求項14之匹配方法，其中更包含外接一離散元件連接該場效電晶體之該汲極，用以負載及匹配該場效電晶體。
  20. 如請求項19之匹配方法，其中該離散元件為一電感、一電阻或一電感。
  21. 如請求項20之匹配方法，其中該電感為串接，該電容為並接，該電阻為串接。
  22. 如請求項14之匹配方法，其中更包含外接一傳輸線連接該場效電晶體之該汲極，用以負載及匹配該場效電晶體。
  23. 如請求項14之匹配方法，其中該頻段為一射頻頻段、一微波頻段或一毫米波頻段，該訊號為一射頻訊號、一微波訊號或一毫米波訊號。
  24. 一種具有混合架構當作阻抗匹配之低雜訊放大器，包含：複數場效電晶體，各該場效電晶體具有一汲極、一閘極及一源極；以及複數輸入匹配級，用以分別提供該些場效電晶體阻抗匹配，其中各該輸入匹配級耦合各該場效電晶體，各該輸入匹配級包含：一耦合結構，其包含：一輸入端，用以接受一輸入訊號； 一偏壓端，連接該輸入端，該偏壓端用以偏壓及匹配該些場效電晶體；一閘極端，連接該輸入端、該偏壓端及該場效電晶體之該閘極；一源極端，連接該場效電晶體之該源極；及一接地端，連接該源極端並接地；一外接匹配元件，連接該偏壓端；其中該輸入端、該偏壓端及該閘極端構成一第一耦合結構，該源極端及該接地端構成一第二耦合結構，該第一耦合結構磁性耦合該第二耦合結構，且該第一耦合結構包含一第一等效電感及一第二等效電感，該第二耦合結構包含一第三等效電感，該第一等效電感、該第二等效電感及該第三等效電感彼此互相耦合。
  25. 如請求項24之低雜訊放大器，其中各該輸入端、各該偏壓端、各該閘極端、各該源極端及各該接地端為一金屬導線。
  26. 如請求項24之低雜訊放大器，其中各該外接匹配元件為一離散元件。
  27. 如請求項26之低雜訊放大器，其中各該離散元件為一串接電感、一串接電阻或一下地電容。
  28. 如請求項24之低雜訊放大器，其中各該外接匹配元件為一傳輸線。
  29. 如請求項24之低雜訊放大器，其中更包含一傳輸線，連接該場效電晶體之該汲極，用以負載及匹配各該場效電晶體。
  30. 如請求項24之低雜訊放大器，其中更包含一離散元件，連接該場效電晶體之該汲極，用以負載及匹配各該場效電晶體。
  31. 如請求項30之低雜訊放大器，其中各該離散元件為一串接電感、一串接電阻或一並接電容。
  32. 如請求項24之低雜訊放大器，其中該些場效電晶體呈並聯。
  33. 如請求項24之低雜訊放大器，其中該些場效電晶體與該些輸入匹配級位於同一晶片。
  34. 如請求項33之低雜訊放大器，其中該晶片係利用CMOS製程、SiGe BiCMOS製程、GaAs製程或InP製程製作。
TW102102904A 2013-01-25 2013-01-25 具有混合架構當作阻抗匹配之低雜訊放大器及其匹配方法 TWI505632B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW102102904A TWI505632B (zh) 2013-01-25 2013-01-25 具有混合架構當作阻抗匹配之低雜訊放大器及其匹配方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102102904A TWI505632B (zh) 2013-01-25 2013-01-25 具有混合架構當作阻抗匹配之低雜訊放大器及其匹配方法

Publications (2)

Publication Number Publication Date
TW201431276A TW201431276A (zh) 2014-08-01
TWI505632B true TWI505632B (zh) 2015-10-21

Family

ID=51797094

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102102904A TWI505632B (zh) 2013-01-25 2013-01-25 具有混合架構當作阻抗匹配之低雜訊放大器及其匹配方法

Country Status (1)

Country Link
TW (1) TWI505632B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI799112B (zh) * 2021-10-14 2023-04-11 瑞昱半導體股份有限公司 佈局緊湊的積體低雜訊放大器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200814515A (en) * 2006-09-08 2008-03-16 Univ Chung Yuan Christian Capacitor coupled amplifier for ultra-wideband application
US7420425B2 (en) * 2006-09-28 2008-09-02 Via Technologies, Inc. Power amplifier and method thereof
TW200922116A (en) * 2007-11-12 2009-05-16 Univ Nat Taiwan Wideband low noise amplifiers
TW200934101A (en) * 2008-01-21 2009-08-01 Univ Nat Taiwan Negative-feedback type ultra-wideband signal amplification circuit
TW201123710A (en) * 2009-12-23 2011-07-01 Univ Nat Taiwan Low noise amplifier with adaptive frequency responses and method of switching frequency responses thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200814515A (en) * 2006-09-08 2008-03-16 Univ Chung Yuan Christian Capacitor coupled amplifier for ultra-wideband application
US7420425B2 (en) * 2006-09-28 2008-09-02 Via Technologies, Inc. Power amplifier and method thereof
TW200922116A (en) * 2007-11-12 2009-05-16 Univ Nat Taiwan Wideband low noise amplifiers
TW200934101A (en) * 2008-01-21 2009-08-01 Univ Nat Taiwan Negative-feedback type ultra-wideband signal amplification circuit
TW201123710A (en) * 2009-12-23 2011-07-01 Univ Nat Taiwan Low noise amplifier with adaptive frequency responses and method of switching frequency responses thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI799112B (zh) * 2021-10-14 2023-04-11 瑞昱半導體股份有限公司 佈局緊湊的積體低雜訊放大器

Also Published As

Publication number Publication date
TW201431276A (zh) 2014-08-01

Similar Documents

Publication Publication Date Title
Nikandish et al. Transformer-feedback interstage bandwidth enhancement for MMIC multistage amplifiers
CN113114116B (zh) 一种射频低噪声放大器
CN106712725A (zh) 一种基于单片微波集成电路的超宽带高增益低噪声放大器
US20100244981A1 (en) Radio frequency power divider and combiner circuit
AU2013214368B2 (en) Low-noise amplifier
CN102084589B (zh) 在接收器射频前端实现高选择性的方法
CN206195723U (zh) 一种基于单片微波集成电路的超宽带高增益低噪声放大器
Zijie et al. A 1-to 10-GHz RF and Wideband IF Cross-Coupled Gilbert Mixer in 0.13-$\mu\hbox {m} $ CMOS
CN110034738B (zh) 一种基于改进型阻抗匹配网络的超宽带低噪声放大器
CN110896300A (zh) 一种宽带低噪声放大器
Nikandish et al. Design and analysis of broadband Darlington amplifiers with bandwidth enhancement in GaAs pHEMT technology
Hu et al. Analysis and design of ultra-wideband low-noise amplifier with input/output bandwidth optimization and single-ended/differential-input reconfigurability
Meaamar et al. A 3–8 GHz low-noise CMOS amplifier
WO2020108176A1 (zh) 一种超宽带低噪声放大器
Janssen et al. Fully balanced 60 GHz LNA with 37% bandwidth, 3.8 dB NF, 10 dB gain and constant group delay over 6 GHz bandwidth
KR101590605B1 (ko) 무선 송수신기용 선형 전력증폭기
US20110148526A1 (en) Low noise amplifier with variable frequency response
Kamalijam et al. A novel LNA circuit in the L band with the purpose of increasing gain in GSM & GPS in wireless multi-receiver systems
TWI505632B (zh) 具有混合架構當作阻抗匹配之低雜訊放大器及其匹配方法
CN109474243B (zh) 一种超宽带低噪声放大器
Amirabadi et al. Highly linear wide-band differential LNA using active feedback as post distortion
CN113904635A (zh) 一种高三阶交调点的场效应晶体管射频放大器
Dorafshan et al. High-gain CMOS low noise amplifier for ultra wide-band wireless receiver
Srivastava et al. Low noise amplifier for 2.45 GHz frequency band at 0.18 µm CMOS technology for IEEE standard 802.11 b/g WLAN
Ibrahim et al. The cascode and cascaded techniques LNA at 5.8 GHz using T-matching network for WiMAX applications

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees