TWI497707B - 記憶裝置的三維陣列結構 - Google Patents

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記憶裝置的三維陣列結構
本發明之技術係關於記憶裝置，特別是關於具有三維陣列結構的記憶裝置以及製造此種裝置的方法。
記憶狀置中可以包含具有兩個終端的記憶元件，例如電阻式隨機存取記憶體(RRAM)。資料可以藉由改變電阻式隨機存取記憶體(RRAM)中記憶元件的電阻值準位而寫入其中。此記憶元件可以與例如是雙極接面電晶體的電晶體連接，以允許改變此記憶元件的電阻值準位。
為了提供高密度的電阻式隨機存取記憶體(RRAM)，記憶元件和電晶體可以利用堆疊陣列結構方式排列。傳統的三維陣列結構可以在有限的矽晶圓面積中提供一種較為緊密的記憶元件和電晶體之三維陣列。如此傳統的三維陣列結構是利用一層接著一層的方式製造，其通常稱為堆疊製程。此堆疊製程是十分昂貴且消耗時間的，特別是在製程尺寸進一步微縮而需要先進微影製程的情況下變的更加驚人。因此，需要一種能夠為高密度記憶裝置提供較為節省成本的三維陣列結構。
此處所描述之第一實施例係關於一種記憶裝置，其包含一記憶層具有第一及第二表面部分，且與一共同電極連接；以及第一及第二電晶體陣列。此第一及第二電晶體陣列包含電晶體分別與該記憶層的該第一及第二表面部分連接，其中該第一 電晶體陣列中的每一個電晶體可以操作用來將該記憶層的該第一表面部分之一個別記憶儲存區域定址，且該第二電晶體陣列中的每一個電晶體可以操作用來將該記憶層的該第二表面部分之一個別記憶儲存區域定址。其中該第一電晶體陣列包含共同柱狀結構(例如是集極/射極)橫向的放置通過複數個共同基極，且安置於該第一電晶體陣列每一行中的電晶體分享一共同柱狀結構，及安置於該第一電晶體陣列每一列中的電晶體分享一共同基極結構。此外該第一電晶體陣列中的每一個電晶體包含一連接結構(例如是射極/集極)與一各自的共同柱狀結構藉由一共同基極分隔。該第二電晶體陣列包含共同柱狀結構橫向的放置通過複數個共同基極使得安置於該第二電晶體陣列每一行中的電晶體分享一共同柱狀結構，及安置於該第二電晶體陣列每一列中的電晶體分享一共同基極結構。此外，該第二電晶體陣列中的每一個電晶體包含一連接結構與一各自的共同柱狀結構藉由一共同基極分隔，且與該記憶層的該第二表面部分連接。
此處所描述之第二實施例係關於一種具有三維陣列結構的記憶裝置。該記憶裝置包含複數個電極；記憶層具有相對的第一及第二表面部分，且與該複數個電極的一電極連接，其中該記憶層沿著一第一長軸方向上彼此分隔；電晶體陣列結構於該記憶層之間。其中每一個電晶體陣列結構包含：複數個共同柱狀結構(例如是集極/射極)在一第二長軸方向上延伸；複數個共同基極結構在一第三長軸方向上延伸，其中該複數個共同柱狀結構通過複數個共同基極而橫向的放置。每一個電晶體陣列結構更包含第一複數個連接結構結構(例如是射極/集極)中的每一個在該第一長軸方向上延伸，且與該複數個共同柱狀結構藉由該複數個共同基極結構之一分隔，且第一複數個連接結 構與一第一記憶層的該第一表面部分連接；及第二複數個連接結構中的每一個在該第一長軸方向上延伸，且與該複數個共同柱狀結構藉由該複數個共同基極結構之一分隔，且第二複數個連接結構與一第二記憶層的該第二表面部分連接。該第一記憶層的該第一表面部分與該第二記憶層的該第二表面部分面對面。
此處所描述之第三實施例係關於一種形成三維陣列結構的方法。此處所揭露的方法包含形成一第一中間結構包含半導體層與介電層交錯排列；植入第一型態雜質於每一層該半導體層的第一複數個區域中；植入第二型態雜質於每一層該半導體層的第二複數個區域中；除去該第一中間結構的一部分以形成一中間陣列包含複數個複數個連接結構(例如是射極/集極)在沿著一第一長軸方向上由沿著一第二長軸方向上延伸的該複數個共同基極分隔，其中該複數個連接結構具有該第一型態的雜質且該複數個基極結構具有該第二型態的雜質；蝕刻通過該複數個基極結構及該交錯的介電層使得在該複數個基極結構中定義出第一複數個孔洞，該第一複數個孔洞與該複數個連接結構靠近且沿著一第三長軸方向上延伸；使用一半導體材料填充該第一複數個孔洞以形成複數個具有該第一型態雜質的複數個共同柱狀結構(例如是集極/射極)；蝕刻通過該第一中間結構中的該複數個連接結構中的每一個及其間的該交錯介電層以形成彼此分隔的複數個電晶體結構；以及沈積記憶層及導電層與該記憶層連接，其中該記憶層放置於該電晶體結構之間且與相鄰電晶體結構的連接結構連接。
此處所描述之第三實施例係關於一種記憶裝置包含第一及第二電極和第一及第二記憶結構分別與該第一及第二電極連接，其中該第一及第二記憶結構彼此分隔。此處揭露的記 憶裝置更包含複數個共同基極結構介於該第一及第二記憶結構之間，該些共同基極結構係彼此平行地延伸，以及複數個共同柱狀結構通過該複數個共同基極而橫向的放置，以及複數個共同連接結構，該複數個共同連接器結構中的每一個共同連接器結構將該複數個共同基極結構之一與該第一及第二記憶結構之一連接。在一實施例中，該共同基極結構、共同柱狀結構及共同連接結構定義複數個雙極接面電晶體。
第1圖顯示一個雙極接面電晶體裝置100之三維結構的剖面示意圖。此雙極接面電晶體裝置100包含一第一、第二、及第三部分102、104和106。此第一部分102可以和第二部分104連接，且和第三部分106分隔，其是放置於通過第二部分104。可以理解的是此雙極接面電晶體裝置100的第一、第二、及第三部分102、104和106可以包含半導體材料且可以組態為包含允許不同導電型態組合的雜質。在一例示範例中，第一及第三部分102和106兩者皆為例如是N型或是P型的第一導電型態，而第二部分104則是與第一及第三部分102和106相反的第二導電型態。分享相同的導電型態，第一及第三部分102和106可以定義為雙極接面電晶體裝置100的射極或集極。更特定的是，第一及第三部分102和106之一者可以具有較高濃度的雜質而定義為雙極接面電晶體裝置100的射極，而第一及第三部分102和106之另一者可以具有較低濃度的雜質而定義為雙極接面電晶體裝置100的集極。因為其可以交替使用為 射極或集極，第一部分102在此稱為射極/集極結構102。因為根據相對於第一部分102的濃度而可以決定是作為射極或集極，第三部分106在此也稱為集極/射極結構106。而具有第二導電型態的第二部分104在此稱為基極104。
第2A圖顯示一個包含有第1圖中所示雙極接面電晶體裝置100之單一記憶胞200的立體圖。第2B圖則顯示此單一記憶胞200的側視圖。此單一記憶胞200可以進一步包含一記憶層202與雙極接面電晶體裝置100連接及一電極204與記憶層202連接。此記憶層202與雙極接面電晶體裝置100和電極204交互連接，且可以是一個例如是氧化鉿、氧化鎢或是Gex Sby Tez 等的電阻電荷層。此射極/集極結構102與記憶層202連接使得在一記憶儲存區域206靠近射極/集極結構102與記憶層202接面處的電阻值可以隨著電極204、集極/射極結構106和基極104的電壓變動而跟著變動。必須理解的是，當此專利中搭配一個記憶裝置，每一個記憶儲存區域206可以被視為此記憶裝置中的一個記憶元件206。
第3A圖顯示一個包含有第1圖中所示雙極接面電晶體裝置100之單一記憶胞300的立體圖。第3B圖則顯示此單一記憶胞300的側視圖。此單一記憶胞300可以進一步包含一記憶層302與雙極接面電晶體裝置100連接及一電極304與記憶層302連接。此記憶層302與雙極接面電晶體裝置100和電極304交互連接，且可以是一個例如是氧化鉿、氧化鎢或是Gex Sby Tez 等的電阻電荷層。此射極/集極結構102與記憶層302連接使得在一記憶儲存區域306靠近射極/集極結構102與記憶層302接面處的電阻值可以隨著電極層304、集極/射極結 構106和基極104的電壓變動而跟著變動。必須理解的是，當此專利中搭配一個記憶裝置，每一個記憶儲存區域306可以被視為此記憶裝置中的一個記憶元件306。
請參閱第2A~B圖及3A~B圖，記憶胞200和300可以具有如上述般的類似電性連接，但是也可以具有不同的實體組態。如第2A~B圖所示，電極204可以位於記憶層202的側表面使得記憶胞200的接面區域206是包夾於電極204與射極/集極結構102之間。如第3A~B圖所示，電極304可以位於記憶層302的上表面使得記憶胞300的接面區域306並沒有包夾在電極層304與射極/集極結構102之間。可以理解的是，本發明實施例是採用第2A~B圖及3A~B圖之一的組態。
第4A~4D圖顯示雙極接面電晶體裝置100不同組態的記憶胞範例示意圖。第4A圖顯示記憶胞400具有與記憶胞200或300類似的實體結構，其中射極/集極結構102與記憶元件206或306連接。記憶胞400包括一個npn雙極接面電晶體，其中射極404和集極406具有N型導電性而基極408具有P型導電性。顯示於第1~3圖中的射極/集極結構102定義雙極接面電晶體裝置402的射極404，而顯示於第1~3圖中的集極/射極結構106定義雙極接面電晶體裝置402的集極406。記憶元件206或306與射極404連接。
第4B圖顯示記憶胞410具有與記憶胞200或300類似的實體結構，其中射極/集極結構102與記憶元件206或306連接。記憶胞410包括一個pnp雙極接面電晶體412402，其中射極414和集極416具有P型導電性而基極418具有N型導電性。顯示於第1~3圖中的射極/集極結構102定義雙極接面電晶體裝置412的射極414， 而顯示於第1~3圖中的集極/射極結構106定義雙極接面電晶體裝置412的集極416。記憶元件206或306與射極414連接。
第4C圖顯示記憶胞420具有與記憶胞200或300類似的實體結構，其中射極/集極結構102與記憶元件206或306連接。記憶胞420包括一個npn雙極接面電晶體422，其中射極424和集極426具有N型導電性而基極428具有P型導電性。顯示於第1~3圖中的射極/集極結構102定義雙極接面電晶體裝置422的集極424，而顯示於第1~3圖中的集極/射極結構106定義雙極接面電晶體裝置422的射極426。記憶元件206或306與集極424連接。
第4D圖顯示記憶胞430具有與記憶胞200或300類似的實體結構，其中射極/集極結構102與記憶元件206或306連接。記憶胞430包括一個pnp雙極接面電晶體432，其中集極434和射極436具有P型導電性而基極438具有N型導電性。顯示於第1~3圖中的射極/集極結構102定義雙極接面電晶體裝置412的集極434，而顯示於第1~3圖中的集極/射極結構106定義雙極接面電晶體裝置432的射極436。記憶元件206或306與集極434連接。
請重新參閱第2A~B圖及3A~B圖的實施例，複數個雙極接面電晶體裝置100可以與記憶層202或302連接以構成記憶胞200或300的陣列。如第2A~B圖及3A~B圖所示，此記憶層202在第一平面上延伸而射極/集極結構102與基極104則在與第一平面垂直之第二平面上延伸。此集極/射極結構106在與第一平面平行之方向上延伸。如此雙極接面電晶體裝置100的組態允許構成 一個三維陣列結構，其可以使用本發明實施例方法經濟地形成，包括形成一雙極接面電晶體裝置100陣列及將此雙極接面電晶體裝置100陣列與記憶層202連接。如此方法的範例實施例會於以下加以描述。
請參閱第5A圖，顯示一範例三維陣列結構500的立體圖。此陣列結構500包括複數個電極502和記憶層504，每一個記憶層504具有相對的第一及第二表面部分506、508且與複數個電極502之一連接。此記憶層在一個標示為方向箭頭510的第一長軸方向上分隔。第5B圖顯示一介於第一和第二記憶層504A、504B之間的代表性電晶體陣列結構520的進一步放大圖。
請參閱第5A和5B圖，在一實施例中，每一個電晶體陣列結構520包括複數個集極/射極結構522每一個均在一個標示為方向箭頭524的第二長軸方向上延伸。每一個電晶體陣列結構520進一步包括複數個共同基極結構526每一個均在一個標示為方向箭頭528的第三長軸方向上延伸。必須明瞭的是第一、第二和第三長軸方向可以有許多種不同的組合，因此構成許多不同的陣列組態。在一範例實施例中，第二和第三長軸方向524、528可以互相正交。此外，第一長軸方向也可以和第二與第三長軸方向524、528可以互相正交已擁許更有效率的空間運用。
在一實施例中，複數個集極/射極結構522是穿過複數個共同基極結構526放置。此外，每一個電晶體陣列結構520可以包括複數個第一及第二射極/集極結構530、532。複數個第一射極/集極結構530中的每一個與記憶層504之一的第一表面部分506連接，而複數個第二射極/集極結構532中的每一個與記憶層504之一 的第二表面部分508連接。複數個第一射極/集極結構530中的每一個在第一長軸方向上延伸且與複數個集極/射極結構522彼此由複數個共同基極結構526之一分隔。複數個第二射極/集極結構532中的每一個在第一長軸方向上延伸且與複數個集極/射極結構522彼此由複數個共同基極結構526之一分隔。必須理解的是第5A和5B圖所示的結構中，記憶層504之一的第一表面部分506與記憶層504之下一層的第二表面部分508相對而視。
請參閱第5C圖，在此例示實施例中，每一個電晶體陣列結構520定義第一及第二電晶體陣列540、542於第一及第二記憶層504A、504B之間。第一及第二電晶體陣列540、542包含操作上可以用來定址第一獲第二記憶層504A、504B中的個別記憶儲存區域546、546'之電晶體544、544'。第一電晶體陣列540中的每一個電晶體544包含複數個第一射極/集極結構530之一而第二電晶體陣列542中的每一個電晶體544'則包含複數個第二射極/集極結構532之一。在一實施例中，安排在第一及第二電晶體陣列540、542每一行中的電晶體544、544'分享複數個共同基極結構526之一。在一實施例中，第一電晶體陣列540中的每一個電晶體544與第二電晶體陣列542中的相鄰電晶體544'構成一個超級記憶胞，且與每一個超級記憶胞相鄰的電晶體544、544'分享複數個集極/射極結構522之一及複數個共同基極結構526之一。
必須理解的是，根據集極/射極結構522和射極/集極結構530的雜質濃度與型態，可以構成不同型態的記憶裝置。為了構成包含如第4A和4B圖所示的記憶胞400 或410結構，安排在第一及第二電晶體陣列540、542每一行中的電晶體544、544'分享一共同集極結構522且可以包含一個和共同集極結構522由複數個共同基極結構526之一分隔的射極結構530、532。為了構成包含如第4A和4B圖所示的記憶胞420或430結構，安排在第一及第二電晶體陣列每一行中的電晶體544、544'分享一共同射極結構522且可以包含一個和共同射極結構522由複數個共同基極結構526之一分隔的集極結構530、532。
第6A及6B圖顯示一個包含此三維陣列結構500的記憶裝置600之示意圖，及一個第一解碼機制在操作上用來存取此三維陣列結構500中的記憶胞。此記憶裝置600包含X解碼器602A~C、Y解碼器604A~C、及Z解碼器606A~C與此三維陣列結構500連接以讀取及寫入此處定義之記憶胞。
請參閱第5A~C及6B圖，定義出三維陣列結構500的電晶體結構可以使用記憶層504作為參考點而明瞭。在一實施例中，一第一電晶體陣列540是定義為第一電晶體陣列結構520，其定義電晶體544與記憶層504的第一表面部分506連接。一第二電晶體陣列542是定義為第二電晶體陣列結構520，其定義電晶體544'與相同記憶層504的第二表面部分508連接。在第一電晶體陣列540中的每一個電晶體544在操作上可以定址記憶層504的第一表面部分506上的記憶儲存區域546，且在第二電晶體陣列542中的每一個電晶體544'在操作上可以定址記憶層504的第二表面部分508上的記憶儲存區域546'。
請參閱第6A及6B圖，在此例示的實施例中，每一 個X解碼器602A~C與電極502之一連接，每一個Y解碼器604A~C與複數個在每一個電晶體陣列結構520中包含一共同集極/射極結構的522集極/射極結構522之一連接，每一個Z解碼器606A~C與複數個在每一個電晶體陣列結構520中包含一共同基極結構的基極結構526之一連接。
此第一解碼機制的操作原理可以利用第6B圖解釋。在此例示的實施例中，當選取X解碼器602A、Y解碼器604A和Z解碼器606A的組合後，即選取了兩個記憶儲存區域546、546'。在其他的X、Y、Z解碼器的組合中也會得到類似的結果。其結果是，記憶儲存區域546、546'的半數包含重複的記憶資訊，其導致一個較小的記憶體密度。
第7A及7B圖顯示一個包含此三維陣列結構500的記憶裝置600之示意圖，及一個改良之第一解碼機制在操作上用來存取此三維陣列結構500中的記憶胞。如圖中所示，電極502與X解碼器702A~C連接。電晶體520A、520B與相同的記憶層504連接，第一電晶體520A的複數個共同集極/射極結構522A及第二電晶體520B的複數個共同集極/射極結構522B與不同的Y解碼器704A、704B連接。第一和第二電晶體520A、520B的複數個共同基極結構526與複數個Z解碼器706A~D連接。
此改良之解碼機制的操作原理可以利用第7B圖解釋。在此例示的實施例中，當選取X解碼器702A、Y解碼器704A和Z解碼器706B的組合後，僅選取了一個記憶儲存區域546'。雖然記憶儲存區域546與記憶儲存區域546'分享相同的X解碼器702A、和Z解碼器 706B，但是因為共同集極/射極結構522A和共同集極/射極結構522B是與不同的Y解碼器連接，記憶儲存區域546並不會由Y解碼器704A讀取或定址。如此，並不像第6A及6B圖中所顯示的定址機制將記憶儲存區域546、546'程式化，在第7A及7B圖中的記憶儲存區域546、546'並不包含重複的記憶資訊，其導致一個增加的記憶體密度。
雖然增加了記憶體密度，將共同集極/射極結構522A和共同集極/射極結構522B與不同的Y解碼器704A、704B連接導致了在此三維陣列結構500頂端部分使用了兩倍數目的Y解碼器。為了允許在三維陣列結構500的一端形成及圖案化更多數目的Y解碼器，此電晶體陣列無法像沒有額外Y解碼器一般的緊密。其結果是，記憶體密度仍無法合理化。
第8A及8B圖顯示一個包含此三維陣列結構500的記憶裝置800之示意圖，及一個較佳之解碼機制在操作上用來存取此三維陣列結構500中的記憶胞而達到較佳的記憶體密度。如圖中所示，電極502與X解碼器802A~C連接。電晶體520A、520B與相同的記憶層504連接，第一電晶體520A及第二電晶體520B的複數個共同集極/射極結構522A、與複數個Y解碼器804A~D連接。第一電晶體520A的複數個共同基極結構526A和第二電晶體520B的複數個共同基極結構526B分別與不同的Z解碼器806A~D、808A~D連接。Z解碼器806A~D、808A~D係位於此三維陣列結構500的相對側。
此較佳之解碼機制的操作原理可以利用第8B圖解釋。在此例示的實施例中，當選取X解碼器802C、Y 解碼器804A和Z解碼器806C的組合後，僅選取了一個記憶儲存區域546'。雖然記憶儲存區域546與記憶儲存區域546'分享相同的Y解碼器804A、和X解碼器802C，但是因為共同基極結構526A和共同基極結構526B是分別與不同的Z解碼器806A~D、808A~D連接，記憶儲存區域546並不會由Z解碼器806C讀取或定址。如此，並不像第6A及6B圖中所顯示的定址機制將記憶儲存區域546、546'程式化，在第8A及8B圖中的記憶儲存區域546、546'並不包含重複的記憶資訊，其導致一個增加的記憶體密度。
更進一步而言，必須理解的是雖然在第8A及8B圖實施例中的Z解碼器數目相較於第6A、6B、7A及7B圖而言是增加的，這些額外的Z解碼器是放置在此三維陣列結構500的另一側而不是如第7A及7B圖般緊密地排列在此三維陣列結構500的同一側。因為這樣的排列，此三維陣列結構500的電晶體陣列密度幾乎沒有改變，其導致了記憶裝置800的記憶體密度最佳化。
必須理解的是，本發明實施例之三維陣列結構的電晶體陣列提供了製造如此三維陣列結構在成本及難度方面的改良。第9A~9E圖會顯示一個形成本發明實施例之三維陣列結構的範例製程剖面圖。
第9A圖顯示第一中間結構900，其包含半導體層902與介電層904交錯排列。此半導體層可以是業界熟知的半導體材料，例如矽。此介電層可以是業界熟知的介電材料，例如氧化矽。
第9B圖顯示將每一層半導體層902中佈植第一型態雜質於第一複數個區域908及佈植第二型態雜質於第二複數個區域910後之第一中間結構900。此半導體層 可以是業界熟知的半導體材料，例如矽。此雜質的佈植可以使用業界熟知的佈值技術，例如離子佈植。
第9C圖顯示將第一中間結構900一部分使用業界熟知的微影和蝕刻製程移除後之第二中間結構920。此第二中間結構920包括複數個射極/集極結構922在沿著第一長軸方向510上由複數個沿著第二長軸方向528上延伸的共同基極結構924分隔。該複數個射極/集極結構922具有第一型態雜質而該複數個共同基極結構924則具有第二型態雜質。
第9D圖顯示於孔洞926使用介電材料填充以及將第二中間陣列結構920平坦化之後的第二中間陣列結構920。此外，此第二中間陣列結構920也可以使用(1)蝕刻通過複數個共同基極結構924及交錯介電層904使得在複數個共同基極結構924中定義出第一複數個孔洞以及(2)使用半導體材料填充第一複數個孔洞而構具有第一型態雜質的複數個共同集極/射極結構928，來進行修改。此複數個孔洞以及複數個共同集極/射極結構928可以位於複數個射極/集極結構922附近且在第三長軸方向524上延伸。在此範例實施例中，形成複數個共同集極/射極結構928的半導體材料可以是摻雜矽，而且可以使用業界熟知的栓塞蝕刻技術來形成此複數個孔洞。
第9E圖顯示由(1)蝕刻通過中間陣列結構920的複數個射極/集極結構922及其間的交錯介電層904以構成複數個彼此分隔的電晶體結構942；以及(2)沈積記憶層944及導電層946來與記憶層944連接，構成之三維結構940。此記憶層944是放置在電晶體結構942之間且與相鄰電晶體結構942的射極/集極結構922連接。必須理解的是，電晶體結構942、記憶層944及導電層946 可以根據本發明不同實施例中的組態方式形成。為了形成第6A、6B、7A、7B、8A或8B圖中的記憶裝置，此三維結構940可以藉由分別將導電層946、複數個共同集極/射極結構928、複數個共同基極結構924與X解碼器、Y解碼器和Z解碼器而進行調整。
本發明之柱狀結構於具體實施例中可為例如是集極/射極結構，而連接結構於實施例中可為例如是射極/集極。
本發明之較佳實施例與範例詳細揭露如上，惟應瞭解為上述範例僅作為範例，非用以限制專利之範圍。就熟知技藝之人而言，自可輕易依據下列申請專利範圍對相關技術進行修改與組合。
100‧‧‧雙極接面電晶體裝置
102‧‧‧射極/集極結構
104‧‧‧基極
106‧‧‧集極/射極結構
200、300‧‧‧記憶胞
202、302、504、944‧‧‧記憶層
204、304、502‧‧‧電極
500‧‧‧三維陣列結構
520‧‧‧電晶體陣列結構
522、928‧‧‧共同集極/射極結構
526、924‧‧‧共同基極結構
530、532、922‧‧‧第一及第二射極/集極結構
546‧‧‧記憶儲存區域
540、542‧‧‧第一及第二電晶體陣列
544‧‧‧電晶體
600‧‧‧記憶裝置
602A~C、702A~C、802A~C‧‧‧X解碼器
604A~C、704A~B、804A~D‧‧‧Y解碼器
606A~C、706A~D、806A~D‧‧‧Z解碼器
902‧‧‧半導體層
904‧‧‧介電層
926‧‧‧孔洞
946‧‧‧導電層
第1圖顯示一個雙極接面電晶體裝置之三維結構的剖面示意圖。
第2A和2B圖顯示本發明一個實施例之包含有第1圖中所示雙極接面電晶體裝置之單一記憶胞的立體圖及側視圖。
第3A和3B圖顯示本發明另一個實施例之包含有第1圖中所示雙極接面電晶體裝置之單一記憶胞的立體圖及側視圖。
第4A圖顯示本發明第一實施例之包含第1圖中的雙極接面電晶體裝置的一記憶胞範例示意圖。
第4B圖顯示本發明第二實施例之包含第1圖中的雙極接面電晶體裝置的一記憶胞範例示意圖。
第4C圖顯示本發明第三實施例之包含第1圖中的雙極接面電晶體裝置的一一記憶胞範例示意圖。
第4D圖顯示本發明第四實施例之包含第1圖中的雙極接面電晶體裝置的一記憶胞範例示意圖。
第5A圖顯示本發明一範例三維陣列結構的立體圖。
第5B圖顯示將第5A圖的一部分放大之本發明一範例三維陣列結構的立體圖。
第5C圖顯示根據本發明實施例將在第5A圖及第5B圖的範例三維陣列結構中所定義的元件之示意圖。
第6A及6B圖顯示一個包含第5圖中所示三維陣列結構的記憶裝置之第一解碼機制示意圖。
第7A及7B圖顯示一個包含第5圖中所示三維陣列結構的記憶裝置之第二解碼機制示意圖。
第8A及8B圖顯示一個包含第5圖中所示三維陣列 結構的記憶裝置之第三解碼機制示意圖。
第9A圖顯示一個形成如第5圖中所示本發明實施例之三維陣列結構之第一中間結構的範例製程剖面圖。
第9B圖顯示一個形成如第5圖中本發明實施例之三維陣列結構之第一中間結構的修改替代範例製程剖面圖。
第9C圖顯示一個形成如第5圖中本發明實施例之三維陣列結構之中間陣列結構的範例製程剖面圖。
第9D圖顯示一個形成如第5圖中本發明實施例之三維陣列結構之中間陣列結構的修改替代範例製程剖面圖。
第9E圖顯示一個形成如第5圖中本發明實施例之三維陣列結構的立體圖。
504‧‧‧記憶層
800‧‧‧三維陣列結構
520‧‧‧電晶體陣列結構
526‧‧‧共同基極結構
546‧‧‧記憶儲存區域
802A~C‧‧‧X解碼器
804A~D‧‧‧Y解碼器
806A~D‧‧‧Z解碼器

Claims (11)

  1. 一種記憶裝置，包含：一記憶層具有相對的第一及第二表面部分，且與一共同電極連接；第一及第二電晶體陣列，包含電晶體分別與該記憶層的該第一及第二表面部分連接，其中該第一電晶體陣列中的每一個電晶體可以操作用來將該記憶層的該第一表面部分之一個別記憶儲存區域定址，且該第二電晶體陣列中的每一個電晶體可以操作用來將該記憶層的該第二表面部分之一個別記憶儲存區域定址；其中該第一電晶體陣列包含共同柱狀結構橫向的放置通過複數個共同基極；其中安置於該第一電晶體陣列每一行中的電晶體分享一共同柱狀結構，及安置於該第一電晶體陣列每一列中的電晶體分享一共同基極結構；以及其中該第一電晶體陣列中的每一個電晶體包含一連接結構與一各自的共同柱狀結構藉由一共同基極分隔，且與該記憶層連接。
  2. 如申請專利範圍第1項之記憶裝置，其中：該第二電晶體陣列包含共同柱狀結構橫向的放置通過複數個共同基極；安置於該第二電晶體陣列每一行中的電晶體分享該共同柱狀結構之一，且安置於該第二電晶體陣列每一列中的電晶體分享一共同基極結構；以及其中該第二電晶體陣列中的每一個電晶體包含一連接結構與一各自的共同柱狀結構藉由一共同基極分隔，且與該記憶層 連接。
  3. 如申請專利範圍第1項之記憶裝置，其中該第一電晶體陣列中的該電晶體包括雙極接面電晶體。
  4. 如申請專利範圍第1項之記憶裝置，其中該第一電晶體陣列中的該共同柱狀結構包括共同集極/射極結構，且該第一電晶體陣列中每一個電晶體的該連接結構包括一射極/集極結構。
  5. 一種記憶裝置，包含：複數個電極；記憶層具有相對的第一及第二表面部分，且與該複數個電極的一電極連接，其中該記憶層沿著一第一長軸方向上彼此分隔；一個或多個電晶體陣列結構於該記憶層之間，其中每一個電晶體陣列結構包含：複數個共同柱狀結構在一第二長軸方向上延伸；複數個共同基極結構在一第三長軸方向上延伸，其中該複數個共同柱狀結構通過複數個共同基極而橫向的放置；第一複數個連接結構中的每一個在該第一長軸方向上延伸，且與該複數個共同柱狀結構藉由該複數個共同基極結構之一分隔，且該第一複數個連接結構中的每一個與該記憶層之一的該第一表面部分或第二表面部分連接。
  6. 如申請專利範圍第5項之記憶裝置，其中：該第一複數個連接結構中的每一個與一第一記憶層之該第一表面部分連接；每一個電晶體陣列結構更包含第二複數個連接結構中的每 一個在該第一長軸方向上延伸，且與該複數個共同柱狀結構藉由該複數個共同基極結構之一分隔，且該第二複數個連接結構中的每一個與一第二記憶層的該第二表面部分連接；以及其中該第一記憶層的該第一表面部分與該第二記憶層的該第二表面部分面對面。
  7. 如申請專利範圍第6項之記憶裝置，其中：每一個電晶體陣列結構構成第一及第二電晶體陣列於該第一及第二記憶層之間，且該第一及第二電晶體陣列包含每一個電晶體可以操作用來將該第一或第二記憶層之一個別記憶儲存區域定址；安排在該第一及第二電晶體陣列每一行中的電晶體分享該複數個共同柱狀結構之一，且安排在該第一及第二電晶體陣列每一列中的電晶體分享該複數個共同基極結構之一；以及該第一電晶體陣列中的每一個電晶體包含該第一複數個連接結構之一，且該第二電晶體陣列中的每一個電晶體包含該第二複數個連接結構之一。
  8. 如申請專利範圍第7項之記憶裝置，其中該第一及第二電晶體陣列結構與一記憶層連接，且其中：每一個電極與一X解碼器連接；一第一電晶體結構中的複數個共同柱狀結構與一第二電晶體結構中的複數個連接結構連接至不同的Y解碼器；以及該第一及第二電晶體陣列中的複數個共同基極結構連接至複數個Z解碼器。
  9. 一種記憶裝置，包含：第一及第二電極； 第一及第二記憶結構分別與該第一及第二電極連接，其中該第一及第二記憶結構彼此分隔；以及複數個共同基極結構介於該第一及第二記憶結構之間，該些共同基極結構係彼此平行地延伸；複數個共同柱狀結構通過該複數個共同基極而橫向的放置；複數個共同連接器結構，該複數個共同連接器結構中的每一個共同連接器結構將該複數個共同基極結構之一與該第一及第二記憶結構之一連接。
  10. 如申請專利範圍第9項之記憶裝置，其中該共同柱狀結構及共同連接結構具有第一導電型態，且該共同基極結構具有第二導電型態。
  11. 如申請專利範圍第9項之記憶裝置，其中該共同柱狀結構包含集極/射極，而該共同連接結構包含射極/集極。
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