TWI478504B - 可降低運算量的自適應濾波電路 - Google Patents

Description

可降低運算量的自適應濾波電路

本發明有關於一種自適應濾波電路，尤指一種可降低運算量的自適應濾波電路。

在許多通訊設備的接收電路中，常採用自適應濾波電路(adaptive filter)以等化(equalize)各種通道效應對信號所造成的干擾，使通訊設備能夠還原信號發送端所發送的信息。在某些系統應用中，需要非常複雜的自適應濾波電路才能有效的等化通道效應所帶來的影響，例如，用於接收進階電視標準委員會(ATSC)所制定的數位電視信號的接收電路，就常需要使用數百個至上千個節點(tap)的自適應濾波電路。

然而，自適應濾波電路的長度增長時(或稱節點數量增加)，不但需要增加記憶體，還須增加產生濾波電路輸出值的運算電路以及更新濾波電路的等化參數所需的運算電路，使接收電路的面積和運算量皆大幅的增加，並且會消耗大量的能源，而使散熱的需求提昇。因此，使用此類長度較長的自適應濾波電路時，上述的問題皆會提高系統設計以及系統整合的難度。

另一方面，若為了降低接收電路的面積和運算量，而只是單純地縮短自適應濾波電路的長度，不但會降低接收電路的解調(demodulation)效能，當通道有較大的變化時，甚至會使接收電路解調失敗，而造成使用上的困擾。

有鑑於此，如何在此類的自適應濾波電路中降低運算量和減低能源消耗，以降低系統設計的難度，並且仍能維持系統的解調效能，實為業界有待解決的問題。

本說明書提供了一種自適應濾波電路，包含有一輸入端，用以接收複數個輸入資料；複數個資料儲存組，每一資料儲存組包含有複數個資料記憶單元，用以儲存該輸入端所接收的該複數個輸入資料；複數個第一參數記憶單元，用以儲存複數個第一等化參數，每一第一等化參數對應於該複數個資料儲存組其中之一的複數個資料記憶單元其中之一；一控制電路，當該複數個資料儲存組中的一第一資料儲存組所對應的該第一參數記憶單元所儲存的該第一等化參數大於一第一預設值時，用以將複數個第二參數記憶單元設置為用以儲存複數個第二等化參數，該複數個第二等化參數對應於該第一資料儲存組的該複數個資料記憶單元的至少部分，並且當該複數個資料儲存組中的一第二資料儲存組所對應的該第一參數記憶單元所儲存的該第一等化參數大於該第一預設值或一第二預設值時，用以將複數個第三參數記憶單元設置為用以儲存複數個第三等化參數，該複數個第三等化參數對應於該第二資料儲存組的該複數個資料記憶單元的至少部分；一運算電路，依據該複數個第一等化參數、該複數個第二等化參數、該複數個第三等化參數、以及對應於該複數個第一等化參數、該複數個第二等化參數及該複數個第三等化參數的該複數個資料記憶單元的儲存內容，以產生一第一濾波輸出值；以及一參數更新電路，用以依據該第一濾波輸出值以及一資料切片電路所輸出的一第一切片值，而更新該複數個第一參數記憶單元、該複數個第二參數記憶單元及該複數個第三參數記憶單元的儲存內容。

本說明書另提供了一種自適應濾波電路，包含有：一輸入端，用以接收複數個輸入資料；一記憶體存取電路，用以將該複數個輸入資料儲存於一個或多個資料記憶體；一第一運算電路，用以計算該一個或多個資料記憶體中的複數個第一記憶單元的儲存內容與複數個第一等化參數的乘積的一第一總和；一控制電路，當該複數個第一等化參數中的一第一參數大於一第一預設值時，會將一第二運算電路設置為用以計算該一個或多個資料記憶體中的複數個第二記憶單元的儲存內容與複數個第二等化參數的乘積的一第二總和，並且當該複數個第一等化參數中的一第二參數大於該第一預設值或一第二預設值時，會將一第三運算電路設置為用以計算該一個或多個資料記憶體中的複數個第三記憶單元的儲存內容與複數個第三等化參數的乘積的一第三總和；以及一總和電路，用以依據該第一總和、該第二總合及該第三總和，以產生一第一濾波輸出值；其中該第一運算電路、該第二運算電路及該第三運算電路會依據該第一濾波輸出值以及一資料切片電路所輸出的一第一切片值，而更新該複數個第一等化參數、該複數個第二等化參數、及該複數個第三等化參數。

本說明書另提供了一種自適應濾波電路，包含有：一輸入端，用以接收複數個輸入資料；一記憶體存取電路，用以將該複數個輸入資料儲存於一個或多個資料記憶體；一運算電路，用以計算該一個或多個資料記憶體中的複數個第一記憶單元的儲存內容與複數個第一等化參數的乘積的一第一總和；以及一控制電路，當該複數個第一等化參數中的一第一參數大於一第一預設值時，會將該運算電路設置成用以計算該一個或多個資料記憶體中的複數個第二記憶單元的儲存內容與複數個第二等化參數的乘積的一第二總和；其中該運算電路會依據該第一總和及該第二總合，以產生一第一濾波輸出值及一第一切片值，並且該運算電路會依據該第一濾波輸出值以及該第一切片值，而更新該複數個第一等化參數及該複數個第二等化參數。

上述實施例的優點之一是自適應濾波電路藉由控制電路對各個等化參數的監控，而能適當地將適應濾波電路中參數記憶單元及運算電路配置於資料記憶單元，以降低整體的運算量以及硬體。此外，當通道變化較劇烈時，自適應濾波電路也能有足夠的運算能力，而能維持解調的效能。

上述實施例的另一優點是藉由降低運算量及所需的硬體，而能降低自適應濾波電路所消耗的能源。

本發明的其他優點將藉由以下的說明和附圖進行更詳細的說明。

以下將配合相關圖式來說明本發明的實施例。在圖式中，相同的標號表示相同或類似的元件或流程步驟。

圖1為本發明一實施例的自適應濾波電路100簡化後的功能方塊圖，自適應濾波電路100包含有運算組11(1)、11(2)、11(3)、…11(n)、運算組12(1)、12(2)、12(3)、…12(n)、總和電路13、資料切片電路14、以及控制電路15。

運算組11(1)、11(2)、11(3)、…11(n)和運算組12(1)、12(2)、12(3)、…12(n)分別構成前饋濾波電路(feed forward filter)及後饋濾波電路(feed backward filter)，用以等化所接收的資料Din。

總和電路13可以採用各種架構的加法電路及/或邏輯電路，以加總運算組11(1)、11(2)、11(3)、…11(n)及運算組12(1)、12(2)、12(3)、…12(n)所輸出的運算組輸出值，而產生經自適應濾波電路100等化後的濾波輸出值Fo。例如，總和電路13可以採用一個或多個先行進位加法電路(carry look-ahead adder)、進位保留加法電路(carry save adder)、及/或漣波進位加法電路(ripple carry adder)等方式實施。

資料切片電路14可以採用各種架構的資料切片電路(slicer)，以依據總和電路13的輸出值Fo而產生切片值So。資料切片電路14可以採用兩個或多個位準的資料切片電路或者搭配各種錯誤更正碼解碼電路實施，例如，資料切片電路14可以採用維特比解碼電路(Viterbi decoder)等架構。

控制電路15可以採用各種邏輯電路，並且耦接至一個或多個運算組，用以控制運算組的運算量。

圖2及圖3為圖1中運算組11(1)、11(2)、11(3)、…11(n)和運算組12(1)、12(2)、12(3)、…12(n)可能實施例中的兩個的簡化後功能方塊圖。

在圖2的實施例中，運算組200包含有資料記憶單元21(1)、21(2)、21(3)、…21(n)、乘法電路22、參數記憶單元23、及參數更新電路24。

資料記憶單元21(1)、21(2)、21(3)、…21(n)及參數記憶單元22，可以採用節點延遲線(tap delay line)、暫存器(register)、靜態存取記憶體(SRAM)、動態存取記憶體(DRAM)、或其他記憶電路等方式實施。參數記憶單元23用以儲存等化參數，而資料記憶單元21(1)、21(2)、21(3)、…21(n)用以從自適應濾波電路的輸入端、資料切片電路14的輸出端或另一個運算組接收資料，並且可以將資料傳送至下一個運算組。

乘法電路22可以採用並列式(pipeline)的乘法電路、陣列式(array)的乘法電路或其他合適的乘法電路架構，用以將參數記憶單元23所儲存的等化參數與資料記憶單元21(1)所儲存的資料相乘，以產生運算組輸出值Go，並與其他運算組的輸出值於總和電路13進行加總，以產生濾波輸出值Fo。

參數更新電路24可以採用最小平均平方法(least mean square)、遞迴式最小平方法(recursive least square)、符號-誤差法(sign-error)等各種自適應演算法，藉由資料記憶單元21(1)所儲存的資料及/或其符號、及濾波輸出值Fo與切片值So間的誤差信號Err及/或其符號，以更新參數記憶單元23所儲存的等化參數。

在圖3的實施例中，控制電路15將運算電路31設置為搭配運算組200進行運算，而成為運算組300。因此，在運算組300中，除了運算組200原本的元件之外，還包含有乘法電路32(2)、32(3)、…32(n)、參數記憶單元33(2)、33(3)…33(n)、參數更新電路34(2)、34(3)、…34(n)、以及總和電路35。乘法電路、參數記憶單元、參數更新電路、以及總和電路皆可採用上述的電路架構或其他合適的實施方式。

在運算組300中，藉由將參數記憶單元23、33(2)、33(3)、…33(n)所儲存的等化參數分別與資料記憶單元21(1)、21(2)、21(3)、…21(n)所儲存的資料相乘，並於總和電路35進行加總，以產生運算組輸出值Go，並與其他運算組的輸出值於總和電路13進行加總，以產生濾波輸出值Fo。

參數更新電路24、34(2)、34(3)、…34(n)可以採用各種自適應演算法，藉由資料記憶單元21(1)、21(2)、21(3)、…21(n)所儲存的資料及/或其符號、及濾波輸出值Fo與切片值So的誤差信號Err及/或其符號，以分別更新參數記憶單元23、33(2)、33(3)、…33(n)所儲存的等化參數。

為簡潔起見，耦接運算組200和300所需的多工電路(multiplexer)、記憶電路、邏輯電路、及/或控制電路15的控制信號等並未繪示於圖1至圖3中。此外，自適應濾波電路100所包含的複數個運算電路（如運算電路31）也未繪示於圖1中。

在本說明書中，當運算組中的參數記憶單元被控制電路15所監控，而用以判斷是否需要採用額外的運算電路搭配該運算組進行運算，則該參數記憶單元被稱為監控參數記憶單元。此外，當運算組中的參數記憶單元所儲存的內容被用以產生運算組輸出值、產生濾波輸出值及/或被參數更新電路所更新，則稱其為有效參數記憶單元。

因此，在上述的運算組200中，控制電路15會監控參數記憶單元23所儲存的等化參數，並且參數記憶單元23所儲存的內容被用以產生運算組輸出值Go。因此，參數記憶單元23同時為監控參數記憶單元及有效參數記憶單元。

而在運算組300中，當控制電路15監控參數記憶單元23所儲存的等化參數，並使用監控參數記憶單元23、33(2)、33(3)、…33(n)所儲存的等化參數產生運算組輸出值Go。因此，參數記憶單元23同時為監控參數記憶單元及有效參數記憶單元，而參數記憶單元33(2)、33(3)、…33(n)為有效參數記憶單元。

圖4為圖1的自適應濾波電路100的運作流程的一實施例400簡化後的流程圖，以下將以圖4搭配圖1至圖3，以更詳細地說明自適應濾波電路100的運作方式。

在流程410中，控制電路15將運算組11(1)、11(2)、11(3)、…11(n)和運算組12(1)、12(2)、12(3)、…12(n)分別設置為僅包含有一個有效參數記憶單元，並將該有效參數記憶單元設置為監控參數記憶單元。例如，控制電路15將運算組11(1)、11(2)、11(3)、…11(n)和運算組12(1)、12(2)、12(3)、…12(n)全部設置為運算組200的實施方式。

在流程420中，自適應濾波電路100接收輸入資料Din，以運算組11(1)、11(2)、11(3)、…11(n)和運算組12(1)、12(2)、12(3)、…12(n)的有效參數記憶單元及對應的資料記憶單元所儲存的內容分別相乘，以產生各個運算組輸出值，總和電路13加總各個運算組輸出值以產生濾波輸出值Fo，並採用資料切片電路14產生對應的切片值So。此外，各運算組的參數更新電路，藉由濾波輸出值Fo及切片值So，以合適的自適應演算法更新各個運算組中的有效參數記憶單元所儲存的等化參數。

在流程430中，控制電路15會比較各個運算組的監控參數記憶單元所儲存的等化參數，當某個運算組的監控參數記憶單元所儲存的等化參數大於預設值時，則進入流程440，當所儲存的等化參數小於預設值時，則進入流程450。

在流程440中，控制電路15設置運算電路搭配該運算組，以於後續的運作中產生運算組輸出值及更新有效參數記憶單元所儲存的內容。例如，控制電路15可將運算組設置為圖3的運算組300的實施方式。

在流程450中，控制電路15會繼續使用原有的有效參數記憶單元或者不使用運算電路搭配該運算組，以於後續的運作中產生運算組輸出值及更新有效的參數記憶單元的儲存內容。例如，控制電路15可將運算組設置為圖2的運算組200的實施方式。

圖5為本發明另一實施例的自適應濾波電路500簡化後的功能方塊圖，自適應濾波電路500包含有記憶體存取電路51、控制電路53、以及運算電路55。記憶體可使用上述的記憶體架構，並且採用一個或多個記憶體內建或外接於自適應濾波電路500。本實施例中，記憶體外接於自適應濾波電路500。

在自適應濾波電路500中，記憶體存取電路51用以接收輸入資料Din，並且將其儲存至記憶體，控制電路53用以控制記憶體存取電路51及運算電路55，使記憶體存取電路51由記憶體讀取所儲存的資料及等化參數，並由運算電路55將其相乘後進行加總，以產生經等化的濾波輸出值。此外，運算電路55會依據濾波輸出值而產生切片值So，利用濾波輸出值及切片值以合適的自適應演算法對等化參數進行更新，並且記憶體存取電路51會將更新後的等化參數儲存至記憶體。

圖6為圖5的自適應濾波電路500的運作流程的一實施例600簡化後的流程圖，以下將以圖6搭配圖5，以更詳細地說明自適應濾波電路500的運作方式。

在流程610中，記憶體存取電路51在記憶體中儲存複數個等化參數，並且控制電路53會監控這些等化參數的數值，以下稱這些等化參數為監控等化參數。此外，記憶體中用以產生濾波輸出值的等化參數，將稱其為有效等化參數。此時，控制電路53還會將這些監控等化參數設置為有效等化參數。

在流程620中，記憶體存取電路51接收輸入資料Din，並由記憶體中讀取有效等化參數及對應的輸入資料，而傳送至運算電路55，由運算電路55進行相乘和加總的運算，以產生濾波輸出值及對應的切片值。運算電路55依據濾波輸出值及對應的切片值，並且採用合適的自適應演算法，以更新有效等化參數。

在流程630中，控制電路53比較各個監控等化參數，當監控等化參數大於預設值時，則進入流程640，當監控等化參數小於預設值時，則進入流程650。

在流程640中，控制電路53會將一個或多個有效等化參數設置為搭配該監控等化參數，以於後續的運作中，搭配監控等化參數所對應的輸入資料的之前時間及/或之後時間的輸入資料，產生濾波輸出值及更新有效等化參數。

在流程650中，控制電路53會繼續使用原有的有效等化參數配置（例如，不使用其他有效等化參數搭配該監控等化參數進行運算），以於後續的運作中，產生濾波輸出值及更新有效等化參數。

在另一實施例中，圖1中的每個運算組的節點數可以設置為相同或不相同，並且每個運算組所監控的參數記憶單元，也可以分別對應於運算組中的相同或不同位置的資料記憶單元。

在其他的實施例中，圖2的參數記憶單元23可對應至運算組200中的任一個資料記憶單元，或者採用多個參數記憶單元分別對應至運算組中的資料記憶單元，使控制電路15可以監控一個或多個參數記憶單元所儲存的等化參數，但所監控的參數記憶單元會少於運算組中資料記憶單元的總數，以達到降低運算量的效果。

在其他的實施例中，圖3的參數記憶單元33(2)、33(3)、…33(n)也可設置為監控記憶單元。

在另一實施例的流程410中，也可以將某些運算組固定設置為包含有大於一個的有效參數記憶單元。例如，在某些較為重要的運算組中，可將有效參數記憶單元的數量設置為與運算組中的資料記憶單元數量相同。

在另一實施例的流程430中，也可以設置控制電路15不對某些運算組的監控記憶單元進行比較所儲存的內容，而不改變該些運算組的有效參數記憶單元的配置。例如，可以在某些較為重要的運算組中，將控制電路15設置為不比較該些運算組的監控記憶單元所儲存的內容，並且不改變該些運算組的有效參數記憶單元的配置。

在另一實施例的流程430或流程630中，控制電路也可以採用兩個或多個預設值進行比較。例如，大於第一預設值時，進入流程440，而小於第二預設值時，進入流程450。此外，控制電路也可以針對不同的運算組或不同的監控等化參數，採用不同的一個或多個預設值。

在另一實施例的流程430或流程630中，控制電路也可以適當地設置比較的週期。例如，當自適應濾波電路處理了100個輸入資料後，才進行流程430或630的比較動作。

在另一實施例的流程430或630中，除了對運算組中的監控參數記憶單元所儲存的等化參數或監控等化參數進行比較，控制電路也可以對運算組中的有效參數記憶單元所儲存的等化參數或對應於該監控等化參數的有效等化參數進行比較。例如，比較運算組中的有效參數記憶單元所儲存的等化參數的最大值，或者比較對應於該監控等化參數的有效等化參數的最大值。

在一實施例的流程430或630中，控制電路可以比較運算組中的監控參數記憶單元所儲存的等化參數或監控等化參數的絕對值。

在另一實施例的流程440、450、640和650中，也可以採用更複雜的方式設置運算電路或有效等化參數。例如，在流程440中，可先設置一運算電路搭配某運算組中1/2的資料記憶單元，並且於下一次的流程440中，再設置另一運算電路搭配該運算組中另外1/2的資料記憶單元。

在另一實施例的運作流程400中，監控參數記憶單元也可以不設置為有效參數記憶單元。而在另一實施例的運作流程600中，監控等化參數也可以不設置為有效等化參數。

在另一實施例的運作流程400，當需要配置運算電路的運算組的數量大於運算電路的數量時，控制電路15會比較監控參數記憶單元所儲存的等化參數及/或有效參數記憶單元所儲存的等化參數的最大值、部分或全部，以將運算電路配置到等化參數值較大的那些運算組。

在另一實施例中，當需要配置運算電路的運算組的數量大於運算電路的數量時，控制電路15也可以將運算電路的操作時脈增加，使運算電路能搭配多組的運算組，以產生多個運算組輸出值。

在另一實施例中，自適應濾波電路100和500也可以採用高於波特速率(baud rate)的處理速率進行等化的運算。例如，自適應濾波電路100和500可以採用分時的濾波電路(fractional spaced filter)。

說明書及圖式中的元件的數量、位置和連接關係等僅為示意性的敘述與繪製，以簡化說明。說明書中各個元件能以一個或多個的元件實施，或者說明書中多個元件的功能也可由同一元件實施，而皆屬本發明的涵蓋範圍。例如，圖3中的乘法電路22、32(2)、32(3)、…32(n)及總和電路35，也可以採用多個乘加電路耦接的方式實施。或者，圖1中的總和電路13也可以和各個運算組中的乘法電路及/或總和電路進行結合，而設置為一個或多個元件。

在上述實施例中，藉由控制電路監控各個運算組的等化參數，而能所監控的等化參數較大的運算組，適當地配置運算電路、有效參數記憶單元及有效等化參數，而能降低所需要的運算量以及所需的硬體。此外，當通道變化較劇烈時，自適應濾波電路也能動態的調整，而有足夠的運算能力進行解調，而能保持較佳品質的解調效能。

說明書及申請專利範圍中的某些詞彙被用來指稱特定的元件，所屬技術領域的技術人員應可理解，同樣的元件可能會用不同的名詞來稱呼。本說明書及申請專利範圍並不以名稱的差異作為區分元件的方式，而是以元件在功能上的差異來為區分的基準。在說明書及申請專利範圍中所提及的「包含」為一開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」一詞包含任何直接及間接的連接手段。因此，當文中描述第一裝置耦接於第二裝置，則代表第一裝置可通過電性連接、有線傳輸、無線傳輸、或光學傳輸等信號連接方式而直接連接於第二裝置，或通過其他裝置或連接手段間接的電性或信號連接至該第二裝置。

以上所述僅為本發明的較佳實施例，各個實施例間皆能適當的結合而不互斥，凡依本發明申請專利範圍所做的均等變化、修飾與組合，皆屬本發明的涵蓋範圍。

100．．．自適應濾波電路

11(1)、11(2)、11(3)、11(n)．．．運算組

12(1)、12(2)、12(3)、12(n)．．．運算組

13．．．總和電路

14．．．資料切片電路

15．．．控制電路

200．．．運算組

21(1)、21(2)、21(3)、21(n)．．．資料記憶單元

22．．．乘法電路

23．．．參數記憶單元

24．．．參數更新電路

300．．．運算組

31．．．運算電路

32(2)、32(3)、32(n)．．．乘法電路

33(2)、33(3)、33(n)．．．參數記憶單元

34(2)、34(3)、34(n)．．．參數更新電路

35．．．總和電路

500．．．自適應濾波電路

51．．．記憶體存取電路

53．．．控制電路

55．．．運算電路

圖1為本發明的自適應濾波電路的一實施例簡化後的功能方塊圖。

圖2為圖1中的運算組的一實施例簡化後的功能方塊圖。

圖3為圖1中的運算組的另一實施例簡化後的功能方塊圖。

圖4為圖1中的自適應濾波電路的運作流程的一實施例簡化後的流程圖。

圖5為本發明的自適應濾波電路的另一實施例簡化後的功能方塊圖。

圖6為圖5中的自適應濾波電路的運作流程的一實施例簡化後的流程圖。

100．．．自適應濾波電路

11(1)、11(2)、11(3)、11(n)．．．運算組

12(1)、12(2)、12(3)、12(n)．．．運算組

13．．．總和電路

14．．．資料切片電路

15．．．控制電路

Claims (20)

1. 一種自適應濾波電路，包含有：
   一輸入端，用以接收複數個輸入資料；
   複數個資料儲存組，每一資料儲存組包含有複數個資料記憶單元，用以儲存該輸入端所接收的該複數個輸入資料；
   複數個第一參數記憶單元，用以儲存複數個第一等化參數，每一第一等化參數對應於該複數個資料儲存組其中之一的複數個資料記憶單元其中之一；
   一控制電路，當該複數個資料儲存組中的一第一資料儲存組所對應的該第一參數記憶單元所儲存的該第一等化參數大於一第一預設值時，用以將複數個第二參數記憶單元設置為用以儲存複數個第二等化參數，該複數個第二等化參數對應於該第一資料儲存組的該複數個資料記憶單元的至少部分，並且當該複數個資料儲存組中的一第二資料儲存組所對應的該第一參數記憶單元所儲存的該第一等化參數大於該第一預設值或一第二預設值時，用以將複數個第三參數記憶單元設置為用以儲存複數個第三等化參數，該複數個第三等化參數對應於該第二資料儲存組的該複數個資料記憶單元的至少部分；
   一運算電路，依據該複數個第一等化參數、該複數個第二等化參數、該複數個第三等化參數、以及對應於該複數個第一等化參數、該複數個第二等化參數及該複數個第三等化參數的該複數個資料記憶單元的儲存內容，以產生一第一濾波輸出值；以及
   一參數更新電路，用以依據該第一濾波輸出值以及一資料切片電路所輸出的一第一切片值，而更新該複數個第一參數記憶單元、該複數個第二參數記憶單元及該複數個第三參數記憶單元的儲存內容。
2. 如請求項1所述的自適應濾波電路，其中當該控制電路將該複數個第二參數記憶單元設置為用以儲存該複數個第二等化參數時，該控制電路會將該複數個第二等化參數的起始值設置為0，並且當該控制電路將複數個該第三參數記憶單元設置為用以儲存該複數個第三等化參數時，該控制電路會將該複數個第三等化參數的起始值設置為0。
3. 如請求項1所述的自適應濾波電路，其中該運算電路另包含有：
   一第一乘加電路，用以輸出該複數個第一等化參數及其所對應的該複數個資料記憶單元的儲存內容的乘積的一第一總和；
   一第二乘加電路，用以輸出該複數個第二等化參數及其所對應的該複數個資料記憶單元的儲存內容的乘積的一第二總和；以及
   一第三乘加電路，用以輸出該複數個第三等化參數及其所對應的該複數個資料記憶單元的儲存內容的乘積的一第三總和；
   其中該運算電路依據該第一總和、該第二總和及該第三總和，以產生該第一濾波輸出值。
4. 如請求項1所述的自適應濾波電路，其中該運算電路另包含有：
   一第一乘加電路，用以輸出該複數個第一等化參數及其所對應的該複數個資料記憶單元的儲存內容的乘積的一第一總和；以及
   一第二乘加電路，用以輸出該複數個第二等化參數及其所對應的該複數個資料記憶單元的儲存內容的乘積的一第二總和，以及用以輸出該複數個第三等化參數及其所對應的該複數個資料記憶單元的儲存內容的乘積的一第三總和；
   其中該運算電路依據該第一總合、該第二總合及該第三總合，以產生該第一濾波輸出值。
5. 如請求項1所述的自適應濾波電路，其中該參數更新電路另包含有：
   一第一更新電路，用以依據該第一濾波輸出值以及該第一切片值，而更新該複數個第一參數記憶單元的儲存內容；
   一第二更新電路，用以依據該第一濾波輸出值以及該第一切片值，而更新該複數個第二參數記憶單元的儲存內容；以及
   一第三更新電路，用以依據該第一濾波輸出值以及該第一切片值，而更新該複數個第三參數記憶單元的儲存內容。
6. 如請求項1所述的自適應濾波電路，其中該參數更新電路另包含有：
   一第一更新電路，用以依據該第一濾波輸出值以及該第一切片值，而更新該複數個第一參數記憶單元的儲存內容；以及
   一第二更新電路，用以依據該第一濾波輸出值以及該第一切片值，而更新該複數個第二參數記憶單元的儲存內容及該複數個第三參數記憶單元的儲存內容。
7. 如請求項1所述的自適應濾波電路，其中當該第一資料儲存組所對應的該第一參數記憶單元所儲存的該第一等化參數小於該第一預設值或一第三預設值時，及/或當該複數個第二等化參數的最大值、部分或全部小於該第一預設值、該第三預設值或一第四預設值時，該運算電路會依據該複數個第一等化參數、該複數個第三等化參數、以及對應於該複數個第一等化參數及該複數個第三等化參數的該複數個資料記憶單元的儲存內容，以產生一第二濾波輸出值，並且該參數更新電路會依據該第二濾波輸出值以及該資料切片電路所輸出的一第二切片值，而更新該複數個第一參數記憶單元及該複數個第三參數記憶單元的儲存內容。
8. 如請求項1所述的自適應濾波電路，其中當該複數個資料儲存組中的一第三資料儲存組所對應的該第一參數記憶單元所儲存的該第一等化參數大於該第一資料儲存組所對應的該第一參數記憶單元所儲存的該第一等化參數、及/或大於該複數個第二等化參數的最大值時，該控制電路會將該複數個第二參數記憶單元的設置為用以儲存複數個第四等化參數，該複數個第四等化參數對應於該第三資料儲存組的該複數個資料記憶單元的至少部分，該運算電路會依據該複數個第一等化參數、該複數個第三等化參數、該複數個第四等化參數、以及對應於該複數個第一等化參數、該複數個第三等化參數及該複數個第四等化參數的該複數個資料記憶單元的儲存內容，以產生一第三濾波輸出值，並且該參數更新電路會依據該第三濾波輸出值以及該資料切片電路所輸出的一第三切片值，而更新該複數個第一參數記憶單元、該複數個第二參數記憶單元及該複數個第三參數記憶單元的儲存內容。
9. 如請求項1所述的自適應濾波電路，另包含有：
   複數個第五參數記憶單元，僅用以儲存複數個第五等化參數，該複數個第五等化參數對應於該複數個資料儲存組中的一第四資料儲存組的該複數個資料記憶單元的至少部分。
10. 一種自適應濾波電路，包含有：
    一輸入端，用以接收複數個輸入資料；
    一記憶體存取電路，用以將該複數個輸入資料儲存於一個或多個資料記憶體；
    一第一運算電路，用以計算該一個或多個資料記憶體中的複數個第一記憶單元的儲存內容與複數個第一等化參數的乘積的一第一總和；
    一控制電路，當該複數個第一等化參數中的一第一參數大於一第一預設值時，會將一第二運算電路設置為用以計算該一個或多個資料記憶體中的複數個第二記憶單元的儲存內容與複數個第二等化參數的乘積的一第二總和，並且當該複數個第一等化參數中的一第二參數大於該第一預設值或一第二預設值時，會將一第三運算電路設置為用以計算該一個或多個資料記憶體中的複數個第三記憶單元的儲存內容與複數個第三等化參數的乘積的一第三總和；以及
    一總和電路，用以依據該第一總和、該第二總合及該第三總和，以產生一第一濾波輸出值；
    其中該第一運算電路、該第二運算電路及該第三運算電路會依據該第一濾波輸出值以及一資料切片電路所輸出的一第一切片值，而更新該複數個第一等化參數、該複數個第二等化參數、及該複數個第三等化參數。
11. 如請求項10所述的自適應濾波電路，其中當該控制電路將該第二運算電路設置為用以計算該第二總和時，該控制電路會將該複數個第二等化參數的起始值設置為0，並且當該控制電路將該第三運算電路設置為用以計算該第三總和時，該控制電路會將該複數個第三等化參數的起始值設置為0。
12. 如請求項10所述的自適應濾波電路，其中當該第一參數小於該第一預設值或一第三預設值時，及/或該複數個第二等化參數的最大值、部分或全部小於該第一預設值、該第三預設值或一第四預設值時，該總和電路會依據該第一總和及該第三總和，以產生一第二濾波輸出值，並且該第一運算電路及該第三運算電路會依據該第二濾波輸出值以及該資料切片電路所輸出的一第二切片值，而更新該複數個第一等化參數及該複數個第三等化參數。
13. 如請求項10所述的自適應濾波電路，其中當該複數個第一等化參數中的一第三參數大於該第一參數、一第五預設值、及/或該複數個第二等化參數的最大值時，該控制電路會將該第二運算電路設置為用以計算該一個或多個資料記憶體中的複數個第四記憶單元的儲存內容與複數個第四等化參數的乘積的一第四總和，該總和電路會依據該第一總和、該第三總合及該第四總和，以產生一第三濾波輸出值，並且該第一運算電路、該第二運算電路及該第三運算電路會依據該第三濾波輸出值以及該資料切片電路所輸出的一第三切片值，而更新該複數個第一等化參數、該複數個第四等化參數、及該複數個第三等化參數。
14. 如請求項10所述的自適應濾波電路，另包含有：
    一第四運算電路，僅用以計算該一個或多個資料記憶體中的複數個第五記憶單元的儲存內容與複數個第五等化參數的乘積的一第五總和，以及用以依據該總和電路的輸出值和該資料切片電路的輸出值更新該複數個第五等化參數。
15. 如請求項10所述的自適應濾波電路，其中當該複數個第一等化參數中的一第三參數大於該第一預設值、該第二預設值、或一第五預設值時，該控制電路會將該第二運算電路設置為用以計算該第二總和、以及計算該一個或多個資料記憶體中的複數個第四記憶單元的儲存內容與複數個第四等化參數的乘積的一第四總和，該總和電路會依據該第一總和、該第二總合、該第三總合及該第四總和，以產生一第三濾波輸出值，並且該第一運算電路及該第三運算電路會依據該第三濾波輸出值以及該資料切片電路所輸出的一第三切片值，而更新該複數個第一等化參數及該複數個第三等化參數，而該第二運算電路會依據該第三濾波輸出值以及該第三切片值，而更新該複數個第二等化參數及該複數個第四等化參數。
16. 如請求項10所述的自適應濾波電路，其中該記憶體存取電路會將該資料切片電路所輸出的複數個切片值儲存於一個或多個切片值記憶體，並且該自適應濾波電路另包含有一第五運算電路，用以計算該一個或多個切片值記憶體中的複數個第六記憶單元的儲存內容與複數個第六等化參數的乘積的一第六總和；
    當該複數個第六等化參數中的一第四參數大於該第一預設值或一第六預設值時，該控制電路會將一第六運算電路設置為用以計算該一個或多個切片值記憶體中的複數個第七記憶單元的儲存內容與複數個第七等化參數的乘積的一第七總和；
    該總和電路會依據該第一總和、該第二總合、該第三總和、該第六總合及該第七總合，以產生一第四濾波輸出值；
    並且該第一運算電路、該第二運算電路、該第三運算電路、該第五運算電路、及該第六運算電路會依據該第四濾波輸出值以及該資料切片電路所輸出的一第四切片值，而更新該複數個第一等化參數、該複數個第二等化參數、該複數個第三等化參數、該複數個第六等化參數、及該複數個第七等化參數。
17. 一種自適應濾波電路，包含有：
    一輸入端，用以接收複數個輸入資料；
    一記憶體存取電路，用以將該複數個輸入資料儲存於一個或多個資料記憶體；
    一運算電路，用以計算該一個或多個資料記憶體中的複數個第一記憶單元的儲存內容與複數個第一等化參數的乘積的一第一總和；以及
    一控制電路，當該複數個第一等化參數中的一第一參數大於一第一預設值時，會將該運算電路設置成用以計算該一個或多個資料記憶體中的複數個第二記憶單元的儲存內容與複數個第二等化參數的乘積的一第二總和；
    其中該運算電路會依據該第一總和及該第二總合，以產生一第一濾波輸出值及一第一切片值，並且該運算電路會依據該第一濾波輸出值以及該第一切片值，而更新該複數個第一等化參數及該複數個第二等化參數。
18. 如請求項17所述的自適應濾波電路，其中當該第一參數小於該第一預設值或一第二預設值時，及/或當該複數個第二等化參數的最大值、部分或全部小於該第一預設值、該第二預設值或一第三預設值時，該運算電路會依據該第一總和，以產生一第二濾波輸出值及一第二切片值，並且該運算電路會依據該第二濾波輸出值以及該第二切片值，而更新該複數個第一等化參數。
19. 如請求項17所述的自適應濾波電路，其中當該複數個第一等化參數中的一第三參數大於該第一參數、一第四預設值、及/或該複數個第二等化參數的最大值時，該控制電路會將該運算電路設置成用以計算該一個或多個資料記憶體中的複數個第三記憶單元的儲存內容與複數個第三等化參數的乘積的一第三總和，該運算電路會依據該第一總和及該第三總合，以產生一第三濾波輸出值及一第三切片值，並且該運算電路會依據該第三濾波輸出值以及該第三切片值，而更新該複數個第一等化參數及該複數個第三等化參數。
20. 如請求項17所述的自適應濾波電路，其中該記憶體存取電路會將該運算電路所輸出的複數個切片值儲存於一個或多個切片值記憶體；
    該運算電路會計算該一個或多個切片值記憶體中的複數個第四記憶單元的儲存內容與複數個第四等化參數的乘積的一第四總和；
    當該複數個第四等化參數中的一第三參數大於該第一預設值或一第五預設值時，該控制電路會將該運算電路設置成用以計算該一個或多個切片值記憶體中的複數個第五記憶單元的儲存內容與複數個第五等化參數的乘積的一第五總和；
    該運算電路會依據該第一總和、該第二總合、該第四總合及該第五總合，以產生一第四濾波輸出值及一第四切片值；
    並且該運算電路會依據該第四濾波輸出值以及該第四切片值，而更新該複數個第一等化參數、該複數個第二等化參數、該複數個第四等化參數、及該複數個第五等化參數。