TWI474206B - 用以為積體電路（ｉｃ）布局中之多邊形定尺寸的方法及系統 - Google Patents
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- 238000004513 sizing Methods 0.000 title claims description 173
- 238000000034 method Methods 0.000 title claims description 84
- 230000001154 acute effect Effects 0.000 claims description 46
- 230000007246 mechanism Effects 0.000 claims description 21
- 238000003860 storage Methods 0.000 claims description 14
- 238000006467 substitution reaction Methods 0.000 claims description 5
- 230000001902 propagating effect Effects 0.000 claims description 3
- 238000013461 design Methods 0.000 description 24
- 238000012545 processing Methods 0.000 description 19
- 238000012805 post-processing Methods 0.000 description 14
- 230000008859 change Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 238000007781 pre-processing Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000002360 preparation method Methods 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 3
- 238000012795 verification Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 241000282326 Felis catus Species 0.000 description 1
- 241000588769 Proteus <enterobacteria> Species 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Classifications
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
- G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
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Description
本發明之實施例主要有關於設計及製造積體電路(IC)之技術。詳言之，本發明之實施例關於在遮罩資料備置期間為遮罩布局中之多邊形正確地定尺寸的技術。
近年來積體電路(IC)整合密度的大幅增進係由半導體設計及半導體技術中之對應的增進所促成。
此種設計及製造技術之一涉及在遮罩資料準備期間為IC遮罩布局(此後稱為「布局」)中之多邊形定尺寸(亦即縮小/變小或擴大/變大)。欲改變多邊形之尺寸，可以定速移動初始幾何中之各個邊緣以達到固定的定尺寸距離。某些應用需要重定尺寸的多邊形之形狀與原始多邊形實質上相似。例如，當產生衍生層或施加蝕刻偏差(etch bias)至一邊緣時此為必要。
然而，傳統多邊形定尺寸技術經常根據試探法，而當它們用來處理具有大定尺寸距離之某些多邊形幾何時，它們可能會顯著地改變形狀。例如，當使用傳統定尺寸技術來縮小含有與銳角關連之凹頂點的多邊形，凹頂點可能與多邊形自我交叉，其將原始之多邊形分成兩個新的多邊形(稱為「分裂」事件)。此一分裂事件改變原始多邊形的幾何。另一方面，當使用這些技術來放大含有銳角凸頂點之多邊形時，銳角可能會自原始幾何突出很遠，其亦造成多邊形之形狀的不被接受之改變。
因此，需要一種為多邊形定尺寸之工具，可用來重調多邊形的尺寸而無上述之問題。
本發明之一實施例提供一種為布局中的多邊形定尺寸之系統。在操作期間，系統接收將以定尺寸量定尺寸之多邊形。系統接著選擇該多邊形之一或更多頂點。接著，系統以一組取代頂點取代每一選擇的頂點，並接著分配投射路徑給該組取代頂點中之每一取代頂點。系統接著根據該定尺寸量對該多邊形執行定尺寸操作。在定尺寸操作期間，系統沿著該分配的投射路徑移動該組取代頂點中之每一取代頂點，藉此在與該選擇的頂點關連之該角上產生截除。此外，此定尺寸操作為連續的：針對類似的定尺寸量獲得類似的輸出多邊形。
在一變化例中，系統藉由選擇該多邊形中之銳角的頂點來選擇該多邊形之頂點。
在一變化例中，系統根據一或更多規則選擇該多邊形之頂點。
在一變化例中，系統藉由在一對取代頂點之間產生該多邊形中之新邊緣來對該多邊形執行定尺寸操作。
在一變化例中，系統在對該多邊形執行定尺寸操作之前分配投射速度給該組取代頂點中之每一取代頂點。接著，在為該多邊形定尺寸期間，系統沿著該分配的投射路徑及該分配的投射速度移動該組取代頂點中之每一取代頂點。
在又一變化例中，系統針對與該選擇的頂點關連之該角接收一組截除標準。系統接著基於該組截除標準決定該組取代頂點中之每一取代頂點的該投射路徑及該投射速度。
在一變化例中，針對該組取代頂點中之第一取代頂點的第一投射路徑與針對該組取代頂點中之第二取代頂點的第二投射路徑不同。
在又一變化例中，系統控制該第一投射路徑及該第二投射路徑之間的角度以控制與該選擇的頂點關連之該角的該截除量。
在一變化例中，系統藉由下列之一對該多邊形執行定尺寸操作：放大該多邊形該定尺寸量，或縮小該多邊形該定尺寸量。
在一變化例中，系統藉由使該多邊形中之一邊緣在與該邊緣垂直的方向中傳播來對該多邊形執行定尺寸操作，藉此在定尺寸期間維持該多邊形的拓樸。
在一變化例中，系統藉由沿著與關連角之二等分線方向移動該多邊形之未被選擇的頂點對該多邊形執行定尺寸操作。
提出下列說明以讓熟悉此技藝人士得據以製造並使用本發明，並在特定應用及其要求的情境下提供下列說明。熟悉此技藝人士可輕易得到所揭露實施例的各種變化，且在此所界定之上位原則可應用至其他實施例與應用，而不背離本發明之精神與範疇。因此，本發明不限於所示之實施例，但應給予與在此所揭露之原則及特徵一致之最廣的解釋範圍。
在此詳細說明中所描述之資料結構及程式碼典型係儲存在電腦可讀取儲存媒體上，其可為能夠儲存程式碼及/或資料供電腦系統使用之任何裝置或媒體。電腦可讀取儲存媒體包括但不限於依電性記憶體、非依電性記憶體、磁性及光學儲存裝置，如磁碟機、磁帶、CD(光碟)、DVD(數位多功能碟或數位視訊碟)或目前已知或未來將開發之能夠儲存電腦可讀取媒體的其他媒體。
積體電路(IC)設計流程
第1圖描繪積體電路的設計與製造中的各個步驟。程序以產品構想之產生(階段100)開始，其係以電子設計自動化(EDA)程序加以實現(階段110)。當完成設計時，可將設計下線(tapeout)(階段140)。在下線之後，開始製造程序(階段150)並執行封裝與組裝程序(階段160)，其最終產生完成的晶片(階段170)。
EDA軟體設計程序(階段110)則包含下述之階段112至130。注意到此設計流程說明僅為例示性。此說明並非意圖限制本發明。例如，實際積體電路設計可能需要設計人員以與以下所述的順序不同之順序來執行設計階段。下列討論提供設計程序中之階段的進一步細節。
系統設計(階段112)：設計人員描述欲實行之功能。他們亦可執行「假使...又如何」(what-if)計畫以精簡功能性並檢查成本。硬體-軟體架構區分可在此階段發生。可用於此階段之來自新思科技公司(SYNOPSYS,INC.)的範例EDA軟體產品包括MODEL ARCHITECT、SABER、SYSTEM STUDIO及DESIGNWARE產品。
邏輯設計及功能驗證(階段114)：在此階段，為系統中之模組的VHDL或Verilog編寫程式碼，並檢查設計的功能正確性。詳言之，檢查設計以確保其產生正確的輸出。可用在此階段之來自新思科技公司的範例EDA軟體產品包括VCS、VERA、DESIGNWARE、MAGELLAN、FORMALITY、ESP及LEDA產品。
合成及設計(階段116)：在此，將VHDL/Verilog轉譯成網路連線表(netlist)。可針對目標技術最佳化此網路連線表。此外，可設計並實施測試以檢查完成的晶片。可用在此階段之來自新思科技公司的範例EDA軟體產品包括DESIGN COMPILER、PHYSICAL COMPILER、TEST COMPILER、POWER COMPILER、FPGA COMPILER、TETRAMAX及DESIGNWARE產品。
網路連線表驗證(階段118)：在此階段，檢查網路連線表與時序約束的順應性以及與VHDL/Verilog來源碼的對應性。可用在此階段之來自新思科技公司的範例EDA軟體產品包括FORMALITY、PRIMETIME及VCS產品。
設計計畫(階段120)：在此，建構晶片的整體平面佈置圖並分析時序及高級路由。可用在此階段之來自新思科技公司的範例EDA軟體產品包括ASTRO及IC COMPILER產品。
實體實施(階段122)：放置(電路元件的定位)及路由(電路元件的連結)。可用在此階段之來自新思科技公司的範例EDA軟體產品包括ASTRO及IC COMPILER產品。
分析及提取(階段124)：在此階段，在電晶體等級驗證電路功能，此則允許what-if精簡。可用在此階段之來自新思科技公司的範例EDA軟體產品包括ASTRORAIL、PRIMERAIL、PRIMETIME、及START RC/XT產品。
實體驗證(階段126)：在此階段，檢查設計以確保製造、電性問題、微影問題及電路之正確性。可用在此階段之來自新思科技公司的範例EDA軟體產品包括HERCULES產品。
解析度增進(階段128)：此階段涉及布局的幾何操縱以改善設計之可製造性。可用在此階段之來自新思科技公司的範例EDA軟體產品包括PROTEUS、PROTEUSAF、及PSMGED產品。
遮罩資料備置(階段130)：此階段提供遮罩生產用的「下線」資料以產生完成的晶片。可用在此階段之來自新思科技公司的範例EDA軟體產品包括CATS系列的產品。
本發明之實施例可用於上述階段之一或更多之中。詳言之，本發明之一實施例可用於中遮罩資料備置步驟130中。
經定尺寸之多邊形的銳角之後處理截除
一些多邊形定尺寸技術係根據波前定尺寸程序。在多邊形之典型波前定尺寸程序期間，多邊形之各個頂點沿著對應平分線方向以定速移動，且多邊形之各個邊緣沿著與邊緣垂直的方向以定速擴展。第2圖描繪根據波前定尺寸程序的一範例多邊形定尺寸操作。
如第2圖中所示，欲將包含一銳角204的輸入多邊形202放大一特定尺寸量。在定尺寸程序期間，多邊形202中之頂點的每一個沿著關連的平分線往外移動。例如，銳角204之頂點206沿著銳角204之平分線208朝右移動。此外，多邊形202之每一邊緣往外擴展並維持與多邊形202中之對應的邊緣平行，因此類似波前之擴展。第2圖中之中間子圖描繪定尺寸程序期間在不同定尺寸距離之經定尺寸的多邊形210及212，以及在完全尺寸量之最終經定尺寸的多邊形214。注意到在基於波前的定尺寸程序期間，銳角204之頂點206比多邊形202中之其他頂點明顯更快速地移動，因而造成銳角204自多邊形202之原始位置突出很遠。
然而，涉及多邊形定尺寸之應用要求限制銳角之突出。例如，電子設計自動化(EDA)應用要求經定尺寸的設計保持接近原來的形狀以防止設計之分離的部份互相接觸。
為了防止此種不樂見之銳角的定尺寸，經常對經定尺寸的多邊形執行後處理截除操作以將突出之銳角的一部分截去。例如，在第2圖中，沿著邊緣216截除最終經定尺寸之多邊形214以獲得後處理經截除輸出多邊形218。
後處理截除之限制
第3A至3D圖描繪後處理截除技術以變更與不同尺寸量關連之經定尺寸多邊形中之突出銳角。
詳言之，第3A圖描繪藉由小定尺寸距離為輸入多邊形302定尺寸而不執行截除操作的程序。如第3A圖中所示，一原始輸入多邊形302(外多邊形)包含兩凹頂點304及306，其分別屬於兩內部銳角308及310。接著經由波前定尺寸程序來縮小多邊形302以獲得經定尺寸多邊形312(內多邊形)。在定尺寸操作期間，多邊形302中之頂點的每一個沿著關連之二等分線方向往內移動(如箭頭所示)，且多邊形之每一邊緣沿著與那個邊緣垂直之方向往內傳播，因此維持與原始邊緣平行。在經定尺寸多邊形312中，銳角308及310仍存在且已經移動地互相更接近而無接觸。
第3B圖描繪透過後處理截除操作經定尺寸多邊形312中之銳角的截除。如第3B圖中所示，沿著截除線314及316截除經定尺寸多邊形312中之經定尺寸的銳角308及310的部份以產生變更的經定尺寸多邊形318。注意到截除過的銳角308及310互相距離更遠，且截除過的多邊形318之拓樸比為截除過的多邊形312更類似原始的輸入多邊形302。
第3C圖描繪藉由大定尺寸距離為輸入多邊形302定尺寸而不執行截除操作的程序。如第3C圖中所示，在定尺寸期間，多邊形302中之每一頂點繼續沿著關連的二等分線往內移動，且每一邊緣繼續往內傳播同時維持與原始的邊緣平行。在定尺寸操作結束時，銳角308及310合併並消失，而頂點304及306變種成非銳角之新頂點。此外，原始的多邊形302分裂成兩個新的多邊形320及322，其完全改變輸入多邊形302的拓樸。
第3D圖描繪在藉由大定尺寸距離為輸入多邊形302定尺寸之後執行後處理截除操作之嘗試。如第3D圖中所示，由於在新產生的多邊形320及322中銳角並不存在，無法應用後處理截除至經定尺寸的輸出多邊形。
總言之，後處理截除技術將截除應用至經定尺寸輸出多邊形的銳角。然而，當使用不同定尺寸距離時，此後處理技術無法一貫地作用。尤其，後處理截除技術不防止定尺寸程序期間之拓樸改變，如邊緣合併或幾何分裂。當在定尺寸後拓樸已改變時，無法對經定尺寸之輸出多邊形執行後處理截除技術。
先處理截除及多邊形定尺寸
本發明之一實施例提供一種多邊形技術，其涉及在執行對多邊形定尺寸之前的先處理一輸入多邊形。詳言之，先處理涉及選擇輸入多邊形中之某些頂點，並以兩或更多新頂點取代每一選擇的頂點。從輸入多邊形選擇那些頂點取決於多個考量。在一些實施例中，選擇銳角的頂點。藉由選擇此些頂點，先處理及後續的定尺寸程序可在這些銳角上產生希望的截除效果而不執行後處理截除。在一些實施例中，亦可根據特定的定尺寸需求來選擇輸入多邊形中之非銳角的頂點。
在本發明之一些實施例中，每一選擇的頂點被在與選擇之頂點相同的點之兩或更多取代頂點取代。注意到這些取代頂點一開始與選擇的頂點具有相同的二等分線。此外，可分配定制之投射路徑給每一取代頂點，且每一定制投射路徑可與對應的二等分線相同或不同。因此，這些預定的投射路徑決定在後續之定尺寸程序期間每一取代頂點如何傳播。在一些實施例中，銳角的頂點之該些取代頂點結合關連的投射路徑可促進在定尺寸程序期間對銳角產生希望的截除效果，其連同第4A至4B圖及第5A及5B圖於下加以詳細說明。
第4A至4B圖提供原始波前定尺寸操作而無先處理截除及變更的波前定尺寸操作連同先處理截除程序之間的比較。
詳言之，第4A圖描繪對多邊形402之典型波前定尺寸操作而無使用先處理截除。如第4A圖中所示，在縮小操作期間，多邊形402之每一頂點沿著關連的二等分線往內移動，如箭頭所示。例如，銳角406之頂點404沿著其二等分線408往下移動。此外，多邊形402中的每一邊緣在與那個邊緣垂直的方向中以波前方式傳播。結果為頂點404朝經定尺寸多邊形之底邊緣迅速往下行進(由虛線幾何所示)。
第4B圖描繪根據本發明之一實施例的連同先處理截除使用變更波前定尺寸操作來為多邊形402定尺寸。
詳言之，在執行定尺寸前，選擇銳角406之頂點404並以兩取代頂點410及412取代，分別分配預定投射路徑414及416給取代頂點410及412。雖然投射路徑414及416顯示成在二等分線408的相等及相對側上，兩投射路徑的其他實施例相較於二等分線408不需為對稱。在一些實施例中，分配預定的投射速度給取代頂點410及412，這些投射速度可為相同或不同。在對多邊形402之先處理操作後，取代頂點含有定尺寸及定制截除接著將如何發生的資訊，其將變更輸入多邊形402的拓樸。
接著，在後續定尺寸程序期間，對多邊形402執行變更波前定尺寸操作。詳言之，多邊形402中之每一未被選擇的頂點仍沿著關連的二等分線往內移動，而每一取代頂點沿著關連的預定投射路徑往內移動。此外，多邊形402中之每一邊緣沿著與原始邊緣垂直的方向往內傳播，因而維持與原始邊緣平行。同時，取代頂點410及412在不同方向中移動，因而在其之間產生新邊緣420。此新產生的邊緣420亦沿著由預定投射路徑所決定之固定方向傳播。由於取代頂點之預定投射路徑一般與二等分線方向不同，我們將上述定尺寸程序稱為變更的波前定尺寸程序。注意到第4B圖中所述之變更的波前定尺寸程序產生希望的截除效果以限制銳角406的投射。
第5A至5C圖描繪根據本發明之一實施例的利用先處理截除的輸入多邊形502之變更波前定尺寸程序。
詳言之，第5A圖描繪根據本發明之一實施例的藉由小定尺寸距離為經先處理輸入多邊形502變更波前定尺寸之程序。
注意到原始輸入多邊形502，其包括兩個銳角504及506，與第3圖中之輸入多邊形302實質上相同。然而，在為多邊形502定尺寸之前，預先處理多邊形502以變更銳角504及506。詳言之，選擇銳角504及506的兩個頂點，且接著藉由兩取代頂點來取代每一選擇的頂點：針對銳角504頂點508及510，且針對銳角506頂點512及514。接著，分配一定制之投射路徑給每一取代頂點。在此實施例中，為了產生第3B圖中所示之截除效果，第5A圖中之每一取代頂點分配有由箭頭所示從那個頂點出發之投射路徑。例如，頂點508及510分別分配有投射路徑516及518。由於從相同選擇的頂點出發的兩頂點接著在不同方向中投射，在後續定尺程序中在該對頂點之間產生新的邊緣，分別顯示為在銳角504及506端部的邊緣520及522。因此，在此定尺寸程序期間，在多邊形502中產生與第3B圖中類似之截除效果。
注意到每一取代頂點之定制投射路徑可用來控制定尺寸之後的截除量。詳言之，當一對投射路徑形成較大角度時，可達成較大截除效果。否則，獲得小截除效果。一極端情況為當在相同被取代頂點之所有取代頂點沿原始二等分線方向投射時。在此情況中，無論定尺寸距離為何都不會產生截除效果。
另外在第5A圖中，在先處理後的定尺寸程序使用變更波前定尺寸操作。詳言之，多邊形502中之每一未被選擇的頂點沿著關連的二等分線(顯示成二等分關連角之箭頭)往內移動，且每一取代頂點沿著定制投射路徑往內移動。此外，多邊形502中之每一邊緣沿著與原始邊緣垂直的方向往內傳播，且因而維持與原始邊緣平行。新產生的邊緣520及522亦沿著由取代頂點之定制投射路徑所決定之固定方向傳播。當達到定尺寸距離524時完成定尺寸程序。此時，獲得經定尺寸多邊形526，其包括兩個「截除的」銳角504及506。因此，藉由先處理選擇的頂點並使用變更波前定尺寸操作，可獲得已經歷與第3B圖中之後處理截除的多邊形318類似之希望的截除之經定尺寸多邊形，因而緩和第3A圖中所示之銳角的投射。
相反地，第5B圖描繪根據本發明之一實施例的藉由大定尺寸距離為經先處理輸入多邊形502變更波前定尺寸之程序。
在此實施例中，以與第5A圖中相同的方式先處理輸入多邊形502，使得以具有定制投射路徑之兩頂點取代銳角之每一頂點。在後續定尺寸操作期間，根據變更波前定尺寸操作縮小多邊形502，其中多邊形502之每一頂點在第5B圖中之箭頭所示之方向中移動。當達到定尺寸距離534時完成定尺寸程序。此時，獲得經定尺寸多邊形528，其包括兩個「截除的」銳角530及532。因此，藉由先處理選擇的頂點並使用變更波前定尺寸操作，經定尺寸多邊形528維持輸入多邊形502的經校正拓樸，其包括希望的截除以防止銳角突出太遠。此外，此先處理截除技術亦防止銳角504及506在此大定尺寸距離下合併，因此確保當變更定尺寸值時經定尺寸之輸出連續地演化。例如，第5C圖描繪根據本發明之一實施例的當連續改變定尺寸距離時為經先處理輸入多邊形502變更波前定尺寸之程序。注意到當定尺寸距離連續增加時，經定尺寸多邊形演化為連續的。即使當多邊形之某些部分合併，經波前定尺寸的多邊形演化維持連續。相較之下，針對實質相同的定尺寸距離，第3D圖中所示之後處理截除技術無法截除經定尺寸的輸出且無法防止銳角308及310互相作用，因而產生輸出多邊形之不連續演化，在此情況中產生多邊形320及322。
第6圖描繪根據本發明之一實施例先處理一輸入多邊形中之選擇的頂點之一些變化及與這些變化關連的不同截除樣式。
詳言之，第6圖中之子圖A描繪原始的輸入多邊形602，其包含數個銳角。在先處理期間，選擇頂點604、606及608，且以多個頂點取代每一個。在子圖B至E的每一圖中，陰影區代表從原始多邊形602至對應的經定尺寸多邊形之相同定尺寸量。然而，每一子圖描繪具有不同截除種類之經定尺寸多邊形。
詳言之，在子圖B中，以兩個取代頂點取代每一選擇的頂點，且這兩頂點分配有放大視窗中所示之定制投射路徑。此外，這兩頂點亦分配有定制的投射速度，其中一頂點比另一頂點移動更快。這些先處理條件產生經截除的邊緣，其顯示在放大視窗子圖B中。
在子圖C中，亦以兩個取代頂點取代每一選擇的頂點，且這兩頂點分配有放大視窗中所示之定制投射路徑。在此實施例中，這兩頂點分配有相等的投射速度。這些先處理條件以與第4B圖中的類似方式在經定尺寸多邊形中產生經截除的邊緣。
在子圖D中，以三個取代頂點取代每一選擇的頂點，且這三頂點分配有放大視窗中所示之定制投射路徑。在此實施例中，取代頂點之兩個分配有相等的投射速度，而第三頂點分配有較快的投射速度。結果為，經定尺寸多邊形中之每一個經截除的銳角包括兩個經截除邊緣。子圖E中所示之實施例亦以三個頂點取代每一選擇的頂點。然而，取代頂點之定制速度與子圖D中的那些不同。因此，關連放大圖中所示之經截除邊緣與子圖D中的那些稍微不同。
一般而言，在輸入多邊形的先處理(截除)期間，可基於設計需求明斷地決定至少下列參數：(1)每一選定頂點之取代頂點的數量、(2)每一取代頂點之投射路徑及(3)每一取代頂點之投射速度。在後續定尺寸程序期間，每一取代頂點沿著預定投射路徑以預定投射速度投射，因而在每一選擇的頂點上產生希望的截除。
為輸入多邊形定尺寸之程序
第7圖代表描繪根據本發明之一實施例的為一輸入多邊形定尺寸之程序的流程圖。
程序以接收一輸入多邊形702作為開始。程序亦接收定尺寸及定尺寸之方式(亦即放大或縮小)的資訊。在一些實施例中，程序額外接收一或更多規則，其可用來選擇輸入多邊形702之一或更多頂點。例如，此一規則要求選擇輸入多邊形702中之一些或所有的銳角之頂點。在其他實施例中，一或更多規則可用來選擇頂點。此外，輸入資訊亦可包括對選擇頂點之角欲達成之希望的截除之描述。截除描述可尤其包括截除量、截除方向及經截除結構上之新邊緣的數量。
參照第7圖，注意到先處理模組704接收輸入多邊形702，並對輸入多邊形702執行先處理。詳言之，先處理包括基於接收到的選擇規則來選擇接收到的多邊形之一或更多頂點、以兩或更多取代頂點取代選擇頂點之每一個以及接著分配定制投射路徑給每一取代頂點。在本發明之一些實施例中，基於選擇頂點之角的截除描述來決定取代頂點之定制投射路徑。在一些實施例中，先處理亦包括分配定制投射速度給每一取代頂點，其中亦可基於選擇頂點之角的截除描述來決定這些定制投射速度。
先處理模組704之先處理變更輸入多邊形702以產生變更之輸入多邊形706作為輸出。變更之輸入多邊形706為至定尺寸模組708之輸入，其根據指定定尺寸量對變更之輸入多邊形706執行變更波前定尺寸操作。定尺寸模組708後續產生輸出多邊形710。在本發明之一些實施例中，變更波前定尺寸操作涉及沿著定制投射路徑以定制投射速度移動該組取代頂點中之每一頂點。此外，變更波前定尺寸操作涉及沿著關連角之二等分線方向移動多邊形之未被選擇的頂點，並使多邊形之邊緣在與該邊緣垂直之方向中傳播。因此，輸出多邊形710維持輸入多邊形702的拓樸，且亦包括根據截除描述之選擇頂點的角之希望的截除。
第8圖描繪根據本發明之一實施例的由第7圖之定尺寸模組708所執行之定尺寸程序的流程圖。
定尺寸程序以事件偵測步驟802作為開始，其偵測在對經變更多邊形之定尺寸操作期間所有可能的不同拓樸類型的出現。我們將這些拓樸改變的出現稱為「事件」。例如，當現有邊緣消失時發生「邊緣」事件、當在定尺寸操作期間輸入多邊形分裂成兩個多邊形時發生「分裂」事件及當在定尺寸操作期間輸入多邊形之兩個分離部分合併時發生「合併」事件。在一些實施例中，定尺寸程序僅偵測發生在指定的定尺寸距離內的那些事件。
接著，定尺寸程序以事件發生之對應定尺寸距離的順序將偵測到的拓樸儲存在事件佇列中(如最小優先權佇列)(步驟804)。定尺寸程序接著以時間前後排列之順序開始處理儲存在事件佇列中之事件。
詳言之，從事件佇列中之第一事件開始，定尺寸程序在第一事件發生的時刻變更經變更輸入多邊形的拓樸(步驟806)。
在一些實施例中，於拓樸變更步驟期間，定尺寸程序首先辨別在被處理之事件中牽連的頂點。在一實施例中，每一辨別出的頂點為經變更輸入多邊形中的取代頂點。接著，針對每一辨別出的頂點，定尺寸程序為此頂點運算新定制投射路徑及新定制投射速度。例如，可基於至辨別出之頂點的兩相鄰邊緣之傳播速度來運算新投射路徑及速度。詳言之，可將新投射路徑及速度運算為兩傳播速度的向量總和(包括量及方向)。在步驟806中的一些實施例中，定尺寸程序亦決定新拓樸之新「原」點。在一實施例中，藉由辨別關連的輸入邊緣之投射的交叉點從經變更輸入多邊形的原始拓樸獲得此新原點。
在變更拓樸後，定尺寸程序接著決定是否需要更新事件佇列(步驟808)。在一些實施例中，僅需在兩種情況下更新事件佇列：(1)若事件佇列中之一些事件在步驟806中所進行的拓樸改變後不再有效；或著(2)若因步驟806中所進行的拓樸改變而發生一或更多新事件。在第一種情況中，自事件佇列移除不再有效之事件，而在第二種情況中，以出現的順序將新事件加到事件佇列中。因此，系統在必要時更新事件佇列(步驟810)。注意到不將發生在大於指定之定尺寸距離的定尺寸距離之那些事件儲存在事件佇列中且可予以拋棄。
接著，定尺寸程序判斷是否已處理事件佇列中的所有事件(步驟812)。若是，完成定尺寸程序，並且定尺寸程序輸出希望的經定尺寸多邊形(步驟814)。否則，定尺寸程序選擇事件佇列中之第一未被處理事件並針對此事件重複步驟806至812。
第9圖描繪根據本發明之一實施例的執行布局中之多邊形的定尺寸操作之設備902。
設備902可包含經由有線或無線通訊通道互相通訊之機制。尤其，設備902可包含接收機制904、選擇機制906、取代機制908及定尺寸機制910。可使用一或更多積體電路或以通用處理器之模組實現機制。設備902可為電腦系統之一部分。
在一些實施例中，接收機制904可組態成接收將以定尺寸量定尺寸之多邊形，選擇機制906可組態成選擇多邊形之一或更多頂點、取代機制908可組態成以一組取代頂點取代選擇的頂點並接著分配投射路徑給該組取代頂點中之每一頂點及定尺寸機制910可組態成根據定尺寸量對多邊形執行定尺寸操作。在定尺寸操作期間，定尺寸機制可沿著分配的投射路徑移動該組取代頂點中之每一頂點，藉此截除與選擇頂點關連之角。
僅為了圖解及說明而提出本發明之實施例的上述說明。這些說明非意圖為窮舉性或限制本發明至所揭露的形式。依此，對熟悉此技藝人士許多變更及變化為顯而易見。此外，上述揭露非意圖限制本發明。本發明之範疇係由所附之申請專利範圍而定。
202．．．輸入多邊形
204．．．銳角
206．．．頂點
208．．．平分線
210、212．．．經定尺寸的多邊形
214．．．最終經定尺寸的多邊形
216．．．邊緣
218．．．輸出多邊形
302．．．輸入多邊形
304、306．．．頂點
308、310．．．銳角
312．．．經定尺寸多邊形
314、316．．．截除線
318．．．變更的經定尺寸多邊形
320、322．．．多邊形
402．．．多邊形
404．．．頂點
406．．．銳角
410、412．．．取代頂點
414、416．．．投射路徑
408．．．二等分線
420．．．新邊緣
502．．．輸入多邊形
504、506．．．頂點
508、510、512、514．．．銳角
516、518．．．投射路徑
520、522．．．邊緣
524．．．定尺寸距離
526．．．經定尺寸多邊形
528．．．經定尺寸多邊形
530、532．．．銳角
534．．．定尺寸距離
602．．．輸入多邊形
604、606、608．．．銳角
702．．．輸入多邊形
704．．．先處理模組
706．．．變更之輸入多邊形
708．．．定尺寸模組
710．．．輸出多邊形
902．．．設備
904．．．接收機制
906．．．選擇機制
908．．．取代機制
910．．．定尺寸機制
第1圖描繪積體電路之設計及製造中的各個階段。
第2圖描繪基於波前定尺寸程序之一範例多邊形定尺寸操作。
第3A圖描繪藉由小定尺寸距離為輸入多邊形定尺寸而不執行截除操作的程序。
第3B圖描繪透過後處理截除操作經定尺寸多邊形中之銳角的截除。
第3C圖描繪藉由大定尺寸距離為輸入多邊形定尺寸而不執行截除操作的程序。
第3D圖描繪在藉由大定尺寸距離為輸入多邊形定尺寸之後執行後處理截除操作之嘗試。
第4A圖描繪對多邊形之典型波前定尺寸操作而無使用先處理截除。
第4B圖描繪根據本發明之一實施例的連同先處理截除使用變更波前定尺寸操作來為多邊形定尺寸。
第5A圖描繪根據本發明之一實施例的藉由小定尺寸距離為經先處理輸入多邊形變更波前定尺寸之程序。
第5B圖描繪根據本發明之一實施例的藉由大定尺寸距離為經先處理輸入多邊形變更波前定尺寸之程序。
第5C圖描繪根據本發明之一實施例的當連續改變定尺寸距離時為經先處理輸入多邊形變更波前定尺寸之程序。
第6圖描繪根據本發明之一實施例的先處理一輸入多邊形中之選擇的頂點之一些變化及與這些變化關連的不同截除樣式。
第7圖代表描繪根據本發明之一實施例的為一輸入多邊形定尺寸之程序的流程圖。
第8圖描繪根據本發明之一實施例的由第7圖之定尺寸模組所執行之定尺寸程序的流程圖。
第9圖描繪根據本發明之一實施例的執行布局中之多邊形的定尺寸操作之設備。
Claims (23)
- 一種為布局中的多邊形定尺寸之方法，包含：接收將以定尺寸量定尺寸之多邊形；選擇該多邊形之一頂點，其中該頂點係由第一邊緣及第二邊緣所形成；以一組取代頂點取代該選擇的頂點，其包括第一取代頂點及第二取代頂點；由電腦分配投射路徑給該組取代頂點中之每一取代頂點，其包括個別地分配第一投射路徑及第二投射路徑給該第一取代頂點及該第二取代頂點，其中該第一投射路徑及該第二投射路徑並未垂直於該第一邊緣或該第二邊緣之任一者；以及根據該定尺寸量為該多邊形定尺寸，其涉及沿著該分配的投射路徑移動該組取代頂點中之每一取代頂點，藉此在與該選擇的頂點關連之該角上產生截除。
- 如申請專利範圍第1項所述之方法，其中選擇該多邊形之頂點涉及選擇該多邊形中之銳角的頂點。
- 如申請專利範圍第1項所述之方法，其中該定尺寸程序為連續的，及其中該定尺寸程序針對類似的定尺寸量產生類似的輸出多邊形。
- 如申請專利範圍第1項所述之方法，其中為該多邊形定尺寸涉及在一對取代頂點之間產生該多邊形中之新邊緣。
- 如申請專利範圍第1項所述之方法， 其中在為該多邊形定尺寸之前，該方法進一步包含分配投射速度給該組取代頂點中之每一取代頂點；以及其中在為該多邊形定尺寸的同時，該方法進一步包含沿著該分配的投射路徑及該分配的投射速度移動該組取代頂點中之每一取代頂點。
- 如申請專利範圍第5項所述之方法，其中該方法進一步包含：針對與該選擇的頂點關連之該角接收一組截除標準；以及基於該組截除標準決定該組取代頂點中之每一取代頂點的該投射路徑及該投射速度。
- 如申請專利範圍第1項所述之方法，其中針對該第一取代頂點的該第一投射路徑與針對該第二取代頂點的該第二投射路徑不同。
- 如申請專利範圍第1項所述之方法，其中為該多邊形定尺寸涉及下列之一：放大該多邊形該定尺寸量，或縮小該多邊形該定尺寸量。
- 如申請專利範圍第1項所述之方法，其中為該多邊形定尺寸涉及使該多邊形中之一邊緣在與該邊緣垂直的方向中傳播，藉此在定尺寸期間維持該多邊形的拓樸。
- 如申請專利範圍第1項所述之方法，其中為該多邊形定尺寸涉及沿著與未被選擇的頂點關連的角之該二等分方向移動該多邊形之該未被選擇的頂點。
- 如申請專利範圍第1項所述之方法，其中該方法 進一步包含控制該第一投射路徑及該第二投射路徑之間的角度以控制與該選擇的頂點關連之該角的該截除量。
- 一種儲存指令之非暫態電腦可讀取儲存媒體，當由電腦執行該些指令時令該電腦執行一為布局中的多邊形定尺寸之方法，該方法包含：接收將以定尺寸量定尺寸之多邊形；選擇該多邊形之一頂點，其中該頂點係由第一邊緣及第二邊緣所形成；以一組取代頂點取代該選擇的頂點，其包括第一取代頂點及第二取代頂點；分配投射路徑給該組取代頂點中之每一取代頂點，其包括個別地分配第一投射路徑及第二投射路徑給該第一取代頂點及該第二取代頂點，其中該第一投射路徑及該第二投射路徑並未垂直於該第一邊緣或該第二邊緣之任一者；以及根據該定尺寸量為該多邊形定尺寸，其涉及沿著該分配的投射路徑移動該組取代頂點中之每一取代頂點，藉此在與該選擇的頂點關連之該角上產生截除。
- 如申請專利範圍第12項所述之非暫態電腦可讀取儲存媒體，其中選擇該多邊形之頂點涉及選擇該多邊形中之銳角的頂點。
- 如申請專利範圍第12項所述之非暫態電腦可讀取儲存媒體，其中該定尺寸程序為連續的，及其中該定尺寸程序針對類似的定尺寸量產生類似的輸出多邊形。
- 如申請專利範圍第12項所述之非暫態電腦可讀取儲存媒體，其中為該多邊形定尺寸涉及在一對取代頂點之間產生該多邊形中之新邊緣。
- 如申請專利範圍第12項所述之非暫態電腦可讀取儲存媒體，其中在為該多邊形定尺寸之前，該方法進一步包含分配投射速度給該組取代頂點中之每一取代頂點；以及其中在為該多邊形定尺寸的同時，該方法進一步包含沿著該分配的投射路徑及該分配的投射速度移動該組取代頂點中之每一取代頂點。
- 如申請專利範圍第16項所述之非暫態電腦可讀取儲存媒體，其中該方法進一步包含：針對與該選擇的頂點關連之該角接收一組截除標準；以及基於該組截除標準決定該組取代頂點中之每一取代頂點的該投射路徑及該投射速度。
- 如申請專利範圍第12項所述之非暫態電腦可讀取儲存媒體，其中針對該第一取代頂點的該第一投射路徑與針對該第二取代頂點的該第二投射路徑不同。
- 如申請專利範圍第12項所述之非暫態電腦可讀取儲存媒體，其中為該多邊形定尺寸涉及下列之一：放大該多邊形該定尺寸量，或縮小該多邊形該定尺寸量。
- 如申請專利範圍第12項所述之非暫態電腦可讀取儲存媒體，其中為該多邊形定尺寸涉及使該多邊形中之一 邊緣在與該邊緣垂直的方向中傳播，藉此在定尺寸期間維持該多邊形的拓樸。
- 如申請專利範圍第12項所述之非暫態電腦可讀取儲存媒體，其中為該多邊形定尺寸涉及沿著與未被選擇的頂點關連的角之該二等分線方向移動該多邊形之該未被選擇的頂點。
- 如申請專利範圍第12項所述之非暫態電腦可讀取儲存媒體，其中該方法進一步包含控制該第一投射路徑及該第二投射路徑之間的角度以控制與該選擇的頂點關連之該角的該截除量。
- 一種為布局中的多邊形定尺寸之系統，包含：處理器；記憶體；接收機制，組態成接收將以定尺寸量定尺寸之多邊形；選擇機制，組態成選擇該多邊形之一頂點，其中該頂點係由第一邊緣及第二邊緣所形成；取代機制，組態成以一組取代頂點取代該選擇的頂點，其包括第一取代頂點及第二取代頂點，其中該取代機制進一步組態成分配投射路徑給該組取代頂點中之每一取代頂點，其包括個別地分配第一投射路徑及第二投射路徑給該第一取代頂點及該第二取代頂點，其中該第一投射路徑及該第二投射路徑並未垂直於該第一邊緣或該第二邊緣之任 一者；以及定尺寸機制，組態成根據該定尺寸量為該多邊形定尺寸，其中當為該多邊形定尺寸的同時，該定尺寸機制沿著該分配的投射路徑移動該組取代頂點中之每一頂點，藉此在與該選擇的頂點關連之該角上產生截除。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/363,159 US8161426B2 (en) | 2009-01-30 | 2009-01-30 | Method and system for sizing polygons in an integrated circuit (IC) layout |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201044203A TW201044203A (en) | 2010-12-16 |
| TWI474206B true TWI474206B (zh) | 2015-02-21 |
Family
ID=42396295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW99100933A TWI474206B (zh) | 2009-01-30 | 2010-01-14 | 用以為積體電路（ｉｃ）布局中之多邊形定尺寸的方法及系統 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8161426B2 (zh) |
| CN (1) | CN101794326B (zh) |
| TW (1) | TWI474206B (zh) |
| WO (1) | WO2010088141A2 (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8839183B2 (en) * | 2013-01-31 | 2014-09-16 | Cadence Design Systems, Inc. | Method and apparatus for derived layers visualization and debugging |
| US10061301B2 (en) * | 2015-12-21 | 2018-08-28 | Palo Alto Research Center Incorporated | Toolpath planning process for conductive materials |
| CN107239619B (zh) * | 2017-06-06 | 2020-06-16 | 北京华大九天软件有限公司 | 一种集成电路版图中快速切除锐角的方法 |
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-
2009
- 2009-01-30 US US12/363,159 patent/US8161426B2/en active Active
- 2009-10-27 CN CN200910208101.7A patent/CN101794326B/zh active Active
-
2010
- 2010-01-14 TW TW99100933A patent/TWI474206B/zh active
- 2010-01-22 WO PCT/US2010/021716 patent/WO2010088141A2/en not_active Ceased
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Also Published As
| Publication number | Publication date |
|---|---|
| CN101794326B (zh) | 2014-12-10 |
| US8161426B2 (en) | 2012-04-17 |
| CN101794326A (zh) | 2010-08-04 |
| TW201044203A (en) | 2010-12-16 |
| WO2010088141A3 (en) | 2010-10-21 |
| WO2010088141A2 (en) | 2010-08-05 |
| US20100194779A1 (en) | 2010-08-05 |
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