TWI466524B - Authentication element, certified component and its authentication method - Google Patents

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Taku Kato
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Description

認證元件、被認證元件及其認證方法
本發明係關於一種認證元件、被認證元件及其認證方法。
一般而言，於要求安全性之領域中，係採用基於與加密器共有之保密之方法作為證明自身合法性之手段。
例如，於電子結算中所使用之IC卡等中，保持有針對卡內之IC而個別化之ID及保密資訊，進而IC卡具有用於進行基於ID及保密資訊之認證之加密處理功能。就其他例而言，亦存在內容之著作權保護中證明SD卡(註冊商標)之合法性之手段等。
根據實施形態，一態樣之認證方法係於記憶複數個保密資訊XY、上述保密資訊XY經多重複製至少2次以上之保密資訊XY及對上述保密資訊XY進行加密之保密資訊XYE 之被認證元件、與對上述被認證元件進行認證之認證元件之間採用者，其包括：上述認證元件對自上述被認證元件接收到之上述保密資訊XYE 進行解碼處理，而共有上述保密資訊XY；上述被認證元件接收上述認證元件所生成之隨機數B，並複數次載入上述經複製之保密資訊XY；上述被認證元件生成隨機數A及資料ν(ν係1的出現概率為η(其中，η<0.5))；上述被認證元件生成由所生成之上述隨機數A與所接收之上述隨機數B之至少一部分而構成之隨機數D；上述被認證元件對上述隨機數D與上述保密資訊XY之至少一部分進行壓縮運算而生成資料C；上述被認證元件將對上述資料C賦予上述資料ν而得之運算結果Z傳送至上述認證元件；上述認證元件生成由所生成之上述隨機數B與所接收之上述隨機數A之至少一部分而構成之隨機數D；上述認證元件對上述隨機數D與上述保密資訊XY之至少一部分進行壓縮運算而生成資料C；以及上述認證元件使用所接收之運算結果Z與所生成之資料C進行判定處理。
此處，於上述例中，被認證元件均必需具有保密密鑰及加密器。然而，由於加密器之安裝要求相對較大之電路規模，因此於電路規模上同時受制約之環境下，證明自身之合法性非常困難。作為電路規模上受制約之代表例，例如可列舉RFID(Radio Frequency Identification，射頻識別)等。
因此，近年來，存在安裝上之必要性不斷提高之傾向。
因此，更具體而言，以下參照圖式，對比較例及實施形態進行說明。再者，於該說明中，對所有圖中共通之部分附加共通之參照符號。
[比較例1(HB+協定之一例)]
首先，使用圖1對比較例1進行說明。該比較例1係關於HB+協定之一例者。
HB+協定係於2000年由Hopper與Blum等人而提出之輕量之認證協定即HB協定之改良協定。HB協定係基於難以鑑定雜訊下之同位值(LPN：Learning Parity with Noise)，而證明對於被動攻擊之安全性。但是，HB協定對於針對讀取器(Reader)之誘騙這一主動攻擊存在脆弱性。為解決該問題，於2005年由Juels等人提出了HB+協定。
HB+協定之概要如圖1所示。此處，圖1中之a、b、x、y為向量，ν、z為位元。
如圖所示，於HB+協定中，被認證元件即標籤(Tag)與認證元件即讀取器(Reader)分別共有保密資訊向量x、y。
標籤對讀取器供給臨時隨機數向量b。
繼而，讀取器對標籤供給臨時隨機數向量a。
繼而，標籤計算隨機數a與保密資訊向量x之內積(a‧x)及隨機數b與保密資訊向量y之內積(b‧y)。進而，標籤生成η之概率下為1之變數ν。繼而，分別將內積(a‧x)、內積(b‧y)、變數ν相加，算出z=ax⊕by⊕ν。此處，ax係指內積(a‧x)，⊕表示互斥或。
繼而，標籤將所算出之z傳送至讀取器。
繼而，讀取器將所接收之z與自身所計算出之ax⊕by進行比較，檢測是否一致。有時亦將上述一連串之處理作為1個單位而稱為1個回合。
將該等上述1個回合之處理反覆進行複數次(例如數十次~數萬次左右)，於上述不一致概率低於特定值t之情形時，視為標籤保持有保密資訊，認證成功。
再者，ax⊕by係保密資訊x、y與結合向量a、b各自之內積。因此，於將x、y之結合向量xy設為保密資訊，將a、b之結合向量設為Concat(a，b)之情形時，亦可將ax⊕by表現為Concat(a，b)xy。
[比較例2(隨機HB#協定之一例)]
繼而，使用圖2對比較例2進行說明。該比較例2係關於隨機HB#協定之一例者。隨機HB#協定係對上述比較例1所示之HB+協定進一步改良之協定。
上述HB+協定相對於被動攻擊與主動攻擊而提供解決對策，但存在相對於由Gilbert等人提出之中間人攻擊(man-in-the-middle attack)具有脆弱性之傾向。為解決該問題，由Gilbert等人提出了隨機HB#協定作為HB+協定之改良方式協定。
隨機HB#協定之概要如圖2所示。此處，圖2中之X、Y為矩陣，a、b、z、v為向量。
如圖所示，於隨機HB#協定中，標籤(Tag)與讀取器(Reader)分別共有保密資訊矩陣X、Y。
首先，標籤對讀取器供給臨時隨機數向量b。
繼而，讀取器對標籤供給臨時隨機數向量a。
繼而，標籤計算隨機數a與保密資訊矩陣x之內積(aX)及隨機數b與保密資訊矩陣y之內積(bY)。此處，由於X、Y為矩陣，a、b為向量，因此各自之內積結果成為向量。又，標籤生成η之概率下為1之變數向量ν。繼而，標籤將上述值相加而算出z=aX⊕bY⊕ν。此處，z為向量。
繼而，標籤將所算出之z傳送至讀取器。
繼而，讀取器使用將所接收之z與自身所計算出之aX⊕bY進行位元相加即互斥或運算之結果，來計算aX⊕bY⊕z之漢明權Hwt(aX⊕bY⊕z)。於漢明權Hwt(aX⊕bY⊕z)低於特定值t×clen之情形時，視為標籤保持有保密資訊，認證成功。其中，η≦t<0.5，clen作為AX⊕BY之位元長度。
再者，由於aX⊕bY為保密資訊X與Y之結合矩陣和a與b之結合向量之內積，因此於將X、Y之結合矩陣XY設為保密資訊，將a與b之結合向量設為Concat(a,b)之情形時，亦可將aX⊕bY表現為Concat(a,b)XY。
<安裝上之改善點>
然而，於上述比較例1、2之協定中，例如於欲具體安裝於NAND(Not And，反及)型快閃記憶體等之情形等時，考慮有如下(I)~(IV)之改善點。
(I)保密資訊X及Y之共有手段
如上所述，於上述比較例1、2中，讀取器與標籤必需共有保密資訊X、Y。然而，於上述比較例1、2中，並未提出用於共有保密資訊X、Y之具體之共有方法。
因此，假設於所有讀取器與標籤中事先共有相同之X、Y之情形時，一旦X、Y暴露，則對整個系統造成致命性影響。另一方面，於針對每個標籤應用不同X、Y之情形時，要求在讀取器側保持應用於所有標籤中之X、Y，或者對綜合管理其之資料庫進行存取等。
其結果，讀取器側之負擔變大。
再者，作為與此相關之先前技術，於日本專利特開2000-357213號公報中提出有如下方法，其係將複製內容記錄於具有運算處理功能之記錄媒體之記錄裝置與該記錄媒體間之相互認證方法，其特徵在於：上述記錄媒體記憶至少依存於該記錄媒體之第1資訊、及與上述記錄裝置進行相互認證時必需與該記錄裝置共有之依存於該記錄媒體之第2資訊，上述記錄裝置生成根據自上述記錄媒體獲得之上述第1資訊而進行與該記錄媒體間之相互認證時所使用之認證資訊，並且使用該生成之認證資訊與上述第2資訊而於上述記錄裝置與上述記錄媒體之間進行相互認證。
(II)針對元件P，有效記錄保密資訊X及Y之手段
於上述HB+協定、隨機HB#協定中，由於以現實之計算量難以鑑定所謂上述LPN問題，因此相應之保密資訊量、即X、Y必需為相應之資料大小。此處，若X、Y於所有標籤中共用，則亦能夠以硬佈線邏輯構成，但於每個標籤中使X、Y不同時，為保持X、Y，標籤必需具有充分之記憶容量。又，與此同時於標籤製造中必需個別記錄該資料，如此會反映於記錄時間即製造時間上。
其結果，因記憶容量之增加及記錄時間之增加而導致標籤之成本增大。
(III)對元件P所保持之保密資訊X及Y損傷之保護手段
於元件P藉由內部記憶體保持X、Y之情形時，用於認證時要求該X、Y之資料完全性，但於先前文獻中關於該等並未提及。為保證資料完全性，考慮有於標籤內部之記憶體中保有賦予了錯誤校正碼之X、Y，於認證時進行校正處理等方法。然而，一般廉價記憶體未必具有校正功能，於記憶體側不具備校正功能之情形時，作為記憶體以外之標籤內元件必需具有該校正功能。
其結果，導致標籤之成本增大。
(IV)保密資訊X及Y暴露時之保密資訊更新手段
上述隨機HB#元件雖分別認定有相對於被動攻擊、主動攻擊、一定條件下之中間人攻擊之耐性，但近年來報告有相對於一般化之中間人攻擊之脆弱性等，無法排除X、Y暴露之可能性。對於X、Y之暴露，雖要求與其相應之攻擊成本，但一旦X、Y暴露，便可製造使用該X、Y之偽造標籤等，因此較理想為存在保密資訊之更新手段以便於假設X、Y暴露時亦可轉移成新X、Y。
因此，考慮上述方面，以下參照圖式對實施形態進行說明。再者，目前為止採用RFID之讀取器與標籤作為一例進行了說明。然而，相同之要件於NAND型快閃記憶體等電路面積與成本直接相關之記憶體晶片中亦相同。因此，於以下實施形態中，列舉使用認證NAND型快閃記憶體之主機裝置(Host)作為用作認證元件之讀取器(Reader)，使用NAND型快閃記憶體(NAND chip)作為用作被認證元件之標籤(Tag)作為一例而進行說明。但是，並不限定於此。例如，NOR(Not Or，反或)型快閃記憶體、電阻變化式記憶體(ReRAM：Resistive Random Access Memory)、磁阻記憶體(MRAM：Magnetoresistive Random Access Memory)，相變記憶體(PRAM：Phase change Random Access Memory)及強介電記憶體(FeRAM：Ferroelectric Random Access Memory)、硬碟驅動器或固態驅動器等具有運算功能及記憶體之儲存裝置、RFID或IC卡等要求認證之元件、由具有通用運算元件與通用記憶體之計算器及軟體所構成之系統等可適用於多種安裝形態中。再者，於該說明中，對所有圖中共通之部分附加共通之參照符號。
[第1實施形態]
繼而，對第1實施形態之認證元件、被認證元件及其認證方法進行說明。
<1.構成例(記憶系統)>
首先，使用圖3對第1實施形態之構成例進行說明。
圖3所示之記憶系統包括：被認證元件即NAND快閃記憶體10、認證元件即主機裝置20、及居於兩者之間之控制器19。如圖所示，主機20經由被稱為控制器19之相對於NAND型快閃記憶體10具有存取功能之裝置而存取於NAND型快閃記憶體中。
此處，對半導體製品之製造步驟進行記載。半導體製品之製造步驟分為前步驟，其主要係於基板晶圓上形成電路；及後步驟，其於將上述晶圓切成單片後，進行配線或樹脂封裝封入等。此處，控制器19存在如下等各種情形：於前步驟中包含於NAND型快閃記憶體10內之構成，於前步驟中未包含但於後步驟中包含於相同封裝內之構成，採用與NAND型快閃記憶體10不同之晶片之形態。以下包括圖3，將控制器19採用與NAND型快閃記憶體10不同之晶片之形態的情形作為示例。然而，本實施形態亦可適用於上述任意實例中。以下，只要未作特別說明，則於主機裝置20與NAND型快閃記憶體10間之資料或命令之交換中，多數情況下控制器係居於兩者之間者，省略其說明。再者，關於NAND型快閃記憶體10及控制器19之構成例將於下文敘述。
關於圖3所示之各元件、資料處理，以如下方式進行說明，如圖所示，表示有共有保密資訊X、Y之方法、及將該方法應用於NAND型快閃記憶體10之情形之構成。
1-1. NAND型快閃記憶體
NAND型快閃記憶體10係被認證元件。本例之NAND型快閃記憶體10包括：單元陣列11、及配置於單元陣列11之周邊區域之資料快取記憶區12、壓縮運算電路13、偏置RNG14、輸出部15、隨機數生成器16、順序交換電路18、位元單位相加電路C1等。
於單元陣列(Cell array)11之未圖示之位元線及字元線之交叉位置呈矩陣狀配置複數個記憶體單元。記憶體單元於半導體基板上分別依序包括通道絕緣膜、浮動閘極、層間絕緣膜及與字元線連接之控制閘極。位元線方向之記憶體單元之電流路徑串聯連接，而形成單元組。單元組係藉由與位元線、源極線連接之選擇電晶體而選擇。字元線方向之複數個記憶體單元形成資料讀出及資料寫入之單位即1頁(Page)。又，複數頁形成資料抹除之單位即區塊(Block)。
單元陣列(Cell array)11包括唯讀記憶區域11-1、隱藏區域11-2及一般區域11-3。
唯讀記憶區域(ROM area)11-1係禁止資料記錄，允許資料讀出之區域。於本例之唯讀記憶區域11-1中，對保密資訊XY進行加密，進而記錄賦予校正碼之資料XYE (xe位元)。加密時，可利用對稱密鑰加密即AES(Advanced Encryption Standard，高級加密標準)等加密器，加密模式為CTR(計數)、CBC(Cipher block chain，密文區塊鏈)等，亦可利用非對稱加密即ECDSA(橢圓曲線密碼，Elliptic Curve Digital Signature Algorithm)或RSA等。又，作為錯誤校正碼，可利用BCH(Bose、Ray-Chaudhuri、Hocquenghem)碼、裏德所羅門(Reed Solomon)碼、LDPC(Low density parity check，低密度奇偶校正碼)碼等。如此，本例可適用於任意加密方法、校正碼。此處，所謂XYE ，記為對保密資訊XY進行加密，進而賦予校正碼者。又，所謂(xe位元)，記為位元數。
隱藏區域(Hidden area)11-2係對NAND型快閃記憶體10以外禁止資料記錄，亦禁止資料讀出之區域(Read Program inhibit)。於本例之隱藏區域11-2中記錄用於上述認證之與X、Y對應之資料XY。
一般區域(User area)11-3係資料記錄及資料讀出均可自由進行之區域。於一般區域11-3中記錄例如照片等圖像資料或動畫資料等。
再者，上述之唯讀記憶區域、隱藏區域、一般區域可藉由使實體構成不同而實現，亦可藉由實體構成相同但NAND型快閃記憶體內之邏輯控制而實現。此處，所謂邏輯控制，係如下等方法：針對每個區域設置控制自NAND型快閃記憶體外之存取之識別碼，將其保持，當NAND型快閃記憶體接收自外部對該區域之存取時，藉由該識別碼進行存取控制。
又，構成單元陣列(Cell array)11之各記憶體單元可為記憶複數個位元者(MLC：Multi Level Cell，多層式單元)，亦可為記憶1位元者(SLC：Single Level Cell，單層式單元)。進而，可將唯讀記憶區域及隱藏區域設為由SLC利用之構成，將一般區域設為由MLC利用之構成。此時，SLC區域與MLC區域之單元陣列之實體構成可不同，亦可僅使用可作為MLC利用之記憶體單元之部分位元，作為疑似SLC區域利用。
資料快取記憶區(Data Cache)12臨時記憶自單元陣列11讀出之資料。
偏置RNG(Biased RNG)14生成特定概率η下為1之隨機數v。再者，可使用下述隨機數生成器作為偏置RNG之輸入元，於此情形時，可藉由對自隨機數生成器輸出之複數個隨機數行進行邏輯積或邏輯和等運算而生成與特定概率η對應之隨機數。
隨機數生成器(RNG：Random Number Generator)16生成用於認證之隨機數Nonce_N(a位元)。
順序交換電路(Permutation & Concatenation)18使用兩者所共有之XY生成由自主機20輸入之隨機數Nonce_H與自記憶體10輸入之隨機數Nonce_N所構成之隨機數Nonce(c位元)。此處，a係指Nonce_N之位元長度，b係指Nonce_H之位元長度，c係指壓縮運算電路之1次處理所輸入之位元長度。即，自順序交換電路(Permutation & Concatenation)輸出之各隨機數Nonce為壓縮運算電路之1次處理用之資料，1次處理用中可使用Nonce_N與NonceH之總位元，亦可針對每個部分選擇使用。
壓縮運算電路(Compress(ex. inner product))13對資料快取記憶區12之輸出XY(每c位元)與順序交換電路18之輸出(c位元)進行內積運算等特定運算，並輸出資料C。
位元單位相加電路C1將對壓縮運算電路13之輸出位元賦予藉由偏置RNG而生成之v之z=C+v輸出至輸出部15。再者，如上所述，所謂位元相加係指互斥或。即，位元單位相加電路輸出2次輸入資料之每位元之互斥或。
輸出部15將位元單位相加電路C1之結果(z=C+v)經由控制器19輸出至主機20。
再者，上述單元陣列11以外之資料快取記憶區12等構成要素亦可同樣地配置於記憶體控制器19中。
1-2.主機
本例之主機(Host)20包括：校正處理部21、密碼之解碼部22、密鑰保持部23、資料快取記憶部25、壓縮運算部26、隨機數生成部27、順序交換部29及判定部30等。
校正處理部(ECC，Error Checking and Correcting)21對自NAND型快閃記憶體10之唯讀記憶區域11-1讀出之資料XYE 進行錯誤校正處理(ECC)。
解碼部(Decrypt)22在對所讀出之資料XYE 進行錯誤校正處理後，藉由密鑰保持部23所保持之密鑰KEY進行資料XYE 解碼而獲得XY。
資料快取記憶部(Data cache)25臨時保持經解碼之XY。藉此，主機裝置20與NAND型快閃記憶體10可共有保密資訊XY。
壓縮運算部(Compress(ex inner product))26對資料快取記憶區25之輸出(每c位元)與順序交換電路29之輸出(c位元)進行內積運算等特定運算，並輸出資料C。
隨機數生成部(RNG)27生成主機之臨時隨機數Nonce_H(b位元)。
順序交換部(Permutation & Concatenation)29使用兩者所共有之XY而生成由自主機20輸入之隨機數Nonce_H與自記憶體10輸入之隨機數Nonce_N所構成之隨機數Nonce(c位元)。
判定部(Accept if Hwt(Z⊕C)≦t×clen)30對壓縮運算部26之輸出C及輸出部15之輸出Z如上所述進行漢明權Hwt(Z⊕C)，於漢明權Hwt(Z⊕C)低於特定值t×clen之情形時，視為保持有保密資訊，判定認證成功。其中，η≦t<0.5，clen設為Z⊕C之位元長度。
如此，主機20除進行偏置RNG處理27以外，亦藉由判定部30並根據將藉由相同之處理而獲得之C與z進行比較而確認被認證元件即NAND型快閃記憶體10之合法性。
再者，亦可藉由複數次進行上述構成之相同處理而最終確認合法性。例如，於本圖中，以C為複數個位元之情形為例，比較判定方法用於判定z與C之相加位元系列中之漢明權。若C為單一位元時，與上述HB+協定相同，必需進行複數次上述處理，於此情形時，與HB+協定相同只要基於錯誤變數之產生概率檢測z與C之不一致率便可。
1-3.變形例
本例之構成並不限定於上述情形，視需要可進行如下變形。
關於壓縮處理，可對應於圖1及圖2中所示之比較例1、2之內積計算，但並非必需為內積計算。例如，壓縮處理亦可為，對由LFSR(Linear Feedback Shift Registor，線性反饋移位暫存器)構成之運算器輸入以XY為基礎之資料以及以Nonce_H及Nonce_N為基礎之資料，並使用全部輸入後之LFSR中之暫存值之一部分或全部作為壓縮結果。或者，亦可使用CRC(Cyclic Redundancy Check，循環冗餘校驗)運算器作為LFSR。進而，可使用雜湊函數作為用於壓縮處理之函數。雜湊函數可基於加密器亦可不基於加密器。使用任意運算方法均可應用本實施例中所提出之方法。又，同樣屬於成為安全性根基之LPN問題。再者，此處所謂壓縮處理係指無論為可逆壓縮或非可逆壓縮，至少小於所輸入之資料，且輸出依存於輸入資料之資料。
又，關於對壓縮計算部發送以Nonce_H與NonceN為基礎而生成之Nonce之處理進行說明。Nonce係將Nonce_H與NonceN藉由特定順序結合發送之資料，作為結合、發送方法，可為單純之正向資料結合、發送，交替插入彼此之資料之交錯資料結合、發送等方法，且亦可藉由上述方法複數次發送資料。總之，Nonce係由Nonce_N及NonceH之至少一部分資料而生成之資料，且成為c位元長度之資料。此處，Nonce_N之資料長度設為a，Nonce_H之資料長度設為b，兩者之合計資料長度設為d。假設c=d且未複數次發送資料之情形，則自壓縮計算部之輸出成為1位元。假設c=d且複數次發送資料之情形，則自壓縮計算部之輸出為複數次輸出1位元。假設c<d且複數次發送資料之情形，則自壓縮計算部之輸出為複數次輸出1位元。
另一方面，於計算與Nonce之壓縮之XY中，XY中之資料亦以c位元單位發送至壓縮計算部。此處，XY資料之位元大小x與c相等或為整數倍。與c相等時，壓縮計算部之輸出成為1位元。當為c之整數倍時，壓縮計算部之輸出中複數次為1位元。若對代表性之組合進行記載，則成為：
‧c=d=x時，壓縮計算部之輸出成為1位元
‧c=d<x時，壓縮計算部之輸出中複數次為1位元
‧c<d、c<x時，壓縮計算部之輸出中複數次為1位元
再者，上述為壓縮計算部將2次輸入壓縮成1位元情形之例，於壓縮計算部將2次輸入壓縮成複數位元之情形時，每次之輸出值本身亦成為複數位元。
<2.認證流程>
繼而，依據圖4對圖3所示之構成中之記憶系統之認證流程進行說明。
認證開始(Start)後，步驟S11時，主機裝置10將XYE 之讀出命令(Read XYE )發送至NAND型快閃記憶體10。
繼而，步驟S12時，NAND型快閃記憶體10根據上述讀出命令自單元陣列11-1載入XYE (load XYE )，並將其發送至主機裝置20。
繼而，步驟S13時，主機裝置20對所接收之XYE 進行上述解碼處理而獲得XY(Retrieve XY)。
繼而，步驟S14時，主機裝置20將認證要求(Request authentication)發送至NAND型快閃記憶體10。此處，認證要求中可包含Nonce_H。
繼而，步驟S15時，NAND型快閃記憶體10接收Nonce_H並載入XY(Load XY(若需要))。
繼而，步驟S16時，NAND型快閃記憶體10生成Nonce_N及ν(Create Nonce_N、Create ν)。
繼而，步驟S17時，NAND型快閃記憶體10賦予如上所述而生成之ν並計算Z。NAND型快閃記憶體10將Nonce_N及Z發送至主機20。
繼而，步驟S18時，主機20在接收該等資料Nonce_N及Z後，進行內積運算等特定運算，從而計算資料C。
繼而，步驟S19時，主機20針對Z與C之每位元XOR(異或)值之系列計算漢明權Hwt(Z⊕C)，並進行其是否低於特定值t×clen之判定處理(檢查Hwt(Z⊕C)≦t×clen)。此處，如上所述，t係基於NAND快閃記憶體10算出Z時所使用之錯誤位元或錯誤向量ν中之錯誤賦予概率(或資料中之1之出現概率)η之值，且設為η≦t<0.5。又，clen設為C之位元長度。
繼而，步驟S20時，於上述步驟ST19之判定結果不低於特定之情形時(fail)，主機20以失敗之形式停止其動作。
繼而，步驟S21時，於上述步驟ST19之判定結果低於特定之情形時(Success)，主機20判定是否到達至預先規定之回合數(Enough round？)。此處，所謂回合數係指自上述認證要求處理至上述判定處理之一連串之處理。於未到達回合數之情形時(No)，再度反覆進行認證要求處理(S14~)。
繼而，步驟S22時，於到達至回合數之情形時(Yes)，視為認證成功，主機裝置10視需要基於上述XY而進行算出Media ID(媒體ID)之處理。關於媒體ID之算出處理、媒體ID之利用方法(S23以下)將於下文敘述。
藉由以上之動作而結束第1實施形態之認證流程(End)。
再者，Nonce_N、Nonce_H、ν之參數於每個回合中必需使用不同者。又，NAND型快閃記憶體10接收認證要求時，於將上述認證要求時之XY載入至資料快取記憶部之狀態下，亦可省略自單元陣列之XY之載入而使用資料快取記憶部內之值。又，亦可於步驟S17之後抹除資料快取記憶部內之XY。特別是在將NAND型快閃記憶體10對資料快取記憶部之存取功能向外部提供之情形時，於計算認證 所需要之資料Z之階段抹除資料快取記憶部內之保密資訊XY，在安全性上有用。
<3.作用效果>
根據第1實施形態之構成及其認證方法，可改善上述(I)~(IV)，並且可獲得至少下述(1)之效果。
(1)於認證元件、被認證元件間，可於維持不同保密資訊XY之保密狀態之狀態下共有該等資訊，並且可藉由基於所共有之保密資訊進行之輕量之計算而認證。
本例之NAND型快閃記憶體10將保密資訊XY保持於記錄禁止、讀出禁止區域即隱藏區域11-2，對該保密資訊XY進行加密，進而將賦予校正碼之XYE 保持於記錄禁止、讀出許可區域即唯讀記憶區域11-1。進而，主機20可藉由讀出XYE 且進行錯誤校正處理21、解碼處理22之功能及解碼所使用之密鑰23，而於NAND型快閃記憶體10及主機20之兩者中共有保密資訊XY。因此，認證、被認證元件可藉由所共有之保密資訊XY而進行認證(ST11~ST23)。
又，NAND型快閃記憶體10與主機裝置20具備：各自生成臨時隨機數之RNG16、17，順序交換部18、29，壓縮計算部13、26，臨時隨機數之位元單位相加部C1、26及發送部15。又，NAND型快閃記憶體10具備偏置RNG14。主機20具備判定部30，該判定部30將自NAND型快閃記憶體10發送之Z與在主機裝置內部計算出之C進行比較並認證。
如此，於第1實施形態中，由於將保密資訊XY保持於記錄禁止、讀出禁止區域即隱藏區域11-2且使用其生成資料Z，因此可保持隱藏性。進而，對保密資訊XY進行加密，進而將賦予校正碼之XYE 保持於記錄禁止、讀出許可區域即唯讀記憶區域11-1。主機20藉由對由此讀出之XYE 進行使用錯誤校正處理21及密鑰23之解碼處理22而共有XY。因此，於認證、被認證元件間，可於維持保密狀態之狀態下共有不同之XY。
因此，根據第1實施形態之構成及其認證方法，有利之處在於：於認證、被認證元件間，可於維持保密狀態之狀態下共有不同之XY，並且可藉由基於所共有之保密資訊之輕量之計算而認證。
[第2實施形態]
繼而，使用圖5及圖6，對第2實施形態之認證、被認證元件及其認證方法進行說明。再者，於以下之說明中，省略與上述第1實施形態重複部分之說明。
<構成例(記憶系統)>
使用圖5，對第2實施形態之構成例進行說明。
如圖所示，於第2實施形態之構成例中，與上述第1實施形態不同之處在於：NAND型快閃記憶體10於唯讀記憶區域11-1、隱藏區域11-2分別記憶複數個XYE 及複數個XY。此處，當i與j不同時，XY[i]≠XY[j]、XYE [i]≠XYE [j]。
如此，藉由保持複數個XYE 及複數個XY之組而可提供保密資訊X及Y暴露時之保密資訊之更新手段。於假設某一個XY與XYE 之組因中間人攻擊以外之攻擊而暴露，且製造盜用所暴露之XY及XYE 之偽造裝置之情形時，於本例中亦可更新主機20所保持之KEY[1]23(例如，KEY[1]=>更新KEY[2])。如此，藉由利用所暴露之XY及XYE 以外之組而可排除偽造裝置。於i不同時，用於各XY[i]之加密之KEY較理想為不同者。
其他構成與上述第1實施形態實質相同，因此省略詳細之說明。
<認證流程>
繼而，依據圖6對第2實施形態之認證動作進行說明。
於第2實施形態中，由於在NAND型快閃記憶體10內記錄有複數個XY及複數個XYE ，因此藉由主機20選擇是否使用任意XY而進行認證。
因此，於第2實施形態中，不同之處在於：步驟S14時，主機20要求認證(Request authentication)時，將指定是否使用任意XY之參數i與隨機數Nonce_H一併發送至NAND型快閃記憶體10。
其他動作與上述第1實施形態實質相同，因此省略詳細之說明。
<作用效果>
根據第2實施形態之認證、被認證元件及其認證方法，可改善上述(I)~(IV)，並且可獲得至少上述(1)之效果。
進而，於第2實施形態中，與上述第1實施形態不同之處在於：NAND型快閃記憶體10於唯讀記憶區域11-1、隱藏區域11-2分別記憶複數個XYE 及複數個XY。
如此，藉由保持複數個XYE 及複數個XY之組而可提供保密資訊X及Y暴露時之保密資訊之更新手段。於假設某一個XY與XYE 之組因中間人攻擊以外之攻擊而暴露，且製造盜用所暴露之XY及XYE 之偽造裝置之情形時，於本例中亦可更新主機20所保持之KEY[1]23(例如，KEY[1]=>更新KEY[2])。
因此，於第2實施形態之認證流程中，步驟S14時，主機20要求認證(Request authentication)時，將指定是否使用任意XY之參數i與隨機數Nonce_H一併發送至NAND型快閃記憶體10。
如此，於第2實施形態中，NAND型快閃記憶體10包含複數個XY及複數個XYE ，且具有藉由來自主機裝置之命令而選擇性發送XYE 之功能，並且藉由來自主機裝置之命令而選擇性設定用於認證之XY。又，主機裝置具有如下功能：選擇性讀出與自身所保持之密鑰相對應之XYE ，將其解碼及於特定條件下更新自身所保持之密鑰。
其結果，有利之處在於：藉由利用所暴露之XY及XYE 以外之組而可排除偽造裝置。
[第3實施形態]
繼而，使用圖7至圖9，對第3實施形態之認證、被認證元件及其認證方法進行說明。
<構成例(記憶系統)>
使用圖7，對第3實施形態之構成例進行說明。
如圖所示，與上述第2實施形態不同之處在於：本例之NAND型快閃記憶體10於唯讀記憶區域11-1B、隱藏區域11-2B分別記憶複數個XYsubE 及複數個XYsub。此處，當i與j不同時，XYsub[i]≠XYsub[j]、XYsubE [i]≠XYsubE [j]。XYsubE 係對XYsub進行加密後而賦予校正碼之資料。
XYsub與XY同樣記錄於記錄禁止、讀出禁止區域(隱藏區域)11-2B，XYsubE 與XYE 同樣記錄於記錄禁止、讀出許可區域(唯讀記憶區域)11-1B。
此處，XYmain之資料大小大於XYsub(資料大小：XYmain>XYsub)。又，由XYmain與XYsub構成之資料與上述保密資訊XY相對應。
如此，於第3實施形態中，由於除XY之組以外，更包括XYsub[i]、XYsubE [i]之組，因此有利之處在於可有效記錄保密資訊X及Y。有關詳情將於下文敘述。
進而，NAND型快閃記憶體10包括用於儲存上述XYsub之資料快取記憶區12B及用於將XYmain與XYsub進行每位元相加之位元單位相加部C2。位元單位相加部C2之輸出值相當於上述認證所使用之XY值。此處，由於XYmain與XYsub之位元長度不同，因此於位元相加C2中，應用XYsub之重複資料。
例如，作為如本圖之特定運算，考慮位元相加，若XYmain之資料大小為XYsub之資料大小之整數倍之情形時，考慮有如下構成：自保持XYmain之資料之資料快取記憶部正向發送XYmain，自保持XYsub之資料之資料快取記憶部正向且重複發送XYsub。保持XYsub之資料快取記憶部可認為是環形緩衝區。又，除每位元相加以外可將XYmain與XYsub之結合值作為XY，亦可將XYmain與XYsub之交錯結合值作為XY，或亦可將XYmain與XYsub輸入至LFSR且將LFSR之特定暫存值作為XY。即，於本實施例中雖為位元單位相加部，但亦可應用使用由2次輸入構成之資料作為XY之任意運算方法。
同樣的，主機20更包括：用於與所讀出之XYsubE 相對應之校正處理部21B、密碼之解碼部22B、密鑰保持部23B、資料快取記憶部25B及相加部C3。主機20藉由上述構成，同樣地進行錯誤校正處理，並藉由所對應之KEY_XYsub進行解碼而獲得XYsub。藉此，於主機裝置與NAND型快閃記憶體間可共有保密資訊XYmain及XYsub。此處，於本圖中，KEY_XYmain與KEY_XYsub雖描繪為不同物件，但實際上亦可為相同密鑰。又，於i為不同之情形時，各XYsub[i]之加密所使用之KEY_XYsub最好不相同。進而，主機裝置20、記憶體10藉由使用XYmain與XYsub進行特定運算之XY值而進行認證處理。
<認證流程>
繼而，依據圖8對第3實施形態之認證動作進行說明。
於第3實施形態中，NAND型快閃記憶體10內除XYmain以外亦記錄XYsub且記錄將該等加密之XYmainE 及XYsubE 。
因此，如圖所示，於對應之步驟S13中，主機10進而讀出XYmainE 、XYsubE 並進行解碼，而生成基於保密資訊XYmain、XYsub之保密資訊XY(Create XY)。繼而，主機20使用自保密資訊XYmain與XYsub導出之資訊進行相同之認證。
又，與上述第2實施形態不同之處在於：步驟S15中，於NAND型快閃記憶體10側亦同樣地基於所讀出之保密資訊XYmain、XYsub而生成保密資訊XY(Create XY)。
<作用效果>
根據第3實施形態之認證、被認證元件及其認證方法，可改善上述(I)~(IV)，並且可獲得至少述(1)之效果。進而，於第3實施形態中，可獲得(2)之效果。
(2)有利之處在於：可有效記錄保密情X、Y，並且可使記錄時間高速化。
於第3實施形態中，NAND型快閃記憶體10包含複數個XYsub及複數個XYsubE ，藉由來自主機20之命令而選擇性發送XYsubE ，藉由來自主機20之命令而選擇性設定用於認證之XYsub，並且藉由對所選擇之XYsub及XY進行以特定運算所導出之值而進行認證。
又，主機裝置具有選擇性讀出與自身所保持之密鑰23B相對應之XYsubE ，並將其解碼之功能22B，又，更具有於特定條件下更新自身所保持之密鑰23B之功能，並且藉由對所選擇之XYsub及XYmain進行以特定運算所導出之值而進行認證30。
如此，有利之處在於：除XYmain之組以外，更包括XYsub[i]、XYsubE [i]之組，因此可有效記錄保密資訊X及Y。
更具體而言，例如圖9所示。如圖所示，於NAND型快閃記憶體之製造步驟中，XYmain、XYmainE 、XYsub、XYsubE 之複數個組係藉由XY產生裝置(XY GEN)而生成，並藉由寫入裝置(Writer)資料寫入至複數個NAND型快閃記憶體(此處為Chip1~Chip4)中。
此處，XYmain及XYmainE 之資料於由複數個晶片Chip1~Chip4所構成之群內(例如批次)可為相同資料。另一方面，XYsub及XYsubE 於每個晶片Chip1~Chip4中必需為不同資料(XYsub1~XYsub4及XYsubE 1~XYsubE 4)。
如此，於第3實施形態中，在資料寫入動作中，藉由將資料量較多之XYmain及XYmainE 於複數個晶片Chip1~Chip4中共用，而可使對記憶體之資料寫入過程最佳化，並且可有效記錄。
假設由硬佈線構成XYmain及XYmainE 之情形時，實際記錄之資料成為資料大小較小之XYsub及XYsubE 而可縮短記錄時間。又，假設於單元上記錄XYmain及XYmainE 之情形時，由於在群內相同，因此可縮短NAND型快閃記憶體中之對資料記錄裝置傳輸記錄資料之時間。如上所述，記錄時間之增加導致成本增加，因此根據第3實施形態，可降低製造成本之優點亦較大。
[第4實施形態(多重記錄之一例)]
繼而，使用圖10及圖11，對第4實施形態之認證、被認證元件及其認證方法進行說明。
<構成例(記憶系統)>
使用圖10，對第4實施形態之構成例進行說明。
於第4實施形態中，與上述第2實施形態不同之處在於：於記憶體10之隱藏區域11-2更包含對複數個XY[i]進行多重複製之資訊11-2A、11-2B、11-2C。
即，於圖10中，對第2實施形態中之XY[i]進行複製之資料藉由XY[i,1]、XY[i,2]、...、XY[i,n]表示，相對於1≦i≦m為XY[i,1]=XY[i,2]=...=XY[i,n]。又，相對於1≦j≦n為XY[1,j]≠XY[2,j]≠...≠XY[m,j]。
此處，XYE 賦予ECC，另一方面XY未賦予ECC，因此NAND型快閃記憶體內自單元讀出之資料中不含錯誤時，亦認為NAND型快閃記憶體喪失用於認證之XY之完全性。然而，如本例般，由於更包含對複數個XY[i]進行複製之資訊11-2A、11-2B、11-2C，因此可藉由檢測、選擇部12-0，並藉由複製資料間之資料比較而偵測是否含有上述錯誤。
因此，與第2實施形態不同之處在於：本例之記憶體更包括用於對應對XY[i]進行複製之資訊11-2A、11-2B、11-2C之檢測、選擇部(Check sum & select)12-0。
於圖10中，自單元11-2載入之至少2個以上之XY之資料集藉由使用特定之上述相同之方法進行比較而檢測是否含有錯誤。假設含有錯誤或無法消除錯誤之情形時，再度載入2個以上之不同XY之資料集，並同樣地進行檢測。反覆進行該動作直至發現不含有錯誤或可消除之資料集為止，發現該資料集時將其用於認證。作為上述特定方法之例，考慮有藉由載入2個XY，針對每個位元算出XOR值後，XOR值是否全部為0而進行檢測之方法。又，亦考慮有載入3個以上之XY，藉由多數決判定而獲得針對每個位元消除錯誤之XY之方法。又，於本圖中，係將XY之複製資料設為均相同之資料，但亦考慮構成以複製資料中奇數編號之資料與偶數編號之資料之極性反轉之方式存在互補關係的資料而事先記錄之方法。於此情形時，可藉由載入存在上述互補關係之2個XY，針對每個位元算出XOR值後，XOR值是否全部為1而進行檢測。
<認證流程>
繼而，依據圖11對第4實施形態之認證動作進行說明。
如圖所示，於第4實施形態中，在NAND型快閃記憶體10之隱藏區域11-2內多重記錄有複數個XY。
因此，步驟S15時，NAND型快閃記憶體10讀出至少2個以上之XY並進行比較，使用不包含錯誤之XY進行認證(載入/比較XYs)。
<作用效果>
根據第4實施形態之認證、被認證元件及其認證方法，可改善上述(I)~(IV)，並且可獲得至少上述(1)之效果。
進而，根據第4實施形態，於記憶體10之隱藏區域11-2內更包含對複數個XY[i]進行複製之資訊11-2A、11-2B、11-2C。
此處，XYE 賦予ECC，另一方面XY未賦予ECC，因此NAND型快閃記憶體內自單元讀出之資料包含錯誤之情形時，亦認為NAND型快閃記憶體喪失用於認證之XY之完全性。
然而，根據第4實施形態，由於更包含對複數個XY[i]進行複製之資訊11-2A、11-2B、11-2C，因此可藉由檢測、選擇部12-0，並藉由複製資料間之資料比較而偵測是否包含上述錯誤。結果，更有利之處在於：即便於記憶體10內自單元讀出之資料包含錯誤之情形時，亦可防止記憶體10喪失用於認證之XY之完全性。
[第5實施形態]
繼而，使用圖12及圖13，對第5實施形態之認證、被認證元件及其認證方法進行說明。
<構成例(記憶系統)>
使用圖12，對第5實施形態之構成例進行說明。第5實施形態之構成例係關於組合上述第3、第4實施形態者之一例。
如圖所示，與上述第4實施形態不同之處在於：第5實施形態之NAND型快閃記憶體10於隱藏區域11-2，亦針對XYsub及XYsubE 記錄複製資料XYsub[i,j]及XYsubE [i,j]。
又，更包括用於與上述對應之檢測、選擇部12-0B及資料快取記憶區12B。
<認證流程>
繼而，依據圖13對第5實施形態之認證動作進行說明。
於第5實施形態中，NAND型快閃記憶體10內進而亦多重記錄有XYsub(XYsub[i,j]及XYsubE [i,j])。
因此，步驟S15時，NAND型快閃記憶體10進而讀出至少2個以上之XYsub並進行比較，使用不包含錯誤之XYsub進行認證(載入/比較XYs及XYsubs)。
<作用效果>
根據第5實施形態之認證、被認證元件及其認證方法，可改善上述(I)~(IV)，並且可獲得至少上述(1)之效果。
進而，根據第5實施形態，NAND型快閃記憶體10於隱藏區域11-2，亦針對XYsub及XYsubE 記錄複製資料XYsub[i，j]及XYsubE [i，j]。
視需要，可應用如本例之構成及方法。
[第6實施形態]
繼而，使用圖14及圖15，對第6實施形態之認證、被認證元件及其認證方法進行說明。
<構成例(記憶系統)>
使用圖14，對第6實施形態之構成例進行說明。
第6實施形態中亦相同，NAND型快閃記憶體10更包含對複數個XY[i]進行複製之資訊。即，對上述第2實施形態中之XY[i]進行複製之資料於本圖中藉由XY[i，1]、XY[i，2]、...、XY[i，n]表示，相對於1≦i≦m為XY[i，1]=XY[i，2]=...=XY[i，n]。又，相對於1≦j≦n為XY[1，j]≠XY[2，j]≠...≠XY[m，j]。
此處，對XY資料進行複製與第4實施形態相同，但於本第6實施形態中，不同之處在於：於NAND型快閃記憶體10側不進行複製資料之比較處理，取而代之於主機20中進行比較處理。因此，於本例中，不同之處在於：主機20包括多數決判定部(Majority check)30。
即，NAND型快閃記憶體10根據藉由主機20而指定之i載入XY[i,1]、XY[i,2]、...、XY[i,n]中之至少2個以上，並對各XY進行上述認證處理。此處，對各XY利用相同之Nonce_N及相同之Nonce_H，且關於藉由偏置RNG而生成之ν亦應用相同者。
NAND型快閃記憶體10之傳送部15針對複數個XY，於其他參數相同之條件下計算複數個z(z[i,1]、z[i,2]、...、z[i,n])並發送至主機20。
主機裝置在接收到複數個z(z[i,1]、z[i,2]、...、z[i,n])後，藉由多數決判定部31進行多數決判定而獲得單一之z。此處，於各z以複數個位元要素構成之情形，壓縮計算部之輸出包含複數個位元之情形時，上述多數決判定針對每個位元要素進行。
主機裝置在藉由多數決判定獲得消除錯誤之Z後，藉由進行與上述相同之判定處理30而認證NAND型快閃記憶體10。
<認證流程>
繼而，依據圖15對第6實施形態之認證動作進行說明。
於第6實施形態中，使用多重記錄於NAND型快閃記憶體10內之XY，NAND型快閃記憶體計算複數個Z並發送，主機裝置藉由對複數個Z進行多數決處理而獲得單一之Z，並進行認證。
因此，步驟S17時，NAND型快閃記憶體10將所計算出之複數個Z、j發送至主機20。
繼而，不同之處在於：步驟S18時，主機20進而進行複數個Z之多數決判定部(Majority check)。
<作用效果>
根據第6實施形態之認證、被認證元件及其認證方法，可改善上述(I)~(IV)，並且可獲得至少上述(1)之效果。
進而，於第6實施形態中，NAND型快閃記憶體10更包含對複數個XY[i]進行複製之資訊。進而，主機20包括多數決判定部(Majority check)30。
因此，可緩解對計算資源存在制約之NAND型快閃記憶體10中之比較處理，並且可依賴計算資源存在裕度之主機20進行比較處理(多數決處理)30。結果，有利之處在於：可抑制NAND型快閃記憶體10之成本增加，並且可消除錯誤。
[第7實施形態]
繼而，使用圖16及圖17，對第7實施形態之認證、被認證元件及其認證方法進行說明。
<構成例(記憶系統)>
使用圖16，對第7實施形態之構成例進行說明。第7實施形態關於組合上述第3、第6實施形態者之一例。
如圖所示，NAND型快閃記憶體10亦針對XYsub及XYsubE 進而記錄複製資料11-2B、11-1B。與上述第6實施形態相同，算出相對於複數個XY之認證用資料z並由算出部15傳送至主機20，於主機20側進行多數決處理30。
<認證流程>
繼而，依據圖17對第7實施形態之認證動作進行說明。
於第7實施形態中，NAND型快閃記憶體使用多重記錄於NAND型快閃記憶體10內之XYmain及XYsub計算複數個Z並發送，主機裝置藉由對複數個Z進行多數決處理而獲得單一之Z，並進行認證。
因此，步驟S11時，主機20進行多重記錄之XYmain及XYsub之讀出要求(讀出XYmainE 及XYsubE )。
繼而，步驟S12時，NAND型快閃記憶體10讀出多重記錄之XYmain及XYsub(載入XYmainE 及XYsubE )並傳送(XYmainE 及XYsubE )至主機20。
<作用效果>
根據第7實施形態之認證、被認證元件及其認證方法，可改善上述(I)~(IV)，並且可獲得至少上述(1)之效果。
進而，於第7實施形態中，NAND型快閃記憶體10亦針對XYsub及XYsubE 進而記錄複製資料11-2B、11-1B。與上述第6實施形態相同，算出相對於複數個XY之認證用資料z並由算出部15傳送至主機20，於主機20側進行多數決處理30。
如此，視需要，可應用本例。
[第8實施形態(媒體ID檢索處理)]
繼而，使用圖18至圖21，對第8實施形態進行說明。第8實施形態係關於在上述步驟S22中，算出媒體ID(Media ID)之各種處理(媒體ID檢索處理)。
ID檢索處理(1)
ID檢索處理(1)如圖18所示。如圖所示，於該例(1)中，步驟RS1時，對用於上述認證之XYmain及XYsub分別進行單向函數處理(One-way function)。其結果作為媒體ID操作。
此處，作為單向函數處理，例如可使用SHA-1、SHA-256、AEG-H等基於加密之單向運算。
ID檢索處理(2)
ID檢索處理(2)如圖19所示。如圖所示，於該例(2)中，步驟RS1、RS2時，用於上述認證之XYmain及XYsub使用相當於上述認證處理中用於XYmainE 及XYsubE 之解碼之KEY_XYmain與KEY_XYsub中之任一者之KEY_XY進而進行解碼處理(Decode)。
繼而，步驟RS3時，進行相同之單向函數處理(One-way function)，其結果作為媒體ID操作。
ID檢索處理(3)
ID檢索處理(3)如圖20所示。如圖所示，於該例(3)中，步驟RS1、RS2時，用於上述認證之XYmain及XYsub使用上述認證處理中用於XYmainE 及XYsubE 之解碼之KEY_XYmain及KEY_XYsub進而進行解碼處理(Decode)。
繼而，步驟RS3時，進行相同之單向函數處理(One-way function)，其結果作為媒體ID操作。
ID檢索處理(4)
ID檢索處理(4)如圖21所示。如圖所示，於該例(4)中，步驟RS1、RS2時，步驟RS1、RS2時，用於上述認證之XYmain及XYsub使用與上述認證處理中用於XYmainE 及XYsubE 之解碼之KEY_XYmain及KEY_XYsub不同之KEY_XYmain2及KEY_XYsub2，進而進行解碼處理(Decode)。此處，KEY_XYmain2及KEY_XYsub2可為相同之值。
繼而，步驟RS3時，進行相同之單向函數處理(One-way function)，其結果作為媒體ID操作。
[第9實施形態(媒體ID聯編處理)]
繼而，使用圖22至圖23，對第9實施形態進行說明。第9實施形態係關於媒體ID之利用方法(媒體ID聯編處理)。
此處，例如採用如下方法：於將商用動畫內容等記錄於實體媒體並再現時，將該實體媒體所固有之識別資訊用於內容記錄時之加密處理中並將內容聯編於該實體媒體中。
內容再現時，採用如下等方法：進行基於上述識別資訊之解碼處理或檢測處理等，於所再現之識別資訊與用於內容記錄時之加密處理中之識別資訊不一致之情形時，停止內容再現。此處作為實體媒體，例如考慮有SD卡等可移動媒體或內置於行動電話等之嵌式記憶體等。
於任一者中，上述方法之目的均為於將記錄於某一媒體中經加密處理之內容不當複製於另一媒體時，使不當複製內容之再現停止。作為該資訊，針對每個媒體利用不同之上述識別資訊(媒體ID)。
ID聯編處理(1)
ID聯編處理(1)如圖22所示。如圖所示，於該例(1)中，進行MAC(Message Authentication Code，消息認證碼)生成處理，並將其用於防止不當複製。
具體而言，步驟BP1時，作為使用媒體ID作為上述識別資訊之方法例，藉由用於內容加密之內容密鑰而對於媒體ID及其他資訊進行MAC生成處理。
繼而，於將內容記錄於媒體之裝置中，生成該MAC，並將其預先記錄於媒體中。於由媒體再現內容之裝置中，可應用如下等方法：藉由媒體ID、內容密鑰對所記錄之MAC進行檢測，於確認出合法性時再現內容，於未確認出合法性時停止內容之再現。
ID聯編處理(2)
ID聯編處理(2)如圖23所示。如圖所示，於該例(1)中，作為用於生成用於內容加密之內容密鑰之資訊，利用媒體ID。
步驟BP1時，於將內容記錄於媒體之裝置中，對內容密鑰前驅物(Content Key Precursor)、媒體ID(Media ID)及內容密鑰前驅物(Content Key Precursor)進行單向處理(One-way function)。
於記錄於媒體之裝置中，預先記錄藉由經處理之內容密鑰而加密之內容。
於自媒體再現內容之裝置中，藉由對所記錄之內容密鑰前驅物與媒體ID進行相同之單向處理而獲得內容密鑰，並且進行內容之解碼與再現。此處，於媒體ID不一致時，即於所記錄之資料不當複製於不同媒體時等，由於所導出之內容密鑰與用於內容加密之內容密鑰不一致，因此內容之解碼失敗，再現停止。
[第10實施形態(記憶體，記憶、再現主機之一例)]
繼而，使用圖24，對第10實施形態進行說明。第10實施形態係關於在組合上述實施形態之構成之記憶卡(inc. NAND chip)10、記錄主機(Recoding Device)20A、再現主機(Playback Device)20B之系統中，進行上述認證，使用上述媒體ID並藉由主機20B再現內容之一例。
記錄主機(Recoding Device)20A將內容記錄於記憶卡(inc. NAND chip)10時，首先於記憶卡(inc. NAND chip)10與記錄主機(Recoding Device)20A之間進行上述實施形態之認證處理。此處，認證處理成立後，進行上述實施形態之ID檢索處理。繼而，將藉由上述實施形態中之ID聯編處理(1)而生成之MAC記錄於記憶卡(inc. NAND chip)10。同時，亦記錄藉由ID聯編處理(1)中所使用之內容密鑰而加密之內容(Encrypted Content)。進而，內容密鑰自身亦以安全之形式進行記錄。此處所謂安全之形式，可為於記憶卡(inc. NAND chip)10與記錄主機(Recoding Device)20A之間認證成立後可存取之記憶卡(inc. NAND chip)10內之記錄範圍。又，此處所謂之認證可為本申請案中所記載之認證方法，亦可藉由記憶卡(inc. NAND chip)10所具有之其他認證功能而實現。又，作為安全之形式之其他例，可為藉由記憶卡(inc. NAND chip)10或記錄主機(Recoding Device)20A所具有之密鑰而加密之形式。
於再現主機(Playback Device)20B自記憶卡(inc. NAND chip)10讀出內容並再現時，首先於記憶卡(inc. NAND chip)10與再現主機(Playback Device)20B之間進行上述實施形態中之認證處理。此處，於認證處理成立後，進行上述實施形態中之ID檢索處理。繼而，藉由與上述實施形態中之ID聯編處理(1)相對應之處理而驗證記錄於記憶卡(inc. NAND chip)10之MAC。其後，自記憶卡(inc. NAND chip)10讀出內容密鑰，藉由對經加密之內容(Encrypted Content)進行解碼而再現內容。
[第11實施形態(記憶體、記憶、再現主機之另一例)]
繼而，使用圖25，對第11實施形態進行說明。第11實施形態係關於在組合上述實施形態之構成之記憶卡(inc. NAND chip)10、記錄主機(Recoding Device)20A、再現主機(Playback Device)20B之系統中，進行上述認證，使用上述媒體ID，於主機20B再現內容之一例。
於記錄主機(Recoding Device)20A將內容記錄於記憶卡(inc. NAND chip)10時，首先於記憶卡(inc. NAND chip)10與記錄主機(Recoding Device)20A之間，進行上述實施形態中之認證處理。此處，於認證處理成立後，進行上述實施形態中之ID檢索處理。繼而，將藉由上述實施形態中之ID聯編處理(1)而生成之內容密鑰記錄於記憶卡(inc. NAND chip)10。同時，亦記錄藉由ID聯編處理(2)中所生成之內容密鑰而加密之內容(Encrypted Content)。進而，內容密鑰前驅物自身亦以安全之形式進行記錄。
此處所謂安全之形式，可於記憶卡(inc. NAND chip)10與記錄主機(Recoding Device)20A之間認證成立後可存取之記憶卡(inc. NAND chip)10內之記錄範圍。又，此處所謂之認證可為本申請案中所記載之認證方法，亦可藉由記憶卡(inc. NAND chip)10所具有之其他認證功能而實現。又，作為安全之形式之其他例，可為藉由記憶卡(inc. NAND chip)10或記錄主機(Recoding Device)20A所具有之密鑰而加密之形式。
於再現主機(Playback Device)20B自記憶卡(inc. NAND chip)10讀出內容並再現時，首先於記憶卡(inc. NAND chip)10與再現主機(Playback Device)20B之間進行上述實施形態中之認證處理。此處，於認證處理成立後，進行上述實施形態中之ID檢索處理。繼而，藉由與上述實施形態中之ID聯編處理(2)相對應之處理而由記錄於記憶卡(inc. NAND chip)10之內容密鑰前驅物生成內容密鑰。其後，藉由對經加密之內容(Encrypted Content)進行解碼而再現內容。
[第12實施形態(記憶體、控制器、主機之一例)]
繼而，使用圖26，對第12實施形態進行說明。第12實施形態係關於可適用於上述實施形態之上述NAND型快閃記憶體10、控制器19及主機20之一例。於本例中，作為記憶卡列舉SD卡(註冊商標)為一例。
如圖所示，於本例中，亦表示有與記憶卡連接之主機裝置之功能區塊。各功能區塊可作為硬體、電腦軟體中之任一者或組合兩者而實現。因此，以確立各區塊為該等之任一者之方式，以下自該等之功能之觀點進行概略說明。此種功能是要作為硬體執行或是要作為軟體執行，取決於具體之實施態樣或受整個系統之設計制約。本領域技術人員可針對各具體之實施態樣，以各種方法實現該等功能，任一種實現方法均包含於本發明之範疇內。
主機20包括應用程式、作業系統等軟體211。軟體211由使用者指示對記憶卡之資料寫入、自記憶卡之資料讀出。軟體211指示檔案系統212進行資料之寫入及讀出。檔案系統212係為用於管理記錄於管理對象之記憶媒體之檔案資料之架構，將管理資訊記錄於記憶媒體之記憶區域內，並且使用該管理資訊管理檔案資料。
主機20具有SD介面213。SD介面213包含進行主機20與記憶卡之間的介面處理所需之硬體、軟體。主機20經由SD介面213與記憶卡進行通信。SD介面213規定主機20與記憶卡進行通信所需之各種決定，且具備下述之能夠與記憶卡之SD介面231彼此識別之各種指令之組。又，SD介面213亦包含可與記憶卡之SD介面231可連接之硬體上之構成(接腳之配置、數目等)。
記憶卡包含NAND型快閃記憶體10及用以控制記憶體10之控制器19。當記憶卡與主機20連接時、及於插入至關閉狀態之主機20之狀態下於開啟主機20時接收電源供給而進行初始化動作後，進行與自主機1之存取相對應之處理。
NAND型記憶體10非發揮性地記憶資料，並且以被稱為包含複數個記憶體單元之頁之單位進行資料之寫入及讀出。各頁中分配有固有之實體位址。又，記憶體10以被稱為包含複數頁之實體區塊(抹除區塊)之單位進行資料之抹除。再者，有時亦以實體區塊單位分配有實體位址。
控制器19管理記憶體10之資料之記憶狀態。所謂記憶狀態之管理，係對哪一實體位址之頁(page)(或實體區塊)保持哪一邏輯位址之資料之關係，及哪一實體位址之頁(或實體區塊)為抹除狀態(未寫入任何內容或保持有無效資料之狀態)進行管理者。
控制器19包含：SD介面31、MPU(microprocessing unit，微處理單元)32，ROM(read only memory，唯讀記憶體)33、RAM(random access memory，隨機存取記憶體)34及NAND介面35。
SD介面31包含進行主機20與控制器19間之介面處理所需之硬體、軟體，並且與SD介面13相同，規定可使兩者之通信可能之決定，包括各種指令之組，亦包含硬體上之構成(接腳之配置、數目等)。記憶卡(控制器22)經由SD介面31與主機1進行通信。SD介面31包含暫存器36。
MPU32控制記憶卡2整體之動作。MPU32例如於記憶卡2接收電源供給時，將儲存於唯讀記憶33內之韌體(控制程式)於RAM34上讀出並執行特定處理。MPU32根據控制程式於RAM34上製成各種表，或根據自主機1接收之指令對記憶體21執行特定處理。
ROM33儲存藉由MPU32而控制之控制程式等。RAM34作為MPU32之作業範圍使用，且臨時記憶控制程式或各種表。作為此種表，包含實際記憶具有根據檔案系統212而分配於資料之邏輯位址之資料之頁之實體位址之變換表(邏輯實體表)。NAND介面35進行控制器22與記憶體21之介面處理。
NAND型快閃記憶體10內之記憶區域根據所保存之資料之種類，例如包含系統資料區域、機密資料區域、保護資料區域、使用者資料區域等。系統資料區域係控制器19為保存其動作所需之資料而預先於記憶體10內確保之區域。機密資料區域保存用於加密之密鑰資訊或認證時所使用之機密資料，且無法自主機20存取。保護資料區域儲存重要資料、安全資料。使用者資料區域儲存主機20可自由存取及使用且例如AV內容檔案或圖像資料等使用者資料。再者，控制器19確保一部分使用者資料區域，且保存自身動作所需之控制資料(邏輯實體位址變換表等)。
已具體描述本發明之實施形態，但該等實施形態僅用於舉例，並非意欲限制本發明之範疇。實際上，本文中所描述之新型實施形態可以多種其他形式體現；而且，可在不偏離本發明之精神的前提下對本文中所描述的實施形態進行多種刪節、替換和更改。隨附之專利申請範圍及其等效體意欲覆蓋此等形式及修改，使其不脫離本發明之範疇及精神。
10．．．NAND晶片
11．．．單元陣列
11-1．．．唯讀記憶區域
11-2．．．隱藏區域
11-3．．．一般區域
12、12B．．．資料快取記憶區
12-0、12-0B．．．選擇部
13．．．壓縮運算電路
14．．．偏置RNG
15．．．輸出部
16、17、27．．．隨機數生成器
18、29．．．順序交換部
19．．．控制器
20．．．主機
20A．．．記錄主機
20B．．．再現主機
21、21B．．．校正處理部
22、22B．．．解碼部
23、23B．．．密鑰保持部
25、25B．．．資料快取記憶部
26．．．壓縮運算部
30．．．判定部
31．．．多數決判定部
32．．．MPU
33．．．ROM
34．．．RAM
35．．．NAND介面
36．．．暫存器
211．．．軟體
212．．．檔案系統
213．．．SD介面
C．．．資料
C1．．．位元單位相加電路
C3．．．相加部
圖1係表示比較例1之協定之方塊圖。
圖2係表示比較例2之協定之方塊圖。
圖3係表示第1實施形態之構成例之方塊圖。
圖4係表示第1實施形態之認證流程之流程圖。
圖5係表示第2實施形態之構成例之方塊圖。
圖6係表示第2實施形態之認證流程之流程圖。
圖7係表示第3實施形態之構成例之方塊圖。
圖8係表示第3實施形態之認證流程之流程圖。
圖9係表示第3實施形態之保密資訊之資料傳輸之方塊圖。
圖10係表示第4實施形態之構成例之方塊圖。
圖11係表示第4實施形態之認證流程之流程圖。
圖12係表示第5實施形態之構成例之方塊圖。
圖13係表示第5實施形態之認證流程之流程圖。
圖14係表示第6實施形態之構成例之方塊圖。
圖15係表示第6實施形態之認證流程之流程圖。
圖16係表示第7實施形態之構成例之方塊圖。
圖17係表示第7實施形態之認證流程之流程圖。
圖18係表示第8實施形態之ID檢索處理(1)之方塊圖。
圖19係表示第8實施形態之ID檢索處理(2)之方塊圖。
圖20係表示第8實施形態之ID檢索處理(3)之方塊圖。
圖21係表示第8實施形態之ID檢索處理(4)之方塊圖。
圖22係表示第9實施形態之ID聯編處理(1)之方塊圖。
圖23係表示第9實施形態之ID聯編處理(2)之方塊圖。
圖24係表示第10實施形態之構成例之方塊圖。
圖25係表示第11實施形態之構成例之方塊圖。
圖26係表示第12實施形態之構成例之方塊圖。
10．．．NAND晶片
11．．．單元陣列
11-1．．．唯讀記憶區域
11-2．．．隱藏區域
11-3．．．一般區域
12．．．資料快取記憶區
12-0．．．選擇部
13．．．壓縮運算電路
14．．．偏置RNG
16．．．隨機數生成器
17．．．隨機數生成器
18．．．順序交換部
19．．．控制器
20．．．主機
21．．．校正處理部
22．．．解碼部
23．．．密鑰保持部
25．．．資料快取記憶部
26．．．壓縮運算部
27．．．隨機數生成部
29．．．順序交換部
30．．．判定部

Claims (14)

  1. 一種認證方法，其係於記憶保密資訊XY、上述保密資訊XY經多重複製至少2次以上之保密資訊XYc及對上述保密資訊XY進行加密之保密資訊XYE 之被認證元件、與對上述被認證元件進行認證之認證元件之間採用者，其包含：上述認證元件對自上述被認證元件接收到之上述保密資訊XYE 進行解碼處理，而共有上述保密資訊XY；上述被認證元件接收上述認證元件所生成之隨機數B，並複數次載入上述經複製之保密資訊XYc；上述被認證元件生成隨機數A及資料ν(ν係1的出現概率為η(其中，η<0.5))；上述被認證元件生成由所生成之上述隨機數A與所接收之上述隨機數B之至少一部分構成之隨機數D；上述被認證元件對上述隨機數D與上述保密資訊XY之至少一部分進行壓縮運算而生成資料C；上述被認證元件將對上述資料C賦予上述資料ν而得之運算結果Z傳送至上述認證元件；上述認證元件生成由所生成之上述隨機數B與所接收之上述隨機數A之至少一部分構成之隨機數D；上述認證元件對上述隨機數D與上述保密資訊XY之至少一部分進行壓縮運算而生成資料C；以及上述認證元件使用所接收之運算結果Z與所生成之資料C進行判定處理。
  2. 如請求項1之認證方法，其中上述保密資訊XYE 更包含錯誤校正碼；上述認證元件進而對自上述被認證元件接收到之上述保密資訊XYE 進行錯誤校正處理。
  3. 如請求項1之認證方法，其中上述判定處理包含多數決處理，即上述認證元件所接收到之運算結果Z由複數個資料構成，上述複數個資料之各者係對經多重複製之上述保密資訊XYc中之至少2個以上之資料使用相同參數予以計算，上述參數與上述隨機數A、上述隨機數B、上述資料ν相對應，於上述複數個資料間進行該多數決處理。
  4. 如請求項1之認證方法，其中上述保密資訊XYE 記憶於上述被認證元件所具備之記憶體之唯讀記憶區域；上述保密資訊XY記憶於上述記憶體之隱藏區域。
  5. 如請求項4之認證方法，其中上述被認證元件包括控制上述記憶體且與上述認證元件進行存取之控制器。
  6. 一種被認證元件，其包括：記憶體，其記憶保密資訊XY、上述保密資訊XY經多重複製至少2次以上之保密資訊XYc及對上述保密資訊XY進行加密之保密資訊XYE ；生成隨機數A之生成部；生成由所生成之上述隨機數A與所接收之隨機數B之至少一部分構成之隨機數D之生成部；運算部，其對上述隨機數D與自上述記憶體載入之上 述保密資訊XY之至少一部分進行壓縮運算而生成資料C；生成資料ν(ν係1的出現概率為η(其中，η<0.5))之生成部；及位元單位相加部，其對上述資料C賦予上述資料ν，而算出運算結果Z。
  7. 如請求項6之被認證元件，其中上述保密資訊XYE 更包含錯誤校正碼。
  8. 如請求項6之被認證元件，其中上述保密資訊XYE 記憶於上述記憶體之唯讀記憶區域；上述保密資訊XY記憶於上述記憶體之隱藏區域。
  9. 如請求項6之被認證元件，其中更包括控制上述記憶體且與上述認證元件進行存取之控制器。
  10. 一種認證元件，其係對記憶保密資訊XY、上述保密資訊XY經多重複製至少2次以上之保密資訊XYc及對上述保密資訊XY進行加密之保密資訊XYE 之被認證元件進行認證者，其包括：生成隨機數A之生成部；解碼部，其對經加密之上述保密資訊XYE 進行使用密鑰之解碼處理而共有保密資訊XY；生成隨機數B之生成部；生成由所生成之上述隨機數B與所接收之隨機數A之至少一部分構成之隨機數D之生成部；運算部，其對上述隨機數D與上述保密資訊XY之至少 一部分進行壓縮運算而生成資料C；及判定部，其使用所生成之上述資料C與所接收之運算結果Z進行判定處理。
  11. 如請求項10之認證元件，其中上述保密資訊XYE 更包含錯誤校正碼；且更包括對上述保密資訊XYE 進行錯誤校正處理之錯誤校正部。
  12. 如請求項10之認證元件，其中上述判定部包含多數決處理，即上述認證元件所接收到之運算結果Z由複數個資料構成，上述複數個資料之各者係對經多重複製之上述保密資訊XYc中之至少2個以上之資料使用相同參數予以計算，上述參數與上述隨機數A、上述隨機數B、上述資料ν相對應，於上述複數個資料間進行該多數決處理。
  13. 如請求項10之認證元件，其中上述保密資訊XYE 記憶於上述被認證元件所具備之記憶體之唯讀記憶區域；上述保密資訊XY記憶於上述記憶體之隱藏區域。
  14. 如請求項13之認證元件，其中上述被認證元件包括控制上述記憶體且與上述認證元件進行存取之控制器。
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