TWI445209B - 半導體發光裝置 - Google Patents

Description

半導體發光裝置

本發明係關於一種半導體發光裝置，尤其係關於一種具有防止如靜電放電之保護二極體之半導體發光裝置。

實用的半導體發光裝置，具有高輸出、絕佳光效率，為高可靠度之光源，因此，已有關於以高輸出、高光效率之半導體發光裝置用以取代背光源、顯示裝置的研究著手進行。

通常，半導體發光裝置，包含以半導體p-n接面電子、電洞結合發光之主動層。半導體發光裝置，可根據電極位置或電流路徑歸類。雖然沒有特別限制，歸類方式可取決於用於半導體發光裝置之主基板是否導電。

例如，當基板具有電性隔離，需要以台面蝕刻形成n型電極於n型半導體上。也就是說，部分移除部分此些p型半導體層、主動層，以顯露一部分n型半導體區，而p型電極、n型電極分別形成於p型半導體層之頂表面、n型半導體層之頂表面上。

在上述電極結構，台面蝕刻(mesa etching)的進行可能減少發光面積、使其沿與電流垂直之方向形成，故整體面積難以提升電流分布之均勻度，造成發光效率之降低。

同時，使用一傳導基板作為側電極。在半導體發光結構，相較於前述結構有較小的光損失，而電流相對均勻、穩定，因此可提升發光效率。

然而，在發光裝置建置成具大面積以達高輸出的情況下，藉由對其提供如極指(electrode finger)之電極結構，實現使整個發光面積之電流均勻分布。但若使用此傳導基板，會因為發光或吸光表面之電極對於光提取的限制，使得發光效率衰降。

此外，半導體發光裝置在運作時可能暴露於如靜電放電(ESD)之瞬時高壓，故該裝置之功能可能損壞。

因此需要避免損壞的一種設計。添加保護二極體的方法為主流，如此，應該將分離的二極體封裝於單一封裝空間內，造成產品微縮化的障礙。

本發明提供一種半導體發光裝置，具有靜電放電保護之二極體結構封裝。

根據本發明之一種發光二極體，包含：半導體疊層(laminate)，包含相對之第一及第二主表面，以及分別包含第一及第二主表面之第一及第二傳導型(conductivity type)半導體層，而主動層形成於該二主表面間並且被隔離溝切分成第一及第二區；形成至少一個接觸孔以自該第一區之該第二主表面穿越該主動層，以連接該第一傳導型半導體層之一個區；第一電極，形成於該半導體疊層之該第二主表面上、透過至少一個接觸孔連接至該第一區之該第一傳導型半導體層且透過至少一個接觸孔連接至該第二區之該第二傳導型半導體層；第二電極，形成於該第一區之該第二主表面上、連接至該第一區之該第二傳導型半導體 層且透過至少一個接觸孔連接至該第二區之該第二傳導型半導體層；以及電極連接單元，連接該第二電極至該第二區之該第一傳導型半導體層。

該半導體發光裝置復包含支持基板，將該半導體疊層之該第一主表面電性連接至該第一電極。如此，該支持基板可以鍍覆(plating)程序形成。此外，該半導體發光裝置復包含焊墊，形成於該第一區之該第一傳導型半導體上。

該半導體發光裝置，復包含位於該半導體疊層之第一主表面上之支持基板，具有分別連接至該第一及第二電極而延伸至外部之第一及第二電極引線單元。

該第二電極，具有顯露於該隔離溝之一個區，而該電極連接單元沿該半導體疊層之該第二區之側面形成，以連接至該第二電極之顯露區。

該半導體發光裝置復包含鈍化層，形成於該半導體疊層之該第二區之側面，以電性隔離該電極連接單元與該半導體疊層之第二區。

該半導體發光裝置復包含絕緣隔離層，形成於該半導體疊層之第二主表面，以隔離該第一電極與第二電極。

該絕緣隔離層，延伸於該接觸孔之內壁與填入該接觸孔之部分第一電極之間。

該第一電極包含高反射歐姆接觸層。該高反射歐姆接觸層，係含有選自銀、鎳、鋁、銠、鈀、銥、釕、鎂、鋅、鉑、金及其混合物所組成群組的材料。

作為發光區之該半導體疊層之該第一區之面積大於該 半導體疊層之該第二區之面積。此處，該半導體疊層之第二區之面積等於或小於該半導體疊層之全面積之百分之二十。至少包含一組複數個接觸孔。

根據本發明之一種半導體發光裝置，包含：半導體疊層，包含相對之第一及第二主表面，而第一及第二傳導型半導體層分別包含第一及第二主表面，主動層形成於其間，由隔離溝劃分出第一及第二區；至少一個第一接觸孔形成以穿越從該第一區之第二主表面的該主動層，藉以連接該第一傳導型半導體層之一個區；至少一個第二接觸孔形成以穿越從該第二區之第二主表面該主動層，藉以連接該第一傳導型半導體層之一個區；第一電極，形成於該半導體疊層之該第二主表面上，透過至少一個第一接觸孔連接至該第一區之該第一傳導型半導體層、該第二區之該第二傳導型半導體層；以及第二電極，形成於該半導體疊層之該第二主表面上，透過至少一個第二接觸孔連接至該第二區之該第一傳導型半導體層、該第一區之該第二傳導型半導體層。

半導體發光裝置，復包含支持基板，電性連接該半導體疊層之該第一主表面至該第二電極。在此情況下，該支持基板以鍍覆處理形成。此外，該半導體發光裝置，復包含焊墊，形成於該第一區之該第一傳導型半導體層上；以及電極連接單元，電性連接該第一電極至該焊墊。

第一電極，具有一個區暴露於該隔離溝，而該電極連接單元沿該半導體疊層之第二區之側面形成，以連接至該 第二電極之顯露區。

在此情況下，該半導體發光裝置復包含鈍化層，以電性隔離該電極連接單元與該半導體疊層之第二區。

該半導體發光裝置，復包含絕緣隔離層，形成於該半導體疊層之該第二主表面上，以隔離該第一電極與第二電極。在此情況下，該絕緣隔離層，延伸於該些第一接觸孔、該些第二接觸孔之內壁與填入該些第一、第二接觸孔之部分該些第一電極間。

本發明實施例將搭配圖表說明，對本發明技術領域具有通常知識者可輕易理解。然而，對本發明實施例之著名功能、結構，會予以省略，以免冗贅。

此外，在圖式中，相似之參考數字對應到相似之元件。

除非是明顯的反述，用辭「包括(含)」以及其變化如「含有」、「含」，應以「包含所述之元件、而不排除未條列之元件」的意思來理解。

下文中，本發明實施例將搭配圖表說明。

第1圖為根據本發明第一實施例，半導體發光裝置之平面圖。第2圖為沿第1圖之截線I-I，半導體發光裝置之截面圖。

參照第1圖、第2圖，根據本發明第一實施例之半導體發光裝置10，包含半導體疊層15，半導體疊層15具有第一、第二傳導型半導體層15a、15c，而主動層15b夾於其間。半導體疊層15之第一、第二傳導型半導體層15a、 15c，可分別具有相對之第一、第二主表面。

半導體疊層15可為包含氮化物半導體之第III-VI族化合物。在本實施例，在第一傳導型半導體層15a、主動層15b以及第二傳導型半導體層15c之形成中，單獨的基板生成後，半導體疊層15具有形成在半導體疊層15之第一主表面之線路結構以及支持基板11。

在這裡，本實施例使用之支持基板11，可為以電鍍處理形成之導電基板。因此，生長基板可自半導體疊層15移除，得到第1圖中的裝置結構。通常，第一、第二傳導型半導體層15a、15c可各為n形半導體層與p型半導體層。

半導體疊層15可以隔離溝g分為第一區A和第二區B。第一區A可作為連同發光二極體驅動之發光二極體單元，而第二區B可為靜電放電(ESD)保護二極體單元。在本實施例，第二區B作為連接外部電路之打線區。

半導體疊層15區分為兩區域A、B，各作為發光二極體單元、靜電放電保護單元，以下述之電路連接實行。

根據本發明之實施例，第二電極14形成於半導體疊層15之第二主表面上、連接至第一區A之第二傳導型半導體層15c。

第二電極14可為高反射之歐姆接觸層，反射主動層15b產生之光。例如，高反射之歐姆接觸層，可以下述之一種元素或多種元素混合形成：銀、鎳、銠、鈀、銥、釕、鎂、鋅、鉑、金。

半導體疊層15之第二主表面，具有第一電極15形成 於其上、連接至第一區A之第一傳導型半導體層15a。如本實施例所述，可以接觸孔H實行第一電極12與第一區A之第一傳半導體層15a間之連結。

如第2圖所示，在半導體疊層15之第一區A，至少一個接觸孔H形成、自半導體疊層15之第二主表面延伸，穿越第二傳導型半導體層15c以及主動層15b，直到部分第一傳導型半導體層15a顯露。第一傳導型半導體層15a可顯露於接觸孔H。

第一電極12，即一電極單元12’，透過接觸孔H連接至第一傳導型半導體層15a之顯露區。因此，第一電極12電性連接第一傳導型半導體層15a，以置於半導體疊層15之第二主表面上。

接觸孔H可在半導體疊層15形成於生長基板上後形成，但在此之前線路結構形成於生長基板上。根據本發明之本實施例，接觸孔H具有通孔形式，但可以具有多種形狀以顯露部分第一傳導型半導體層15a。

在本實施例，如第1圖所示，複數接觸孔可形成於第一區A上，因此得到均勻的電流分布、實用的大面積與高輸出之半導體發光裝置。

形成絕緣隔離層13，電性隔離位於半導體疊層15之第二主表面上之第一電極12與第二電極14。絕緣隔離層13形成、延伸於接觸孔H之內壁與第一電極12之一電極單元12’之間。

第一電極12可電性連接第一區A之第一傳導型半導體 層15a以及第二區B之第二傳導型半導體層15c。同時，連接至第一區A之第二傳導型半導體層15c之第二電極14，可電性連接至第二區B之第一傳導型半導體層15c。

如第2圖所示，第二電極14具有顯露區T，延伸、外露於半導體疊層15之外。本實施例中，顯露區T可位於隔離溝g內，以連接隔離溝g與位於第二區B之電極墊18。

第二電極14可透過一電極連接單元17，與電極墊18連接。電極連接單元17可沿第二區B之半導體疊層15形成，而與鈍化層16電性隔離。

電極連接可以第5圖中等效電路理解。第一區A作為發光二極體單元，而第二區B作為靜電放電(ESD)保護二極體。

靜電放電(ESD)保護二極體，於發光二極體一般運作時受逆向偏壓而不導電；當超過崩潰電壓之瞬間高壓導通時，巨大電流流入靜電放電(ESD)保護二極體，因此保護了發光二極體單元。

支持基板11位於半導體疊層15之第二主表面，以形成第一、第二電極12、14，與介於其間之絕緣隔離層13之線路結構。

本實施例中之支持基板11，具有導電基板。如第2圖所示，絕緣隔離層13，將支持基板11與第二電極14電性隔離，並可連接至第一電極12，形成第一傳導型半導體層15a與第一電極12之電極結構。即具導通性之支持基板11，可放置於、連接半導體發光裝置10之安裝表面上之外 部電路中。

如上述，連接第二電極14之電極墊18，形成於第二區B之第一傳導型半導體層15a上。半導體發光裝置10之打線區，可作為第二區B之上表面，即相對於第二主表面之第一主表面。

如此，因位於隔離溝g底部之第二電極14，可經電極聯階層18，延伸至位於第二區B之半導體疊層15之電極墊18，故打線單元19可形成於大約發光裝置10之上表面之高度。

與本實施例不同的是，若打線區置於隔離溝g之底部，則在打線處理時會產生與發光區側面之不必要接觸；或是第二電極14以及(或)絕緣層(鈍化層)，會因打線處理時之熱能或力學之突波損壞，造成連接之缺損。根據本實施力之打線連接結構，可預防缺損的產生。

因半導體疊層15之第一區A可作為發光區，故預留較作為保護二極體單元、打線區之第二區B大之面積。半導體疊層15之第二區B具有等於或小於半導體疊層15總面積之20%面積。

發光裝置10復可包含以絕緣材料形成之鈍化層16，如第2圖所示，至少形成於半導體疊層15之側面上。

第3圖為沿第1圖之截線II-II’，半導體發光裝置之截面圖。第4圖為沿第1圖之截線III-III’，半導體發光裝置之截面圖。

參照第3圖，發光裝置10成堆疊狀態，第一電極12、 絕緣隔離層13、第二電極14、半導體疊層15依序形成於具導通性之支持基板11上。

同時，參照第4圖，發光裝置10成堆疊狀態，第一電極12、絕緣隔離層13、第二電極14、半導體疊層15等如第3圖依序形成於具導通性之支持基板11上，除了一個洞形成的區域。

然而，根據本發明實施例之發光裝置10，電流分布特性可藉由形成複數個、等間距排列之接觸孔H來增加，而形成第一電極12可直接接觸第一傳導型半導體層15a之結構。

根據本實施例之發光裝置，第一、第二電極12、14，各自直接連接位於表面上之第一、第二傳導型半導體層15a、15c。即於最終外部電路連結，第一接觸結構，連接至發光裝置10第一區A之第一傳導型半導體層15a，可透過支持基板11，沿第二主表面方向上形成。第二接觸結構，連接至發光裝置10第一區A之第二傳導型半導體層15c，可形成於相對於第二主表面之第一主表面方向。

於本發明之第二實施例之最終外部電路連結，第一接觸結構，連接至發光裝置10第一區A之第一傳導型半導體層15a，可形成於第一主表面方向。而一第二接觸結構，連接至發光裝置10第一區A之第二傳導型半導體層15c，可形成於支持基板11之第二主表面。

第6圖為根據本發明第二實施例，半導體發光裝置之平面圖。第7圖為沿第6圖之截線I-I’，半導體發光裝置 之截面圖。

參照第6圖、第7圖，根據本發明第二實施例之半導體發光裝置60，包含一半導體疊層65，半導體疊層15具有第一、第二傳導型半導體層65a、65c，而主動層65b夾於其間。半導體疊層65之第一、第二傳導型半導體層65a、65c，可分別具有相對之第一、第二主表面。

本實施例使用之支持基板61，可為以電鍍處理形成之導電基板。通常，第一、第二傳導型半導體層65a、65c可各為n型半導體層與p型半導體層。

與上述第一實施例類似，半導體疊層65可以隔離溝g分為第一區A和第二區B。第一區A可作為連同發光二極體驅動之發光二極體單元，而第二區B可為靜電放電(ESD)保護二極體單元。在本實施例，第二區B作為連接外部電路之打線區。

半導體疊層65區分為兩區域A、B，作為發光單元與靜電放電(ESD)保護二極體單元之連結，此連結異於上述實施例中第5圖所示之等效電路。

如第7圖所示，半導體發光裝置60，可包含第一、第二接觸孔H1、H2，其各自形成於第一區A、第二區B上。第一、第二接觸孔H1、H2，各自形成以自第二主表面通過主動層65b，連接至第一傳導型半導體層65a之一個區。第一、第二接觸孔H1、H2各可為複數。例如，如本實施例，第一接觸孔H1複數形成於第一區A，共12個，以於相對廣之發光面積達到均勻電流分佈，而考量相對小區域只形 成一個第二接觸孔H2。

第一電極62可形成於半導體疊層65之第二主表面上、連接第一區A之第一傳導型半導體層65a以及第二區B之第二傳導型半導體層65c。如第7圖所示，第一電極62與第一區A之第一傳導型半導體層65a透過接觸孔H連接。即電極單位62’，自第一電極62延伸，透過接觸孔H與第一傳導型半導體層65a之顯露區耦合，因此實現了第一電極62與第一區A之第一傳導型半導體層65a之連結。

第二電極64可形成於半導體疊層65之第二主表面上，連接至第一區A之第一傳導型半導體層65a以及第一區A之第二傳導型半導體層65c。如第7圖所示，第二電極64與第二區B之第一傳導型半導體層65a之連結，以接觸孔H實現。即電極單位64’，自第二電極64延伸，透過接觸孔H，與第一傳導型半導體層65a之顯露區耦合，因此實現第二電極64與第二區B之第一傳導型半導體層65a之連結。

可形成絕緣隔離層63，以電性隔離位於半導體疊層65之第二主表面上之第一電極62與第二電極64。絕緣隔離層63可形成延伸於第一、第二接觸孔H1、H2之內壁與第一電極62之電極單位62’。

如第7圖所示，第一電極62具有顯露區T，延伸、顯露於半導體疊層65之外側。在本實施例，顯露區T可置於隔離溝g內。

在本實施例，電極墊69形成於第二區B上，類似第2 圖中的形式，但與第2圖不同的是，藉由一鈍化層66，可防止電極墊69與第一傳導型半導體層65a連接。

第一電極62之顯露區與電極墊68，可透過一電極連接單位67連接。電極連接單位67，可沿第二區B之半導體疊層65側面形成，而以鈍化層66電性隔離。

如此，發光二極體區A與保護二極體區B，可由上述電極連接實現，如第5圖中之等效電路。

支持基板61，可置於半導體疊層65之第二主表面上，而具有由第一、第二電極62、64包夾絕緣隔離層63，所形成之線路結構。

本實施例之支持基板61，為具有傳導性之基板。如第7圖所示，支持基板61可透過絕緣隔離層63，與第一電極62電性隔離，而連接至第二電極64，故形成第二傳導型半導體層65c與第二電極64之電極結構。

即具傳導性之支持基板61，可置於一外部電路內，位於且連接半導體發光裝置60之安裝表面上。

如上述，電極墊68連接至第二電極64，而形成於第二區B之第一傳導型半導體層65a上。且第一傳導型半導體層65a以鈍化層66，與電極墊68絕緣。

因此，發光裝置60之打線區，可作為第二區B之上表面，即相對於第二主表面之第一主表面。此外，如上述，因位於隔離溝g底部之第一電極62，可藉由電極連接層68，連接至位於半導體疊層65之第二區B，而打線單元69可形成於大約發光裝置60之上表面之高度。

第8圖為沿第6圖之截線II-II’觀，半導體發光裝置60截面圖。第9圖為沿第6圖之截線III-III’觀，半導體發光裝置60截面圖。

參照第8圖，具堆疊狀態之發光裝置60，其中，具傳導性之第二電極64以及半導體疊層65依序堆疊於支持基板61上。如第8圖所示之第一電極62，可為具有第一接觸孔H1之耦合之一部分，而絕緣隔離層63圍繞於其外，使之與第二電極64電性隔離。

同時參照第9圖，具堆疊狀態之發光裝置60，其中，第一電極62、第二電極64以及半導體疊層65，除了形成孔的區域以外，依序形成於支持基板61上。第一電極62可具有延伸之一部分62’，通過第一接觸孔H1來連接至第一傳導型半導體層65a。類似第8圖之敘述，第一電極62，透過絕緣隔離層63，使第二電極64與支持基板61絕緣。

如此，根據本實施例，第一接觸結構，形成在外部電路連結，可沿第一主表面即裝置之上表面方向，連接至發光二極體區A之第一傳導型半導體層65a。一第二接觸結構，連接至發光二極體區A之第二傳導型半導體層65c，透過位於第二主表面隻支持基板61來形成。

第10圖為根據本發明之另一實施例，半導體發光裝置之截面圖。

參照第10圖，根據本實施例之半導體發光裝置100，可包含半導體疊層105，其具有第一、第二傳導型半導體層105a、105c以及介於兩半導體層105a、105c間之主動 層105b。半導體疊層105可具有相對之第一、第二傳導型半導體層105a、105c。

半導體疊層105可以隔離溝g，區分為第一區A、第二區B。第一區A作為與發光二極體(LED)一同驅動之發光二極體單元，而第一區A作為靜電放電(ESD)之保護二極體單元。在本實施例，第二區B可作為打線區，提供連接外部電路之打線。

在本實施例中，第二電極104可形成於半導體疊層105之第二主表面上，以連接第一區A之第二傳導型半導體層105c。第一電極102連接至位於半導體疊層105之第二主表面上之第一區A之第一傳導型半導體層105a。如本實施例，第一電極102可由接觸孔H，連接至第一區A之第一傳導型半導體層105a。

如第10圖所示，於半導體疊層105之第一區A，至少一個接觸孔H形成、而自第二主表面延伸，同時穿越第二傳導型半導體層105c以及主動層105b，直到顯露部分第一傳導型半導體層105a。第一傳導型半導體層105a透過接觸孔H來顯露。

第一電極102與第一傳導型半導體層105a之顯露區，藉由接觸孔H透過自第一電極102延伸之一電極單元102’耦合。因此，置於第二主表面之第一電極102，可以透過與第一傳導型半導體層105a之電性連結實現。

絕緣隔離層103可形成於半導體疊層105之第二主表面上，以簡單實現第一電極102與第二電極104之電性隔 離。絕緣隔離層103可形成、延伸於接觸孔H之內壁與第一電極102之電極單元102’之間。

如此，第一電極102可電性連接第一區A之第一傳導型半導體層105a以及第二區B之第二傳導型半導體層105c。同時，第二電極104連接至第一區A之第二傳導型半導體層105c，亦可連接至第二區B之第一傳導型半導體層105a。

此外，第二電極104可具有延伸之顯露區T，以顯露於半導體疊層105之外。顯露區T，根據實施例可置於隔離溝g內，以簡單實現第二電極104與第二區B之第一傳導型半導體層105a之電性連結。

如第10圖所示，第二電極104可透過電極連接單元107，連接至電極墊108。電極連接單元107，沿第二區B之半導體疊層105側面形成，由鈍化層106電性絕緣。

支持基板101，位於半導體疊層105之第二主表面上，使線路結構形成於第一、第二電極102、104與絕緣隔離層103之間。

本實施例使用之支持基板101，可包含各自連接至第一、第二電極102、104而延伸至外部之第一、第二電極引線單元112、114。接觸結構，與向支持基板101外延伸之發光二極體區A之第一、第二傳導型半導體層105a、105c分別耦合。

如上述，電極外部連接之形成，可藉由第6圖、第7圖所示，具有第一、第二電極引線單元之支持基板形式， 取代電極墊結構。

如上述，依據本發明實施例，靜電放電(ESD)保護二極體的實施方法，可與發光二極體(LED)整合成一個新的半導體發光裝置。發光二極體不但可與靜電放電(ESD)保護二極體整合，而且半導體層表面不形成電極，但接觸孔可行成於相對之表面，因此改進方案能大幅增加發光效率使發光面積大幅增加。此外，複數接觸孔可分布於適當位置甚至是大面積，因此提升電流分布至相對高的效率。

在一實施例中，靜電放電(ESD)保護二極體作為打線區域，因此降低了如打線時突波造成的損害之缺陷。

本發明以上述實施例說明，對本發明技術領域具有通常知識者，在不違背本發明申請專利範圍所定義之之精神及範疇下，可進行修改、變化。

10‧‧‧半導體發光裝置

11‧‧‧支持基板

12‧‧‧第一電極

12’‧‧‧電極單元

13‧‧‧絕緣隔離層

14‧‧‧第二電極

15‧‧‧半導體疊層

15a‧‧‧第一傳導型半導體層

15b‧‧‧主動層

15c‧‧‧第二傳導型半導體層

16‧‧‧鈍化層

17‧‧‧電極連接部

18‧‧‧電極墊

19‧‧‧打線單元

60‧‧‧半導體發光裝置

61‧‧‧支持基板

62‧‧‧第一電極

62’‧‧‧電極單元

63‧‧‧絕緣隔離層

64‧‧‧第二電極

64’‧‧‧電極單元

65‧‧‧半導體疊層

65a‧‧‧第一傳導型半導體層

65b‧‧‧主動層

65c‧‧‧第二傳導型半導體層

66‧‧‧鈍化層

67‧‧‧電極連接單元

68‧‧‧電極墊

69‧‧‧電極墊

100‧‧‧半導體發光裝置

101‧‧‧支持基板

102‧‧‧第一電極

102’‧‧‧電極單元

103‧‧‧絕緣隔離層

104‧‧‧第二電極

105‧‧‧半導體疊層

105a‧‧‧第一傳導型半導體層

105b‧‧‧主動層

105c‧‧‧第二傳導型半導體層

106‧‧‧鈍化層

107‧‧‧電極連接單元

112‧‧‧第一電極引線單元

114‧‧‧第二電極引線單元

A‧‧‧第一區

B‧‧‧第二區

g‧‧‧隔離溝

H‧‧‧接觸孔

H1‧‧‧第一接觸孔

H2‧‧‧第二接觸孔

T‧‧‧顯露區

I-I’‧‧‧截線

II-II’‧‧‧截線

III-III’‧‧‧截線

第1圖為根據本發明第一實施例，半導體發光裝置之平面圖；第2圖為沿第1圖之截線I-I’，半導體發光裝置之截面圖；第3圖為沿第1圖之截線II-II’，半導體發光裝置之截面圖；第4圖為沿第1圖之截線III-III’，半導體發光裝置之截面圖；第5圖為說明第1圖之半導體發光裝置之等效電路圖；第6圖為根據本發明第二實施例，半導體發光裝置之 平面圖；第7圖為沿第6圖之截線I-I’，半導體發光裝置之截面圖；第8圖為沿第6圖之截線II-II’，半導體發光裝置之截面圖；第9圖為沿第6圖之截線III-III’，半導體發光裝置之截面圖；以及第10圖為根據本發明另一實施例，半導體發光裝置之截面圖。

15‧‧‧半導體疊層

15a‧‧‧第一傳導型半導體層

16‧‧‧鈍化層

17‧‧‧電極連接部

18‧‧‧電極墊

19‧‧‧打線單元

A‧‧‧第一區

B‧‧‧第二區

H‧‧‧接觸孔

T‧‧‧顯露區

I-I’‧‧‧截線

II-II’‧‧‧截線

III-III’‧‧‧截線

Claims (27)

1. 一種半導體發光裝置，包括：半導體疊層，係包含相對之第一及第二主表面、分別提供該第一及第二主表面之第一及第二傳導型半導體層、以及形成於該第一及第二主表面間且被隔離溝分成第一及第二區的主動層；至少一個接觸孔，係形成以穿越從該第一區之該第二主表面的該主動層，藉以連接至該第一傳導型半導體層之一個區；第一電極，係形成於該半導體疊層之該第二主表面上，透過至少一個接觸孔連接至該第一區之該第一傳導型半導體層，且連接至該第二區之該第二傳導型半導體層；第二電極，係形成於該第一區之該第二主表面上且連接至該第一區之該第二傳導型半導體層；以及電極連接單元，係將該第二電極連接至該第二區之該第一傳導型半導體層。
2. 如申請專利範圍第1項所述之裝置，復包括支持基板，其具有提供給該半導體疊層之該第一主表面之導電性以連接至該第一電極。
3. 如申請專利範圍第2項所述之裝置，其中該支持基板係以電鍍製程而形成者。
4. 如申請專利範圍第2項所述之裝置，復包括焊墊，其形成於該第一區之該第一傳導型半導體層上。
5. 如申請專利範圍第1項所述之裝置，復包括支持基板，其設於該半導體疊層之第一主表面上且具有分別連接至該第一及第二電極而延伸至外部之第一及第二電極引線單元。
6. 如申請專利範圍第1項所述之裝置，其中該第二電極具有顯露於該隔離溝之區，且該電極連接單元係沿該半導體疊層之該第二區之側面而形成以連接至該第二電極之顯露區。
7. 如申請專利範圍第6項所述之裝置，復包括鈍化層，其形成於該半導體疊層之該第二區之側面上以將該半導體疊層之該第二區與該電極連接單元電性隔離。
8. 如申請專利範圍第1項所述之裝置，復包括絕緣隔離層，其形成於該半導體疊層之該第二主表面上且形成來將該第一電極與該第二電極隔離。
9. 如申請專利範圍第8項所述之裝置，其中該絕緣隔離層在該接觸孔之內壁及填入於該接觸孔中之該第一電極之部分間延伸。
10. 如申請專利範圍第1項所述之裝置，其中該第一電極包含高反射歐姆接觸層。
11. 如申請專利範圍第10項所述之裝置，其中該高反射歐姆接觸層係含有選自於由銀、鎳、鋁、銠、鈀、銥、釕、鎂、鋅、鉑、金及其混合物所組成之群組的材料。
12. 如申請專利範圍第1項所述之裝置，其中該至少一個接觸孔為複數個接觸孔。
13. 如申請專利範圍第1項所述之裝置，其中該半導體疊層之該第一區之面積大於該半導體疊層之該第二區之面積。
14. 如申請專利範圍第13項所述之裝置，其中該半導體疊層之該第二區之面積等於或小於該半導體疊層之全面積之百分之二十。
15. 一種半導體發光裝置，包括：半導體疊層，係包含相對之第一及第二主表面、分別提供該第一及第二主表面之第一及第二傳導型半導體層、以及形成於該第一及第二主表面間且被隔離溝分成第一及第二區的主動層；至少一個第一接觸孔，係形成來從該第一區之該第二主表面穿越該主動層以連接至該第一傳導型半導體層之一個區；至少一個第二接觸孔，係形成以穿越從該第二區之該第二主表面穿越該主動層，藉以連接該第一傳導型半導體層之一個區；第一電極，形成於該半導體疊層之該第二主表面上，透過至少一個第一接觸孔連接至該第一區之該第一傳導型半導體層，且連接至該第二區之該第二傳導型半導體層；以及第二電極，形成於該半導體疊層之該第二主表面上，透過至少一個第二接觸孔連接至該第二區之該第一傳導型半導體層，且連接至該第一區之該第二傳導型半 導體層。
16. 如申請專利範圍第15項所述之裝置，復包括支持基板，其具有提供給該半導體疊層之該第一主表面之導電性以連接至該第二電極。
17. 如申請專利範圍第16項所述之裝置，其中該支持基板係以一電鍍製程而形成者。
18. 如申請專利範圍第16項所述之裝置，復包括焊墊，其形成於該第一區之該第一傳導型半導體層上。
19. 如申請專利範圍第18項所述之裝置，其中該第一電極具有顯露於該隔離溝之區，且該電極連接單元係沿該半導體疊層之該第二區之側面而形成以連接至該第二電極之顯露區。
20. 如申請專利範圍第19項所述之裝置，復包括鈍化層，其形成於該半導體疊層之該第二區之側面上以將該半導體疊層之該第二區與該電極連接單元電性隔離。
21. 如申請專利範圍第15項所述之裝置，復包括絕緣隔離層，其形成於該半導體疊層之該第二主表面上且形成來將該第一電極與第二電極隔離。
22. 如申請專利範圍第21項所述之裝置，其中該絕緣隔離層在該第一及第二接觸孔之內壁和填入於該第一及第二接觸孔中該第一電極之部分間延伸。
23. 如申請專利範圍第15項所述之裝置，其中該第一電極包含高反射歐姆接觸層。
24. 如申請專利範圍第23項所述之裝置，其中該高反射歐 姆接觸層係含有選自於由銀、鎳、鋁、銠、鈀、銥、釕、鎂、鋅、鉑、金及其混合物所組成之群組的材料。
25. 如申請專利範圍第15項所述之裝置，其中該至少一個第一及第二接觸孔為複數個接觸孔。
26. 如申請專利範圍第15項所述之裝置，其中該半導體疊層之該第一區之面積大於該半導體疊層之該第二區之面積。
27. 如申請專利範圍第26項所述之裝置，其中該半導體疊層之該第二區之面積等於或小於該半導體疊層之全面積之百分之二十。