TWI442221B - 資料儲存裝置以及資料存取方法 - Google Patents

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Description

資料儲存裝置以及資料存取方法
本發明係有關於記憶體，特別是有關於記憶體之資料存取。
當資料欲被儲存至記憶體前，記憶體之控制器通常會事先以攪亂器處理該資料，使處理後的資料中的位元0與位元1呈現隨機分布，再將處理後的資料儲存至記憶體。如此便可以避免記憶體中儲存的資料所帶有的位元0或位元1過度集中，而影響資料儲存。舉例來說，快閃記憶體可分為單階細胞單元(single-level cell,SLC)記憶體與多階細胞單元(multi-level cell,MLC)記憶體。當資料儲存於多階細胞單元記憶體時，若資料所帶有的位元0或位元1過度集中，會提高所儲存的資料之位元錯誤率。因此，多階細胞單元記憶體的控制器必須事先以攪亂器處理欲儲存至多階細胞單元記憶體的資料。
然而，以攪亂器處理過的資料有其他的缺點。一般而言，控制器係藉資料匯流排將資料傳送至記憶體。當控制器所傳送的資料為位元1時，資料匯流排的電位提高至邏輯高電位；而當控制器所傳送的資料為位元0時，資料匯流排的電位下降至邏輯低電位。由於以攪亂器處理過的資料所帶有的位元0或位元1呈現隨機分布，當控制器以資料匯流排將該資料傳送至記憶體供儲存時，資料匯流排上的電位會頻繁的由邏輯高電位切換為邏輯低電位，或者由邏輯低電位切換為邏輯高電位。電位頻繁的反覆切換使得 資料匯流排於傳送資料時耗費額外的能量，從而使系統的耗電量提高。當包含控制器與記憶體的系統為可攜帶性裝置時，由於可攜帶性裝置通常以電池供電，儲存資料所需的高耗電量會減少系統在固定電量下可操作的時間，從而使系統效能下降。因此，需要一種控制器，可在以攪亂器處理欲儲存至記憶體的資料時，一併使得資料傳送至記憶體所需的耗能下降，以提升系統效能。
有鑑於此，本發明之目的在於提供一種資料儲存裝置，以解決習知技術存在之問題。於一實施例中，該資料儲存裝置包括一記憶體以及一控制器。該記憶體用以供資料儲存。當該控制器自一主機接收供寫入該記憶體之一第一原始資料時，該控制器依據該第一原始資料產生至少一第一輸入資料，依據多個隨機序列分別攪亂該第一輸入資料以得到多個第一攪亂資料，計算該等第一攪亂資料之多個傳輸功率，以及依據該等傳輸功率自該等第一攪亂資料中選取具有最小傳輸功率之一最佳攪亂資料以供儲存於該記憶體中。
本發明更提供一種資料存取方法。首先自一主機接收供寫入一記憶體之一第一原始資料。接著，依據該第一原始資料產生至少一第一輸入資料。接著，依據多個隨機序列分別攪亂該第一輸入資料，以得到多個第一攪亂資料。接著，計算該等第一攪亂資料之多個傳輸功率。接著，依據該等傳輸功率自該等第一攪亂資料中選取具有最小傳輸功率之一最佳攪亂資料，以供儲存於該記憶體中。
依據本發明的控制器可事先以多組隨機序列分別攪亂輸入資料，再評估各攪亂後資料所需的傳輸功率，以選取具有最低傳輸功率的攪亂資料供傳送至記憶體儲存。因此，本發明之記憶體控制器可使系統用於資料傳輸的耗能下降，從而提升系統效能。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉數較佳實施例，並配合所附圖示，作詳細說明如下：
第1圖為依據本發明之資料儲存裝置104的區塊圖。資料儲存裝置104耦接至一主機102，依據主機102之指示為主機102儲存資料。於一實施例中，資料儲存裝置104包括控制器112以及記憶體114。記憶體114供資料儲存，而控制器112依據主機102的指示為主機102存取記憶體114中儲存的資料。於一實施例中，控制器112與記憶體114間耦接一資料匯流排以供資料傳輸。舉例來說，當主機102欲儲存資料D1 至資料儲存裝置104時，控制器112先自主機102接收資料D1 ，接著將資料D1 轉換為錯誤修正碼C1 (包含資料部分及檢查碼部分)，再將錯誤修正碼C1 傳送至記憶體114供儲存。當主機102欲由資料儲存裝置104讀取資料時，控制器112先指示記憶體114讀取錯誤修正碼C2 ，接著將錯誤修正碼C2 還原為資料D2 ，最後再將資料D2 傳送至主機102。
當控制器112欲將資料D1存入記憶體之前，會攪亂資料D1 的位元0與1，以使攪亂後資料的位元0與1呈隨機 分布，同時減少攪亂後資料的傳輸功率，再藉以產生錯誤修正碼C1 。如此，當資料匯流排將錯誤修正碼C1 由控制器112傳送至記憶體114時，便可減少資料匯流排所耗費的傳輸功率。同樣的，由於錯誤修正碼C2 係以減低傳輸功率的資料位元型式儲存，當資料匯流排將錯誤修正碼C2 由記憶體114傳送至控制器112時，便可減少資料匯流排所耗費的傳輸功率。因此，資料儲存裝置104較習知裝置損耗較少的電能，因而具有較習知裝置為高的效能。
第2圖為依據本發明之控制器200的寫入資料處理電路之區塊圖。請注意到，為凸顯本發明之技術特徵，第2圖僅顯示與本發明有關之元件，而其餘習知元件係省略。於一實施例中，控制器200包括多個攪亂器201、202、…、20N，傳輸功率計算模組212，選擇器214，索引附加模組216，以及錯誤修正碼編碼器218。第3圖為依據本發明之處理寫入資料之方法300的流程圖。第2圖之控制器200依據第3圖之方法300處理主機欲寫入至記憶體的資料。首先，控制器200由主機接收供寫入記憶體的一原始資料D1 (步驟302)。接著，攪亂器201、202、…、20N依據多個隨機序列M1 、M2 、…、MN 分別攪亂該原始資料D1 ，以得到多個攪亂資料S1 、S2 、…、SN (步驟304)。於一實施例中，攪亂器201、202、…、20N分別對該原始資料D1 與多個隨機序列M1 、M2 、…、MN 逐位元地進行XOR運算，以得到該等攪亂資料S1 、S2 、…、SN 。由於攪亂資料S1 、S2 、…、SN 的位元0與位元1不會過度集中而呈現隨機分布，因此當攪亂資料S1 、S2 、…、SN 儲存於記憶體中時可使記憶體 的位元錯誤率下降。
接著，傳輸功率計算模組212計算該等攪亂資料S1 、S2 、…、SN 於資料匯流排上傳輸時所需的多個傳輸功率(步驟306)。接著，傳輸功率計算模組212依據該等傳輸功率自攪亂資料S1 、S2 、…、SN 中選取具有最小傳輸功率之一最佳攪亂資料(步驟308)，並輸出對應於該最小傳輸功率之隨機序列的索引I1 。於一實施例中，隨機序列M1 、M2 、…、MN 之數目為N，而索引I1 之位元數大於或等於Log2 N。接著，選擇器214依據該索引I1 自攪亂資料S1 、S2 、…、SN 中選取具有該最小傳輸功率之最佳攪亂資料J1 。接著，索引附加模組216將對應於該最佳攪亂資料之隨機序列的索引I1 附加至該最佳攪亂資料，以得到一輸出資料K1 (步驟310)。最後，錯誤修正碼編碼器218將該輸出資料K1 編碼為一錯誤修正碼C1 ，以供輸出至記憶體供儲存(步驟312)。由於錯誤修正碼C1 中除了檢查碼(parity)與附加之索引I1 的資料部分外，均與最佳攪亂資料J1 的資料位元相同，因此當控制器200藉資料匯流排傳輸錯誤修正碼C1 至記憶體時，資料匯流排耗費的傳輸功率可顯著的下降。
第4圖為依據本發明之傳輸功率計算模組400的部分電路之區塊圖。傳輸功率計算模組400的部分電路包括延遲單元402、XOR閘404、以及計數器406。假設傳輸功率計算模組400自一攪亂器接收到一攪亂資料Sk ，索引K可為1~N。延遲單元402依據一時脈信號CLK將攪亂資料Sk 延遲一時脈期間以得到延遲資料Sk ’。接著，XOR閘404對攪亂資料Sk 與延遲資料Sk ’進行XOR運算，以得到一遷 越(transition)資料T，其中每當該攪亂資料Sk 由位元0變為位元1或由位元1變為位元0時，該遷越資料T之對應位元值為1。接著，計數器406累計該遷越資料T之次數，以得到傳輸功率CN。因此，傳輸功率CN紀錄了攪亂資料Sk 之由位元0變為位元1或由位元1變為位元0之遷越頻率。當攪亂資料Sk 之遷越頻率CN愈高時，資料匯流排傳送攪亂資料Sk 所需的功率亦愈大。
第5圖為依據本發明之控制器500的讀出資料處理電路之區塊圖。於一實施例中，控制器500包括錯誤修正碼解碼器502、索引分離模組504、選擇器506、以及解攪亂器508。第6圖為依據本發明之處理記憶體之讀出資料的方法600之流程圖。第5圖之控制器500依據方法600處理記憶體之讀出資料，再將處理後之資料傳送至主機。首先，當控制器500自主機收到一讀取命令，便依據讀取命令指示記憶體讀取一錯誤修正碼C2 。當控制器500自記憶體收到錯誤修正碼C2 後，錯誤修正碼解碼器502便解碼錯誤修正碼C2 為一輸出資料K2 (步驟602)。
接著，由於輸出資料K2 包含攪亂資料及隨機序列的索引兩部分，索引分離模組504自該輸出資料K2 取出一隨機序列的索引I2 以及一攪亂資料J2 (步驟604)。接著，選擇器506依據該索引I2 自多個隨機序列M1 、M2 、…、MN 選取與該索引I2 相對應之一解攪亂隨機序列M* (步驟606)。接著，解攪亂器508依據該解攪亂隨機序列M* 解攪亂該攪亂資料J2 ，以還原一原始資料D2 (步驟608)。於一實施例中，解攪亂器508對該解攪亂隨機序列M* 與該攪亂資料J2 逐位 元地進行XOR運算，以得到原始資料D2 。最後，控制器500輸出該原始資料D2 至主機，以完成資料之讀取動作。
第7圖為依據本發明之處理寫入資料之方法的另一實施例的示意圖。假設控制器自主機收到欲寫入記憶體之原始資料D1 ，如第7圖之(a)所示。依據第3圖之處理寫入資料之方法300，控制器會將原始資料D1轉換為第7圖之(b)中所示之具最小傳輸功率的攪亂資料J1 ，再將用以處理攪亂資料J1 的隨機序列的索引K1N 及錯誤修正編碼所得之檢查碼附加於攪亂資料J1 之後端，而得到錯誤修正碼C1 。然而，用以處理原始資料D1 的多個隨機序列M1 、M2 、…、MN 具有與原始資料D1 同樣的資料長度，而攪亂器201、202、…、20N所產生的攪亂資料S1 、S2 、…、SN 亦具有與原始資料D1 同樣的資料長度。由於實行方法300之控制器200需要多個儲存量較大的暫存器以儲存隨機序列M1 、M2 、…、MN 及攪亂資料S1 、S2 、…、SN ，控制器200需要耗費較多的硬體成本以建置該等暫存器。
於處理寫入資料之方法的另一實施例中，控制器事先將原始資料D1 (例如原始資料D1 的長度為一個資料頁(page))切割為多個區段資料D11 、D12 、…、D1N ，如第7圖之(c)所示。因此，每一區段資料D11 、D12 、…、D1N 的長度僅為原始資料D1 的長度的1/N。接著，控制器依序將區段資料D11 、D12 、…、D1N 轉換為第7圖之(d)中所示之具最小傳輸功率的攪亂資料J11 、J12 、…、J1N ，如第7圖之(d)所示。接著，控制器再將用以處理攪亂資料J11 、J12 、…、J1N 的隨機序列的索引K11 、K12 、…、K1N 分別附 加於攪亂資料J11 、J12 、…、J1N 之後端，最後再將錯誤修正編碼所得之檢查碼附加於攪亂資料J1N 的索引KN1 的後端，而得到錯誤修正碼C1 ’，如第7圖之(e)所示。由於每一區段資料D11 、D12 、…、D1N 的長度僅為原始資料D1 的長度的1/N，而第2圖中的隨機序列M1 、M2 、…、MN 及攪亂資料S1 、S2 、…、SN 之資料長度亦對應地變為1/N，因此控制器所需用以儲存隨機序列M1 、M2 、…、MN 及攪亂資料S1 、S2 、…、SN ，的暫存器之長度(儲存量)因而變為1/N，從而減少控制器所需耗費於建置該等暫存器的硬體成本。請注意到，在另一實施例中，亦得平行地進行攪亂運作以及錯誤修正碼編碼，以節省運作時間。詳細說明如下，當第2圖索引附加模組216將索引K11 附加至攪亂資料J11 之後，錯誤修正碼編碼器218得立刻針對索引K11 與攪亂資料J11 進行編碼以產生含有檢查碼P11 的錯誤修正碼C11 。而在錯誤修正碼編碼器218產生錯誤修正碼C11 的同時，攪亂器201、202、…、20N得針對區段資料D12 進行攪亂、再藉由傳輸功率計算模組212與選擇器214選出具最小傳輸功率的攪亂資料J12 。類似地，當錯誤修正碼編碼器218產生錯誤修正碼C12 的同時，攪亂器201、202、…、20N得針對區段資料D13 進行攪亂、再藉由傳輸功率計算模組212與選擇器214選出具最小傳輸功率的攪亂資料J13 。如此平行地對各區段進行攪亂運作以及錯誤修正碼編碼即可大幅地節省運作時間，增進整體效能。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技術者，在不脫離本發明之精 神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
 (第1圖)
102‧‧‧主機
104‧‧‧資料儲存裝置
112‧‧‧控制器
114‧‧‧記憶體
(第2圖)
200‧‧‧控制器
201,202,…,20N‧‧‧攪亂器
214‧‧‧選擇器
212‧‧‧傳輸功率計算模組
216‧‧‧索引附加模組
218‧‧‧錯誤修正碼編碼器
(第4圖)
400‧‧‧傳輸功率計算模組
402‧‧‧延遲單元
404‧‧‧XOR閘
406‧‧‧計數器
(第5圖)
500‧‧‧控制器
502‧‧‧錯誤修正碼解碼器
504‧‧‧索引分離模組
506‧‧‧選擇器
508‧‧‧解攪亂器
第1圖為依據本發明之資料儲存裝置的區塊圖；第2圖為依據本發明之控制器的寫入資料處理電路之區塊圖；第3圖為依據本發明之處理寫入資料之方法的流程圖；第4圖為依據本發明之傳輸功率計算模組的部分電路之區塊圖；第5圖為依據本發明之控制器的讀出資料處理電路之區塊圖；第6圖為依據本發明之處理記憶體之讀出資料的方法之流程圖；；以及第7圖為依據本發明之處理寫入資料之方法的另一實施例的示意圖。
200‧‧‧控制器
201-20N‧‧‧攪亂器
212‧‧‧傳輸功率計算模組
214‧‧‧選擇器
216‧‧‧索引附加模組
218‧‧‧錯誤修正碼編碼器

Claims (21)

  1. 一種資料儲存裝置，包括：一記憶體，用以供資料儲存；以及一控制器，當自一主機接收供寫入該記憶體之一第一原始資料時，依據該第一原始資料產生至少一第一輸入資料，依據多個隨機序列分別攪亂該第一輸入資料以得到多個第一攪亂資料，計算該等第一攪亂資料之多個傳輸功率，以及依據該等傳輸功率自該等第一攪亂資料中選取具有最小傳輸功率之一最佳攪亂資料以供儲存於該記憶體中。
  2. 如申請專利範圍第1項所述之資料儲存裝置，其中該控制器將對應於該最佳攪亂資料之隨機序列的索引附加至該最佳攪亂資料以得到一第一輸出資料，將該輸出資料編碼為一第一錯誤修正碼，以及將該第一錯誤修正碼傳輸至該記憶體以供儲存。
  3. 如申請專利範圍第1項所述之資料儲存裝置，其中該控制器包括：多個攪亂器，分別依據該等隨機序列攪亂該第一輸入資料，以得到該等第一攪亂資料；一傳輸功率計算模組，計算該等第一攪亂資料之該等傳輸功率，自該等傳輸功率中決定一最小傳輸功率，並輸出對應於該最小傳輸功率之隨機序列的索引；以及一選擇器，依據該索引自該等第一攪亂資料中選取具有該最小傳輸功率之該最佳攪亂資料。
  4. 如申請專利範圍第3項所述之資料儲存裝置，其中 該等攪亂器分別對該等隨機序列與該第一輸入資料進行XOR運算，以得到該等第一攪亂資料。
  5. 如申請專利範圍第3項所述之資料儲存裝置，其中該控制器更包括：一索引附加模組，將對應於該最佳攪亂資料之隨機序列的該索引附加至該最佳攪亂資料以得到一第一輸出資料；以及一錯誤修正碼編碼器，將該第一輸出資料編碼為一第一錯誤修正碼，以供輸出至該記憶體。
  6. 如申請專利範圍第3項所述之資料儲存裝置，其中該傳輸功率計算模組包括：多個延遲單元，分別延遲該等第一攪亂資料，以得到多個延遲資料；多個XOR閘，分別將該等延遲資料與相對應的該等第一攪亂資料進行XOR運算，以得到多個遷越(transition)資料；以及多個計數器，分別累計該遷越資料之次數，以得到該等傳輸功率。
  7. 如申請專利範圍第1項所述之資料儲存裝置，其中該控制器將該第一原始資料分割為多個段落以作為該等第一輸入資料。
  8. 如申請專利範圍第7項所述之資料儲存裝置，其中當該控制器對該等段落中之一段落進行攪亂時，該控制器平行地對該等段落中之另一段落所對應之一輸出資料進行錯誤修正碼編碼。
  9. 如申請專利範圍第1項所述之資料儲存裝置，其中當該控制器自該主機接收到一讀取命令時，該控制器指示該記憶體讀取一第二錯誤修正碼以輸出至該控制器，轉換該第二錯誤修正碼為一第二輸出資料，自該第二輸出資料取出一第二索引以及一第二攪亂資料，依據該第二索引自該等隨機序列選取一解攪亂隨機序列，依據該解攪亂隨機序列解攪亂該第二攪亂資料以還原一第二原始資料，以及輸出該第二原始資料至該主機。
  10. 如申請專利範圍第9項所述之資料儲存裝置，其中該控制器更包括：一錯誤修正碼解碼器，轉換該第二錯誤修正碼為該第二輸出資料；一索引分離模組，自該第二輸出資料取出該第二索引以及該第二攪亂資料；一選擇器，依據該第二索引自該等隨機序列選取該解攪亂隨機序列；以及一解攪亂器，依據該解攪亂隨機序列解攪亂該第二攪亂資料，以還原該第二原始資料。
  11. 如申請專利範圍第10項所述之資料儲存裝置，其中該解攪亂器對該解攪亂隨機序列與該第二攪亂資料進行XOR運算，以得到該第二原始資料。
  12. 如申請專利範圍第1項所述之資料儲存裝置，其中該記憶體為一快閃記憶體。
  13. 一種資料存取方法，包括：自一主機接收供寫入一記憶體之一第一原始資料； 依據該第一原始資料產生至少一第一輸入資料；依據多個隨機序列分別攪亂該第一輸入資料，以得到多個第一攪亂資料；計算該等第一攪亂資料之多個傳輸功率；以及依據該等傳輸功率自該等第一攪亂資料中選取具有最小傳輸功率之一最佳攪亂資料，以供儲存於該記憶體中。
  14. 如申請專利範圍第13項所述之資料存取方法，其中該方法更包括：將對應於該最佳攪亂資料之隨機序列的索引附加至該最佳攪亂資料以得到一第一輸出資料；將該輸出資料編碼為一第一錯誤修正碼；以及將該第一錯誤修正碼傳輸至該記憶體以供儲存。
  15. 如申請專利範圍第13項所述之資料存取方法，其中該第一輸入資料之攪亂步驟包括分別對該等隨機序列與該第一輸入資料進行XOR運算，以得到該等第一攪亂資料。
  16. 如申請專利範圍第13項所述之資料存取方法，其中該等傳輸功率之計算步驟包括：分別延遲該等第一攪亂資料以得到多個延遲資料；分別將該等延遲資料與相對應的該等第一攪亂資料進行XOR運算，以得到多個遷越(transition)資料；以及分別累計該遷越資料之次數，以得到該等傳輸功率。
  17. 如申請專利範圍第13項所述之資料存取方法，其中該至少一第一輸入資料為多個第一輸入資料，而該等第一輸入資料之產生步驟包括： 將該第一原始資料分割為多個段落以作為該等第一輸入資料。
  18. 如申請專利範圍第17項所述之資料存取方法，更包含：對該等段落中之一段落進行攪亂時，平行地對該等段落中另一段落所對應之一輸出資料進行錯誤修正碼編碼。
  19. 如申請專利範圍第13項所述之資料存取方法，更包括：當自該主機接收到一讀取命令時，指示該記憶體讀取一第二錯誤修正碼；轉換該第二錯誤修正碼為一第二輸出資料；自該第二輸出資料取出一第二索引以及一第二攪亂資料；依據該第二索引自該等隨機序列選取一解攪亂隨機序列；依據該解攪亂隨機序列解攪亂該第二攪亂資料，以還原一第二原始資料；以及輸出該第二原始資料至該主機。
  20. 如申請專利範圍第19項所述之資料存取方法，其中該第二攪亂資料之解攪亂步驟包括對該解攪亂隨機序列與該第二攪亂資料進行XOR運算，以得到該第二原始資料。
  21. 如申請專利範圍第13項所述之資料存取方法，其中該記憶體為一快閃記憶體。
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