TWI416660B - 半導體元件及其製造方法 - Google Patents

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半導體元件及其製造方法
本發明係有關於半導體元件，特別有關於具有溝渠隔離結構之半導體元件以及其製造方法。
於現今半導體技術中，為了達成單晶片系統(single－chip system)之操作，係將控制器、記憶體、低電壓操作之電路及高電壓操作之功率元件整合於單一晶片中。由於在單一晶片上需同時提供不同操作電壓之電子元件，例如高電壓電晶體元件以及低電壓互補式金氧半(CMOS)電路元件，因此在製程上需製作一隔絕結構以隔絕不同操作電壓之電子元件。
請參閱第1圖，其顯示一種習知的電子元件之隔絕結構的剖面示意圖。在一半導體矽基底10上具有一磊晶層(epitaxy layer)12，在磊晶層12內設置有兩個電子元件14和16，在電子元件14和16之間的隔絕結構為接面隔離(junction isolation)18，其係利用離子植入方式將摻質驅入(drive－in)而形成，由於接面隔離在晶片佈局上需要較大面積，並且其真正的隔絕區域會有較大的誤差，因此會使得所需晶片之尺寸增加。
此外，另一種習知的電子元件之隔絕結構為深溝渠隔絕結構，其係在兩個電子元件之間形成一深溝渠，並且於深溝渠中填入氧化物或未摻雜之多晶矽。雖然利用深溝渠結構可降低電子元件之間隔絕結構所佔的面積，並且隔絕區域較為精確，然而，其在不同操作電壓之電子元件間的隔絕效果會受到溝渠的深寬比以及其中充填材料的介電常數影響，無法適用於各種不同操作電壓之電子元件，使得其應用範圍較窄。
因此，目前業界亟需一種半導體元件之隔離結構，以克服上述的缺點與不足。
本發明提供一種半導體元件，包括磊晶層設置於半導體基底上，複數個電子元件設置於磊晶層上，層間介電層設置於電子元件上，以及溝渠隔離結構設置於該些電子元件之間，其中溝渠隔離結構包括：溝渠設置於該磊晶層及該半導體基底內，氧化襯層設置於溝渠內，覆蓋溝渠之側壁及底部，以及摻雜之多晶矽層填滿溝渠。
此外，本發明提供一種半導體元件的製造方法，包括：提供半導體基底，形成磊晶層於半導體基底上，形成複數個電子元件於磊晶層上，形成層間介電層覆蓋該些電子元件，以及形成溝渠隔離結構於該些電子元件之間，其中形成溝渠隔離結構的步驟包括：以微影蝕刻製程，形成溝渠於層間介電層、磊晶層及半導體基底內；形成氧化襯層覆蓋溝渠之側壁和底部以及層間介電層之表面，形成摻雜之多晶矽層於氧化襯層之上且填滿溝渠，以及以化學機械研磨製程，去除一部份的氧化襯層和摻雜之多晶矽層，直至暴露層間介電層之表面。
為了讓本發明之上述目的、特徵、及優點能更明顯易懂，以下配合所附圖式，作詳細說明如下：
請參閱第2圖，其顯示本發明之半導體元件的剖面示意圖，在半導體基底100上具有一磊晶層102，在磊晶層上形成兩個電子元件104和106，在此係以兩個電子元件作為實施例以說明本發明，熟悉此技藝人士當可瞭解，在半導體元件中可包含兩個以上的電子元件。電子元件104和106可具有不同的操作電壓，或者具有相同但較高的操作電壓，其例如為驅動積體電路元件(driver ICs)、邏輯元件(logic device)、混合模式元件(mix mode device)、雙載子互補式金氧半擴散式金氧半元件(bipolar－CMOS－DMOS，簡稱BCD)、高電壓元件(high－voltage device)、智能功率積體變路(smart power ICs)或前述之組合。圖式中電子元件的詳細結構為所屬技術領域中具有通常知識者所知之形式，在此以簡化標示。
在電子元件104和106上覆蓋有層間介電層(interlayer dielectric，簡稱ILD)108，以保護電子元件並作為絕緣之用。於電子元件104和106之間具有溝渠隔絕結構110，溝渠隔絕結構110包含溝渠112，在溝渠112的側壁及底部覆蓋氧化襯層114，並且在氧化襯層114上具有摻雜之多晶矽116填滿溝渠112，氧化襯層114和摻雜之多晶矽116的表面與層間介電層108的表面高度切齊。
在一實施例中，氧化襯層114可以是複數層之氧化層，例如為複數層之四乙氧基矽烷(TEOS)氧化層，並且各層之厚度可不同，約為1000至6000之間，其係取決於溝渠的尺寸以及電子元件之操作電壓的差異。在一實施例中，摻雜之多晶矽116可以是重摻雜之N型(N＋ )或重摻雜之P型(P＋ )多晶矽，其中較佳為P＋ 多晶矽。在一實施例中，溝渠112為深溝渠(deep trench)，其寬度約為1 μm至10 μm之間，深度約為5 μm至50 μm之間，其深寬比(aspect ratio)約為5：1至15：1之間，溝渠112的寬度取決於電子元件所需的隔絕效果，其深度取決於電子元件之操作電壓的差異。
本發明之特徵在於溝渠中填充的摻雜之多晶矽116可作為電極，當施加一偏壓電壓(bias voltage)於摻雜之多晶矽時，可以迫使等電位線(equipotential line)繞過溝渠，因此可避免不同操作電壓的電子元件之間產生互相干擾，並且可增加高電壓元件之間的隔絕效果，避免漏電流現象發生。在一實施例中，可施加零伏特(0V)的偏壓於摻雜之多晶矽上。
請參閱第3A至3F圖，其顯示本發明之溝渠隔絕結構的製造方法之剖面示意圖。如第3A圖所示，半導體基底100的表面上形成磊晶層102，磊晶層102上會形成兩個如第2圖所示之電子元件104和106，為了簡化圖式，該些電子元件在第3A至3F圖中未繪出。接著，於磊晶層102上形成層間介電層(ILD)108，覆蓋整個半導體元件之表面。
請參閱第3B圖，於層間介電層(ILD)108上方形成具有深溝渠圖案之光阻層120，其係用以定義深溝渠之寬度。利用光阻層120作為罩幕，蝕刻除去層間介電層(ILD)108之暴露區域，形成開口122。
請參閱第3C圖，利用具有開口之層間介電層(ILD)108作為罩幕，蝕刻去除開口122下方的磊晶層102和半導體基底100，形成深溝渠112，深溝渠112的寬度例如為2 μm，深度例如為20 μm。接著，請參閱第3D圖，以低壓化學氣相沈積法(LPCVD)沈積第一氧化襯層124在深溝渠112的側壁和底部，以及層間介電層108的表面上，然後，同樣以低壓化學氣相沈積法依序沈積第二和第三氧化襯層126和128覆蓋第一氧化襯層124。第一、第二和第三氧化襯層可以是四乙氧基矽烷(TEOS)氧化層，其厚度例如分別為2000、5000和5000。利用低壓化學氣相沈積法以多次形成複數層之氧化襯層在深溝渠112的側壁和底部，可達到較佳的階梯覆蓋能力，使得氧化襯層薄膜在高深寬比之溝渠中達到均勻的覆蓋。
接著，請參閱第3E圖，利用化學氣相沈積法(CVD)沈積摻雜之多晶矽116，其係填滿深溝渠112並覆蓋整個半導體元件之表面。可使用矽甲烷(SiH4 )做為反應氣體，並以氦氣(He)作為載體，於沈積過程中摻雜硼離子(B＋ )，例如添加六氫化二硼(B2 H6 )在氣體混合物中，形成重摻雜之P型(P＋ )多晶矽薄膜。
接著，請參閱第3F圖，利用化學機械研磨製程(CMP)將部分的摻雜之多晶矽116以及氧化襯層124、126和128去除，直至暴露出層間介電層108之表面，使得氧化襯層和摻雜之多晶矽的表面與層間介電層的表面高度切齊，完成本發明之溝渠隔絕結構。
由於本發明之溝渠隔絕結構中填充摻雜之多晶矽，其可以作為電極，當施加一偏壓電壓(bias voltage)於摻雜之多晶矽上，可以迫使等電位線繞過溝渠隔絕結構，因此對於不同操作電壓之電子元件具有較佳的隔離效果，並且對於高電壓元件的隔絕效果也較佳。同時，本發明之溝渠隔絕結構的尺寸可降低，並適用於不同操作電壓的電子元件，其隔絕效果並不會受到溝渠中填充材料之介電常數影響，因此其應用範圍較廣，可適用於各種不同操作電壓之電子元件以及高電壓元件。
雖然本發明已揭露較佳實施例如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。
10、100．．．半導體基底
12、102．．．磊晶層
14、16、104、106．．．電子元件
18．．．接面隔離
108．．．層間介電層
110．．．溝渠隔絕結構
112．．．溝渠
114、124、126、128．．．氧化襯層
116．．．摻雜之多晶矽
120．．．光阻層
122．．．開口
第1圖為習知具有隔絕結構之半導體元件的剖面示意圖。
第2圖為依據本發明一實施例之具有溝渠隔絕結構的半導體元件之剖面示意圖。
第3A至3F圖為依據本發明一實施例之溝渠隔絕結構的製造方法之剖面示意圖。
100．．．半導體基底
102．．．磊晶層
104、106．．．電子元件
18．．．接面隔離
108．．．層間介電層
110．．．溝渠隔絕結構
112．．．溝渠
114．．．氧化襯層
116．．．摻雜之多晶矽

Claims (14)

  1. 一種半導體元件，包括：一半導體基底；一磊晶層，設置於該半導體基底上；複數個電子元件，設置於該磊晶層上；以及一溝渠隔離結構，設置於該些電子元件之間，其中該溝渠隔離結構包括：一深溝渠，設置於該磊晶層及該半導體基底內，具有一側壁及一底部，其中該深溝渠具有一深寬比介於5：1至15：1之間；一氧化襯層，設置於深該溝渠內，覆蓋該側壁及該底部，其中該氧化襯層包括複數層之四乙氧基矽烷(TEOS)氧化層；以及一摻雜之多晶矽層，填滿該深溝渠。
  2. 如申請專利範圍第1項所述之半導體元件，更包括一零伏特的偏壓施加於該摻雜之多晶矽層上。
  3. 如申請專利範圍第1項所述之半導體元件，其中該摻雜之多晶矽層包括重摻雜的N型或重摻雜的P型之多晶矽。
  4. 如申請專利範圍第1項所述之半導體元件，其中該電子元件包括高電壓元件、混合模式元件、驅動積體電路元件或邏輯元件。
  5. 如申請專利範圍第1項所述之半導體元件，其中該些電子元件具有不同的操作電壓。
  6. 如申請專利範圍第1項所述之半導體元件，更包括一層間介電層設置於該磊晶層上，覆蓋該些電子元件。
  7. 如申請專利範圍第6項所述之半導體元件，其中該溝渠隔離結構的表面與該層間介電層的表面切齊。
  8. 一種半導體元件的製造方法，包括：提供一半導體基底；形成一磊晶層於該半導體基底上；形成複數個電子元件於該磊晶層上；形成一層間介電層於該磊晶層上，且覆蓋該些電子元件；以及形成一溝渠隔離結構於該些電子元件之間，其中形成該溝渠隔離結構的步驟包括：以微影蝕刻製程，形成一深溝渠於該層間介電層、該磊晶層及該半導體基底內，其中該深溝渠具有一深寬比介於5：1至15：1之間；形成一氧化襯層，覆蓋該深溝渠之側壁和底部，以及該層間介電層之表面，其中該氧化襯層包括複數層之四乙氧基矽烷(TEOS)氧化層；形成一摻雜之多晶矽層於該氧化襯層上，且填滿該深溝渠；以及以化學機械研磨製程，去除一部份的該氧化襯層和該摻雜之多晶矽層，直至暴露該層間介電層之表面。
  9. 如申請專利範圍第8項所述之半導體元件的製造方法，更包括施加一零伏特的偏壓於該摻雜之多晶矽層上。
  10. 如申請專利範圍第8項所述之半導體元件的製造方法，其中形成該氧化襯層的方式包括低壓化學氣相沈積法。
  11. 如申請專利範圍第8項所述之半導體元件的製造方法，其中該摻雜之多晶矽層包括重摻雜的N型或重摻雜的P型之多晶矽。
  12. 如申請專利範圍第8項所述之半導體元件的製造方法，其中該摻雜之多晶矽層的形成包括化學氣相沈積法。
  13. 如申請專利範圍第8項所述之半導體元件的製造方法，其中該電子元件包括高電壓元件、混合模式元件、驅動積體電路元件或邏輯元件。
  14. 如申請專利範圍第8項所述之半導體元件的製造方法，其中該些電子元件具有不同的操作電壓。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020187581A1 (en) * 2001-05-31 2002-12-12 Sheng-Hsiung Yang Method of reducing leakage current of a photodiode
US20050012174A1 (en) * 1998-08-31 2005-01-20 Kao David Y. Selectively doped trench device isolation
US20050196929A1 (en) * 2004-03-04 2005-09-08 Applied Materials, Inc., A Delaware Corporation Low-thermal-budget gapfill process
US20050247994A1 (en) * 2002-07-16 2005-11-10 Freidoon Mehrad Shallow trench isolation structure and method
US20070072357A1 (en) * 2003-12-31 2007-03-29 Fernando Gonzalez Method of manufacturing devices having vertical junction edge
US20070212874A1 (en) * 2006-03-08 2007-09-13 Micron Technology, Inc. Method for filling shallow isolation trenches and other recesses during the formation of a semiconductor device and electronic systems including the semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050012174A1 (en) * 1998-08-31 2005-01-20 Kao David Y. Selectively doped trench device isolation
US20020187581A1 (en) * 2001-05-31 2002-12-12 Sheng-Hsiung Yang Method of reducing leakage current of a photodiode
US20050247994A1 (en) * 2002-07-16 2005-11-10 Freidoon Mehrad Shallow trench isolation structure and method
US20070072357A1 (en) * 2003-12-31 2007-03-29 Fernando Gonzalez Method of manufacturing devices having vertical junction edge
US20050196929A1 (en) * 2004-03-04 2005-09-08 Applied Materials, Inc., A Delaware Corporation Low-thermal-budget gapfill process
US20070212874A1 (en) * 2006-03-08 2007-09-13 Micron Technology, Inc. Method for filling shallow isolation trenches and other recesses during the formation of a semiconductor device and electronic systems including the semiconductor device

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