TWI413891B - 積體電路、記憶體系統、資源系統及用於資源變遷之方法 - Google Patents

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Description

積體電路、記憶體系統、資源系統及用於資源變遷之方法 發明領域
本發明之實施例一般係有關積體電路之領域，而更特定於，用於一資源電力控制器之系統、方法、與設備。
 發明背景
每當鏈接(與其他資源)處於與與該鏈接相關聯之該資料型樣完全無關的一準位“啟動”時，其皆會消耗電力。亦即，不論資料於一鏈接上受發射或接收，該鏈接消耗之電力會實質維持相同。習知系統使用一鏈接關閉狀態政策而藉由於資料叢訊間之該等間隙期間將該鏈接變遷至一關閉狀態來調整電力。下一個資料叢訊準備好被發射後，該等鏈接典型會變遷回至一啟動狀態。該出口變遷潛伏期會造成一效能上的損失。
依據本發明之一實施例，係特地提出一種積體電路，其包含：一用來控制一資源處於一啟動狀態或一關閉狀態之資源電力控制器，其中該資源電力控制器至少部分根據一間隙大小之一估計來試探性估計何時使該資源返回一啟動狀態。
圖式簡單說明
本發明之實施例藉由範例，而非藉由限制來加以說明，該等伴隨圖式之圖形中，其中相同的參考數字參照為 類似的元件。
第1圖是一繪示根據本發明之一實施例執行的一計算系統之受選擇觀點的高階方塊圖。
第2圖是一繪示根據本發明之一實施例執行的一資源電力控制器之受選擇觀點的高階方塊圖。
第3圖是一繪示根據本發明之一實施例執行的一資源電力控制器之受選擇觀點的方塊圖。
第4圖繪示一根據本發明之一實施例，針對誤差邏輯之偽碼的範例。
第5圖繪示一根據本發明之一實施例，針對速率邏輯之偽碼的範例。
第6圖繪示一根據本發明之一實施例，針對延遲邏輯之偽碼的範例。
第7圖繪示一根據本發明之一實施例，針對一計時器之偽碼的範例。
第8圖繪示一根據本發明之一實施例，針對解碼邏輯之偽碼的範例。
第9A及9B圖是繪示計算系統之受選擇觀點的方塊圖。
 詳細說明
本發明之實施例一般係指針對一資源電力控制器之系統、方法、與設備。某些實施例中，該資源電力控制器可有效運用一資源之電力狀態，同時亦調整平均閒置潛伏期。此可使一資源消耗之該平均電力降低並同時具有最小 的效能衝擊。
一試探法不僅使用於將該資源關閉，當其不使用時，亦可估計何時可再及時需要該資源。某些實施例中，藉由將該資源於下一次關閉狀態期間關閉一段較長時間，則可得到準確的估計。藉由降低該下一次關閉狀態之長度，會有不準確估計的缺點。
第1圖是一繪示根據本發明之一實施例執行的一計算系統之受選擇觀點的高階方塊圖。系統100包括處理器102與晶片組104。處理器102可以是包括一通用處理器、一圖形處理器、一特定應用處理器、等等之各種不同處理器的任何一種。處理器102可實際包括任何數量(例如，1、2、4、8、等等)之處理核心106。此外，系統100可包括超過一個處理器102。
晶片組104可包括一或更多積體電路來將處理器102連接至系統100之其他元件。例如，某些實施例中，晶片組104包括記憶體控制器110A以提供至主要記憶體112A之一介面。某些替代實施例中，該記憶體控制器(例如，記憶體控制器110B)整合至與處理器102相同的晶粒中(並提供至主要記憶體112B之一介面)。
某些實施例中，系統100包括一或更多資源電力控制器114。一“資源電力控制器”參照為能夠控制一資源之該電力狀態的電路。一“資源”參照為提供效益與消耗電力之電路。此外，一資源典型包括一機制來取得藉由例如，改變該資源之狀態來加速比例效益的一效能。該術語“電力狀 態”廣義參照為針對一資源之效能比例而用來改變該電力的各種不同狀態。一電力狀態之範例包括(但不侷限於)：諸如L0、L0s、L1、等等之鏈接狀態；諸如C0、C2、C3、C6、等等之處理器狀態；以及諸如CKE導通、CKE關閉、等等之記憶體狀態。該術語“啟動狀態”廣義參照為一資源持續發射(與/或處理)資料(例如，L0、CKE導通、C0、等等)之一電力狀態。同樣地，該術語“關閉狀態”廣義參照為(一般而言)一資源不發射(與/或處理)資料(例如，L0s、L1、CKE關閉、C2、等等)之一電力狀態。
資料訊務流量(與/或處理量)通常其特徵在於以間隙散佈之叢訊。該快速啟動一要求的新叢訊之能力，針對對閒置潛伏期相當敏感之工作量效能而言是相當重要的。若一資源於一間隙期間維持一啟動狀態，則閒置電力以及熱設計電力(TDP)可不損失。一資源之該電力使用可藉由於一間隙期間轉移至一關閉狀態來最佳化。然而，從該關閉狀態變遷至該啟動狀態期間會造成一高出口潛伏期。某些實施例中，一旦一資源已進入一間隙，則該實際要求出現之前，資源電力控制器114會試探性估計何時離開回到該啟動狀態。某些實施例中，該省電量中之一相當適度的耗損會權衡平均閒置潛伏期之降低。一資源電力控制器114之該結構與操作的一範例之受選擇觀點將參照第2圖至第8圖說明如下。
根據本發明之某些實施例，系統100提供如何使用一資源電力控制器之各種不同範例。例如，資源電力控制器114C 根據對該處理器鏈接(或匯流排、互連體、等等)上之資料訊務流量中的一間隙將有多長的估計來控制介面116A(與鏈接118A)之該等電力狀態。同樣地，資源電力控制器114D根據對一輸入/輸出鏈接(或匯流排、互連體、等等)上之資料訊務流量中的一間隙將有多長的估計來控制介面116C(與鏈接118B)之該等電力狀態。某些實施例中，資源電力控制器114B根據對一記憶體鏈接之一間隙將有多長的估計來控制一或更多記憶體裝置排組之電力狀態。一記憶體排組是連接至一共同邏輯時鐘允許(CKE)信號之記憶體裝置的組合。資源電力控制器114A可根據對要求用於處理資料之一間隙將有多長的估計來控制處理器核心106之電力狀態。
應體認系統100可幾乎使用任何數量之資源電力控制器114(例如，1、2、3、等等)來實際控制任何數量之資源。此外，一個資源電力控制器可控制超過一個資源之電力狀態。
第2圖是一繪示根據本發明之一實施例執行的一資源電力控制器之受選擇觀點的高階方塊圖。資源電力控制器200包括延遲估計器202、計時器210、以及解碼器212。一替代實施例中，資源電力控制器200可包括更多元件、較少元件、與/或不同元件。
延遲估計器202提供一間隙大小之一估計。該估計可至少部分根據該間隙大小之一先前估計的準確性來試探性受判定。該繪示實施例中，延遲估計器202包括誤差邏輯204、 速率邏輯206、以及延遲邏輯208。一替代實施例中，延遲估計器202可包括更多元件、較少元件、與/或不同元件。
某些實施例中，誤差邏輯204可追蹤先前間隙大小估計中之誤差量。誤差邏輯204可具有用來判定誤差量是否超過可接受的限制之一誤差預算。準確的估計會造成該誤差預算增加。同樣地，不準確的估計會造成該誤差預算降低。誤差邏輯204可提供資訊至速率邏輯206，以指出例如，該誤差預算是否已被超過。
速率邏輯206提供每一關閉事件之後該速率應改變多少的一估計。某些實施例中，速率邏輯能夠根據各種不同條件來對該速率作許多特定的改變。例如，速率邏輯206能夠增加該速率、減少該速率、呈現一先前值、以及/或者將該速率設定為一地面值。速率邏輯206可提供一速率值至延遲邏輯208。
某些實施例中，延遲邏輯208包括至少部分根據從速率邏輯206與/或誤差邏輯204之輸入來估計一間隙大小的電路。例如，延遲邏輯208可至少部分根據來自誤差邏輯204並指出一誤差預算之效能的資訊來增加或減少其對該間隙大小之估計。同樣地，延遲邏輯208可至少部分根據速率邏輯206提供並指出使用何種速率的資訊來增加或減少其對該間隙大小之估計。延遲邏輯208提供一輸入至計時器210。
計時器210提供一計時器來標示該間隙長度之該估計結束。某些實例中，延遲邏輯208之該輸出判定該計時器210之週期。某些實例中，計時器210可產生到達各種不同臨界 值之一時間斜坡。該等臨界值可用來，例如，標示：該路徑之結束(例如，一鏈接變遷至一低電力狀態)；何時離開該關閉狀態(例如，該計時器終止時)；等等。
當達到特定臨界值時(例如，該計時器終止時)，計時器210可發信號至解碼邏輯212。解碼邏輯212提供，例如，開始信號218與停止信號220至一或更多資源(未顯示)。開始信號218可用來將一資源從一關閉狀態變遷至一啟動狀態。同樣地，停止信號220可用來將一資源從一啟動狀態變遷至一關閉狀態。
下文所示之該偽碼提供根據本發明之一實施例的一資源電力控制器之操作的一高階範例。該繪示之偽碼係針對該資源是一鏈接(或至一鏈接之該介面)的一實施例。應體認一類似之試探可施用於各種不同的資源。一替代實施例中，一資源電力控制器之該操作可有所不同。
偽碼-一資源電力控制器之高階操作WHEN啟動一訊務流量叢訊而該資源不再閒置時，若您需要THEN START該資源。
IF該資源已經啟動THEN稍微降低該誤差。
IF該誤差良好THEN將該速率加倍並將該速率加至該延遲。
ELSE該誤差不良SO將該速率減半 但不改變該延遲。
ELSE該資源關閉SO大量增加該誤差。
IF該誤差不中斷THEN記憶您上次加入該延遲之該速率？
往前扣除並將該速率減半ELSE該誤差不中斷所以重置該速率並將該延遲減半。
WHEN該叢訊結束而資源變為閒置時THEN啟動該暫停計時器並稍作等待，同時IF該資源仍為閒置THEN停止該資源。
等待該暫停消逝。
再次啟動該資源。
IF該資源維持閒置太久THEN再次停止該資源。
第3圖是一繪示根據本發明之一實施例執行的一資源電力控制器之受選擇觀點的方塊圖。資源電力控制器300包括延遲估計器310、計時器320、以及解碼器330。替代實施例中，資源電力控制器300可包括更多元件、較少元件、與/或不同元件。
延遲估計器310為與一資源相關聯之一資料型樣提供 該間隙大小的估計。該估計可部分根據該間隙大小之先前估計。由於先前估計之不準確性，所以延遲估計器310亦可維持一誤差損失。一不準確的估計會造成計時器320設定太高，並依次導致該關閉至啟動的變遷開始或完成之前到達的一資源之新需求。
延遲估計器310可被給定一誤差預算(例如，該“靈敏度”值)。若該先前間隙大小中之該誤差太高，則針對下一估計之該間隙大小的估計可被降低。若該先前間隙大小中之該誤差太低，則該間隙大小之估計可允許被升高。準確的間隙大小估計(例如，造成零潛伏性衝擊)可降低該誤差損失。因此，於許多準確估計中分攤之一正向誤差損失會縮小。當出現一不準確估計時，該靈敏度可加入該損失中而該損失會增加。
該繪示實施例中，延遲估計器310包括誤差邏輯312、速率邏輯314、與延遲邏輯316。於替代實施例中，延遲估計器310可包括更多元件、較少元件、與/或不同元件。誤差邏輯312可判定一或更多先前估計之準確性。某些實施例中，誤差邏輯312可維持根據先前間隙估計之準確性而增加或減少的一誤差預算。(第4圖中所示之)偽碼400提供可於誤差邏輯312中執行之該邏輯的一範例。於替代實施例中，誤差邏輯312可執行不同的邏輯。
速率邏輯314可部分判定一間隙估計所改變的總量。某些條件一(例如，該間隙大小估計於零處啟動時)，此允許延遲估計器310更快速接近該估計間隙與該實際間隙間之該 間隙。同樣地，某些條件下(例如，該間隙大小之該先前估計相當接近該實際間隙大小時)，其允許延遲估計器310降低其改變該估計之總量。(第5圖中所示之)偽碼500提供可於速率邏輯314中執行之該邏輯的一範例。於替代實施例中，速率邏輯314可執行不同的邏輯。
延遲邏輯316至少部分根據來自誤差邏輯312之一誤差值與來自速率邏輯314之一速率值來控制計時器320。此允許延遲邏輯316根據先前估計之準確性(例如，使用該誤差與速率資訊)(例如，藉由控制計時器320)來估計一相繼之間隙大小。(第6圖中所示之)偽碼600提供可於延遲邏輯316中執行之該邏輯的一範例。於替代實施例中，延遲邏輯316可執行不同的邏輯。
計時器320判定一間隙大小之一估計所耗費之時間。例如，計時器320可提供該ELAPSED信號至解碼邏輯330。解碼邏輯330可至少部分為回應該ELAPSED信號，而依次將一資源(或多個資源)從一關閉狀態變遷至一啟動狀態。(第7圖中所示之)偽碼700提供可於計時器320中執行之該邏輯的一範例。於替代實施例中，計時器320可執行不同的邏輯。
表格1提供於資源電力控制器300中使用之該等某些信號的一簡短說明。
第3圖繪示之該實施例中，該QMT路徑中之該管線被放置藉此ERROR與RATE首先更新。之後，根據(QMT之該非確立的)ERROR與RATE之該等更新值，DELAY更新。該RATE路徑中之該管線提供該先前RATE至該DELAY計算。因此，該延遲計算出現在該間隙結束時，而該新的計算延遲會於該下一間隙之開始處準備好。某些實施例中，計時器320於一間隙之開始處啟動(例如，該佇列變為空的時)。
該“靜態”值將該延遲常數保持在該臨界值。該"chicken switch"於該機制關閉前將其轉變為一普遍的訊務流量結束後之固定延遲。
某些實施例中，該"bypass"與"deep"開關提供下列功能。
a)該"bypass"開關選擇該“較深的”行為。
a1.若"bypass"=1且若"deep"=1，則該“較深的”行為會一直受引動，當"deep"=0時，其決不受引動。
a2.若"bypass"=0，則當該DELAY累積器數值大 於或等於該“水平”控制時，該“較深的”行為會受引動。
該較深的行為參照為將該資源放入施加一較長的變遷潛伏期之一較深的省電狀態。該“較深的”行為有效時，該DEEPOK輸出被確立。
某些實施例中，該“水平”值設定該不在乎超越該延遲時發生何事的準位。若該延遲不等於該“水平”但計時器320到達該“水平”，則若該資源啟動，其將被停止。若該延遲等於該“水平”，則當計時器320消逝時該資源將不被啟動。
(第8圖中所示之)偽碼800提供可於解碼邏輯(例如，第3圖所示之解碼邏輯330)中執行之該邏輯的一範例。於替代實施例中，解碼邏輯330可執行不同的邏輯。
第9A及9B圖是個別繪示計算系統900與1000之受選擇觀點的方塊圖。計算系統900包括與一互連體920耦合之處理器910。某些實施例中，該術語處理器與中央處理單元(CPU)可交替使用。於一實施例中，處理器910是從加州、聖塔克拉若市之英特爾(Intel)公司取得之處理器家族XEON®中的一處理器。於一替代實施例中，亦可使用其他處理器。某些實施例中，處理器910可包括多個處理器核心。
於一實施例中，晶片930是一晶片組之一構件。互連體920可為一點對點互連體，或者其可連接至(例如，該晶片組之)兩個或更多晶片。晶片930包括可與主要系統記憶體耦合之記憶體控制器940(例如，如第1圖中所示)。一替代實施例中，如第9B圖中所示，記憶體控制器940可與處理器910位於相同晶片上。
記憶體系統944可為計算系統900(與計算系統1000)提供主要記憶體。該繪示實施例中，記憶體系統944包括記憶體裝置946。某些實施例中，資源電力控制器942根據用於存取資料之該資料型樣中的一間隙大小之一估計，來控制記憶體裝置946之該等電力狀態。
輸入/輸出(I/O)控制器950控制處理器910與一或更多I/O介面(例如，有線與無線網路介面)以及/或者I/O裝置間之資料流。例如，該繪示實施例中，I/O控制器950控制處理器910與無線發射器與接收器960間之資料流。一替代實施例中，記憶體控制器940與I/O控制器950可整合於一單一控制器中。
本發明之實施例的元件亦可作為用於儲存該機器可執行指令之一機器可讀媒體來予以提供。該機器可讀媒體可包括，但不侷限於，快閃記憶體、光學碟片、壓縮碟片唯讀記憶體(CD-ROM)、數位多功能/視訊碟片(DVD)ROM、隨機存取記憶體(RAM)、可抹除可程式化唯讀記憶體(EPROM)、電子可抹除可程式化唯讀記憶體(EEPROM)、磁性或光學卡、適合儲存電子指令之傳播媒體或其他類型的機器可讀媒體。例如，本發明之實施例可作為一電腦程式來予以下載，該電腦程式可經由一通訊鏈接(例如，一數據機或網路連接)，藉由於一載波或其他傳播媒體中具體化之資料信號而從一遠端電腦(例如，一伺服器)轉移至一要求電腦(例如，一用戶端)。
應體認整個說明書中，參照為“某一實施例”或“一實施 例”表示與該實施例相關說明之一特定特徵、結構或特性包括於本發明之至少一個實施例中。因此，應強調並體認於該說明書之各種不同部分中，兩個或更多參照為“一實施例”或“某一實施例”或“一替代實施例”並不需全參照為相同實施例。此外，該等特定特徵、結構或特性可組合來作為適用於本發明之一或更多實施例。
同樣地，應體認本發明之實施例的上述說明中，為了簡化該揭示內容並協助對該等一或更多的各種不同發明觀點的了解，各種不同的特徵有時可共同聚集於一單一實施例、圖形、或其說明中。然而，該揭示內容之方法不應解譯為反映該要求標的需要較每一申請專利範圍中明顯引述還多的特徵之一意圖。而是，如下列申請專利範圍所反映，發明觀點可小於一單一上述揭示之實施例的所有特徵。因此，遵循該實施方式之該等申請專利範圍可明顯地合併於該實施方式中。
100‧‧‧系統
102、910‧‧‧處理器
104‧‧‧晶片組
106‧‧‧處理器核心
110A、110B、940‧‧‧記憶體控制器
112、112A、112B‧‧‧主要記憶體
114、114A、114B、114C、114D、200、300、942‧‧‧資源電力控制器
116A、116C‧‧‧介面
118A、118B‧‧‧鏈接
202、310‧‧‧延遲估計器
204、312‧‧‧誤差邏輯
206、314‧‧‧速率邏輯
208、316‧‧‧延遲邏輯
210、320‧‧‧計時器
212、330‧‧‧解碼器、解碼邏輯
218‧‧‧開始信號
220‧‧‧停止信號
400、500、600、700、800‧‧‧偽碼
900、1000‧‧‧計算系統
920‧‧‧互連體
930‧‧‧晶片
944‧‧‧記憶體系統
946‧‧‧記憶體裝置
950‧‧‧輸入/輸出控制器
960‧‧‧無線發射器與接收器
第1圖是一繪示根據本發明之一實施例執行的一計算系統之受選擇觀點的高階方塊圖。
第2圖是一繪示根據本發明之一實施例執行的一資源電力控制器之受選擇觀點的高階方塊圖。
第3圖是一繪示根據本發明之一實施例執行的一資源電力控制器之受選擇觀點的方塊圖。
第4圖繪示一根據本發明之一實施例，針對誤差邏輯之偽碼的範例。
第5圖繪示一根據本發明之一實施例，針對速率邏輯之偽碼的範例。
第6圖繪示一根據本發明之一實施例，針對延遲邏輯之偽碼的範例。
第7圖繪示一根據本發明之一實施例，針對一計時器之偽碼的範例。
第8圖繪示一根據本發明之一實施例，針對解碼邏輯之偽碼的範例。
第9A及9B圖是繪示計算系統之受選擇觀點的方塊圖。
200‧‧‧資源電力控制器
202‧‧‧延遲估計器
204‧‧‧誤差邏輯
206‧‧‧速率邏輯
208‧‧‧延遲邏輯
210‧‧‧計時器
212‧‧‧解碼器、解碼邏輯
218‧‧‧開始信號
220‧‧‧停止信號

Claims (30)

  1. 一種積體電路，其包含：一用來控制一資源處於一啟動狀態或一關閉狀態之資源電力控制器，其中該資源電力控制器至少部分根據在資料訊務流量中的一間隙大小之一估計來試探性估計何時使該資源返回一啟動狀態。
  2. 如申請專利範圍第1項之積體電路，其中該資源電力控制器包含：一延遲估計器電路；以及一計時器。
  3. 如申請專利範圍第2項之積體電路，其中該延遲估計器電路能夠估計在資料訊務流量中的該間隙大小。
  4. 如申請專利範圍第3項之積體電路，其中該延遲估計器電路包括：一誤差電路，其用以提供對應於在資料訊務流量中的該間隙大小之該估計的一誤差值。
  5. 如申請專利範圍第4項之積體電路，其中該延遲估計器電路更包括：一用以至少部分根據該誤差值來提供一速率值之速率電路。
  6. 如申請專利範圍第5項之積體電路，其中該延遲估計器電路更包括：一用以至少部分根據該速率值來提供一延遲值之延遲電路。
  7. 如申請專利範圍第1項之積體電路，其中該資源是一介面電路。
  8. 如申請專利範圍第7項之積體電路，其中該介面電路是下列電路其中之一：一快取記憶體同調介面電路；一週邊構件介面快速(PCIE)電路；一完全緩衝雙直列記憶體模組(FB-DIMM)介面電路；以及一雙倍資料速率(DDR)介面電路。
  9. 如申請專利範圍第1項之積體電路，其中該資源包含一積體電路之核心邏輯組件。
  10. 如申請專利範圍第9項之積體電路，其中該資源是下列元件其中之一：一處理器核心；以及一記憶體代理器。
  11. 一種記憶體系統，其包含：一包括一記憶體代理器電力控制器之主機，該控制器用來控制一記憶體代理器處於一啟動狀態或一關閉狀態，其中該記憶體代理器電力控制器至少部分根據在資料訊務流量中的一間隙大小之一估計來試探性估計何時使該記憶體代理器返回一啟動狀態；以及一與該電力控制器耦合之記憶體代理器。
  12. 如申請專利範圍第11項之記憶體系統，其更包含：一耦合於該主機與該記憶體代理器間之互連體。
  13. 如申請專利範圍第12項之記憶體系統，其中該互連體是至少部分根據雙倍資料速率(DDR)規格的其中之一種規格。
  14. 如申請專利範圍第12項之記憶體系統，其中該互連體是至少部分根據完全緩衝雙直列記憶體模組(FB-DIMM)規格的其中之一種規格。
  15. 一種用於資源變遷之方法，其包含下列步驟：至少部分根據與在資料訊務流量中的一間隙大小之一先前估計相關聯的一誤差值來更新在資料訊務流量中的一間隙大小之一估計；以及至少部分根據在資料訊務流量中的該間隙大小之該經更新估計來使一資源從一關閉狀態變遷至一啟動狀態。
  16. 如申請專利範圍第15項之方法，其更包含下列步驟：至少部分根據在資料訊務流量中的該間隙大小之該先前估計來更新該誤差值。
  17. 如申請專利範圍第15項之方法，其中將一資源從一關閉狀態變遷至一啟動狀態之該步驟，包含下列步驟：使一介面從一關閉狀態變遷至一啟動狀態。
  18. 如申請專利範圍第15項之方法，其中將一資源從一關閉狀態變遷至一啟動狀態之該步驟，包含下列步驟：使一記憶體代理器從一關閉狀態變遷至一啟動狀態。
  19. 如申請專利範圍第15項之方法，其中將一資源從一關閉 狀態變遷至一啟動狀態之該步驟，包含下列步驟：使一處理器核心從一關閉狀態變遷至一啟動狀態。
  20. 一種資源系統，其包含：一用來控制一資源處於一啟動狀態或一關閉狀態之資源電力控制器，其中該資源電力控制器至少部分根據在資料訊務流量中的一間隙大小之一估計來試探性估計何時使該資源返回一啟動狀態；以及一與該資源電力控制器耦合之資源。
  21. 如申請專利範圍第20項之資源系統，其中該資源電力控制器包含：一延遲估計器電路；以及一計時器。
  22. 如申請專利範圍第21項之資源系統，其中該延遲估計器電路能夠估計在資料訊務流量中的該間隙大小。
  23. 如申請專利範圍第22項之資源系統，其中該延遲估計器電路包括：一誤差電路，其用以提供對應於在資料訊務流量中的該間隙大小之該估計的一誤差值。
  24. 如申請專利範圍第23項之資源系統，其中該延遲估計器電路更包括：一用以至少部分根據該誤差值來提供一速率值之速率電路。
  25. 如申請專利範圍第24項之資源系統，其中該延遲估計器電路更包括： 一用以至少部分根據該速率值來提供一延遲值之延遲電路。
  26. 如申請專利範圍第20項之資源系統，其中該資源是一介面電路。
  27. 如申請專利範圍第26項之資源系統，其中該介面電路是下列電路其中之一：一快取記憶體同調介面電路；一週邊構件介面快速(PCIE)電路；一完全緩衝雙直列記憶體模組(FB-DIMM)介面電路；以及一雙倍資料速率(DDR)介面電路。
  28. 如申請專利範圍第20項之資源系統，其中該資源包含一積體電路之核心邏輯組件。
  29. 如申請專利範圍第28項之資源系統，其中該資源是下列元件其中之一：一處理器核心；以及一記憶體代理器。
  30. 如申請專利範圍第20項之資源系統，其中該資源與該資源電力控制器位於相同積體電路上。
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