TWI410869B - 嵌入式系統與中斷處理方法 - Google Patents

嵌入式系統與中斷處理方法 Download PDF

Info

Publication number
TWI410869B
TWI410869B TW098131330A TW98131330A TWI410869B TW I410869 B TWI410869 B TW I410869B TW 098131330 A TW098131330 A TW 098131330A TW 98131330 A TW98131330 A TW 98131330A TW I410869 B TWI410869 B TW I410869B
Authority
TW
Taiwan
Prior art keywords
interrupt
service routine
branch instruction
processor
field
Prior art date
Application number
TW098131330A
Other languages
English (en)
Other versions
TW201013539A (en
Inventor
Tse Hong Wu
Liang Yun Wang
Original Assignee
Mediatek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mediatek Inc filed Critical Mediatek Inc
Publication of TW201013539A publication Critical patent/TW201013539A/zh
Application granted granted Critical
Publication of TWI410869B publication Critical patent/TWI410869B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Description

嵌入式系統與中斷處理方法
本發明係有關於一種微控制單元(micro control unit，MCU)，且特別有關於一種通過優先權控制處理中斷請求之嵌入式系統與中斷處理方法。
第1圖顯示一種傳統嵌入式系統(embedded system)，其中處理器110係可中斷(interruptible)以提供特定服務。對於舊式處理器晶片如8051或ARM7，僅有很少的埠(port)，如2個埠，能用於接收中斷請求(interruption request)。實踐中，按規格上述埠被稱為#IRQ與#FIQ。斷言(assert)至埠#IRQ或埠#FIQ之中斷請求可源於不同事件(event)，每一事件請求一個不同的服務常式(service routine)。多個事件可同時發生，且分別與埠#IRQ及#FIQ關聯之狀態暫存器(status register)102及104被提供以表徵每種事件之狀態。狀態暫存器102及104中R0 至Rn 之每一位元(或位元組)可表徵是否有特定事件在請求服務常式。當一事件發生時，狀態暫存器102或104被修改，中斷請求以觸發(trigger)之形式傳送至處理器110。根據事件之重要程度對其設定不同之優先權(priority)，通常事件之優先權等同於儲存其狀態之位元R0 至Rn 之位次(precedence)。
上述嵌入式系統更包含耦接於處理器110之中斷向量表(interruption vector table)120，中斷向量表120包含兩欄位(field)122與124，欄位122與124各儲存一分支指令(branch instruction)。例如，當中斷請求#INTa斷言至埠#IRQ，處理器110懸置(suspend)其當前作業以執行IRQ欄位122之分支指令。同樣地，當埠#FIQ接收到中斷請求#INTb，處理器110被中斷以執行FIQ欄位124之分支指令。分支指令通常係跟隨目的位址之跳越命令，作為程式發動器引導處理器110存取並執行記憶體裝置130之特定程式。如上所述，中斷請求可由不同事件斷言，故於相應服務常式執行前需要一種決定機制。確切而言，中斷向量表120中之分支指令引用之特定程式係為處理事件之優先權控制程式。優先權控制程式132及134，與多個服務常式136，可由韌體或作業系統提供並儲存於記憶體裝置130，其中，每一服務常式服務一事件。當埠#IRQ或#FIQ接收到中斷請求時，處理器110執行欄位122或124之相應分支指令以載入優先權控制程式132或134。藉由執行優先權控制程式，順序掃描記錄於狀態暫存器102及104之事件狀態以觸發相關服務常式136。
第2圖係傳統服務常式執行之流程圖。如圖所示，執行優先權控制程式以識別斷言中斷請求之源事件。實踐中，遞迴(recursively)掃描狀態暫存器102或104之位元R0 至Rn 。因為R0 至Rn 中之一位元表示一事件之狀態，若檢測出某一位元被斷言，載入相應之服務常式136以執行。於步驟200中，執行優先權控制程式以掃描狀態暫存器102或104。於步驟202中，掃描第一位元R0 ，判斷第一事件是否在請求第一服務常式。若是，處理步驟212，執行第一服務常式。若否，處理步驟204，掃描下一位元。當步驟212中第一服務常式之執行結束時，程序可進行至步驟204以掃描下一位元，或經由點線299返回至步驟202重新開始掃描。於步驟204中，同樣掃描第二位元R1 ，判斷第二事件是否在請求第二服務常式。因此若於第二位元R1 中檢測出正值(即第二事件在請求第二服務常式)，可於步驟214中執行第二服務常式。同樣，當步驟214結束時，可繼續掃描下一位元，亦可返回至步驟202重置掃描過程。重複掃描與執行至掃描完狀態暫存器102或104之所有位元。
類似地，於步驟206中，同樣掃描第n位元Rn ，判斷第n事件是否在請求第n服務常式。因此，若於第n位元Rn 中檢測出正值(即第n事件在請求第n服務常式)，可於步驟216中執行第n服務常式。
上述用於處理中斷請求之方法係為典型的基於軟體之實施。處理器110於埠#IRQ與#FIQ上分別執行由事件斷言之欄位122與124之分支指令，因此，處理器110執行優先權控制程式132與134以掃描狀態暫存器102與104。以上述方式即能找到並執行與源事件相應之服務常式。僅藉由於狀態暫存器102與104中之相應位元之位次簡單定義事件之優先權，且優先權策略可藉由重定義優先權控制程式132與134之不同掃描順序來靈活修改。因為基於軟體之實施耗費處理器之資源，故通常認為其效率不高。更進一步，當大量中斷請求同時斷言時，優先權較低之服務常式可能被無限延遲而引起不可確定之系統死鎖。因此需要對上述方法進行改進。
為解決以上技術問題，本發明提供了一種嵌入式系統與中斷處理方法。
本發明提供了一種嵌入式系統，接收多個中斷請求以觸發多個對應之服務常式，該嵌入式系統包含：記憶體裝置，包含儲存於不同項目位址之多個服務常式，該多個服務常式中之每一者關聯該多個中斷請求中之一者；處理器，耦接於該記憶體裝置，接收賦能信號，通過分支指令執行該多個服務常式中之一者；以及控制單元，耦接於該處理器，緩衝該多個中斷請求以排程對應該多個服務常式之執行；其中，當特定服務常式將執行時，該控制單元提供指向該特定服務常式之項目位址之特定分支指令，並斷言該賦能信號至該處理器，以使該處理器執行該特定分支指令以執行該特定服務常式。
本發明提供了一種中斷處理方法，接收多個中斷請求以觸發多個對應之服務常式，該中斷處理方法包含：提供記憶體裝置，用於儲存多個服務常式，該多個服務常式中之每一者關聯該多個中斷請求中之一者；緩衝該多個中斷請求；當特定服務常式將執行時，提供指向該特定服務常式之項目位址之分支指令；以及執行該分支指令以執行該特定服務常式。
本發明提供之嵌入式系統與中斷處理方法，藉由緩衝多個中斷請求以排程對應多個服務常式之執行，靈活配置每個中斷請求之優先權，可提高系統之整體效率。
以下描述是實施本發明的較佳預期模式。此描述僅是用於說明本發明原理之目的，並非作為本發明的限制。本發明之保護範圍當視後附之申請專利範圍所界定者為準。
第3圖顯示根據本發明之實施例之嵌入式系統。於此實施例中，作為代理(proxy)之控制單元300耦接於處理器110之輸入埠，以提供基於硬體之優先權控制。控制單元300可經由專屬埠(dedicated port)同時接收多個中斷請求#INT(#INT1，#INT2至#INTn)，其中，每個專屬埠皆關聯一事件。中斷請求#INT緩衝於控制單元300中以進行優先權配置(arrangement)。配置後，控制單元300經由埠#IRQ或#FIQ觸發處理器110執行相應服務常式。當選擇服務常式中之一特定服務常式執行時，控制單元300動態轉列(render)預定(destine)至該特定服務常式之特定分支指令，且斷言賦能信號#EN至處理器110以觸發處理器110執行特定分支指令，這樣一來，選定之中斷請求#INT對應之特定服務常式被執行。
於一實施例中，控制單元300包含排程器(scheduler)310，修飾器(modifier)320以及備用向量表(spare vector table)330。排程器310包含多個埠，每個埠接收不同之中斷請求#INT。每個接收到之中斷請求都由不同優先權因子動態程式化，故優先權之控制可十分靈活。埠可同時接收不同中斷請求#INT，且通過排程器310對相應的服務常式實時排程。只要排程器310中緩衝有任何未處理之中斷請求，則中斷請求中優先權最高的將被選出並處理。以下示例將解釋如何觸發與選定之中斷請求#INT對應之服務常式。
如上所述，當埠#IRQ或#FIQ接收到賦能信號#EN時，處理器110懸置當前作業以執行儲存於欄位122或124之分支指令，藉此進一步載入並執行次常式(subroutine)。根據嵌入式系統之固有設計，當賦能信號被斷言時，處理器110自動查找中斷向量表以執行分支指令。於一實施例中，控制單元300於賦能信號#EN觸發處理器110之前修改欄位122或124。為達此目的，控制單元300之修飾器320與備用向量表330協調工作。備用向量表330係由包含多個分支指令332(分支指令332a，分支指令332b，分支指令332c至分支指令332n)之備用空間構成，每個分支指令預定至記憶體裝置130中相應的服務常式。修飾器320係由排程器310控制之從屬電路，以執行欄位122及124之修飾。於控制單元300中，當關聯特定服務常式136之中斷請求#INT被排程為待處理器110處理時，排程器310發送選擇信號#SEL至修飾器320，以使修飾器320自備用向量表330複製預定至特定服務常式136之分支指令332至欄位122或124。之後，排程器310經由埠#IRQ或#FIQ發送賦能信號#EN至處理器110，以使處理器110執行欄位122或124中複製之分支指令。通過上述方法，處理器110存取並執行特定服務常式136，藉此跳過低效率之基於優先權控制程式之軟體，且對系統性能有顯著改善。
於本發明之另一實施例中，中斷向量表120可係為唯讀設備而禁止修改。此種情況下，控制單元300重映射(remap)欄位122或124，因此，處理器110可存取儲存於備用向量表330中預定至特定服務常式136之分支指令332。藉由韌體或作業系統之控制，將欄位122及124之項目位址(entry address)重映射至儲存分支指令332之備用向量表330。這樣一來，處理器110係自備用向量表330存取並載入分支指令332，而不是自欄位122或124存取並載入分支指令332。
於本發明之又一實施例中，當至少兩個將被處理器110處理之中斷請求#INT被排程時，排程器310首先用第一分支指令修飾IRQ欄位122並發送賦能信號#EN至埠#IRQ，以觸發處理器110處理相關常式。同時，當處理器110處理第一中斷請求時，排程器310用預定至第二服務常式之第二分支指令修飾FIQ欄位124。所述管線作業(pipelined operation)利用閒置部件(idle parts)以提高系統之整體效率。當第一服務常式終止時，排程器310接著向埠#FIQ發送賦能信號#EN以觸發第二服務常式之執行，同樣地，IRQ欄位122可被同時重用以儲存預定至下一服務常式之分支指令。
第3圖顯示之嵌入式系統具有反向相容性(backward compatibility)。排程器310可進一步包含與第1圖處理器110之埠#IRQ及#FIQ相同之埠#IRQ及#FIQ，以接受傳統中斷請求#INTa及#INTb。當接收到傳統中斷請求#INTa或#INTb時，用預定至優先權控制程式132及134之傳統分支指令修飾相應欄位122或124，這樣一來，處理器110以傳統方式運行，掃描如第2圖所示之狀態暫存器102或104。
第4圖係優先服務常式之執行之流程圖。帶有優先權控制之基於硬體之中斷處理方法實現於具有控制單元300之嵌入式系統中，概括如下。於步驟400中，控制單元300持續緩衝不同中斷請求。於步驟402中，判斷是否存在任何未處理之中斷請求。如果是，選取具有最高優先權之中斷請求進行處理，並且於步驟404中對中斷向量表120執行修飾或重映射操作。於步驟406中，於分支指令準備就緒後，控制單元300發送賦能信號#EN以觸發處理器110執行其他作業，即執行中斷向量表120之分支指令。當處理器110完成服務常式後，返回至步驟402。
上述實施例特別適合用於DVD記錄器，當將資料記錄至磁碟時，用於編碼之中斷請求是十分關鍵的。不同中斷請求於不同模態下可有不同的優先權，通過控制單元300，能靈活配置每個中斷請求之優先權。控制單元300可由簡單而低成本之邏輯電路實現，且其架構不限於第3圖所示之方塊圖。
上述之實施例僅用來例舉本發明之實施態樣，以及闡釋本發明之技術特徵，並非用來限制本發明之範疇。任何熟悉此技術者可輕易完成之改變或均等性之安排均屬於本發明所主張之範圍，本發明之權利範圍應以申請專利範圍為準。
102，104．．．狀態暫存器
110．．．處理器
120．．．中斷向量表
122．．．IRQ欄位
124．．．FIQ欄位
130．．．記憶體裝置
132，134．．．優先權控制程式
136．．．服務常式
299．．．點線
300．．．控制單元
310．．．排程器
320．．．修飾器
330．．．備用向量表
332．．．分支指令
332a，332b，332c…332n．．．分支指令
200～216，400～406．．．步驟
第1圖係顯示傳統之嵌入式系統。
第2圖係顯示傳統服務常式之執行之流程圖。
第3圖係顯示根據本發明之實施例之嵌入式系統。
第4圖係顯示優先服務常式之執行之流程圖。
102，104‧‧‧狀態暫存器
110‧‧‧處理器
120‧‧‧中斷向量表
122‧‧‧IRQ欄位
124‧‧‧FIQ欄位
130‧‧‧記憶體裝置
132，134‧‧‧優先權控制程式
136‧‧‧服務常式
300‧‧‧控制單元
310‧‧‧排程器
320‧‧‧修飾器
330‧‧‧備用向量表
332a，332b，332c…332n‧‧‧分支指令

Claims (11)

  1. 一種嵌入式系統，接收多個中斷請求以觸發對應之服務常式，該嵌入式系統包含：一記憶體裝置，包含儲存於不同項目位址之多個服務常式，該多個服務常式中之每一者關聯該多個中斷請求中之一者；一處理器，耦接於該記憶體裝置，接收一賦能信號，通過一分支指令執行該多個服務常式中之一者；耦接於該處理器之一中斷向量表，該中斷向量表包含儲存該分支指令之至少一欄位；以及一控制單元，耦接於該處理器，緩衝該多個中斷請求以排程對應該多個服務常式之執行；修飾該中斷向量表之該至少一欄位；其中，當一特定服務常式將執行時，該控制單元提供指向該特定服務常式之一項目位址之一特定分支指令，並斷言該賦能信號至該處理器，以使該處理器執行該特定分支指令以執行該特定服務常式，其中該特定分支指令儲存於已修飾之該至少一欄位中。
  2. 如申請專利範圍第1項所述之嵌入式系統，其中，該控制單元更包含一排程器，該排程器包含多個埠，該多個埠中之每一者接收一中斷請求；其中，已接收之該中斷請求之優先權係可程式化，且該排程器根據已接收之該中斷請求之優先權斷言該賦能信號以順序處理該多個已緩衝之中斷請求。
  3. 如申請專利範圍第1項所述之嵌入式系統，其中，該控制單元包含一備用向量表，用於儲存多個分支指令， 其中，該多個分支指令中之每一者預定至該記憶體裝置之一對應的服務常式。
  4. 如申請專利範圍第3項所述之嵌入式系統，其中，該控制單元更包含耦接於該備用向量表之一修飾器，該修飾器由一排程器控制；以及當該特定服務常式將執行時，該修飾器自該備用向量表複製預定至該特定服務常式之該特定分支指令至該中斷向量表之該至少一欄位，從而引導該處理器存取該特定服務常式。
  5. 如申請專利範圍第4項所述之嵌入式系統，其中，該處理器包含一第一埠與一第二埠，用於觸發該多個服務常式；該中斷向量表包含一第一欄位與一第二欄位，用於儲存該多個分支指令；當一第一中斷請求與一第二中斷請求被排程為待處理，且該第一中斷請求之優先權高於該第二中斷請求之優先權時，該排程器控制之該修飾器用預定至一第一服務常式之一第一分支指令修飾該第一欄位，並發送該賦能信號至該第一埠，以使該處理器執行該第一欄位中之該第一分支指令以執行該第一服務常式；當該處理器執行該第一服務常式時，該排程器控制之該修飾器同時用預定至一第二服務常式之一第二分支指令修飾該第二欄位；以及當該第一服務常式終止時，該排程器發送該賦能信號至該第二埠以觸發該第二服務常式之執行。
  6. 一種中斷處理方法，接收多個中斷請求以觸發多個對應之服務常式，該中斷處理方法包含：提供一記憶體裝置，用於儲存多個服務常式，該多個服務常式中之每一者關聯該多個中斷請求中之一者；接收一賦能信號以通過一分支指令執行該多個服務常式中之一者；提供包含儲存該分支指令之至少一欄位之一中斷向量表；緩衝該多個中斷請求；修飾該中斷向量表之該至少一欄位；當一特定服務常式將執行時，提供指向該特定服務常式之一項目位址之一分支指令；以及執行該分支指令以執行該特定服務常式；其中該分支指令儲存於已修飾之該至少一欄位中。
  7. 如申請專利範圍第6項所述之中斷處理方法，更包含：提供多個埠，該多個埠中之每一者接收一中斷請求，其中已接收之該中斷請求之優先權係可程式化；以及根據該中斷請求之優先權順序處理該多個已緩衝之中斷請求。
  8. 如申請專利範圍第6項所述之中斷處理方法，更包含：利用一處理器由該中斷向量表中載入該分支指令並執行該特定服務常式。
  9. 如申請專利範圍第8項所述之中斷處理方法，更包 含：提供一備用向量表，用於儲存多個分支指令，其中，該多個分支指令中之每一者預定至該記憶體裝置之一對應的服務常式。
  10. 如申請專利範圍第9項所述之中斷處理方法，更包含：當該特定服務常式將執行時，由該備用向量表複製預定至該特定服務常式之該分支指令至該中斷向量表之一欄位，從而根據該中斷向量表中之該分支指令，引導該處理器存取該特定服務常式。
  11. 如申請專利範圍第10項所述之中斷處理方法，其中：該處理器包含一第一埠與一第二埠，用於觸發該多個服務常式；該中斷向量表包含一第一欄位與一第二欄位，用於儲存該多個分支指令；以及該中斷處理方法更包含：當一第一中斷請求與一第二中斷請求被排程為待處理，且該第一中斷請求之優先權高於該第二中斷請求之優先權時，用預定至一第一服務常式之一第一分支指令修飾該第一欄位，並經由該第一埠觸發該處理器，以執行該第一欄位中之該第一分支指令並執行該第一服務常式；當該處理器執行該第一服務常式時，同時用預定至一第二服務常式之一第二分支指令修飾該第二欄位；以及當該第一服務常式終止時，發送該賦能信號至該第二埠以觸發該第二服務常式之執行。
TW098131330A 2008-09-25 2009-09-17 嵌入式系統與中斷處理方法 TWI410869B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/237,601 US7913017B2 (en) 2008-09-25 2008-09-25 Embedded system and interruption handling method

Publications (2)

Publication Number Publication Date
TW201013539A TW201013539A (en) 2010-04-01
TWI410869B true TWI410869B (zh) 2013-10-01

Family

ID=42038762

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098131330A TWI410869B (zh) 2008-09-25 2009-09-17 嵌入式系統與中斷處理方法

Country Status (3)

Country Link
US (1) US7913017B2 (zh)
CN (1) CN101685429A (zh)
TW (1) TWI410869B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8473662B2 (en) * 2009-12-18 2013-06-25 Electronics And Telecommunications Research Institute Interrupt-handling-mode determining method of embedded operating system kernel
US8819321B2 (en) * 2010-06-03 2014-08-26 Dell Products L.P. Systems and methods for providing instant-on functionality on an embedded controller
CN102759952B (zh) * 2011-04-29 2017-04-12 富泰华工业（深圳）有限公司 嵌入式系统
CN102833088B (zh) * 2011-06-17 2018-03-23 中兴通讯股份有限公司 一种中断处理方法及装置
CN103294544B (zh) * 2012-02-27 2016-08-17 展讯通信（上海）有限公司 嵌入式系统及其中断处理方法与装置
US8924615B2 (en) * 2012-10-26 2014-12-30 Arm Limited Communication of message signalled interrupts
US9396142B2 (en) 2014-06-10 2016-07-19 Oracle International Corporation Virtualizing input/output interrupts
US9507740B2 (en) 2014-06-10 2016-11-29 Oracle International Corporation Aggregation of interrupts using event queues
CN106445650B (zh) * 2015-08-05 2019-10-25 华为技术有限公司 一种中断处理方法、ioapic及计算机系统
CN106294231A (zh) * 2016-09-18 2017-01-04 深圳市博巨兴实业发展有限公司 一种基于精简8051 mcu的外部中断控制方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020016880A1 (en) * 2000-06-29 2002-02-07 Robin Bhagat Interrupt controller with preamble execution and disable control bit
TW482984B (en) * 1999-10-01 2002-04-11 Samsung Electronics Co Ltd Interrupt controller and method of accessing interrupts
US20030074508A1 (en) * 2001-10-12 2003-04-17 Uhler G. Michael Configurable prioritization of core generated interrupts
US6654839B1 (en) * 1999-03-23 2003-11-25 Seiko Epson Corporation Interrupt controller, asic, and electronic equipment

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5381552A (en) * 1993-04-26 1995-01-10 Ceridian Corporation Programmable system for prioritizing and collecting central processor unit interrupts
US20060064528A1 (en) * 2004-09-17 2006-03-23 Hewlett-Packard Development Company, L.P. Privileged resource access

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6654839B1 (en) * 1999-03-23 2003-11-25 Seiko Epson Corporation Interrupt controller, asic, and electronic equipment
TW482984B (en) * 1999-10-01 2002-04-11 Samsung Electronics Co Ltd Interrupt controller and method of accessing interrupts
US20020016880A1 (en) * 2000-06-29 2002-02-07 Robin Bhagat Interrupt controller with preamble execution and disable control bit
US20030074508A1 (en) * 2001-10-12 2003-04-17 Uhler G. Michael Configurable prioritization of core generated interrupts

Also Published As

Publication number Publication date
US7913017B2 (en) 2011-03-22
CN101685429A (zh) 2010-03-31
US20100077120A1 (en) 2010-03-25
TW201013539A (en) 2010-04-01

Similar Documents

Publication Publication Date Title
TWI410869B (zh) 嵌入式系統與中斷處理方法
JP4818918B2 (ja) マルチスレッド化されたマイクロプロセッサで並行命令ストリームを開始する命令
JP4553936B2 (ja) アウト・オブ・オーダーのｄｍａコマンドキューにおけるコマンド順序の設定に関する技術
US8695002B2 (en) Multi-threaded processors and multi-processor systems comprising shared resources
US6021458A (en) Method and apparatus for handling multiple level-triggered and edge-triggered interrupts
JP5668014B2 (ja) プロセッサにおけるタスクおよびデータ管理
US11740902B2 (en) Apparatus and method for configuring sets of interrupts
JP5473487B2 (ja) 高スレッド化ネットワーク・オン・ア・チップ・プロセッサにおけるスループットをユーザが損なうのを防止するためのセキュリティ方法
US8966490B2 (en) System, method and computer program product for scheduling a processing entity task by a scheduler in response to a peripheral task completion indicator
US20070294702A1 (en) Method and apparatus for implementing atomicity of memory operations in dynamic multi-streaming processors
JP2013519169A (ja) 割込みの仮想化
EP1344130A1 (en) Pre-stored vector interrupt handling system and method
JP4585647B2 (ja) パイプラインメモリシステムにおける複数のターゲットへの複数の未解決要求のサポート
KR100392326B1 (ko) 가상입/출력프로세서
US11573802B2 (en) User mode event handling
US7516311B2 (en) Deterministic microcontroller context arrangement
CN112559403B (zh) 一种处理器及其中的中断控制器
US7562207B2 (en) Deterministic microcontroller with context manager
JP2011070290A (ja) データプロセッサ
US8533696B1 (en) Methods and systems for allocating hardware resources to instances of software images
US11474861B1 (en) Methods and systems for managing asynchronous function calls
JPWO2009096161A1 (ja) プロセッサ性能解析装置、方法及びシミュレータ
JP2006195705A (ja) プロセッサ
CN112585584A (zh) 用于处理引起异常的事件的装置和方法
US20060168420A1 (en) Microcontroller cache memory