TWI398886B - 具有電容之導電結構 - Google Patents

Description

具有電容之導電結構

本發明係關於一種電容結構，尤指一種具有高度佈局靈活性(greater flexibility of layout design)之電容結構。

電容結構主要係由平行之電極板與設於電極板之間的絕緣層所構成，如美國專利第5,583,359號專利(US Patent No.5,583,359)所提供之電容結構。請參考第1圖，其繪示的是習知平板式電容結構10的導電電極之傾斜視角圖，且介電層未示於圖中。如第1圖所示，習知平板式電容結構10包含一第一層電容圖案16、一第二層電容圖案19、一第三層電容圖案24與一第四層電容圖案28。

第一、第二、第三與第四層電容圖案16、19、24與28各具有一主要導電板56、60、64與68、一護環57、61、65與69，以及一導電條75。在相鄰的電容圖案之間分別設置有一組導電插塞70、72和74，各導電層的導電部分可藉由導電條75與導電插塞70、72、74互相連接，使間隔的電容圖案連結到相同的電位。其中，主要導電板56、64、護環57、65、第二層電容圖案19之導電條75，以及其間之導電插塞70、74可構成習知平板式電容結構10的第一電極，而主要導電板60、68、護環61、69、第三層電容圖案24之導電條75，以及其間之導電插塞72可構成習知平板式電容結構10的第二電極。

習知平板式電容結構10相當於數個等效的平行電容器，其電容值係由各電容圖案的主要導電板的重疊區域所決定。由於習知平板式電容結構10之電容介電層與多層主要導電板之間係利用水平排列方式向上堆疊，因而必須佔用相當大的面積來產生所需的電容值，如此一來將大幅增加電容結構的面積，而導致積體電路之積集度降低。

本發明之目的之一在於提供一種電容結構，以提升積體電路之佈局靈活性。

為達上述目的，本發明提供一種導電結構。上述導電結構包含有一電容結構之一第一電極、電容結構之一第二電極，以及至少一訊號線(signal line)。上述第一電極與第二電極定義出一電容空間，其中第一電極與第二電極分別電連接至一第一電位與一第二電位。訊號線位於電容空間之內，穿過電容空間。

為讓本發明之上述目的、特徵、和優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。

請參考第2圖至第5圖，第2圖為本發明第一較佳實施例導電結構300之部分結構外觀示意圖，第3圖至第4圖為第一較佳實施例電容結構之佈局示意圖，而第5圖為前述電容結構的連續缺口之示意圖，其中相同的元件或部位沿用相同的符號來表示。需注意的是圖式僅以說明為目的，並未依照原尺寸作圖。此外，為了清楚顯示出本發明之導電結構，電容介電層並未明示於圖式中。如第2圖所示，導電結構300為一個複合層結構，包含一電容結構與至少一訊號線306，且電容結構包含一第一電極302與一第二電極304。上述第一電極302與第二電極304所佔據的空間可共同定義出一個連續的電容空間308。電容空間308大致上係為一立方體，其中僅包含單一個(single)電容結構。第一電極302與第二電極304分別電連接至一第一電位與一第二電位。訊號線306則可穿過電容空間308。

如第3圖所示，電容結構包含有一個位於上層之第一導電層310，其包含有複數個第一主要導電條312、複數個第二主要導電條314、至少一第一次要導電條316與至少一第二次要導電條318。其中，為了清楚地顯示出電容結構的佈局配置，這裡的訊號線306並未繪示於第3圖中各第一主要導電條312與各第二主要導電條314皆平行於一第一方向319，且第一主要導電條312與第二主要導電條314係沿著一第二方向321輪流交替地排列，其中第一方向319、第二方向321與第一導電層310的法線方向三者大致上彼此垂直，但不限於此。第一次要導電條316可垂直正交於各第一主要導電條312，且各第一主要導電條312可透過第一次要導電條316而彼此電連接，並電連接至第一電位。同樣地，第二次要導電條318垂直正交於各第二主要導電條314，且各第二主要導電條314也可透過第二次要導電條318而彼此電連接，並電連接至第二電位。

如第4圖所示，電容結構另包含有一第二導電層330，第一導電層310與第二導電層330之間利用複數個導電插塞320作為電連接。第二導電層330包含有複數個第一主要導電條312與複數個第二主要導電條314。於其他實施例中，第二導電層330亦可包含有訊號線，且導電插塞之數目亦可作適當增減。

本實施例位於第一導電層310中之第一主要導電條312、第二主要導電條314，與位於第二導電層330中之第一主要導電條312、第二主要導電條314具有類似之佈局圖案，而其不同之處在於第二導電層330與第一導電層310係採錯位方式排列。更精確地說，第二導電層330之佈設位置相對於第一導電層310之佈設位置於第一方向319上具有一偏移值，藉此第二導電層330之一第一主要導電條312可同時位於第一導電層310之二個第一主要導電條312的正下方，並利用設於其中之導電插塞320電性連接，而第一導電層310之一第一主要導電條312亦可同時位於第二導電層330之二個第一主要導電條312的正上方，並利用設於其中之導電插塞320電性連接。

如第5圖所示，第一導電層310與第二導電層330之第一主要導電條312利用導電插塞320而連接成至少一鋸齒狀結構340，第一導電層310與第二導電層330之第二主要導電條314亦利用導電插塞320而電連接成至少另一鋸齒狀結構(圖未示)，這些鋸齒狀結構的垛口(crenel)可形成複數個無電極的連續缺口(continuous gap)344。換句話說，連續缺口344包含有相鄰的第一主要導電條312彼此間所構成之區域與相鄰的第二主要導電條314彼此間所構成之區域，且連續缺口344不包含第一主要導電條312與第二主要導電條314。各連續缺口344皆可貫穿電容空間308，供積體電路的訊號線306穿過，作為訊號連接與傳送之用。舉例來說，請同時對照第2圖與第5圖，訊號線306可以沿著連續缺口344的方向排列而設置於連續缺口344中，並且穿過連續缺口344的兩端。

由上述可知，本發明之第一電極302或第二電極304均可以跨越並且繞過訊號線306而設置。如此一來，訊號線306可以直接穿過電容空間308而延伸，作為各種訊號傳輸之用，而不必從龐大的電容結構外側繞道而過，不但可有效提升訊號的傳輸速度，更可以提高積體電路的佈局靈活性與空間利用性。此外，由於本發明電容結構以多個串聯的導電條與導電插塞形成電容電極，取代習知平板式電容結構的大面積電極平板，因此本發明還可有效地減少積體電路的結構應力。

請參考第6圖至第8圖，第6圖為本發明第二較佳實施例導電結構400之外觀示意圖，第7圖為第二較佳實施例之第三導電層350的佈局示意圖，而第8圖為第二較佳實施例的連續缺口之示意圖，其中本實施例係以一由三層導電層與二層插塞層所構成之導電結構為例進行說明。如第6圖所示，導電結構400與導電結構300主要不同之處在於導電結構400另包含一第三導電層350。如第7圖所示，第三導電層350的第一、第二主要導電條312、314佈局大致上可與第一導電層310的第一、第二主要導電條312、314佈局相同，並位於第一導電層310佈局圖案的對應正下方。根據第8圖可知，連續缺口344包含有相鄰的第一主要導電條312彼此間所構成之區域與相鄰的第二主要導電條314彼此間所構成之區域。

本發明特徵之一在於電容電極可以跨越並且繞過積體電路的其他元件而設置，使電容空間308中可同時容納電容與電容以外的積體電路元件。因此，前述導電條亦可為其他形狀的導電塊，例如正立方體。

請參考第9圖至第11圖，第9圖為本發明第三較佳實施例導電結構500之外觀示意圖，第10圖為第三較佳實施例之第四導電層430的佈局示意圖，而第11圖為第三較佳實施例的連續缺口之示意圖。如第9圖所示，導電結構500由上而下依序包含有一第一導電層410、一第二導電層430與一第三導電層450。其中，第一及第三導電層410、450的導電條佈局、導電圖案分別可與第一實施例之第一與第二導電層310、330相同。

如第9圖與第10圖所示，本實施例之第四導電層430另包含有複數個第一與第二導電塊372、374。各第一與第二導電塊372、374分別設置於第一與第二主要導電條312、314下方。如第11圖所示，連續缺口344包含有相鄰的第一主要導電條312彼此間所構成之區域、相鄰的第一導電塊372彼此間所構成之區域、相鄰的第二主要導電條314彼此間所構成之區域，以及相鄰的第二導電塊374彼此間所構成之區域。

此外，導電結構的周圍也可以包含有更多電連接的導電條或導電塊，以增加電容值，或是增加導電結構的穩定性。請參考第12圖，其繪示的是本發明第四較佳實施例導電結構600之部分結構外觀示意圖。如第12圖所示，第四實施例與第二實施例主要不同之處在於，導電結構600包含有多個第一次要導電條316與多個第二次要導電條318。

綜上所述，本發明電容結構具有高電容值，同時可有效地減少積體電路的結構應力，提升積體電路之高度佈局靈活性與空間利用性。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10．．．平板式電容結構

16．．．第一層電容圖案

19．．．第二層電容圖案

24．．．第三層電容圖案

28．．．第四層電容圖案

56．．．主要導電板

57．．．護環

60．．．主要導電板

61．．．護環

64．．．主要導電板

65．．．護環

68．．．主要導電板

69．．．護環

70．．．導電插塞

72．．．導電插塞

74．．．導電插塞

75．．．導電條

300．．．導電結構

302．．．第一電極

304．．．第二電極

306．．．訊號線

308．．．電容空間

310．．．第一導電層

312．．．第一主要導電條

314．．．第二主要導電

316．．．第一次要導電條

318．．．第二次要導電條

319．．．第一方向

320．．．導電插塞

321．．．第二方向

330．．．第二導電層

340．．．鋸齒狀結構

344．．．連續缺口

350．．．第三導電層

360．．．導電插塞

370．．．第四導電層

372．．．第一導電塊

374．．．第二導電塊

400．．．導電結構

410．．．第一導電層

430．．．第二導電層

450．．．第三導電層

500．．．導電結構

600．．．導電結構

第1圖繪示的是習知平板式電容結構的導電電極之傾斜視角圖。

第2圖為本發明第一較佳實施例導電結構之部分結構外觀示意圖。

第3圖至第4圖為本發明第一較佳實施例電容結構之佈局示意圖。

第5圖為本發明第一較佳實施例電容結構的連續缺口之示意圖。

第6圖為本發明第二較佳實施例導電結構之部分結構外觀示意圖。

第7圖為本發明第二較佳實施例電容結構之第三導電層的佈局示意圖。

第8圖為本發明第二較佳實施例電容結構的連續缺口之示意圖。

第9圖為本發明第三較佳實施例導電結構之部分結構外觀示意圖。

第10圖為本發明第三較佳實施例電容結構之第四導電層的佈局示意圖。

第11圖為本發明第三較佳實施例電容結構的連續缺口之示意圖。

第12圖繪示的是本發明第四較佳實施例導電結構之部分結構外觀示意圖。

300．．．導電結構

302．．．第一電極

304．．．第二電極

306．．．訊號線

308．．．電容空間

310．．．第一導電層

330．．．第二導電層

Claims (16)

1. 一種導電結構，包含有：一電容結構，該電容結構包含有一第一電極與一第二電極，藉以定義出一電容空間，該第一電極與該第二電極分別電連接至一第一電位與一第二電位；以及位於該電容空間內之至少一訊號線(signal line)，該訊號線穿過該電容空間。
2. 如申請專利範圍第1項所述之導電結構，其中該電容空間係為一立方體，且該電容空間內僅包含單一個(single)該電容結構。
3. 如申請專利範圍第1項所述之導電結構，其中該第一電極包含有複數個第一主要導電條與複數個第一插塞，該等第一主要導電條與該等第一插塞皆電連接至該第一電位，且該訊號線穿過該等第一主要導電條彼此間所構成之區域(through a space confined in between the first major conductive bars)。
4. 如申請專利範圍第3項所述之導電結構，其中該第二電極包含有複數個第二主要導電條與複數個第二插塞，該等第二主要導電條與該等第二插塞皆電連接至該第二電位，且該訊號線穿過該等第二主要導電條彼此間所構成之區域。
5. 如申請專利範圍第4項所述之導電結構，其中該電容結構包含有至少一個連續缺口(continuous gap)，該連續缺口包含有相鄰的該等第一主要導電條彼此間所構成之區域與相鄰的該等第二主要導電條彼此間所構成之區域，該訊號線係穿過該連續缺口。
6. 如申請專利範圍第5項所述之導電結構，其中該導電結構包含有一個複合層結構，且該複合層結構包含有至少一上層與至少一下層。
7. 如申請專利範圍第6項所述之導電結構，其中至少二該第一主要導電條係位於該上層中，而至少一該第一主要導電條係位於該下層中，位於該上層之該二第一主要導電條係分別設置於該連續缺口之相對二側，且位於該下層之該第一主要導電條係設置於該上層之該二第一主要導電條與該連續缺口之正下方。
8. 如申請專利範圍第5項所述之導電結構，其中該導電結構包含有一個複合層結構，且該複合層結構包含有至少一上層、至少一中層與至少一下層。
9. 如申請專利範圍第8項所述之導電結構，其中至少一該第一主要導電條係位於該上層中，至少二該第一主要導電條係位於該中層中，而至少一該第一主要導電條係位於該下層中。
10. 如申請專利範圍第9項所述之導電結構，其中位於該中層之該二第一主要導電條係分別設置於該連續缺口之相對二側，且位於該下層之該第一主要導電條與位於該上層之該第一主要導電條係分別設置於該連續缺口之正下方與正上方。
11. 如申請專利範圍第8項所述之導電結構，其中該第一電極另包含有複數個第一導電塊，且該等第一導電塊皆電連接至該第一電位。
12. 如申請專利範圍第11項所述之導電結構，其中至少二該第一主要導電條係位於該上層中，至少二該第一導電塊係位於該中層中，而至少一該第一主要導電條係位於該下層中。
13. 如申請專利範圍第12項所述之導電結構，其中位於該上層之該二第一主要導電條係分別設置於該連續缺口之相對二側，位於該中層之該二第一導電塊亦分別設置於該連續缺口之相對二側，而位於該下層之該第一主要導電條係設置於該中層之該二第一導電塊與該連續缺口之正下方。
14. 如申請專利範圍第6項所述之導電結構，其中各該第一主要導電條與各該第二主要導電條皆平行於一第一方向，且該等第一主要導電條與該等第二主要導電條係沿著一第二方向輪流交替地排列。
15. 如申請專利範圍第14項所述之導電結構，其中位於該上層中之該等第一主要導電條與位於該下層中之該等第一主要導電條彼此呈錯位排列(stagger)。
16. 如申請專利範圍第5項所述之導電結構，其中該第一電極另包含有至少一第一次要導電條，該第一次要導電條垂直正交於該等第一主要導電條，且該等第一主要導電條係透過該第一次要導電條而彼此電連接。