TWI398656B - 用於驗證一中央處理器之裝置及其方法 - Google Patents

Description

用於驗證一中央處理器之裝置及其方法

本發明係關於一種用於驗證一中央處理器之裝置及其方法。更具體而言，本發明之裝置及其方法係透過使一中央處理器重覆執行一參考硬體驗證程式以產生一良好紀錄及一故障記錄，並透過比較該良好紀錄及該故障記錄偵測出該中央處理器之缺陷。

由於科技的進步，電腦已成為人們日常生活中不可或缺的工具。中央處理器為電腦的主要核心，其品質直接影響電腦執行作業系統的效能。此外，隨著作業系統程式的多樣化，中央處理器則必須設計使其能夠執行各種作業系統程式，並達到效能最佳化，進而增加其市場價值。

一般而言，為使中央處理器能正常執行一作業系統程式，業者通常會採用昂貴的硬體設施並藉由硬體設施直接存取中央處理器，來偵測中央處理器是否存在的缺陷。因此，擁有越昂貴的硬體的廠商，即可以越有效地偵測出中央處理器的缺陷，進而擁有較高的機會設計出高效能及高穩定度的中央處理器。如此一來，昂貴的硬體所需的成本不但會直接反應在中央處理器於市場販賣的價格，且中央處理器的市場也易被少數幾家大型企業廠商給壟斷。

此外，由於作業系統程式是由龐大且複雜的程式集組成，因此無法像一般小型客製化的驗證硬體錯誤程式可於電子設計自動化(electronic design automation,EDA)工具中模擬並偵錯。藉此，如何在作業系統程式複雜且龐大情況下，僅針對中央處理器執行作業系統程式中部份程式發生錯誤的地方，將其置於EDA工具中模擬以解決中央處理器除錯問題就顯得相當重要。

综上所述，如何以有效地且經濟地的方式偵測出中央處理器的缺陷，降低其所需之複雜度，進而達到成本最小化，為該領域之業者亟需解決之問題。

鑑於先前技術所面臨的問題，本發明之一目的係為提供一種用於驗證一中央處理器之裝置及其方法。該裝置透過使一中央處理器重覆執行一參考硬體驗證程式(例如：一作業系統程式)以產生一良好紀錄及一故障記錄，並透過比較該良好紀錄及該故障記錄決定一故障範圍，進而根據該故障範圍找出該中央處理器之缺陷。如此一來，本發明之裝置及其方法，可透過低複雜度且有效率的方法先初步決定一中央處理器之一故障範圍，然後從該故障範圍找出該中央處理器之缺陷，進而減少偵測出該中央處理器之缺陷所需花費的時間及成本。

為達上述目的，本發明之裝置包含一接收介面及一處理器。該裝置與該中央處理器電性連接。該接收介面於該中央處理器於一第一時間區間執行一參考硬體驗證程式時，自該中央處理器接收一第一資料串流，以及於該中央處理器於一第二時間區間執行該參考硬體驗證程式時，自該中央處理器接收一第二資料串流。該處理器將該第一資料串流設定為一良好記錄以及將該第二資料串流設定為一故障記錄。該處理器藉由比較該良好記錄及該故障記錄，決定該故障記錄之一區段為一故障範圍，並根據該故障範圍決定該中央處理器之一缺陷。

此外，本發明更揭露一適用於該裝置之方法，該方法包括下列步驟：(a)使該接收介面於該中央處理器於一第一時間區間執行一參考硬體驗證程式時，自該中央處理器接收一第一資料串流；(b)使該處理器將該第一資料串流設定為一良好記錄；(c)使該接收介面於該中央處理器於一第二時間區間執行該參考硬體驗證程式時，自該中央處理器接收一第二資料串流；(d)使該處理器將該第二資料串流設定為一故障記錄；(e)使該處理器藉由比較該良好記錄及該故障記錄，決定該故障記錄之一區段為一故障範圍；以及(f)使該處理器根據該故障範圍決定該中央處理器之一缺陷。

在參閱圖式及隨後描述之實施方式後，此技術領域具有通常知識者便可瞭解本發明之其他目的，以及本發明之技術手段及實施態樣。

本發明係提供一種用於驗證一中央處理器之裝置及其方法。本發明之裝置及其方法係使一中央處理器重覆執行一參考硬體驗證程式以產生一良好紀錄及一故障記錄，並透過比較該良好紀錄及該故障記錄決定一故障範圍，再據以找出該中央處理器之缺陷。以下之實施例係用以舉例說明本發明之技術內容，並非用以限制本發明之範圍。需說明者，以下實施例及圖式中，與本發明無關之元件已省略而未繪示，且圖式中各元件間之尺寸關係僅為求容易瞭解，非用以限制實際比例。

如第1圖所示，其係為本發明之一驗證平台1。驗證平台1包含一用以驗證中央處理器之裝置11(以下簡稱驗證裝置11)、一中央處理器13、一動態隨機存取記憶體(DRAM)15、一硬碟17、一儲存裝置19以及一工作站21。驗證裝置11與中央處理器13電性連接。一參考硬體驗證程式係儲存於硬碟17。中央處理器13電性連接至動態隨機存取記憶體15及硬碟17，且為一場可編程輯閘陣列(Field-Programmable Gate Arrays,FPGA)之環境。驗證裝置11包含一處理器11a、一接收介面11b、一轉存記憶體11c以及一傳送介面11d。儲存裝置19可為一硬碟、一可重寫光碟、一隨身碟或其他具有儲存功能之裝置，但不限於此。

中央處理器13包含一處理核心(CPU core)13a、一快取記憶體(Cache)13b、一記憶體管理單元(Memory Management Unit,MMU)13c、一指令(code)介面13d、一程式計數器(program counter)介面13e、一儲存(store)介面13f、一載入(load)介面13g以及一聯合測試工作組(joint test action group；JTAG)介面13i。工作站21係為執行一電子設計自動化工具(electronic design automation,EDA)之環境，且包含一處理器21a、一接收介面21h以及一聯合測試工作組介面21i。

處理核心23a會將參考硬體驗證程式載入快取記憶體13b及動態隨機存取記憶體15中，以便執行參考硬體驗證程式。於處理核心13a執行參考硬體驗證程式時，記憶體管理單元13c會記錄參考硬體驗證程式於快取記憶體13b及動態隨機存取記憶體15及硬碟17之位址映射關係。此外，處理核心23a透過程式計數器介面23d將指令位置資訊記錄至計數暫存器。處理核心23a根據指令介面23e所傳來之指令位址資訊，自快取記憶體23b讀取指令資訊。處理核心23a透過儲存介面23f，將運算後之資料寫入快取記憶體23b，或透過載入介面13g自快取記憶體23b讀取所需運算之資料。由於程式計數器介面23d、指令介面23e、儲存介面23f及載入介面23g的細部運作皆為習知技術，非本發明所需闡述之技術特徵，故在此不加以贅述。

驗證裝置11之接收介面11b係與中央處理器13之指令介面13d、程式計數器介面13e、一儲存介面13f以及一載入介面13g呈電性連接，例如第1圖所示之連接方式。中央處理器13於不同時間區間執行參考硬體驗證程式時，中央處理器13可為不同版本之設計，且驗證裝置11可透過接收介面11b自指令介面13d、程式計數器介面13e、一儲存介面13f以及一載入介面13g接收因處理核心13a執行參考硬體驗證程式所產生之複數資料串流，並根據該資料串流偵測出因中央處理器13本身硬體設計不良所產生的缺陷。於本實例中，參考硬體驗證程式係可為一作業系統程式(例如Linux作業系統及Microsoft作業系統)，然而於其他實施例中參考硬體驗證程式亦可為其他龐大且複雜的程式。

本發明之驗證平台1係用以驗證出中央處理器13之缺陷。中央處理器13於一第一時間區間執行參考硬體驗證程式時，驗證裝置11之接收介面11b會自中央處理器13接收一第一資料串流；中央處理器13於一第二時間區間執行參考硬體驗證程式時，驗證裝置11之接收介面11b會自中央處理器13接收一第二資料串流。之後，驗證裝置11之處理器11a會將第一資料串流設定為一良好記錄、將第二資料串流設定為一故障記錄、藉由比較良好記錄及故障記錄，決定故障記錄之一區段為一故障範圍以及根據故障範圍決定中央處理器13之一缺陷。

進一步言，當欲測試中央處理器13之不同缺陷種類時，驗證裝置11之接收介面11b會自中央處理器13之不同介面接收不同種類的第一及第二資料串流。本發明之驗證平台1可特別用以驗證出中央處理器13於記憶體資料存取上之缺陷，以及於管線(pipeline)結構上的運算及傳輸之缺陷。然而，需特別注意者，本發明之驗證平台1亦可用於驗證出中央處理器13於其他結構上之缺陷，相信此技術領域具有通常知識者係可輕易經由本說明書後續描述之實施例理解驗證平台1用於驗證中央處理器於其他結構上之缺陷之實施態樣，故隨後不再加以贅述。

本發明之第一實施例係描述驗證平台1用以驗證出中央處理器13於記憶體資料存取上之缺陷。於本實施例中，參考硬體驗證程式可為一完整的作業系統程式，或者為一龐大且複雜的驗證程式，其包含各種作業系統中命令中央處理器13存取快取記憶體13b的指令，以及命令中央處理器13透過記憶體管理單元13c自動態隨機存取記憶體15或硬碟17讀取資料至存取快取記憶體13b的指令。以下進一步說明驗證裝置11驗證中央處理器13之細節。

當該中央處理器於一第一時間區間執行該參考硬體驗證程式時，驗證裝置1之接收介面11b會自指令介面13d接收一第一資料串流所包含之一第一指令資料串流102d。接著，處理器11a會先將第一指令資料串流102d存入儲存裝置19中。處理器11a於處理核心13a執行完該參考硬體驗證程式後，判斷中央處理器13是否因執行該參考硬體驗證程式而產生一錯誤訊息。假設中央處理器13於第一時間區間執行此參考硬體驗證程式時並未產生錯誤訊息，則處理器11a會將第一指令資料串流102d設定為一良好記錄。

當該中央處理器於一第二時間區間執行該參考硬體驗證程式時，驗證裝置1之接收介面11b會自指令介面13d接收一第二資料串流所包含之一第二指令資料串流104d。接著，處理器11a會先將第二指令資料串流104d存入儲存裝置19中。處理器11a於處理核心13a執行參考硬體驗證程式期間，判斷中央處理器13是否因執行該參考硬體驗證程式而產生一錯誤訊息。假設中央處理器13於第二時間區間執行此參考硬體驗證程式時產生錯誤訊息，則處理器11a將第二指令資料串流104d設定為一故障記錄。由於，中央處理器13可能因本身硬體設計不良無法完整執行參考硬體驗證程式，而中斷執行參考硬體驗證程式，因此處理器11a可於中央處理器13中斷執行參考硬體驗證程式後，立即該判斷該錯誤訊息之產生。換言之，處理器11a可於中央處理器13中斷執行參考硬體驗證程式後或完整執行參考硬體驗證程式後，判斷中央處理器13是否因執行該參考硬體驗證程式而產生錯誤訊息。再者，在本實施例中，良好記錄係代表一正確工作記錄，而故障記錄係代表一問題工作記錄。須說明者，第一時間區間及第二時間區間之「第一」及「第二」僅用以表示二者為不同的時間區間，並非用以表示二者之先後關係。

之後，處理器11a自儲存裝置19讀取該良好記錄及該故障記錄，並將代表故障記錄之第二指令資料串流104d與代表良好記錄之第一指令資料串流102d進行比對，並決定第二指令資料串流104d與第一指令資料串流102d不同之一區段為一故障範圍。進一步言，由於第一指令資料串流102d及第二指令資料串流104d各自包含複數個指令資料，因此處理器11a所採取之比對方式為依序比對。另外，處理器11a係將第一指令資料串流102d與第二指令資料串流104d間具差異之區段視為故障範圍。接著，處理器11a即根據該故障範圍，決定該參考硬體驗證程式之一候選指令範圍，該候選指令範圍之複數指令係用以存取該硬碟17之複數線性位址。

確定該故障範圍後，當處理核心13a於一第三時間區間再次(以下稱第三次)執行該參考硬體驗證程式時，處理核心13a會再次將參考硬體驗證程式載入動態隨機存取記憶體15及快取記憶體13b中，以便執行參考硬體驗證程式。於處理核心13a執行參考硬體驗證程式時，記憶體管理單元13c會記錄參考硬體驗證程式於快取記憶體13b及動態隨機存取記憶體15及硬碟17之位址映射關係。同時，接收介面11b會自指令介面13d接收硬碟17之該等線性位址所儲存之該等資料，而轉存記憶體11c更自接收介面11b接收並儲存該等資料。

隨後，處理器11a於處理核心13a再次執行該等指令其中之一而存取一候選線性位址時，即自快取記憶體13b擷取該候選線性位址所對應之該資料之一第一預設部分，作為一第一資料，其中該候選線性位址係為該等線性位址其中之一。然後，處理器11a自轉存記憶體11c擷取該候選線性位址所對應之該資料之一第二預設部分，作為一第二資料。

前述之第一預設部份及第二預設部份必須相同。舉例而言，當第一預設部份為儲存於快取記憶體13b之該線性位址所對應之該資料之全部時，第二預設部份為轉存記憶體11c內之該線性位址所對應之該資料106之全部。再舉例而言，第一預設部份可為儲存於快取記憶體13b內之該線性位址所對應之資料之複數個位元，以及第二預設部份可為儲存於轉存記憶體11c內之該線性位址所對應之資料之複數個位元，且第一預設部份及第二部份所界定之位元數目及位元位置係相同，例如256位元中的最低有效位元(least significant bit,LSB)或最高有效位元(most significant bit,MSB)。

接著，處理器11a判斷該第一資料及該第二資料是否相同。假設判斷之結果為第一資料及第二資料不同，處理器11a便判斷用以存取該候選線性位址之該指令與中央處理器13之該缺陷相關。隨後，接收介面11b於處理核心13a於一第四時間區間執行該參考硬體驗證程式至該候選指令範圍時，分別自指令介面13d、程式計數器介面13e、儲存介面13f以及載入介面13g接收一區間指令資料串流106d、一區間計數資料串流106e、一區間儲存資料串流106f以及一區間載入資料串流106g。此外，工作站21亦於該處理核心13a於該第四時間區間執行該參考硬體驗證程式至該候選指令範圍時，透過其聯合測試工作組介面21i自中央處理器13之聯合測試工作組介面13i接收處理核心之一工作狀態108(亦即處理核心13a之狀態及其暫存器之狀態)。

隨後，處理器11a將區間指令資料串流106d、區間計數資料串流106e、區間儲存資料串流10f以及區間載入資料串流106g轉換為一工作站可讀取之一問題區間記錄110，並透過傳送介面11d將問題區間記錄110傳送至工作站21。工作站21透過其接收介面21h接收問題區間記錄110後，即根據工作狀態108及問題區間記錄110，模擬該中央處理器13於該故障範圍之運作狀態，以決定中央處理器13之缺陷。

由上述說明可知，藉由比對快取記憶體13b及轉存記憶體11c內所儲存之資料，即能確認故障範圍與驗證中央處理器13之記憶體管理單元13c之缺陷相關，再透過工作站21模擬中央處理器13於該故障範圍之運作狀態，即可切確地找出記憶體管理單元13c之缺陷。

本發明之第二實施例係描述驗證平台1用以驗證出中央處理器13於管線(pipeline)結構上的運算及傳輸之缺陷。不同於第一實施例，本實施例中於處理核心執行該參考硬體驗證程式時，接收介面11b係自程式計數器介面13e讀取資料串流作為良好記錄及故障記錄。類似地，於第二實施例中，參考硬體驗證程式可為一完整的作業系統程式，或者為一龐大且複雜的驗證程式，其包含各種作業系統中於管線結構上的運算及傳輸之程式指令。

詳細而言，於處理核心13a於一第一時間區間執行該參考硬體驗證程式時，接收介面11b自程式計數器介面13e接收第一資料串流所包含之一第一計數資料串流102e。接著，處理器11a將第一計數資料串流102e儲存至儲存裝置19。處理器11a於中央處理器13執行完參考硬體驗證程式後，判斷中央處理器13於第一時間區間執行參考硬體驗證程式時是否曾產生一錯誤訊息。假設處理器11a判斷中央處理器13於第一時間區間內未因執行參考硬體驗證程式而產生錯誤訊息，會將第一計數資料串流102e設定為一良好記錄。

另一方面，處理核心13a於一第二時間區間執行參考硬體驗證程式時，接收介面11b會自程式計數器介面13e接收一第二計數資料串流104e。接著，處理器11a將第二計數資料串流104e儲存至儲存裝置19。同樣的，處理器11a判斷中央處理器13於第二時間區間執行參考硬體驗證程式時，是否曾產生一錯誤訊息。假設處理器11a判斷中央處理器13於第二時間區間內因執行參考硬體驗證程式而產生錯誤訊息，處理器11a會將第二計數資料串流104e設定為一故障記錄。須說明者，此處所述之第一時間區間及第二時間區間之「第一」及「第二」僅用以表示二者為不同的時間區間，並非用以表示二者之先後關係。

之後，處理器11a自儲存裝置19讀取該良好記錄及該故障記錄，並將代表故障記錄之第二計數資料串流104e與代表良好記錄之第一計數資料串流102e進行比對。進一步言，由於第一計數資料串流102e及第二計數資料串流104e各自包含複數個計數資料，因此處理器11a所採取之比對方式為依序比對。處理器11a係決定第二計數資料串流104e與第一計數資料串流102e不同之一區段為一故障範圍，亦即，處理器11a係將第一計數資料串流102e與第二計數資料串流102e間具差異之區段視為故障範圍。

之後，處理器11a根據該故障範圍，決定此參考硬體驗證程式之一候選指令範圍。此候選指令範圍係與管線結構上的運算及傳輸相關。隨後，於處理核心13a於一第三時間區間執行該參考硬體驗證程式至該候選指令範圍時，接收介面11b分別自指令介面13d、計數器介面13e、儲存介面13f以及載入介面13g接收一區間計數資料串流106d、一區間指令資料串流106e、一區間儲存資料串流106f以及一區間載入資料串流106g。此外，工作站21亦於該處理核心13a於該第三時間區間執行該參考硬體驗證程式至該候選指令範圍時，透過其聯合測試工作組介面21i自中央處理器13之聯合測試工作組介面13i接收處理核心之一工作狀態108(亦即處理核心13a之狀態及其暫存器之狀態)。

隨後，處理器11a將該區間指令資料串流、該區間計數資料串流、該區間儲存資料串流以及該區間載入資料串流轉換為一工作站可讀取之一問題區間記錄110，並透過傳送介面11d將問題區間記錄110傳送至工作站21。工作站21透過其接收介面21h接收問題區間記錄110後，即根據工作狀態108及問題區間記錄110，模擬該中央處理器13於該故障範圍之運作狀態，以決定中央處理器13之缺陷。

需特別注意者，本發明之驗證平台1除了如第一實例及第二實施例所描述分別驗證出中央處理器13於記憶體資料存取上之缺陷，以及於管線結構上的運算及傳輸之缺陷外，驗證平台1亦可於同一驗證流程中，同時驗證出中央處理器13之多個層面上之缺陷，相信此技術領域具有通常知識者係可輕易了解其實施方式，故在此不再加以贅述。

本發明之第三實施例為一種驗證一中央處理器之方法，其流程圖如第2圖所示。第三實施例之方法可用於本發明之驗證裝置(例如第一實施例之驗證裝置11)。該驗證裝置包含一處理器、一接收介面、一轉存記憶體以及一傳送介面。該中央處理器包含一處理核心、一快取記憶體、一記憶體管理單元、一指令介面、一程式計數器介面、一儲存介面、一載入介面以及一聯合測試工作組介面，且該中央處理器電性連接至一動態隨機存取記憶體、一轉存記憶體及一硬碟。

首先，於步驟201中，使該接收介面於該處理核心於一第一時間區間執行一參考硬體驗證程式時，自該指令介面接收該第一指令資料串流。接著，於步驟203中，使該處理器將第一指令資料串流儲存至一儲存裝置，並於該處理核心執行完該參考硬體驗證程式後，判斷該中央處理器未因執行該參考硬體驗證程式而產生一錯誤訊息，而將該第一指令資料串流設定為該良好記錄。然後，於步驟205中，使該接收介面於該處理核心於該第二時間區間執行該參考硬體驗證程式時，自該指令介面接收該第二指令資料串流。接著，於步驟207中，使該處理器將該第二指令資料串流儲存至該儲存裝置，並於該處理核心執行該參考硬體驗證程式期間，判斷該中央處理器因執行該參考硬體驗證程式而產生一錯誤訊息，而將該第二指令資料串流設定為該故障記錄。該良好記錄為一正確工作記錄，且該故障記錄為一問題工作記錄。須說明者，步驟201及203之順序可與步驟205與207之順序加以對調，端視該中央處理器執行該參考硬體驗證程式之過程是否出錯，未出錯者將之記錄為良好記錄，出錯者將之記錄為故障記錄。

隨後，於步驟209中，使該處理器自該儲存裝置讀取該良好記錄及該故障記錄，以及將代表該故障記錄之第二指令資料串流依序與代表該良好記錄之第一指令資料串流做比對，以決定該第二指令資料串流與該第一指令資料串流不同之一區段為一故障範圍。

然後，於步驟213中，使該處理器根據該故障範圍，決定該參考硬體驗證程式之一候選指令範圍，其中該候選指令範圍之複數指令係用以存取該硬碟之複數線性位址。為進一步確認中央處理器之缺陷與該候選指令範圍之該等指令存取該硬碟之該等線性位址相關，於步驟215中，使該接收介面於該處理核心於一第三時間區間執行該參考硬體驗證程式時，自該指令介面接收該硬碟之該等線性位址所儲存之複數資料。接著，於步驟217中，使該轉存記憶體自該接收介面接收並儲存該等資料。隨後，於步驟219中，使該處理器於該處理核心再次執行該等指令其中之一而存取一候選線性位址時，自該快取記憶體擷取該候選線性位址所對應之該資料之一第一預設部分，作為一第一資料，其中該候選線性位址係為該等線性位址其中之一。之後，於步驟221中，使該處理器自該轉存記憶體擷取該候選線性位址所對應之該資料之一第二預設部分，作為一第二資料。

如此一來，該處理器於步驟223中即可根據判斷該第一資料及該第二資料不同，而判斷用以存取該候選線性位址之該指令與該中央處理器之該缺陷相關。據此，處理器係可初步判定該中央處理器可能於執行與該候選線性位址相關之存取指令時出現錯誤。

隨後，為詳細確認中央處理器之該缺陷，於步驟225中，使該接收介面於該處理核心於一第四時間區間執行該參考硬體驗證程式至該候選指令範圍時，分別自該指令介面、該計數器介面、該儲存介面以及該載入介面接收一區間指令資料串流、一區間計數資料串流、一區間儲存資料串流以及一區間載入資料串流，同時該工作站於該處理核心於該第四時間區間執行該參考硬體驗證程式至該候選指令範圍時，亦透過該聯合測試工作組介面接收該處理核心之一工作狀態(亦即處理核心之狀態及其暫存器之狀態)。接著，於步驟227中，使該處理器將該區間指令資料串流、該區間計數資料串流、該區間儲存資料串流以及該區間載入資料串流轉換為一工作站可讀取之一問題區間記錄。最後，於步驟229中，使該處理器透過該傳送介面將該問題區間記錄傳送至該工作站，以透過該工作站根據該問題區間記錄及該工作狀態，決定該中央處理器之該缺陷。

除了上述步驟，本實施例之方法亦能執行第一實施例所描述之所有操作及功能，所屬技術領域具有通常知識者可直接瞭解本實施例之方法如何基於上述第一實施例以執行此等操作及功能，故在此不再贅述。

本發明之第四實施例亦為一種驗證中央處理器之方法，其流程圖描繪於第3圖。第四實施例之方法適用於本發明之驗證裝置(例如第二實施例之驗證裝置13)。該驗證裝置包含一處理器、一接收介面、一轉存記憶體以及一傳送介面。該中央處理器包含一處理核心、一快取記憶體、一記憶體管理單元、一指令介面、一程式計數器介面、一儲存介面、一載入介面以及一聯合測試工作組介面，且該中央處理器電性連接至一動態隨機存取記憶體、一轉存記憶體及一硬碟。

首先，於步驟301中，使該接收介面於該處理核心於一第一時間區間執行一參考硬體驗證程式時，自該程式計數器介面接收該第一計數資料串流。接著，於步驟303中，使該處理器將第一計數資料串流儲存至一儲存裝置，並於該處理核心執行完該參考硬體驗證程式後，判斷該中央處理器未因執行該參考硬體驗證程式而產生一錯誤訊息，而將該第一計數資料串流設定為該良好記錄。然後，於步驟305中，使該接收介面於該處理核心於該第二時間區間執行該參考硬體驗證程式時，自該程式計數器介面接收該第二計數資料串流。接著，於步驟307中，使該處理器將該第二計數資料串流儲存至該儲存裝置，並於該處理核心執行該參考硬體驗證程式期間，判斷該中央處理器因執行該參考硬體驗證程式而產生一錯誤訊息，而將該第二計數資料串流設定為該故障記錄。該良好記錄為一正確工作記錄，且該故障記錄為一問題工作記錄。須說明者，步驟301與303及步驟305與307之順序可加以對調，端視該中央處理器執行該參考硬體驗證程式之過程是否出錯，未出錯者將之記錄為良好記錄，出錯者將之記錄為故障記錄。

隨後，於步驟309中，使該處理器自該儲存裝置讀取該良好記錄及該故障記錄，以及將代表該故障記錄之第二計數資料串流依序與代表該良好記錄之第一計數資料串流做比對，以決定該第二計數資料串流與該第一計數資料串流不同之該區段為該故障範圍。當故障範圍決定後，於步驟311中，使該處理器根據該故障範圍，決定該參考硬體驗證程式之一候選指令範圍。

然後，於步驟313中，使該接收介面於該處理核心於一第三時間區間執行該參考硬體驗證程式至該候選指令範圍時，分別自該計數器介面、該指令介面、該儲存介面以及該載入介面接收一區間計數資料串流、一區間指令資料串流、一區間儲存資料串流以及一區間載入資料串流。同時該工作站於該處理核心於該第三時間區間執行該參考硬體驗證程式至該候選指令範圍時，亦透過該聯合測試工作組介面接收該處理核心之一工作狀態(亦即處理核心之狀態及其暫存器之狀態)。接著，於步驟315中，使該處理器將該區間指令資料串流、該區間計數資料串流、該區間儲存資料串流以及該區間載入資料串流轉換為一工作站可讀取之一問題區間記錄。最後，於步驟317中，使該處理器透過該傳送介面將該問題區間記錄傳送至該工作站，以透過該工作站根據該問題區間記錄及該工作狀態，決定該中央處理器之該缺陷。

除了上述步驟，本實施例之方法亦能執行第二實施例所描述之所有操作及功能，所屬技術領域具有通常知識者可直接瞭解本實施例之方法如何基於上述第二實施例以執行此等操作及功能，故在此不再贅述。

需說明者，本發明之方法並不限制於上述之第三實施例及第四實施例二種實施態樣。本發明之方法係用以驗證出中央處理器之缺陷。中央處理器於一第一時間區間執行參考硬體驗證程式時，本發明之方法會使驗證裝置之接收介面會自中央處理器接收一第一資料串流；中央處理器於一第二時間區間執行參考硬體驗證程式時，本發明之方法會使驗證裝置之接收介面會自中央處理器接收一第二資料串流。之後，本發明之方法會使驗證裝置之處理器將第一資料串流設定為一良好記錄、將第二資料串流設定為一故障記錄、藉由比較良好記錄及故障記錄，決定故障記錄之一區段為一故障範圍以及根據故障範圍決定中央處理器之一缺陷。當欲測試中央處理器之不同缺陷種類時，本發明之方法會使驗證裝置之接收介面自中央處理器之不同介面接收不同種類的第一及第二資料串流。

綜上所述，本發明係透過使一中央處理器重覆執行一參考硬體驗證程式以產生一良好紀錄及一故障記錄，並透過比較該良好記錄及該故障記錄，以偵測出一故障範圍，最後將該故障範圍轉換成一工作站(亦一電子設計自動化工具之環境)可讀取之一問題區間記錄，以透過工作站模擬中央處理器於該故障範圍之運行狀態。因此，本發明之驗證裝置可有效地解決先前技術中需藉由昂貴的硬體設施直接存取中央處理器來偵測中央處理器是否存在的缺陷的問題，以及先前技術中無法工作站模擬中央處理器運行整個作業系統之狀態。簡言之，本發明僅透過參考硬體驗證程式及基本的電腦連結介面，先初步取得中央處理器之一故障範圍。然後透過進一步地分析該故障範圍決定該中央處理器之一缺陷。如此一來，本發明可有有效率地降低偵測出一中央處理器之缺陷之複雜度，進而減少偵測出該中央處理器之缺陷所需花費的時間及成本。

上述之實施例僅用來例舉本發明之實施態樣，以及闡釋本發明之技術特徵，並非用來限制本發明之保護範疇。任何熟悉此技術者可輕易完成之改變或均等性之安排均屬於本發明所主張之範圍，本發明之權利保護範圍應以申請專利範圍為準。

1．．．驗證平台

11．．．驗證裝置

11a．．．處理器

11b．．．接收介面

11c．．．轉存記憶體

11d．．．傳送介面

13．．．中央處理器

13a．．．處理核心

13b．．．快取記憶體

13c．．．記憶體管理單元

13d．．．指令介面

13e．．．程式計數器介面

13f．．．儲存介面

13g．．．載入介面

13i．．．聯合測試工作組介面

15．．．動態隨機存取記憶體

17．．．硬碟

102d．．．第一指令資料串流

102e．．．第一計數資料串流

104d．．．第二指令資料串流

104e．．．第二計數資料串流

106d．．．區間指令資料串流

106e．．．區間計數資料串流

106f．．．區間儲存資料串流

106g．．．區間載入資料串流

108．．．工作狀態

110．．．問題區間記錄

21．．．工作站

21a．．．處理器

21h．．．接收介面

21i．．．聯合測試工作組介面

第1圖係本發明第一實施例及第二實施例之驗證平台之運作概念的示意圖；

第2A-2B圖係用於本發明之驗證裝置之方法的流程圖，適用於第一實施例之驗證裝置；以及

第3圖係用於本發明之驗證裝置之方法的流程圖，適用於第二實施例之驗證裝置。

1．．．驗證平台

11．．．驗證裝置

11a．．．處理器

11b．．．接收介面

11c．．．轉存記憶體

11d．．．傳送介面

13．．．中央處理器

13a．．．處理核心

13b．．．快取記憶體

13c．．．記憶體管理單元

13d．．．指令介面

13e．．．程式計數器介面

13f．．．儲存介面

13g．．．載入介面

13i．．．聯合測試工作組介面

15．．．動態隨機存取記憶體

17．．．硬碟

102d．．．第一指令資料串流

102e．．．第一計數資料串流

104d．．．第二指令資料串流

104e．．．第二計數資料串流

106d．．．區間指令資料串流

106e．．．區間計數資料串流

106f．．．區間儲存資料串流

106g．．．區間載入資料串流

108．．．工作狀態

110．．．問題區間記錄

21．．．工作站

21a．．．處理器

21h．．．接收介面

21i．．．聯合測試工作組介面

Claims (28)

1. 一種驗證一中央處理器之方法，該方法用於一驗證裝置，該驗證裝置與該中央處理器電性連接且包含一接收介面以及一處理器，該方法包含下列步驟：(a)使該接收介面於該中央處理器於一第一時間區間執行一參考硬體驗證程式時，自該中央處理器接收一第一資料串流；(b)使該處理器將該第一資料串流設定為一良好記錄；(c)使該接收介面於該中央處理器於一第二時間區間執行該參考硬體驗證程式時，自該中央處理器接收一第二資料串流；(d)使該處理器將該第二資料串流設定為一故障記錄；(e)使該處理器藉由比較該良好記錄及該故障記錄，決定該故障記錄之一區段為一故障範圍；以及(f)使該處理器根據該故障範圍決定該中央處理器之一缺陷；其中，該中央處理器包含一處理核心(CPU core)、一快取記憶體(Cache)、一記憶體管理單元(memory management unit,MMU)及一指令介面，該中央處理器電性連接至一動態隨機存取記憶體(DRAM)及一硬碟，該參考硬體驗證程式係儲存於該硬碟，該處理核心係將該參考硬體驗證程式載入該快取記憶體及該動態隨機存取記憶體以執行該參考硬體驗證程式，該記憶體管理單元記錄該參考硬體驗證程式於該快取記憶體、該動態隨機取記憶體及該硬碟之一位址映射關 係，該故障範圍為一線性位址範圍，其中該第一資料串流包含一第一指令資料串流，該第二資料串流包含一第二指令資料串流其中，該步驟(a)係使該接收介面自該指令介面接收該第一指令資料串流，該步驟(c)係使該接收介面自該指令介面接收該第二指令資料串流。
2. 如請求項1所述之方法，其中該步驟(b)包含下列步驟：(b1)使該處理器將第一指令資料串流儲存至一儲存裝置；(b2)使該處理器於該處理核心於該第一時間區間內執行完該參考硬體驗證程式後，判斷該中央處理器未因執行該參考硬體驗證程式而產生一錯誤訊息；以及(b3)使該處理器根據該步驟(b2)之結果，將該第一指令資料串流設定為該良好記錄；以及該步驟(d)包含下列步驟：(d1)使該處理器將該第二指令資料串流儲存至該儲存裝置；(d2)使該處理器於該處理核心於該第二時間區間內執行該參考硬體驗證程式期間，判斷該中央處理器因執行該參考硬體驗證程式而產生該錯誤訊息；以及(d3)使該處理器根據該步驟(d2)之結果，將該第二指令資料串流設定為該故障記錄。
3. 如請求項2所述之方法，其中該步驟(e)包含下列步驟：(e1)使該處理器自該儲存裝置讀取該良好記錄及該故障記錄；以及(e2)使該處理器將該第二指令資料串流與該第一指令資 料串流進行比對，以決定該第二指令資料串流與該第一指令資料串流不同之該區段為該故障範圍。
4. 如請求項3所述之方法，其中該驗證裝置更包含一轉存記憶體及一傳送介面，該轉存記憶電性連接至該處理器及該接收介面，該中央處理器更包含一程式計數器(program counter)介面、一儲存(store)介面、一載入(load)介面以及一聯合測試工作組(joint test action group；JTAG)介面，該聯合測試工作組介面連接至一工作站，該步驟(f)包含下列步驟：(f1)使該處理器根據該故障範圍，決定該參考硬體驗證程式之一候選指令範圍，該候選指令範圍界定複數指令，該等指令存取該硬碟之複數線性位址；(f2)使該接收介面於該處理核心於一第三時間區間執行該參考硬體驗證程式時，自該指令介面接收該硬碟之該等線性位址所儲存之複數筆資料；(f3)使該接收介面將所接收之該等資料儲存於該轉存記憶體；(f4)使該處理器於該處理核心再次執行該等指令其中之一而存取一候選線性位址時，自該快取記憶體擷取該候選線性位址所對應之該資料之一第一預設部分，作為一第一資料，其中該候選線性位址係為該等線性位址其中之一；(f5)使該處理器於步驟(f4)後，自該轉存記憶體擷取該候選線性位址所對應之該資料之一第二預設部分，作為一第二資料；(f6)使該處理器判斷該第一資料及該第二資料不同； (f7)使該處理器根據該步驟(f6)之結果，判斷用以存取該候選線性位址之該指令與該中央處理器之該缺陷相關；(f8)使該接收介面於該處理核心於一第四時間區間執行該參考硬體驗證程式至該候選指令範圍時，分別自該指令介面、該計數器介面、該儲存介面以及該載入介面接收一區間指令資料串流、一區間計數資料串流、一區間儲存資料串流以及一區間載入資料串流，其中該工作站於該處理核心於該第四時間區間執行該參考硬體驗證程式至該候選指令範圍時，透過該聯合測試工作組介面接收該處理核心之一工作狀態；(f9)於步驟(f8)後，使該處理器將該區間指令資料串流、該區間計數資料串流、該區間儲存資料串流以及該區間載入資料串流轉換為一工作站可讀取之一問題區間記錄；以及(f10)使該處理器透過該傳送介面將該問題區間記錄傳送至該工作站，以透過該工作站根據該問題區間記錄及該工作狀態，決定該中央處理器之該缺陷。
5. 如請求項4所述之方法，其中該第一預設部份為儲存於該快取記憶體內之該候選線性位址所對應之該資料之複數個位元，該第二預設部份為儲存於該轉存記憶體內之該候選線性位址所對應之該資料之複數個位元，該第一預設部份及該第二部份所界定之位元數目及位元位置相同。
6. 如請求項4所述之方法，其中該第一預設部份為儲存於該快取記憶體內之該候選線性位址所對應之該資料之全部，且該第二預設部份為該轉存記憶體內之該候選線性位址所對應之該資 料之全部。
7. 如請求項4所述之方法，其中該處理核心具有複數個暫存器，該中央處理器之該工作狀態係指該處理核心之一狀態及各該暫存器之一狀態。
8. 如請求項4所述之方法，其中該工作站係為執行一電子設計自動化(Electronic Design Automation；EDA)工具之環境，該中央處理器係為一場可編程輯閘陣列(Field-Programmable Gate Arrays；FPGA)之環境。
9. 一種驗證一中央處理器之方法，該方法用於一驗證裝置，該驗證裝置與該中央處理器電性連接且包含一接收介面以及一處理器，該方法包含下列步驟：(a)使該接收介面於該中央處理器於一第一時間區間執行一參考硬體驗證程式時，自該中央處理器接收一第一資料串流；(b)使該處理器將該第一資料串流設定為一良好記錄；(c)使該接收介面於該中央處理器於一第二時間區間執行該參考硬體驗證程式時，自該中央處理器接收一第二資料串流；(d)使該處理器將該第二資料串流設定為一故障記錄；(e)使該處理器藉由比較該良好記錄及該故障記錄，決定該故障記錄之一區段為一故障範圍；以及(f)使該處理器根據該故障範圍決定該中央處理器之一缺陷；其中，該中央處理器包含一處理核心、一程式計數器介 面，該第一資料串流包含一第一計數資料串流，該第二資料串流包含一第二計數資料串流，該步驟(a)係使該接收介面自該程式計數器介面接收該第一計數資料串流，該步驟(c)係使接收介面自該程式計數器接收該第二計數資料串流。
10. 如請求項9所述之方法，其中該步驟(b)包含下列步驟：(b1)使該處理器將該第一計數資料串流儲存至一儲存裝置；(b2)使該處理器於該中央處理器於該第一時間區間執行完該參考硬體驗證程式後，判斷該中央處理器未因執行該參考硬體驗證程式而產生一錯誤訊息；以及(b3)使該處理器根據該步驟(b2)之結果，將該第一計數資料串流設定為該良好記錄；以及該步驟(d)包含下列步驟：(d1)使該處理器將該第二計數資料串流儲存至該儲存裝置；(d2)使該處理器於該中央處理器於該第二時間區間執行該參考硬體驗證程式期間，判斷該中央處理器因執行該參考硬體驗證程式而產生一錯誤訊息；以及(d3)使該處理器根據該步驟(d2)之結果，將該第二計數資料串流設定為該故障記錄。
11. 如請求項10所述之方法，其中該步驟(e)包含下列步驟：(e1)使該處理器自該儲存裝置讀取該良好記錄及該故障記錄；以及(e2)使該處理器將該第二計數資料串流與該第一計數資 料串流進行比對，以決定該第二計數資料串流與該第一計數資料串流不同之該區段為該故障範圍。
12. 如請求項11所述之方法，其中該驗證裝置更包含一傳送介面，該中央處理器更包含一指令介面、一儲存介面、一載入介面以及一聯合測試工作組介面，該聯合測試工作組介面連接至一工作站，該步驟(f)包含下列步驟：(f1)使該處理器根據該故障範圍，決定該參考硬體驗證程式之一候選指令範圍；(f2)使該接收介面於該處理核心於一第三時間區間執行該參考硬體驗證程式至該候選指令範圍時，分別自該計數器介面、該指令介面、該儲存介面以及該載入介面接收一區間計數資料串流、一區間指令資料串流、一區間儲存資料串流以及一區間載入資料串流，其中該工作站於該第三時間區間透過該聯合測試工作組介面接收該處理核心之一工作狀態；(f3)使該處理器將該區間計數資料串流、該區間指令資料串流、該區間儲存資料串流以及該區間載入資料串流轉換為一工作站可讀取之一問題區間記錄；以及(f4)使該處理器透過該傳送介面將該問題區間記錄傳送至該工作站，以透過該工作站根據該問題區間記錄及該工作狀態，決定該中央處理器之該缺陷。
13. 如請求項12所述之方法，其中該處理核心具有複數個暫存器，該中央處理器之該工作狀態係指該處理核心之一狀態及各該暫存器之一狀態。
14. 如請求項12所述之方法，其中該工作站係為執行一電子設計 自動化工具之環境，該中央處理器係為一場可編程輯閘陣列之環境。
15. 一種驗證一中央處理器之裝置，該裝置與該中央處理器電性連接，該裝置包含：一接收介面，用以於該中央處理器於一第一時間區間執行一參考硬體驗證程式時，自該中央處理器接收一第一資料串流，以及於該中央處理器於一第二時間區間執行該參考硬體驗證程式時，自該中央處理器接收一第二資料串流；以及一處理器，用以將該第一資料串流設定為一良好記錄、將該第二資料串流設定為一故障記錄、藉由比較該良好記錄及該故障記錄，決定該故障記錄之一區段為一故障範圍以及根據該故障範圍決定該中央處理器之一缺陷；其中，該中央處理器包含一處理核心、一快取記憶體、一記憶體管理單元及一指令介面，該中央處理器電性連接至一動態隨機存取記憶體及一硬碟，該參考硬體驗證程式係儲存於該硬碟，該處理核心係將該參考硬體驗證程式載入該快取記憶體及該動態隨機存取記憶體以執行該參考硬體驗證程式，該記憶體管理單元記錄該參考硬體驗證程式於該快取記憶體、該動態隨機取記憶體及該硬碟之一位址映射關係，該故障範圍為一線性位址範圍，其中該第一資料串流包含一第一指令資料串流，該第二資料串流包含一第二指令資料串流其中，該接收介面係自該中央處理器之該指令介面接收該第一指令資料串流及該第二指令資料串流。
16. 如請求項15所述之裝置，該處理器更用以： 將第一指令資料串流儲存至一儲存裝置，於該處理核心於該第一時間區間內執行完該參考硬體驗證程式後，判斷該中央處理器未因執行該參考硬體驗證程式而產生一錯誤訊息，根據該參考硬體驗證程式於該第一時間區間內未產生該錯誤訊息之判斷結果，將該第一指令資料串流設定為該良好記錄，將該第二指令資料串流儲存至該儲存裝置，於該處理核心於該第二時間區間內執行該參考硬體驗證程式期間，判斷該中央處理器因執行該參考硬體驗證程式而產生該錯誤訊息，以及根據該參考硬體驗證程式於該第二時間區間內產生該錯誤訊息之判斷結果，將該第二指令資料串流設定為該故障記錄。
17. 如請求項16所述之裝置，其中該處理器更用以自該儲存裝置讀取該良好記錄及該故障記錄，以及該處理器將該第二指令資料串流與該第一指令資料串流進行比對，以決定該第二指令資料串流與該第一指令資料串流不同之該區段為該故障範圍。
18. 如請求項17所述之裝置，其中該裝置更包含一轉存記憶體及一傳送介面，該轉存記憶電性連接至該處理器及該接收介面，該中央處理器更包含一程式計數器介面、一儲存(store)介面、一載入介面以及一聯合測試工作組介面，該聯合測試工作組介面連接至一工作站，該裝置更進行下列運作：該處理器更根據該故障範圍，決定該參考硬體驗證程式 之一候選指令範圍，該候選指令範圍界定複數指令，該等指令存取該硬碟之複數線性位址，該接收介面更於該處理核心於一第三時間區間執行該參考硬體驗證程式時，自該指令介面接收該硬碟之該等線性位址所儲存之複數筆資料，該接收介面更將所接收之該等資料儲存於該轉存記憶體，該處理器更於該處理核心再次執行該等指令其中之一而存取一候選線性位址時，自該快取記憶體擷取該候選線性位址所對應之該資料之一第一預設部分，作為一第一資料，其中該候選線性位址係為該等線性位址其中之一，該處理器更自該轉存記憶體擷取該候選線性位址所對應之該資料之一第二預設部分，作為一第二資料，該處理器更判斷該第一資料及該第二資料不同，該處理器更因應該第一資料與該第二資料不同之結果，判斷用以存取該候選線性位址之該指令與該中央處理器之該缺陷相關，該接收介面更用以於該處理核心於一第四時間區間執行該參考硬體驗證程式至該候選指令範圍時，分別自該指令介面、該計數器介面、該儲存介面以及該載入介面接收一區間指令資料串流、一區間計數資料串流、一區間儲存資料串流以及一區間載入資料串流，其中該工作站於該第四時間區間透過該聯合測試工作組介面接收該處理核心之一工作狀態，該處理器更用以將該區間指令資料串流、該區間計數資料串流、該區間儲存資料串流以及該區間載入資料串流轉換 為一工作站可讀取之一問題區間記錄，以及該處理器更透過該傳送介面將該問題區間記錄傳送至該工作站，以透過該工作站根據該問題區間記錄及該工作狀態，決定該中央處理器之該缺陷。
19. 如請求項18所述之裝置，其中該處理核心具有複數個暫存器，該中央處理器之該工作狀態係指該處理核心之一狀態及各該暫存器之一狀態。
20. 如請求項18所述之裝置，其中該工作站係為執行一電子設計自動化工具之環境，該中央處理器係為一場可編程輯閘陣列之環境。
21. 如請求項18所述之裝置，其中該一預設部份為儲存於該快取記憶體內之該候選線性位址所對應之該資料之複數個位元，該第二預設部份為儲存於該轉存記憶體內之該候選線性位址所對應之該資料之複數個位元，該第一預設部份及該第二部份所界定之位元數目及位元位置相同。
22. 如請求項18所述之裝置，其中該第一預設部份為儲存於該快取記憶體內之該候選線性位址所對應之該資料之全部，且該第二預設部份為該轉存記憶體內之該候選線性位址所對應之該資料之全部。
23. 一種驗證一中央處理器之裝置，該裝置與該中央處理器電性連接，該裝置包含：一接收介面，用以於該中央處理器於一第一時間區間執行一參考硬體驗證程式時，自該中央處理器接收一第一資料串流，以及於該中央處理器於一第二時間區間執行該參考硬 體驗證程式時，自該中央處理器接收一第二資料串流；以及一處理器，用以將該第一資料串流設定為一良好記錄、將該第二資料串流設定為一故障記錄、藉由比較該良好記錄及該故障記錄，決定該故障記錄之一區段為一故障範圍以及根據該故障範圍決定該中央處理器之一缺陷；其中，該中央處理器包含一處理核心、一程式計數器介面，該第一資料串流包含一第一計數資料串流，該第二資料串流包含一第二計數資料串流，該接收介面係自該程式計數器介面接收該第一計數資料串流及該第二計數資料串流。
24. 如請求項23所述之裝置，其中該處理器更用以：將該第一計數資料串流儲存至一儲存裝置，於該處理核心於該第一時間區間執行完該參考硬體驗證程式後，判斷該中央處理器未因執行該參考硬體驗證程式而產生一錯誤訊息，根據該參考硬體驗證程式於該第一時間區間內未產生該錯誤訊息之判斷結果，將該第一計數資料串流設定為該良好記錄，將該第二計數資料串流儲存至該儲存裝置，於該處理核心於該第二時間區間執行該參考硬體驗證程式期間，判斷該中央處理器因執行該參考硬體驗證程式而產生該錯誤訊息，以及根據該參考硬體驗證程式於該第二時間區間內產生該錯誤訊息之判斷結果，將該第二計數資料串流設定為該故障記錄。
25. 如請求項24所述之裝置，其中該處理器更自該儲存裝置讀取該良好記錄及該故障記錄，該處理器係將該第二計數資料串流與該第一計數資料串流進行比對，以決定該第二計數資料串流與該第一計數資料串流不同之該區段為該故障範圍。
26. 如請求項25所述之裝置，其中該裝置更包含一傳送介面，該中央處理器更包含一指令介面、一儲存介面、一載入介面以及一聯合測試工作組介面，該聯合測試工作組介面連接至一工作站，該處理器更根據該故障範圍，決定該參考硬體驗證程式之一候選指令範圍，該接收介面更於該處理核心於一第三時間區間執行該參考硬體驗證程式至該候選指令範圍時，分別自該計數器介面、該指令介面、該儲存介面以及該載入介面接收一區間計數資料串流、一區間指令資料串流、一區間儲存資料串流以及一區間載入資料串流，其中該工作站於該第三時間區間透過該聯合測試工作組介面接收該處理核心之一工作狀態，該處理器更將該區間計數資料串流、該區間指令資料串流、該區間儲存資料串流以及該區間載入資料串流轉換為一工作站可讀取之一問題區間記錄，以及該處理器更透過該傳送介面將該問題區間記錄傳送至該工作站，以透過該工作站根據該問題區間記錄及該工作狀態，決定該中央處理器之該缺陷。
27. 如請求項26所述之裝置，其中該處理核心具有複數個暫存器，該中央處理器之該工作狀態係指該處理核心之一狀態及各該暫存器之一狀態。
28. 如請求項26所述之裝置，其中該工作站係為執行一電子設計自動化工具之環境，該中央處理器係為一場可編程輯閘陣列之 環境。