TWI382420B - 利用多值式快閃記憶體實施單值式快閃記憶體功能之儲存裝置與方法 - Google Patents

利用多值式快閃記憶體實施單值式快閃記憶體功能之儲存裝置與方法 Download PDF

Info

Publication number
TWI382420B
TWI382420B TW097132295A TW97132295A TWI382420B TW I382420 B TWI382420 B TW I382420B TW 097132295 A TW097132295 A TW 097132295A TW 97132295 A TW97132295 A TW 97132295A TW I382420 B TWI382420 B TW I382420B
Authority
TW
Taiwan
Prior art keywords
data
bit
page
flash memory
physical memory
Prior art date
Application number
TW097132295A
Other languages
English (en)
Other versions
TW201009838A (en
Inventor
Ju Peng Chen
Original Assignee
Genesys Logic Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Genesys Logic Inc filed Critical Genesys Logic Inc
Priority to TW097132295A priority Critical patent/TWI382420B/zh
Priority to US12/276,489 priority patent/US20100049904A1/en
Publication of TW201009838A publication Critical patent/TW201009838A/zh
Application granted granted Critical
Publication of TWI382420B publication Critical patent/TWI382420B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Description

利用多值式快閃記憶體實施單值式快閃記憶體功能之儲存裝置與方法
本發明係有關一種增加快閃記憶體壽命之儲存裝置以及方法，更具體來說，係關於一種利用多值式快閃記憶體實施單值式快閃記憶體功能之儲存裝置以及方法。
快閃記憶體(Flash Memory)為一非揮發性(non－volatile)之記憶體，在電源關閉時仍可保存先前寫入的資料。與其他儲存媒體(如硬碟、軟碟或磁帶等)比較，快閃記憶體有體積小、重量輕、防震動、存取時無機械動作延遲與低耗電等特性。由於快閃記憶體的這些特性，因此近年來消費性電子產品、嵌入式系統或可攜式電腦等資料儲存媒體皆大量採用。
快閃記憶體主要可分兩種：NOR型快閃記憶體與NAND型快閃記憶體。NOR型快閃記憶體的優點為低電壓、存取快且穩定性高，因此已被大量應用於可攜式電子裝置及電子通訊裝置，諸如個人電腦(Personal Computer，PC)、行動電話、個人數位助理(Personal Digital Assistance，PDA)以及轉頻器(Set－top Box，STB)等。NAND型快閃記憶體是專門為資料儲存用途而設計之快閃記憶體，通常應用於儲存並保存大量的資料的儲存媒介，如可攜式記憶卡(SD Memory Card，Compact Flash Card，Memory Stick等等)。當快閃記憶體在執行寫入(Write)、抹除(Erase)及讀取(Read)運作時，可透過內部的電容耦合(Coupling)有效地控制漂浮閘(Floating Gate)上電荷 的移動，進而使得該漂浮閘可根據該電荷的移動而決定下層電晶體的閥值電壓。換言之，當負電子注入該漂浮閘時，該漂浮閘的儲存狀態便會從1變成0；而當負電子從該漂浮閘移走後，該漂浮閘的儲存狀態便會從0變成1。
NAND快閃記憶體內部由複數個區塊(block)所組成。每一區塊包含複數個頁(page)，每一頁則可分為資料儲存區(data area)以及備用區(spare area)，資料儲存區的資料容量可為512個位元組，用來儲存使用資料，備用區的資料容量可為64個位元組，用來儲存錯誤修正碼(Error Correction Code,ECC)。與NOR型快閃記憶體不同，NAND型快閃記憶體之讀取與寫入單位皆為一個頁，資料讀寫的動作必須先向晶片發出讀取或寫入指令後才可進行。
NAND快閃記憶體有可分為兩種：一種是多值式(Multi－level cell，MLC)快閃記憶體，另一種則是單值式(Single－level cell，SLC)快閃記憶體。請參閱第1圖以及第2圖，第1圖係NAND快閃記憶體之實體記憶單元之結構圖。第2圖係單值式快閃記憶體之實體記憶單元之臨界電壓與浮動閘極電荷分布之示意圖。NAND快閃記憶體實體記憶單元54包含一浮動閘極(Floating Gate)542、一源極544、一汲極546以及一閘極548。當電荷由源極544流入實體記憶單元54時，浮動閘極542儲存不同電位(Level)的電荷而使得實體記憶單元54的臨界電壓(threshold voltage)Vt變動，以呈現出不同的存儲狀態。如第2圖所示，舉例來說，單值式快閃記憶體之實體記憶單元54的臨界電壓大致上以4伏特為準，4伏特以上表示該實體記憶單 元54即判定為邏輯值為”0”，4伏特以下即判定為邏輯值為”1”。
請參閱第3圖，第3圖係多值式快閃記憶體之實體記憶單元之臨界電壓Vt與浮動閘極電荷分布之示意圖。多值式快閃記憶體之實體記憶單元54的臨界電壓則大致上3.5伏特以下判定為邏輯值為”11”、3.5伏特~4伏特判定為邏輯值為”10”、4伏特~5.5伏特判定為邏輯值為”01”，5.5伏特以上即判定為邏輯值為”00”。多值式快閃記憶體的實體記憶單元資料密度比較大，且多值式NAND快閃記憶體連續存取速度(Access Time)是要比單值式NAND快閃記憶體快。此外，單值式NAND快閃記憶體架構可以存取10萬次，而多值式NAND快閃記憶體架構只能承受約1萬次的存取，所以多值式NAND快閃記憶體的使用壽命較短。再者，多值式NAND快閃記憶體能耗比單值式NAND快閃記憶體高約15%左右的電流消耗。
但是單值式NAND快閃記憶體的價格較多值式NAND快閃記憶體高，舉例來說，2G容量大小的單值式NAND快閃記憶體比4G容量大小的多值式NAND快閃記憶體貴，所以在價格上來說，多值式快閃記憶體NAND仍有其使用上的優勢。
本發明之目的係利用多值式NAND快閃記憶體來模擬單值式NAND快閃記憶體，以達到成本上的優勢。
本發明提供一種快閃記憶體儲存裝置，其包含一多值式快閃記憶體、一讀取控制單元以及一寫入控制單元。該多值式快閃記憶體包含複數 個實體記憶單元，該複數個實體記憶單元形成一第一頁面以及一第二頁面。該寫入控制單元用來於接收一第一請求將一第一資料寫入該第一頁面時，將該第一資料寫入該第一頁面並將該第一資料複製為一第二資料，再將該第二資料寫入該第二頁面。每一實體記憶單元的臨界電壓範圍包含四個電壓區間，每一電壓區間用來表示二位元資料，當該二位元資料儲存於該等實體記憶單元之一第一實體記憶單元，使得該第一實體記憶單元之臨界電壓介於一第一電壓區間以及一第二電壓區之間時，判定該二位元資料符合一第一邏輯值，當該二位元資料儲存於該等實體記憶單元之一第二實體記憶單元，使得該第二實體記憶單元之臨界電壓介於一第三電壓區間以及一第四電壓區之間時，判定該二位元資料符合一第二邏輯值。
本發明另提供一種利用多值式快閃記憶體實施單值式快閃記憶體功能之方法，其包含下列步驟：(a)提供一多值式快閃記憶體，其包含複數個實體記憶單元，每一實體記憶單元包含一第一記憶區以及一第二記憶區，該第一記憶區以及該第二記憶區係用來儲存一位元之資料，該複數個實體記憶單元之每一第一記憶區形成一第一頁面，該複數個實體記憶單元之每一第二記憶區形成一第二頁面；(b)當接收一第一請求將一第一資料寫入該第一頁面時，將該第一資料寫入該第一頁面並將該第一資料複製為一第二資料，再將該第二資料寫入該第二頁面；以及(c)當接收一第二請求以自該第一頁面讀取該第一資料時，偵測該第一 頁面所儲存之該第一資料以及該第二頁面所儲存之該第二資料，以讀取該第一資料。
依據本發明之方法，該第一資料包含一第一位元，該第二資料包含一第二位元，步驟(c)另包含：當該第一位元為一第一邏輯值且該第二位元為一第二邏輯值時，將該第一資料判讀為該第一邏輯值；當該第一位元為該第一邏輯值且該第二位元為該第一邏輯值時，將該第一資料判讀為該第一邏輯值；當該第一位元為該第二邏輯值且該第二位元為該第一邏輯值時，將該第一資料判讀為該第二邏輯值；以及當該第一位元為該第二邏輯值且該第二位元為該第二邏輯值時，將該第一資料判讀為該第二邏輯值。
請參閱第4圖，第4圖係本發明之儲存裝置10以及主機5之功能方塊圖。儲存裝置10包含一快閃記憶體20、一存取介面30以及一寫入控制單元40以及一讀取控制單元50。快閃記憶體20可為一多值式NAND快閃記憶體，其包含複數個頁面22，用來儲存資料。
請一併參閱第4圖、第5圖以及第6圖，第5圖係本發明之利用多值式快閃記憶體實施單值式快閃記憶體功能之方法流程圖。第6圖係第4圖之快閃記憶體20之頁面存取資料時之示意圖。本發明之方法步驟如下： 步驟500：提供一多值式快閃記憶體，其包含複數個實體記憶單元，該複數個實體記憶單元形成一第一頁面與一第二頁面，每一實體記憶單元的臨界電壓範圍包含四個電壓區間，每一電壓區間用來表示二位元資料。
步驟502：當接收一第一請求將一第一資料寫入該第一頁面時，將該第一資料寫入該第一頁面並將該第一資料複製為一第二資料，再將該第二資料寫入該第二頁面。
步驟504：當接收一第二請求以自該第一頁面讀取該第一資料時，偵測該第一頁面所儲存之該第一資料以及該第二頁面所儲存之該第二資料，以讀取該第一資料。
步驟506：當該第一位元為一第一邏輯值且該第二位元為一第二邏輯值時，將該第一資料判讀為該第一邏輯值。
步驟508：當該第一位元為該第一邏輯值且該第二位元為該第一邏輯值時，將該第一資料判讀為該第一邏輯值。
步驟510：當該第一位元為該第二邏輯值且該第二位元為該第一邏輯值時，將該第一資料判讀為該第二邏輯值。
步驟512：當該第一位元為該第二邏輯值且該第二位元為該第二邏輯值時，將該第一資料判讀為該第二邏輯值。
快閃記憶體儲存裝置10內的多值式快閃記憶體20包含一第一頁面22a以及一第二頁面22b(步驟500)。實體上，多值式快閃記憶體20包含複數個實體記憶單元(cell)C，複數個實體記憶單元C形成一第一頁面22a和一第二 頁面22b。快閃記憶體儲存裝置10連結到主機5時，使用者可以透過主機5下達指令以存取快閃記憶體儲存裝置10。當使用者下達寫入指令後，存取介面30會對快閃記憶體儲存裝置10發送一寫入請求，以將第一資料寫入至快閃記憶體儲存裝置10內(步驟502)。寫入控制單元40會依據該寫入請求將該第一資料寫入指定的頁面22，例如第一頁面22a。同時寫入控制單元40會將該第一資料複製為一第二資料，再將該第二資料寫入第二頁面22b。
請一併參閱第3圖至第6圖。當使用者下達讀取指令以讀取該第一資料時，存取介面30會對快閃記憶體儲存裝置10發送一讀取請求，以自第一頁面22a讀取該第一資料，此時讀取控制單元50會偵測第一頁面22a所儲存之該第一資料以及第二頁面22b所儲存之該第二資料(步驟504)。依據第3圖以及第5圖所示，第一頁面22a的第一資料的第一位元DA1，與第二頁面22b的第二資料的第二位元DB1在實體上皆屬於同一實體記憶單元C1，同理，第一頁面22a的第一資料的第n位元DAn，與第二頁面22b的第二資料的第n位元DBn在實體上亦屬於同一實體記憶單元Cn，為便於說明，本實施例n＝9。所以讀取控制單元50在判讀實體記憶單元C1的資料內容時，是依據實體記憶單元的臨界電壓值來決定所儲存資料的邏輯值。一般情形下，實體記憶單元C1的臨界電壓會大於5.5V(亦即電壓區間d)，使其儲存的資料可判讀為邏輯值”00”；實體記憶單元C2的臨界電壓會小於2.5V(亦即電壓區間a)，使其儲存的資料可判讀為邏輯值”11”。之後，讀取控制單元50會分別把實體記憶單元C1、C2的資料輸出為邏輯值”0”和”1” (步驟508、512)。但是倘若實體記憶單元C3的臨界電壓稍微偏高，使得對應到邏輯值”00”的臨界電壓略低於5.5V(參考第3圖所示電壓區間c)，此時，讀取控制單元50會把其儲存的資料判讀為邏輯值”01”，但是把實體記憶單元C3的資料輸出為邏輯值”0”(步驟506)。倘若實體記憶單元C5的臨界電壓稍微偏低，使得對應到邏輯值”11”的臨界電壓略高於2.5V(參考第3圖所示電壓區間b)，此時，讀取控制單元50會把其儲存的資料判讀為邏輯值”10”，但是把實體記憶單元C5的資料輸出為邏輯值”1”(步驟510)。換言之，邏輯值”1”的臨界電壓範圍保持在4伏特以下，而邏輯值”0”的臨界電壓範圍保持在4伏特以上。除此之外，以第3圖為例，原先的第一資料的內容為”010010100”，即使實體記憶單元(例如C3、C5)的臨界電壓出現些微的增加或減少，第一資料的輸出還是保持”010010100”，而不會出現錯誤的輸出。
綜上所述，在每一次資料寫入過程中，一筆資料除了寫入至第一頁面外，還會再將同一筆資料再寫入第二頁面。而在讀取這筆資料時，則會依據分別儲存在第一以及第二頁面的這兩筆資料來決定該資料值。所以本發明是利用多值式快閃記憶體來模擬實施單值式快閃記憶體功能。這樣一來，可以降低生產快閃記憶體儲存裝置之成本。
綜合以上所述，雖然本發明已較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作各種更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧儲存裝置
20‧‧‧快閃記憶體
30‧‧‧存取介面
40‧‧‧寫入控制單元
50‧‧‧讀取控制單元
22‧‧‧頁面
542‧‧‧浮動閘極
544‧‧‧源極
545‧‧‧氧化薄膜
546‧‧‧汲極
548‧‧‧閘極
22a‧‧‧第一頁面
22b‧‧‧第二頁面
24a‧‧‧第一記憶區
24b‧‧‧第二記憶區
C、C1－C9‧‧‧實體記憶單元
第1圖係NAND快閃記憶體之實體記憶單元之結構圖。
第2圖係單值式快閃記憶體之實體記憶單元之臨界電壓與浮動閘極電荷分布之示意圖。
第3圖係多值式快閃記憶體之實體記憶單元之臨界電壓與浮動閘極電荷分布之示意圖。
第4圖係本發明之儲存裝置之功能方塊圖。
第5圖係本發明之利用多值式快閃記憶體實施單值式快閃記憶體功能之方法流程圖。
第6圖係第4圖之快閃記憶體之頁面存取資料時之示意圖。
22a‧‧‧第一頁面
22b‧‧‧第二頁面
C、C1－C9‧‧‧實體記憶單元

Claims (4)

  1. 一種快閃記憶體儲存裝置，其包含：一多值式快閃記憶體，其包含複數個實體記憶單元，該複數個實體記憶單元形成一第一頁面以及一第二頁面；以及一寫入控制單元，用來於接收一第一請求將一第一資料寫入該第一頁面時，將該第一資料寫入該第一頁面並將該第一資料複製為一第二資料，再將該第二資料寫入該第二頁面，該第一資料包含複數個第一位元，該第二資料包含複數個第二位元，該等第一位元之一第一位元以及該等第二位元之一第二位元分別紀錄於該等實體記憶單元之一實體記憶單元；一讀取控制單元，用來於接收一第二請求以自該第一頁面讀取該第一資料時，偵測該第一頁面所儲存之該第一資料以及該第二頁面所儲存之該第二資料，以讀取該第一資料；其中每一實體記憶單元的臨界電壓範圍包含四個電壓區間，每一電壓區間用來表示二位元資料，當該二位元資料儲存於該等實體記憶單元之一第一實體記憶單元，使得該第一實體記憶單元之臨界電壓介於一第一電壓區間以及一第二電壓區間時，判定該二位元資料符合一第一邏輯值，當該二位元資料儲存於該等實體記憶單元之一第二實體記憶單元，使得該第二實體記憶單元之臨界電壓介於一第三電壓區間以及一第四電壓區間時，判定該二位元資料符合一第二邏輯值，該讀取控制單元用來於該第一位元為該第一邏輯值且該第二位 元為該第二邏輯值時，將該第一資料判讀為該第一邏輯值，或是用來於該第一位元為該第一邏輯值且該第二位元為該第一邏輯值時，將該第一資料判讀為該第一邏輯值，或是用來於該第一位元為該第二邏輯值且該第二位元為該第一邏輯值時，將該第一資料判讀為該第二邏輯值，或是用來於該第一位元為該第二邏輯值且該第二位元之為該第二邏輯值時，將該第一資料判讀為該第二邏輯值。
  2. 如申請專利範圍第1項所述之快閃記憶體儲存裝置，其中該第一邏輯值為0，該第二邏輯值為1。
  3. 一種利用多值式快閃記憶體實施單值式快閃記憶體功能之方法，其包含：(a)提供一多值式快閃記憶體，其包含複數個實體記憶單元，該複數個實體記憶單元形成一第一頁面以及一第二頁面；以及(b)當接收一第一請求將一第一資料寫入該第一頁面時，將該第一資料寫入該第一頁面並將該第一資料複製為一第二資料，再將該第二資料寫入該第二頁面，其中該第一資料包含複數個第一位元，該第二資料包含複數個第二位元，該等第一位元之一第一位元以及該等第二位元之一第二位元分別紀錄於該等實體記憶單元之一實體記憶單元；(c)當接收一第二請求以自該第一頁面讀取該第一資料時，偵測該第一頁面所儲存之該第一資料以及該第二頁面所儲存之該第二資料，以讀取該第一資料，其中當該第一位元為一第一邏輯值且該第二位元 為一第二邏輯值時，將該第一資料判讀為該第一邏輯值；當該第一位元為該第一邏輯值且該第二位元為該第一邏輯值時，將該第一資料判讀為該第一邏輯值；當該第一位元為該第二邏輯值且該第二位元為該第一邏輯值時，將該第一資料判讀為該第二邏輯值；以及當該第一位元為該第二邏輯值且該第二位元為該第二邏輯值時，將該第一資料判讀為該第二邏輯值。
  4. 如申請專利範圍第3項所述之方法，其中該第一邏輯值為0，該第二邏輯值為1。
TW097132295A 2008-08-22 2008-08-22 利用多值式快閃記憶體實施單值式快閃記憶體功能之儲存裝置與方法 TWI382420B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW097132295A TWI382420B (zh) 2008-08-22 2008-08-22 利用多值式快閃記憶體實施單值式快閃記憶體功能之儲存裝置與方法
US12/276,489 US20100049904A1 (en) 2008-08-22 2008-11-24 Storage device using a multi-level flash memory as a single flash memory and method for the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW097132295A TWI382420B (zh) 2008-08-22 2008-08-22 利用多值式快閃記憶體實施單值式快閃記憶體功能之儲存裝置與方法

Publications (2)

Publication Number Publication Date
TW201009838A TW201009838A (en) 2010-03-01
TWI382420B true TWI382420B (zh) 2013-01-11

Family

ID=41697374

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097132295A TWI382420B (zh) 2008-08-22 2008-08-22 利用多值式快閃記憶體實施單值式快閃記憶體功能之儲存裝置與方法

Country Status (2)

Country Link
US (1) US20100049904A1 (zh)
TW (1) TWI382420B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8151060B2 (en) 2006-11-28 2012-04-03 Hitachi, Ltd. Semiconductor memory system having a snapshot function
JP5364807B2 (ja) * 2011-06-08 2013-12-11 パナソニック株式会社 メモリコントローラ及び不揮発性記憶装置
US9543019B2 (en) * 2012-12-11 2017-01-10 Intel Corporation Error corrected pre-read for upper page write in a multi-level cell memory
CN103927262A (zh) * 2014-03-21 2014-07-16 深圳市硅格半导体有限公司 闪存物理块的控制方法及装置
US11966626B2 (en) * 2022-05-13 2024-04-23 Western Digital Technologies, Inc. Hybrid terabytes written (TBW) storage systems

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200963A (en) * 1990-06-26 1993-04-06 The United States Of America As Represented By The Administrator, National Aeronautics And Space Administration Self-checking on-line testable static ram
US5515317A (en) * 1994-06-02 1996-05-07 Intel Corporation Addressing modes for a dynamic single bit per cell to multiple bit per cell memory
US6122193A (en) * 1998-06-01 2000-09-19 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory capable of storing 1-bit data or multi-bit data
TWI224792B (en) * 2001-05-22 2004-12-01 Hitachi Ltd Non volatile data storage system and data storaging method
TW200929224A (en) * 2007-12-31 2009-07-01 Phison Electronics Corp Data writing method for flash memory and controller thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200963A (en) * 1990-06-26 1993-04-06 The United States Of America As Represented By The Administrator, National Aeronautics And Space Administration Self-checking on-line testable static ram
US5515317A (en) * 1994-06-02 1996-05-07 Intel Corporation Addressing modes for a dynamic single bit per cell to multiple bit per cell memory
US6122193A (en) * 1998-06-01 2000-09-19 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory capable of storing 1-bit data or multi-bit data
TWI224792B (en) * 2001-05-22 2004-12-01 Hitachi Ltd Non volatile data storage system and data storaging method
TW200929224A (en) * 2007-12-31 2009-07-01 Phison Electronics Corp Data writing method for flash memory and controller thereof
US20090172256A1 (en) * 2007-12-31 2009-07-02 Phison Electronics Corp. Data writing method for flash memory, and flash memory controller and storage device thereof

Also Published As

Publication number Publication date
US20100049904A1 (en) 2010-02-25
TW201009838A (en) 2010-03-01

Similar Documents

Publication Publication Date Title
TWI397912B (zh) 調整存取效能的快閃記憶體儲存裝置
US9324420B2 (en) Method of estimating deterioration state of memory device and related method of wear leveling
US10249383B2 (en) Data storage device and operating method thereof
US9552888B2 (en) Methods, devices, and systems for data sensing
US11593261B2 (en) Memory device with dynamic cache management
TWI471862B (zh) 快閃記憶體控制器
US8375257B2 (en) ECC control circuits, multi-channel memory systems including the same, and related methods of operation
KR101087343B1 (ko) 셀당 비트가 변경되는 메모리의 프로그래밍
US8644071B2 (en) Flash memory apparatus capable of extending data retention and improving data reliability, and method for controlling the same
US20100131697A1 (en) Methods for tag-grouping of blocks in storage devices
US9639463B1 (en) Heuristic aware garbage collection scheme in storage systems
TWI545572B (zh) 記憶胞程式化方法、記憶體控制電路單元與記憶體儲存裝置
US9105359B2 (en) Nonvolatile memory device and error correction methods thereof
US11720286B2 (en) Extended cross-temperature handling in a memory sub-system
TWI382420B (zh) 利用多值式快閃記憶體實施單值式快閃記憶體功能之儲存裝置與方法
TWI501244B (zh) 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置
US20240071506A1 (en) Partial block read voltage offset
TWI521525B (zh) 時間估測方法、記憶體儲存裝置、記憶體控制電路單元
US8634239B2 (en) Hybrid multi-level cell programming sequences
CN115331721A (zh) 存储器系统、存储装置及其编程方法、读取方法
TWI379299B (zh)
TWI537955B (zh) 快閃記憶體控制器
CN118737229A (zh) 降低非易失性存储器装置中的页缓冲电路装置的功耗的方法和设备
Director Esther Spanjer
CN101727985A (zh) 利用多值式闪存实施单值式闪存功能的存储装置与方法